特許 6862782 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6862782

(24)【登録日】2021年4月5日

(45)【発行日】2021年4月21日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20210412BHJP

   H01L 29/78 20060101ALI20210412BHJP

   H01L 29/12 20060101ALI20210412BHJP

   H01L 21/336 20060101ALI20210412BHJP

   H01L 21/28 20060101ALI20210412BHJP

   H01L 29/417 20060101ALI20210412BHJP

【ＦＩ】

   H01L29/78 652P

   H01L29/78 652T

   H01L29/06 301G

   H01L29/06 301V

   H01L29/06 301M

   H01L29/78 652D

   H01L29/78 653A

   H01L29/78 658G

   H01L29/78 652J

   H01L21/28 301B

   H01L29/50 B

   H01L29/50 M

【請求項の数】3

【全頁数】14

(21)【出願番号】特願2016-223537(P2016-223537)

(22)【出願日】2016年11月16日

(65)【公開番号】特開2018-82056(P2018-82056A)

(43)【公開日】2018年5月24日

【審査請求日】2019年10月11日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 国際公開第２０１６／１０４２６４（ＷＯ，Ａ１）

【文献】 特開２０１２−００９５０２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８６１

(57)【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記半導体基板のおもて面に設けられ、かつ、前記活性領域から前記終端領域に延在する、シリコンよりもバンドギャップが広い半導体からなる第２導電型の半導体層と、
を備え、
前記半導体層は、前記終端領域に設けられた第１段差まで前記半導体基板を覆い、前記終端領域に延在した領域の、前記活性領域と前記第１段差との間に複数の第２段差を備え、前記第２段差により、前記活性領域から外側に配置されるほど厚さが薄くなっていることを特徴とする半導体装置。

【請求項2】

前記終端領域は、前記活性領域の周囲を囲む同心円状に、前記第２段差により、厚さが薄くなっている前記半導体層の部分と対向する位置に、シリコンよりもバンドギャップが広い半導体からなる、互いに離して配置された複数の第２導電型の半導体領域をさらに有することを特徴とする請求項１に記載の半導体装置。

【請求項3】

シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記半導体基板のおもて面に設けられ、かつ、前記活性領域から前記終端領域に延在する、シリコンよりもバンドギャップが広い半導体からなる第２導電型の半導体層と、を備えた半導体装置の製造方法であって、
前記半導体層は、前記終端領域に設けられた第１段差まで前記半導体基板を覆い、
前記活性領域から外側に配置されるほど前記半導体層の厚さを薄くする複数の第２段差を、前記終端領域に延在した領域の、前記活性領域と前記第１段差との間に形成する工程、
を含むことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。

【0005】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照）。

【0006】

このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。

【0007】

エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である（例えば、下記特許文献１、２、３参照）。

【0008】

従来の高耐圧半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図５は、従来の半導体装置の構造を示す断面図である。図５に示す従来の半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）４０に、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０と、を備える。炭化珪素基体４０は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１のおもて面上に、炭化珪素からなるｎ^-型半導体層（以下、ｎ^-型炭化珪素層とする）２と、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）６と、を順に積層してなる。

【0009】

活性領域２０には、炭化珪素基体４０のおもて面（ｐ型炭化珪素層６側の面）側にトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。エッジ終端領域３０は、全域にわたってｐ型炭化珪素層６が除去され、炭化珪素基体４０のおもて面にエッジ終端領域３０を活性領域２０よりも低くした（ドレイン側に凹ませた）段差３１が形成され、段差３１の底面３１ａにｎ^-型炭化珪素層２が露出されている。また、エッジ終端領域３０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ^-型低濃度領域（ここでは２つ、内側からｐ^-型、ｐ^--型とし符号３２ａ，３２ｂを付す）を隣接して配置したＪＴＥ構造３２が設けられている。また、ＪＴＥ構造３２の外側（チップ端部側）にチャネルストッパとして機能するｎ⁺型半導体領域３３が設けられている。

【0010】

ｐ^-型低濃度領域（以下、第１ＪＴＥ領域とする）３２ａおよびｐ^--型低濃度領域（以下、第２ＪＴＥ領域とする）３２ｂは、それぞれ、ｎ^-型炭化珪素層２の、段差３１の底面３１ａに露出する部分に選択的に設けられている。第１ＪＴＥ領域３２ａは、段差３１に延在し、ｐ型炭化珪素層６に設けられたｐ⁺⁺型コンタクト領域８に接する。このＪＴＥ構造３２で耐圧構造が構成される。炭化珪素基体４０の裏面（ｎ⁺型炭化珪素基板１の裏面）に接するドレイン電極１４が設けられている。また、従来の高耐圧半導体装置は、ｐ⁺型ベース領域３、ｎ型領域５、ｎ⁺型ソース領域７、ｐ⁺⁺型コンタクト領域８、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１２、ソース電極パッド１３およびトレンチ１５を備える。

【0011】

図５に示す構成のＭＯＳＦＥＴでは、ソース電極１２に対して正の電圧がドレイン電極１４に印加された状態で、ゲート電極１０にしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域６ａとｎ型領域５との間のｐｎ接合が逆バイアスされた状態となるため、活性領域２０の逆方向耐圧が確保され電流は流れない。ｐ型ベース領域６ａとは、ｐ型炭化珪素層６の、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８以外の部分である。

【0012】

一方、ゲート電極１０にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域６ａの、ゲート電極１０の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ⁺型炭化珪素基板１、ｎ^-型炭化珪素層２、ｎ型領域５、ｐ型ベース領域６ａの表面反転層およびｎ⁺型ソース領域７の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。

【0013】

また、図５に示す構成のＭＯＳＦＥＴでは、電圧が印加された際に、ｐ型ベース領域６とｎ^-型ドリフト層との間のｐｎ接合から外側に向かって空乏層が伸び、第１，２ＪＴＥ領域３２ａ，３２ｂの両方に広がる。ｎ^-型ドリフト層とは、ｎ^-型炭化珪素層２の、ｐ⁺型ベース領域３および第１，２ＪＴＥ領域３２ａ，３２ｂ以外の部分である。エッジ終端領域での耐圧は、第１，２ＪＴＥ領域３２ａ，３２ｂとｎ^-型ドリフト層との間のｐｎ接合で確保される。

【0014】

また、図５に示す構成のＭＯＳＦＥＴの第１，２ＪＴＥ領域３２ａ，３２ｂは、以下のように形成される。まず、フォトリソグラフィおよびエッチングにより、炭化珪素基体４０のおもて面に、第１ＪＴＥ領域３２ａの形成領域に対応した部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｐ型不純物をイオン注入し、第１ＪＴＥ領域３２ａを形成する。

【0015】

次に、第１ＪＴＥ領域３２ａの形成に用いたレジストマスクを除去した後、炭化珪素基体４０のおもて面に、第２ＪＴＥ領域３２ｂの形成領域に対応した部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして、第１ＪＴＥ領域３２ａの形成に用いたｐ型不純物より不純物濃度が低いｐ型不純物をイオン注入し第１ＪＴＥ領域３２ａの外側に隣接する第２ＪＴＥ領域３２ｂを形成する。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開２０１０−５０１４７号公報

【特許文献2】特開２００６−１６５２２５号公報

【特許文献3】特開２０１２−１９５５１９号公報

【非特許文献】

【0017】

【非特許文献1】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３

【非特許文献2】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１

【発明の概要】

【発明が解決しようとする課題】

【0018】

しかしながら、従来技術のＭＯＳＦＥＴでは、ｐ型領域の不純物濃度を段階的に小さくしたＪＴＥ構造を形成するため、不純物濃度を変更したイオン注入を複数回行っている。しかしながら、イオン注入を行うためには時間がかかるため、ＪＴＥ構造を形成するには、多くの時間を必要としている。

【0019】

この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域にＪＴＥ構造を形成するための時間を削減できる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0020】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、第２導電型の半導体層と、を備える。活性領域は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられる。半導体層は、前記半導体基板のおもて面に設けられ、かつ、前記活性領域から前記終端領域に延在する、シリコンよりもバンドギャップが広い半導体からなる。また、前記半導体層は、前記終端領域に設けられた第１段差まで前記半導体基板を覆い、前記終端領域に延在した領域の、前記活性領域と前記第１段差との間に複数の第２段差を備え、前記第２段差により、前記活性領域から外側に配置されるほど厚さが薄くなっている。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域は、前記活性領域の周囲を囲む同心円状に、前記第２段差により、厚さが薄くなっている前記半導体層の部分と対向する位置に、シリコンよりもバンドギャップが広い半導体からなる、互いに離して配置された複数の第２導電型の半導体領域をさらに有することを特徴とする。

【0022】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、第２導電型の半導体層と、を備える。活性領域は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられる。半導体層は、前記半導体基板のおもて面に設けられ、かつ、前記活性領域から前記終端領域に延在する、シリコンよりもバンドギャップが広い半導体からなる。当該半導体装置に対して、前記半導体層は、前記終端領域に設けられた第１段差まで前記半導体基板を覆い、前記活性領域から外側に配置されるほど前記半導体層の厚さを薄くする複数の第２段差を、前記終端領域に延在した領域の、前記活性領域と前記第１段差との間に形成する。

【0023】

上述した発明によれば、ＪＴＥ構造を、段差により外側に配置されるほど厚さが薄くなっている第２導電型の半導体層とすることで、ＪＴＥ構造をフォトリソグラフィおよびエッチングで形成することができる。これにより、ＪＴＥ構造を形成するためのイオン注入工程を省略することができる。このため、ＪＴＥ構造を形成するための時間を短縮でき、半導体装置を製造するための時間を削減できる。

【0024】

また、第２導電型の半導体層は、外側に配置されるほど厚さが薄くなっているため、外側に配置されるほど、不純物が少なくなっている。このため、従来のＪＴＥ構造と同様に、第２導電型の半導体層は、終端領域にかかる電界を緩和または分散させることができる。

【発明の効果】

【0025】

本発明にかかる半導体装置および半導体装置の製造方法によれば、エッジ終端領域にＪＴＥ構造を形成するための時間を削減できるという効果を奏する。

【図面の簡単な説明】

【0026】

【図1】実施の形態１にかかる半導体装置の構造を示す断面図である。

【図2】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図3】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図4】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図5】従来の半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0027】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0028】

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。

【0029】

図１に示すように、実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域２０と、活性領域２０の周囲を囲むエッジ終端領域３０と、を備える。活性領域２０は、オン状態のときに電流が流れる領域である。エッジ終端領域３０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。

【0030】

炭化珪素基体４０は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ^-型半導体層（ｎ^-型炭化珪素層）２と、炭化珪素からなるｐ型半導体層（ｐ型炭化珪素層）６と、を順に積層してなる。ｎ⁺型炭化珪素基板１は、ドレイン領域として機能する。活性領域２０において、ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ⁺型ベース領域３およびｎ型領域５が選択的に設けられている。また、エッジ終端領域３０において、ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、チャネルストッパとして機能するｎ⁺型半導体領域３３が選択的に設けられている。ｎ⁺型半導体領域３３は、段差３５により、ｎ^-型炭化珪素層２の厚さを薄くした段差３５の底部３５ａに設けられている。最も外側（チップ端部側）のｐ⁺型ベース領域３は、活性領域２０側からエッジ終端領域３０まで延在する。なお、ｎ^-型炭化珪素層２の、ｐ⁺型ベース領域３以外の部分がドリフト領域である。ｎ型領域５は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型炭化珪素層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。

【0031】

ｎ^-型炭化珪素層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｐ型炭化珪素層６が設けられている。ｐ型炭化珪素層６の不純物濃度は、ｐ⁺型ベース領域３の不純物濃度よりも低い。ｐ型炭化珪素層６の内部には、ｎ⁺型ソース領域（第２半導体領域）７およびｐ⁺⁺型コンタクト領域８がそれぞれ選択的に設けられている。

【0032】

ｐ型炭化珪素層６は、活性領域２０の部分ではｐ⁺型ベース領域３およびｎ型領域５を覆うように設けられている。また、ｐ型炭化珪素層６は、エッジ終端領域３０まで延在し、エッジ終端領域３０では、段差３５までｐ⁺型ベース領域３およびｎ^-型炭化珪素層２を覆うように設けられている。

【0033】

ｐ型炭化珪素層６は、エッジ終端領域３０では、１つまたは複数の段差３４を有する。図１の例では、ｐ型炭化珪素層６は、３つの段差３４ａ、３４ｂ、３４ｃを有する。この段差３４により、ｐ⁺型ベース領域３またはｎ^-型炭化珪素層２の表面から測ったｐ型炭化珪素層６の厚さが段階的に薄くなる。これにより、ｐ型炭化珪素層６は、活性領域２０から遠ざかる方向に向けて実効的な不純物濃度が減少する傾向をもつＪＴＥ構造になる。例えば、活性領域２０の部分でのｐ型炭化珪素層６の厚さｗは、段差３４ａにより厚さｗ１（＜ｗ）と薄くなる。同様にして、ｐ型炭化珪素層６の厚さｗ１は、段差３４ｂにより厚さｗ２（＜ｗ１）と薄くなる。図１には図示していないが、ｐ型炭化珪素層６の厚さｗ２は、段差３４ｃにより、薄くなる。

【0034】

また、ｐ型炭化珪素層６は、１つの段差３４のみを有する場合、この段差３４により、ｐ型炭化珪素層６の厚さを半分にしてもよい。また、段差３４は、活性領域１０の周囲を囲む環状の平面レイアウトに配置されてもよい。

【0035】

炭化珪素基体４０のおもて面側の活性領域２０の部分では、トレンチ構造が形成されている。具体的には、トレンチ１５は、ｐ型炭化珪素層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素基体４０のおもて面側）の表面から、ｎ⁺型ソース領域７およびｐ型炭化珪素層６を貫通してｎ型領域５およびｐ⁺型ベース領域３に達する。トレンチ１５の内壁に沿って、トレンチ１５の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１５内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型領域５、ｐ⁺型ベース領域３およびｐ型炭化珪素層６と絶縁されている。ゲート電極１０の一部は、トレンチ１５の上方（ソース電極パッド１３側）からソース電極パッド１３側に突出していてもよい。

【0036】

層間絶縁膜１１は、炭化珪素基体４０のおもて面側の全面に、トレンチ１５に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１３が設けられている。炭化珪素基体４０の裏面（ｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極１４が設けられている。

【0037】

図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0038】

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合を例に説明する。図２および図３は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、例えば２．０×１０¹⁹／ｃｍ³の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ⁺型炭化珪素基板（半導体ウエハ）１を用意する。ｎ⁺型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００１）面であってもよい。次に、ｎ⁺型炭化珪素基板１のおもて面に、例えば１．０×１０¹⁶／ｃｍ³の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ^-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。

【0039】

次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素層２の表面層にｎ型領域５を選択的に形成する。このイオン注入においては、例えば、１×１０¹⁷／ｃｍ³の濃度となるように窒素などのｎ型不純物（ドーパント）を注入してもよい。

【0040】

次に、フォトリソグラフィおよびイオン注入により、ｎ^-型炭化珪素層２の表面層にｐ⁺型ベース領域３を選択的に形成する。最も外側のｐ⁺型ベース領域３は、エッジ終端領域３０にまで延在するように形成する。このイオン注入においては、例えば、アルミニウム（Ａｌ）などのｐ型不純物（ドーパント）をｐ⁺型ベース領域３の不純物濃度が５．０×１０¹⁸／ｃｍ³となるように注入してもよい。

【0041】

次に、ｎ^-型炭化珪素層２の表面に、例えば２．０×１０¹⁷／ｃｍ³の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングしたｐ型炭化珪素層６を例えば１．３μｍの厚さでエピタキシャル成長させる。

【0042】

ここまでの工程で、ｎ⁺型炭化珪素基板１のおもて面上にｎ^-型炭化珪素層２およびｐ型炭化珪素層６を順に積層してなる炭化珪素基体４０が作製される。次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｐ型炭化珪素層６の表面層にｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を形成する。ここまでの状態が図２に示されている。

【0043】

次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３０におけるｐ型炭化珪素層６の表面に例えば０．３μｍの深さで段差３４ａを形成し、エッジ終端領域３０において、ｐ型炭化珪素層６の厚さを薄くする。また、このとき、例えば等方性エッチングにより段差３４ａを形成することで、段差３４ａの側壁３６に底面３７に対する角度θが鈍角となる斜度をつけてもよい。同様にして、段差３４ｂ、３４ｃを形成し、エッジ終端領域３０において、ｐ型炭化珪素層６の厚さを段階的に薄くする。

【0044】

次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域３０におけるｐ型炭化珪素層６の表面に例えばｐ型炭化珪素層６の表面から１．５μｍの深さになるように段差３５を形成し、ｐ型炭化珪素層６およびｎ^-型炭化珪素層２の一部を除去して、ｎ^-型炭化珪素層２を露出させる。次に、フォトリソグラフィおよびイオン注入によりｎ型領域３３を選択的に形成する。このイオン注入においては、例えば、３×１０²⁰／ｃｍ³の濃度となるようにリンなどのｎ型不純物（ドーパント）を注入してもよい。ここまでの状態が図３に示されている。

【0045】

次に、熱処理（アニール）を行って、例えばｐ⁺型ベース領域３、ｎ⁺型ソース領域７、ｐ⁺⁺型コンタクト領域８、ｎ⁺型半導体領域３３を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0046】

次に、ｐ型炭化珪素層６の表面（すなわちｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面）上に、フォトリソグラフィおよびエッチングにより、ｎ⁺型ソース領域７およびｐ型炭化珪素層６を貫通してｎ型領域５に達するトレンチ１５を形成する。トレンチ１５の底部は、ｐ⁺型ベース領域３に達する。

【0047】

次に、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面と、トレンチ１５の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0048】

次に、ゲート絶縁膜９上に、例えばリン原子（Ｐ）がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１５内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１５内部に残すことによって、ゲート電極１０が形成される。ゲート電極１０の一部は、トレンチ１５の上方（ソース電極パッド１３側）からソース電極パッド１３側に突出していてもよい。

【0049】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラス（ＰＳＧ）を１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。

【0050】

次いで、コンタクトホール内および層間絶縁膜１１の上にソース電極１２となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。

【0051】

次いで、炭化珪素基体４０の裏面（ｎ⁺型炭化珪素基板１の裏面）に、例えばニッケル（Ｎｉ）膜でできたドレイン電極１４を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ⁺型炭化珪素基板１とドレイン電極１４とをオーミック接合する。

【0052】

次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、例えばアルミニウム膜を、厚さが例えば５μｍ程度になるように、設ける。その後、アルミニウム膜を選択的に除去して、活性領域２０を覆うように残すことによって、ソース電極パッド１３を形成する。

【0053】

次に、ドレイン電極１４の表面に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を順に積層することによって、ドレイン電極パッドを形成する。以上のようにして、図１に示す半導体装置が完成する。

【0054】

以上、説明したように、実施の形態１によれば、ＪＴＥ構造を、段差により外側に配置されるほど厚さが薄くなっているｐ型炭化珪素層とすることで、ＪＴＥ構造をフォトリソグラフィおよびエッチングで形成することができる。フォトリソグラフィおよびエッチングは、イオン注入より時間が短い時間で行うことができるため、ＪＴＥ構造を形成するためのイオン注入工程を省略することができる。このため、ＪＴＥ構造を形成するための時間を短縮でき、半導体装置を製造するための時間とコストを削減できる。

【0055】

また、ｐ型炭化珪素層は、外側に配置されるほど厚さが薄くなっているため、外側に配置されるほど、不純物が少なくなっている。このため、従来のＪＴＥ構造と同様に、ｐ型炭化珪素層は、エッジ終端領域にかかる電界を緩和または分散させることができる。

【0056】

（実施の形態２）
図４は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。図４に示すように、実施の形態２にかかる炭化珪素半導体装置は、エッジ終端領域３０において、ｎ^-型炭化珪素層２の表面に、ｐ⁺型ベース領域３から離れ、互いに離れた複数のｐ型半導体領域３６を有するＦＬＲ構造を設けている。ｐ型半導体領域３６は、活性領域２０の周囲を囲む同心円状に、段差３４によりｐ型炭化珪素層６の厚さが薄くなった部分と対向するｎ^-型炭化珪素層２の表面に設けられている。

【0057】

複数のｐ型半導体領域３６は、例えば、均等に配置して、外側に行くほど不純物濃度を低くさせることができる。これにより、活性領域２０から外側に配置されるほど、不純物が少なくなり、ｐ型半導体領域３６は、エッジ終端領域にかかる電界を緩和または分散させることができる。図４では、４つのｐ型半導体領域３６ａ、３６ｂ、３６ｃ、３６ｄが設けられている。

【0058】

複数のｐ型半導体領域３６は、例えば、ｐ型半導体領域３６間の幅ｗ４を同一にして、外側に行くほどｐ型半導体領域３６の幅ｗ３を狭くすることができる。これにより、活性領域２０から外側に配置されるほど、不純物が少なくなり、ｐ型半導体領域３６は、エッジ終端領域にかかる電界を緩和または分散させることができる。例えば、ｐ型半導体領域３６ａの幅は、ｐ型半導体領域３６ｂの幅より広い。また、ｐ型半導体領域３６ｂの幅は、ｐ型半導体領域３６ｃの幅より広い。ｐ型半導体領域３６ｄについても同様であり、ｐ型半導体領域３６ｄの幅は最も狭い。

【0059】

複数のｐ型半導体領域３６は、例えば、ｐ型半導体領域３６の幅ｗ３を同一にして、外側に行くほどｐ型半導体領域３６間の幅ｗ４を広くすることができる。これにより、活性領域２０から外側に配置されるほど、不純物が少なくなり、ｐ型半導体領域３６は、エッジ終端領域にかかる電界を緩和または分散させることができる。例えば、ｐ型半導体領域３６ａとｐ型半導体領域３６ｂとの間の幅は、ｐ型半導体領域３６ｂとｐ型半導体領域３６ｃとの間の幅より狭い。また、ｐ型半導体領域３６ｂとｐ型半導体領域３６ｃとの間の幅は、ｐ型半導体領域３６ｃとｐ型半導体領域３６ｄとの間の幅より狭い。

【0060】

実施の形態２にかかる炭化珪素半導体装置のその他の構成については、実施の形態１にかかる炭化珪素半導体装置の構成と同様であるため、重複する説明を省略する。

【0061】

（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ^-型炭化珪素層２を形成する工程から、ｐ⁺型ベース領域３を選択的に形成する工程までを順に行う。

【0062】

次に、フォトリソグラフィおよびイオン注入により、エッジ終端領域３０において、ｎ^-型炭化珪素層２の表面層にｐ型半導体領域３６を選択的に形成する。異なる不純物濃度の複数のｐ型半導体領域３６は、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで形成できる。

【0063】

その後、実施の形態１と同様に、ｐ型炭化珪素層６をエピタキシャル成長させる工程以降の工程を順に行うことで、図４に示したＭＯＳＦＥＴが完成する。

【0064】

以上、説明したように、実施の形態２にかかる半導体装置および半導体装置の製造方法によれば、実施の形態１にかかる半導体装置および半導体装置の製造方法と同様の効果を得ることができる。

【0065】

また、実施の形態２では、ＪＴＥ構造とｎ^-型炭化珪素層の表面に設けられたＦＬＲ構造により、空乏層が、ｐ⁺型ベース領域とｐ型ベース領域とｎ型ドリフト層のｐｎ接合からＪＴＥ構造とＦＬＲ構造の外側まで広がるため、ｐｎ接合への電界が緩和され、耐圧を確保できる。

【0066】

また、ｐ型炭化珪素層に設けられたＪＴＥ構造は、熱処理（アニール）による活性化やイオン注入のわずかな条件のばらつきにより活性化率が大きく変化し、ｐ型炭化珪素層の不純物濃度が大きくばらつき、耐圧が意図したものと異なる低い値になってしまうことがしばしば生じる場合がある。実施の形態２では、ＪＴＥ構造に加え、ｎ^-型炭化珪素層の表面にＦＬＲ構造を設けることで、上記のような場合でも耐圧が確保することができる。

【0067】

また、以上の実施の形態では、ｐ型炭化珪素層における段差をフォトリソグラフィおよびエッチングにより、形成したが、フォトリソグラフィおよびイオン注入により、形成することもできる。例えば、ｐ型炭化珪素層をエピタキシャル成長させた後、注入エネルギー変更したイオン注入を複数回行うことで、ｐ型炭化珪素層の一部の導電型を反転させて、段差を形成することもできる。

【0068】

また、以上の実施の形態では、図１および図４に示すトレンチ構造を有する縦型ＭＯＳＦＥＴについて記載してきたが、本発明は、プレーナー構造を有する縦型ＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴ等にも適用可能である。ただし、トレンチ構造を有する縦型ＭＯＳＦＥＴでは、トレンチを形成するため、ｐ型炭化珪素層が厚く、段差を形成することが容易であるため、本発明は、トレンチ構造を有する縦型ＭＯＳＦＥＴにおいて、特に効果的である。

【0069】

以上において本発明では、炭化珪素でできた炭化珪素基板の第１主面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体の種類（例えば窒化ガリウム（ＧａＮ）など）、基板主面の面方位などを種々変更可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0070】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴに適している。

【符号の説明】

【0071】

１ ｎ⁺型炭化珪素基板
２ ｎ^-型炭化珪素層
３ ｐ⁺型ベース領域
５ ｎ型領域
６ ｐ型炭化珪素層
７ ｎ⁺型ソース領域
８ ｐ⁺⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ ソース電極パッド
１４ ドレイン電極
１５ トレンチ
２０ 活性領域
３０ エッジ終端領域
３１、３４、３５ 段差
３２ ＪＴＥ構造
３３ ｎ⁺型半導体領域
３６ ｐ型半導体領域
４０ 炭化珪素基体

【図1】

【図2】

【図3】

【図4】

【図5】