特許 6863700 不揮発性半導体記憶装置及びその測定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6863700

(24)【登録日】2021年4月5日

(45)【発行日】2021年4月21日

(54)【発明の名称】不揮発性半導体記憶装置及びその測定方法

(51)【国際特許分類】

   G11C 29/34 20060101AFI20210412BHJP

   G11C 29/50 20060101ALI20210412BHJP

   G11C 16/04 20060101ALI20210412BHJP

【ＦＩ】

   G11C29/34

   G11C29/50 100

   G11C16/04 130

【請求項の数】8

【全頁数】17

(21)【出願番号】特願2016-188086(P2016-188086)

(22)【出願日】2016年9月27日

(65)【公開番号】特開2018-55738(P2018-55738A)

(43)【公開日】2018年4月5日

【審査請求日】2019年8月8日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】安田 貴憲

(72)【発明者】

【氏名】冨田 達也

【審査官】 酒井 恭信

(56)【参考文献】

【文献】 特開平０７−３１２１００（ＪＰ，Ａ）

【文献】 特開２００５−２７６４２６（ＪＰ，Ａ）

【文献】 特開２０１３−１０５５１３（ＪＰ，Ａ）

【文献】 特開２０００−１１３６８６（ＪＰ，Ａ）

【文献】 特開２００７−１０７９３０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／００ − ２９／５６

Ｇ１１Ｃ １６／０２ − １６／３４

(57)【特許請求の範囲】

【請求項1】

データを蓄積する不揮発性のメモリトランジスタと、前記メモリトランジスタに直列に接続されるビットセレクトトランジスタとを備え、前記ビットセレクトトランジスタはワードライン及びセンスアンプに接続されるビットラインに結合され、前記メモリトランジスタと前記ビットセレクトトランジスタによってメモリセル列を構成し、前記メモリセル列は複数並べられてメモリセルアレイを構成し、前記メモリセルアレイは制御・論理回路で制御され、さらに前記メモリセルアレイはあらかじめ決められた前記メモリセル列の列数によって複数のカラムに区分けされており、前記メモリセル列に結合される前記ビットラインと前記センスアンプとの間に前記カラム単位でオン、オフさせるカラム選択用トランジスタが介在されている不揮発性半導体記憶装置であって、
前記カラム単位で設けられた複数の前記センスアンプの出力信号についてそれぞれ論理積演算及び論理和演算を行う論理積回路及び論理和回路と、
前記制御・論理回路により制御されて前記論理積回路での論理演算結果及び前記論理和回路での論理和演算結果のいずれかを選択出力する第１セレクタ回路と、
前記制御・論理回路により制御されて複数の前記センスアンプの出力信号のいずれかを選択出力する第２セレクタ回路と、
前記制御・論理回路により制御されてテストモードでは前記第１セレクタ回路の出力信号を選択出力して通常モードでは前記第２セレクタ回路の出力信号を選択出力する第３セレクタ回路と、
を有する、不揮発性半導体記憶装置。

【請求項2】

前記カラム選択用トランジスタと前記センスアンプの共通接続点はビット対応線に接続され、前記ビット対応線には等差数列に添って選択された前記カラムの同じ番地が与えられたビットライン同士が共通に接続される請求項１に記載の不揮発性半導体記憶装置。

【請求項3】

前記カラム選択用トランジスタは前記センスアンプと前記メモリセル列との間に直列に接続され、前記カラム選択用トランジスタと前記センスアンプとの共通接続点はビット対応線に結合され、前記ビット対応線には等差数列に添って選択された前記カラムの前記ビットラインが結合される請求項１に記載の不揮発性半導体記憶装置。

【請求項4】

前記メモリトランジスタのゲートはバイトセレクトトランジスタに接続され、前記バイトセレクトトランジスタは直流電圧を印加する直流電圧印加手段に結合され、前記直流電圧印加手段は前記メモリトランジスタをオフまたはオンさせるに十分な直流電圧に設定されている請求項１〜３のいずれか一項に記載の不揮発性半導体記憶装置。

【請求項5】

前記直流電圧は前記メモリトランジスタをオフまたはオンさせるに十分なステップ状の電圧である請求項４に記載の不揮発性半導体記憶装置。

【請求項6】

前記メモリトランジスタをオフさせるに十分な直流電圧が前記直流電圧印加手段から印加された時、前記論理積回路での論理積演算結果が前記第１セレクタ回路から選択されて出力される請求項５に記載の不揮発性半導体記憶装置。

【請求項7】

前記メモリトランジスタをオンさせるに十分な直流電圧が前記直流電圧印加手段から印加された時、前記論理和回路での論理和演算結果が前記第１セレクタ回路から選択されて出力される請求項５に記載の不揮発性半導体記憶装置。

【請求項8】

請求項１〜７のいずれか一項に記載の不揮発性半導体記憶装置において、前記テストモードで前記メモリトランジスタの閾値電圧を測定するにあたり、まず、スタートコンディションで、通信の開始を示すスタートビット信号を入力し、その後オペコード入力で、前記メモリトランジスタのゲートにステップ状の直流電圧を印加し、その後前記メモリトランジスタのオフまたはオンへの遷移状態のデータを前記ビットラインから前記センスアンプを介して、前記論理積回路及び前記論理和回路において各論理演算を行う不揮発性半導体記憶装置の演算測定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性半導体記憶装置及びその測定方法に関し、とりわけ測定方法は半導体記憶装置を構成するメモリセルの閾値電圧の測定に関する。

【背景技術】

【0002】

近年、半導体記憶装置とりわけ不揮発性半導体記憶装置の大容量化が普及しつつある。不揮発性半導体記憶装置の大容量化に伴い、通常モードとは異なるテストモードにおける各メモリセルの閾値電圧を測定する時間も増大する。

【0003】

特許文献１は、例えばフラッシュ・メモリのように所定回数以上の書き込み・読み出しができないＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被試験デバイス）のテストに適する半導体試験装置用の同時測定制御回路を提供する。

【0004】

特許文献１は、ＤＵＴのテストモードにおいて複数のＤＵＴからそれぞれ良の時に出力されるマッチ・フラグの論理積をとった信号と、予め定められたマッチ・インデックスの回数間に少なくとも１個のＤＵＴのマッチが取れている時の論理和をとった信号との論理和をとることで、取り出した信号を期待値と論理比較して一致しているか否かを測定する。

【0005】

特許文献２は、プログラム検証、読み出し用の基準電圧の適正型セッティングを用いた、不揮発性マルチレベルメモリを提供する。不揮発性半導体記憶素子の閾値電圧分布の変化を測定するプロセスを開示する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平１１−６４４５４号公報

【特許文献2】特表２０１１−５１９１１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献１は、複数のＤＵＴのデータから論理積または論理和を求め、読み出し回数を最小にすることで、結果的に読み出し時間を短縮することができる。しかし、例えばＤＵＴ内部の大容量のメモリセルアレイにおいて、複数メモリセルのデータから論理積または論理和を求め出し、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ−Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のような不揮発性半導体記憶装置であるＤＵＴ内部の読み出し時間を短縮することは期待できない。

【0008】

特許文献２は、既定のステップサイズ電圧を複数回に分けて印加することで、メモリセル内のデータ変化を詳細に測定できる。しかし、近年の不揮発性半導体記憶装置の大容量化により、ＥＥＰＲＯＭのような不揮発性半導体記憶装置の大容量のデータを測定し、そのデータ変化量を出力するための、スループットを向上させることは期待できない。

【0009】

本発明では、テストモードにおける閾値電圧の測定時間を短縮することができる不揮発性半導体記憶装置及びその測定方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る一態様の不揮発性半導体記憶装置は、データを蓄積する不揮発性のメモリトランジスタと、前記メモリトランジスタに直列に接続されるビットセレクトトランジスタとを備え、前記ビットセレクトトランジスタはワードライン及びセンスアンプに接続されるビットラインに結合され、前記メモリトランジスタと前記ビットセレクトトランジスタによってメモリセル列を構成し、前記メモリセル列は複数並べられてメモリセルアレイを構成し、前記メモリセルアレイは制御・論理回路で制御され、さらに前記メモリセルアレイはあらかじめ決められた前記メモリセル列の列数によって複数のカラムに区分けされており、前記メモリセル列に結合される前記ビットラインと前記センスアンプとの間に前記カラム単位でオン、オフさせるカラム選択用トランジスタが介在されている。

【0011】

また本発明の別の態様では、前記カラム選択用トランジスタと前記センスアンプの共通接続点はビット対応線に接続され、前記ビット対応線には等差数列に添って選択された前記カラムの同じ番地が与えられたビットライン同士が共通に接続されている。

【0012】

また本発明の別の態様では、前記制御・論理回路で制御される論理積回路及び論理和回路の入力が前記センスアンプの出力に結合されている。

【0013】

また本発明の別の態様では、前記論理積回路及び前記論理和回路は、前記カラム単位でそれぞれ論理積演算及び論理和演算を行う。

【0014】

また本発明の別の態様では、前記論理積回路及び前記論理和回路の各出力は第１セレクタ回路の入力に各別に結合され、第１セレクタ回路は、前記論理積回路での論理演算結果及び前記論理和回路での論理和演算結果の少なくとも一方を出力する。

【0015】

また本発明の別の態様では、前記カラム選択用トランジスタは前記センスアンプと前記メモリセル列との間に直列に接続され、前記カラム選択用トランジスタと前記センスアンプとの共通接続点はビット対応線に結合され、前記ビット対応線には等差数列に添って選択された前記カラムの前記ビットラインが結合されている。

【0016】

また本発明の別の態様では、前記メモリトランジスタのゲートはバイトセレクトトランジスタに接続され、前記バイトセレクトトランジスタは直流電圧を印加する直流電圧印加手段に結合され、前記直流電圧印加手段は前記メモリトランジスタをオフまたはオンさせるに十分な直流電圧に設定されている。

【0017】

また本発明の別の態様では、前記直流電圧は前記メモリトランジスタをオフまたはオンさせるに十分なステップ状の電圧に設定されている。

【0018】

また本発明の別の態様では、前記メモリトランジスタをオフさせるに十分な直流電圧が印加された時、前記論理積回路での論理積演算結果が前記第１セレクタ回路から選択されて出力される。

【0019】

また本発明の別の態様では、前記メモリトランジスタをオンさせるに十分な直流電圧が前記直流電圧印加手段から印加された時、前記論理和回路での論理和演算結果が前記第１セレクタ回路から選択されて出力される。

【0020】

本発明の別の発明である不揮発性半導体記憶装置の演算測定方法は、前記メモリトランジスタの閾値電圧を測定するにあたり、まず、スタートコンディションで、通信の開始を示すスタートビット信号を入力し、その後オペコード入力で、前記メモリトランジスタのゲートに前記バイトセレクトトランジスタを介してステップ状の直流電圧を印加し、その後前記メモリトランジスタのオフまたはオンへの遷移状態のデータを前記ビットラインから前記センスアンプを介して、前記論理積回路及び前記論理和（ＯＲ）回路において各論理演算を行う。

【0021】

また本発明の不揮発性半導体記憶装置の演算測定方法の別の態様では、前記論理積（ＡＮＤ）回路及び前記論理和（ＯＲ）回路において各論理演算を行う前に前記メモリセルアレイの一部に設けられたトリミングデータ領域から読み出される情報は、各論理演算１回で対象とする情報を有する等差数列の情報である。

【図面の簡単な説明】

【0022】

【図1】本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路ブロック図である。

【図2】図１のカラム０の周辺及びそれに接続されるセンスアンプの詳細な回路構成を示す回路ブロック図である。

【図3】本発明のメモリセルトランジスタの閾値電圧を測定する時に用いられる測定入力電圧を示す図である。

【図4】本発明のメモリセルトランジスタの閾値電圧を測定する時に用いられる測定入力電圧を示す図である。

【図5】図３に示した測定入力電圧をメモリトランジスタに印加した時のカラム０〜３の論理積（ＡＮＤ）演算出力の一例を示す図である。

【図6】図４に示した閾値電圧測定入力電圧をメモリトランジスタに印加した時のカラム０〜３の論理和（ＯＲ）演算出力の一例を示す図である。

【図7】図１に示した不揮発性半導体記憶装置のメモリセルトランジスタに測定入力電圧を印加し、かつ閾値電圧を測定する時の動作フローである。

【発明を実施するための形態】

【0023】

（本発明の実施の形態）
図１は、本発明の実施に係る不揮発性半導体記憶装置の構成を示す回路ブロック図である。

【0024】

不揮発性半導体記憶装置１は、制御・論理回路２、メモリセルアレイ３、センスアンプ４ａ,４ｂ,４ｃ,４ｄ、論理積（ＡＮＤ）回路５、論理和（ＯＲ）回路６ 第１セレクタ回路７、第２セレクタ回路８、第３セレクタ回路９、論理回路入力部１０及びデータ出力部１１を備えている。

【0025】

制御・論理回路２は、不揮発性半導体記憶装置１の中枢部を成し、第１セレクタ回路７、第２セレクタ回路８、及び第３セレクタ回路９には制御信号や切り換え信号を、メモリセルアレイ３に対しては、情報の書き込み信号、読み出し信号、及び消去信号をそれぞれ供給する。なお、制御・論理回路２には、本発明に係るメモリトランジスタの閾値電圧を測定する時にメモリトランジスタのゲートに測定入力電圧(直流電圧)生成部を設けてもよい。こうした測定入力電圧の印加経路について本書の説明及び図面の簡略化の観点から割愛し、これらの各種信号、電圧の供給については信号線Ｓｄで代用している。制御・論理回路２は論理回路入力部１０に接続されている。論理回路入力部１０及びデータ出力部１１は図示しない他のＣＰＵ、ＩＣテスター等に接続される。

【0026】

メモリセルアレイ３は複数のメモリセルがアレイ状に配列されたものである。メモリセルは、情報の最小単位である「０」又は「１」から成る１ビットのデータを保持することができる。「メモリセル」とは別に「メモリセル列」なる語句が存在する。一般的に「メモリセル列」には「メモリセル」に他のトランジスタやメモリトランジスタが列方向に接続されたものを含むと解すべきであるが、本書では「メモリセル」と「メモリセル列」とは同義語として扱い、これらを総称して以降「メモリセル列」として表記する。メモリセルアレイ３は、横方向（行方向）と縦方向（列方向）に夫々複数配列されたワードラインＷＬ及びビットラインｂｉｔ０〜ｂｉｔ７に複数のメモリセル列が接続されマトリクス状に配置されている。本発明で採用されるメモリトランジスタは単体でデータの蓄積が可能な不揮発性である。

【0027】

メモリセルアレイ３において、例えばメモリトランジスタＭ０とワードラインＷＬに接続されたビットセレクトトランジスタＢＳ０によって１つのメモリセル列が構成されている。こうしたメモリセル列はバイトセレクトトランジスタＢＳＴに接続されている。さらにメモリセル列は例えば８個の単位で複数のカラムに区分けされている。図１にはカラム０〜カラム１２７の１２８個のカラムに区分けされたものを示す。また、メモリトランジスタＭ０であってビットセレクトトランジスタＢＳ０と接続されない端子（例えばソース）はオープン状態として示したが、実際には他のメモリトランジスタの一方の端子（例えばドレイン）に接続され１つのメモリセル列を構成している。ＮＡＮＤ型フラッシュメモリにおいては多数のメモリトランジスタが直列に接続され「メモリセル列」を成している。

【0028】

カラム選択用トランジスタＫＳ０、・・・ＫＳ８・・・ＫＳ１６・・・ＫＳ２４・・・ＫＳ３２・・・ＫＳ１０１６・・・ＫＳ１０２３は、メモリセルアレイ３とは区別されている。カラム０に配置されたカラム選択用トランジスタＫＳ０は、ビットセレクトトランジスタＢＳ０とセンスアンプ４ａとの間に直列に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ０の出力であるビットラインｂｉｔ０は、カラム選択用トランジスタＫＳ０を介してセンスアンプ４ａに結合されることになる。

【0029】

カラム選択用トランジスタＫＳ８は、カラム１に配置され、ビットセレクトトランジスタＢＳ８と直列に接続されている。カラム選択用トランジスタＫＳ８の出力（例えばドレイン）はセンスアンプ４ｂの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ８の出力であるビットラインｂｉｔ０は、カラム選択用トランジスタＫＳ８を介してセンスアンプ４ｂに結合されることになる。

【0030】

カラム選択用トランジスタＫＳ１６は、カラム２に配置されビットセレクトトランジスタＢＳ１６と直列に接続されている。カラム選択用トランジスタＫＳ１６の出力（例えばドレイン）はセンスアンプ４ｃの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ１６の出力であるビットラインｂｉｔ０は、カラム選択用トランジスタＫＳ１６を介してセンスアンプ４ｃに結合されることになる。

【0031】

カラム選択用トランジスタＫＳ２４は、カラム３に配置されビットセレクトトランジスタＢＳ２４と直列に接続されている。カラム選択用トランジスタＫＳ２４の出力（例えばドレイン）はセンスアンプ４ｄの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ２４の出力であるビットラインｂｉｔ０は、カラム選択用トランジスタＫＳ２４を介してセンスアンプ４ｄに結合されることになる。

【0032】

カラム選択用トランジスタＫＳ３２は、カラム４に配置されビットセレクトトランジスタＢＳ３２と直列に接続されている。カラム選択用トランジスタＫＳ３２の出力（例えばドレイン）は図示しない所定のセンスアンプの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ３２の出力であるビットラインｂｉｔ０はカラム選択用トランジスタＫＳ３２を介して所定のセンスアンプに結合されることになる。

【0033】

カラム選択用トランジスタＫＳ１０１６は、カラム１２７に配置されビットセレクトトランジスタＢＳ１０１６と直列に接続されている。カラム選択用トランジスタＫＳ１０１６の出力（例えばドレイン）は図示しない所定のセンスアンプの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ１０１６であるビットラインｂｉｔ０は、カラム選択用トランジスタＫＳ１０１６を介して所定のセンスアンプに結合されることになる。

【0034】

カラム選択用トランジスタＫＳ１０２３は、最終段のカラム１２７の最終段ビットセレクトトランジスタＢＳ１０２３と直列に接続されている。カラム選択用トランジスタＫＳ１０２３の出力（例えばドレイン）は図示しない所定のセンスアンプの入力側に接続されている。こうした回路構成によって、ビットセレクトトランジスタＢＳ１０２３の出力であるビットラインｂｉｔ７は、カラム選択用トランジスタＫＳ１０２３を介して所定のセンスアンプに結合されることになる。

【0035】

図１に示したカラム選択用トランジスタは作図の便宜上、ＫＳ０,ＫＳ８,ＫＳ１６,ＫＳ２４,ＫＳ３２及びＫＳ１０１６の６つのみを示している。しかし実際の回路構成においては各メモリセル列に対応してカラム選択用トランジスタＫＳ０,ＫＳ１,ＫＳ２,ＫＳ３・・・・・ＫＳ１０２０,ＫＳ１０２１,ＫＳ１０２２,ＫＳ１０２３の合わせて１０２４個のトランジスタが用意されている。

【0036】

閾値電圧を測定するために、測定入力電圧(直流電圧)が、バイトセレクトトランジスタＢＳＴを介してメモリトランジスタＭ０〜Ｍ１０２３の各ゲートに印加される。この時にカラム選択用トランジスタＫＳ０〜ＫＳ３１はオン状態であり、カラム４〜カラム１２７を構成するカラム選択用トランジスタはすべてオフに置かれる。こうしたカラム選択用トランジスタのオンオフ制御は制御・論理回路２で行われる。また、カラム１２４〜カラム１２７を構成するメモリトランジスタＭ１０１６〜Ｍ１０２３の閾値電圧を測定する場合には、カラム選択用トランジスタＫＳ１０１６〜ＫＳ１０２３のすべてが同時にオンとされる。この時カラム０〜カラム１２３に結合されるすべてのカラム選択用トランジスタはオフに置かれている。こうした回路構成と条件設定によって論理積（ＡＮＤ）回路５での論理積演算及び論理和（ＯＲ）回路６での論理和演算を迅速かつ確実に行うことができる。

【0037】

センスアンプ４ａ，４ｂ，４ｃ及び４ｄはビットラインｂｉｔ０〜ｂｉｔ７それぞれに取り出される微小信号を増幅するために用意されている。なお、図１に示したセンスアンプは４個であるが、実際は３２個用意されており、各センスアンプ４ａ，４ｂ，４ｃ及び４ｄは、それぞれ8個のセンスアンプで構成されている。バス線ＢＵＳ１〜ＢＵＳ４は、各センスアンプ出力Ａ０〜Ａ７，Ｂ０〜Ｂ７，Ｃ０〜Ｃ７，Ｄ０〜Ｄ７を束ねて表示している。バス線ＢＵＳ１〜ＢＵＳ４は、論理和（ＯＲ）回路６、論理積（ＡＮＤ）回路５および第２スイッチ８に接続する。さらに、先ほど述べた微小信号増幅のためのセンスアンプ３２個とは別に、ＥＣＣ機能を実現するために６個用意され、全部で３８個のセンスアンプが不揮発性半導体記憶装置１に内蔵されている。

【0038】

論理積（ＡＮＤ）回路５は、本発明のテストモードで用いられるが、通常モードでの回路動作は停止される。テストモードでは、例えばメモリトランジスタＭ０〜Ｍ１０２３の閾値電圧が測定される。この時にメモリトランジスタＭ０〜Ｍ１０２３のゲートには例えば２Ｖ〜４Ｖの電圧がバイトセレクトトランジスタＢＳＴを介して印加される。

【0039】

論理積（ＡＮＤ）回路５ではまず、カラム０〜カラム３の各ビットラインｂｉｔ０〜ｂｉｔ７から取り出されたデータの論理積演算を行う。以降、カラム４〜カラム７、カラム８〜カラム１１という具合に、最後にカラム１２４〜カラム１２７の各ビットラインｂｉｔ０〜ｂｉｔ７から取り出されるデータの論理積演算を行う。ビットラインｂｉｔ０〜ｂｉｔから取り出される各微小情報信号はカラム選択用トランジスタＫＳ０〜ＫＳ２４等を介してセンスアンプ４ａ〜４ｄに入力され、これらのセンスアンプで増幅された後論理積（ＡＮＤ）回路５に入力される。論理積（ＡＮＤ）回路５は、論理積演算によって論理値「１」または「０」を出力する。

【0040】

本発明の一実施の形態では論理積（ＡＮＤ）回路５から出力される論理積出力が例えば「１」になるように設定されている。こうした条件設定は本発明では期待値「１」であるとして定義される。論理値「１」が出力された場合には例えば論理演算を行った４カラム分（３２個のメモリトランジスタ）のすべての閾値電圧が期待値「１」を満たしたことになる。すなわち、論理値「１」が出力された場合には例えば論理演算を行った４カラム分のすべての閾値電圧が所定の範囲内に存在している状態である。逆に論理値「０」が出力された場合には例えば論理演算を行った４カラム分の内、少なくとも１つのメモリトランジスタの閾値電圧が期待値「１」を満たしていないということになる。すなわち、論理値「０」が出力された場合には例えば論理演算を行った４カラム分の内、少なくとも１つのメモリトランジスタの閾値電圧が所定の範囲外に存在している状態である。

【0041】

図１には作図の便宜上、センスアンプ４ａ〜４ｃのそれぞれのビットラインｂｉｔ０からの情報をセンスアンプ４ａ〜４ｄで増幅しそのデータを論理積（ＡＮＤ）回路５で論理積演算するものを示している。本発明の特徴の１つとして、論理積（ＡＮＤ）回路５で行う論理積演算は複数のカラム単位で行うことである。図１にはカラム０〜カラム３までの４つのカラムのビットラインｂｉｔ０のデータについて論理積演算を行うものを示しているすなわち、本発明の一実施の形態はカラム１つ単位ではなく４つのカラム単位で論理積演算を行うものを例示している。論理和演算の対象のカラム数は４つだけではなく少なくとも２つ以上で論理積演算時間を短縮することができる。

【0042】

論理積（ＡＮＤ）回路５で行う論理積演算は、例えば、カラム０〜カラム３、カラム４〜カラム７、カラム８〜カラム１１、・・・・・、カラム１２０〜カラム１２３、カラム１２４〜１２７という具合に例えば４つのカラム単位で、すなわち等差数列の公差のカラム単位で行われる。これによって、論理積演算に要する時間の短縮を図っている。すなわち、本発明の一実施の形態は、カラム０〜カラム１２７が数字の順に配置されているメモリセルアレイにおいて論理演算を行うものである。その論理演算の対象となるカラムを等差数列を用いて考えると、初項のカラムは（０，４，８，１２，・・・・・１２０，１２４）となり、公差が４カラムということになり、１回の論理積演算の対象とされるカラムは初項を含めた４カラム分ずつ（０〜３，４〜７，８〜１１，１２〜１５・・・１１７〜１２０，１２１〜１２４）ということになる。

【0043】

論理和（ＯＲ）回路６は、論理積（ＡＮＤ）回路５と同様に本発明でのテストモードで用いられる。論理和（ＯＲ）回路６はまずカラム０〜カラム３の各ビットラインｂｉｔ０〜ｂｉｔ７から取り出されたデータの論理和演算を行う。以降カラム１２７までのすべてのカラムについて先ほどの論理演算と同様に等差数列に添って論理和演算を行う。ビットラインｂｉｔ０〜ｂｉｔ７から取り出される微小情報信号はカラム選択用トランジスタＫＳ０〜ＫＳ２４等を介してセンスアンプ４ａ〜４ｄで増幅されて論理和（ＯＲ）回路６に入力される。論理和（ＯＲ）回路６は、論理和演算によって論理和出力６ｏを出力する。論理和出力６ｏは「０」または「１」である。本発明の一実施の形態は論理値「１」が出力された場合にはカラム０〜カラム１２７のメモリトランジスタＭ０〜Ｍ１０２３の少なくとも１つの閾値電圧が所定の範囲から逸脱していると判定される。論理値「０」が出力された場合には閾値電圧は所定の範囲であり、期待値「０」を満足しているとして判定される。図１には作図の便宜上、センスアンプ４ａ〜４ｃのそれぞれのビットラインｂｉｔ０からの情報をセンスアンプ４ａ〜４ｄで取り出し、そのデータ値を論理和演算するものを示している。

【0044】

図１にはカラム０〜カラム３までの４つのカラムのビットラインｂｉｔ０のデータについて論理和演算を行うものを示している。論理和演算の対象とするカラムの数は4個に限るものではなく少なくとも２個であれば論理演算時間の短縮を図ることができる。

【0045】

論理和（ＯＲ）回路６で行う論理和演算は、論理積演算と同様に行われる。すなわち、論理和演算の対象となるカラムを等差数列を用いて考えると、初項のカラムは（０，４，８，１２，・・・・・１２０，１２４）となり、公差が４カラムということになり、１回の論理和演算の対象とされるカラムは、初項を含めた４カラム分ずつ（０〜３，４〜７，８〜１１，１２〜１５・・・１１７〜１２０，１２１〜１２４）ということになる。公差のカラムと同じ４カラムということになる。

【0046】

第１セレクタ回路７は、論理積（ＡＮＤ）回路５及び論理和（ＯＲ）回路６から出力される論理値を各別に受け入れる。第１セレクタ回路７は、本発明のテストモードで論理積（ＡＮＤ）回路５及び論理和（ＯＲ）回路６のいずれか一方の論理値を後段の第３セレクタ回路９に伝達する。第１セレクタ回路７は制御・論理回路２によって制御されている。すなわち、制御・論理回路２によって、論理積演算の出力が選択された場合にはが第１セレクタ回路７、第３セレクタ回路９を介して、論理積（ＡＮＤ）回路５での論理積演算結果がデータ出力部１１に導き出される。一方、制御・論理回路２によって論理和演算の出力が選択された場合には第１セレクタ回路７、第３セレクタ回路９を介して、論理和（ＯＲ）回路６での論理和演算結果がデータ出力部１１に導き出される。データ出力１１には図示しない例えばＩＣテスターが接続され、ＩＣテスターには論理和演算が記憶される。

【0047】

第２セレクタ回路８は、第１セレクタ回路７とは異なる目的で用意されている。第２セレクタ回路８はテストモードではなく通常モードで用いられる。通常モードでは、メモリトランジスタＭ０〜Ｍ１０２３の閾値電圧の測定は行われることなく本来の不揮発性半導体記憶装置としての回路動作が行われる。第２セレクタ回路８及び第１セレクタ回路７は制御・論理回路２によって二者択一される。

【0048】

第３セレクタ回路９は、本発明の不揮発性半導体記憶装置１をテストモード及び通常モードのいずれか一方に切り換えるために用意されている。いずれか一方への切り換えは制御・論理回路２から印加される図示しない切り換え（制御）信号によって行われる。第３セレクタ回路９にはデータ出力部１１が接続されている。データ出力部１１には、テスモードでは不揮発性半導体記憶装置１の閾値電圧及びその測定結果が出力される。なおテスモードとは異なる通常モードでは外部との通信を行う信号が出力される。

【0049】

図２は、図１中のカラム０とその周辺部を示した回路ブロック図である。カラム０を構成するメモリセル列ＭＳ０は、メモリトランジスタＭ０とビットセレクトトランジスタＢＳ０との直列接続体で構成されている。メモリセル列ＭＳ１は、メモリトランジスタＭ１とビットセレクトトランジスタＢＳ１との直列接続体で構成されている。メモリセル列ＭＳ２は、メモリトランジスタＭ２とビットセレクトトランジスタＢＳ２との直列接続体で構成されている。メモリセル列ＭＳ３は、メモリトランジスタＭ３とビットセレクトトランジスタＢＳ３との直列接続体で構成されている。メモリセル列ＭＳ４は、メモリトランジスタＭ４とビットセレクトトランジスタＢＳ４との直列接続体で構成されている。メモリセル列ＭＳ５は、メモリトランジスタＭ５とビットセレクトトランジスタＢＳ５との直列接続体で構成されている。メモリセル列ＭＳ６は、メモリトランジスタＭ６とビットセレクトトランジスタＢＳ６との直列接続体で構成されている。同様にメモリセル列ＭＳ７は、メモリトランジスタＭ７とビットセレクトトランジスタＢＳ７との直列接続体で構成されている。メモリトランジスタＭ０〜Ｍ７であってビットセレクトトランジスタＢＳ０〜ＢＳ７と接続されない端子（例えばソース）はオープン状態として示したが、実際には他のメモリトランジスタの一方の端子（例えばドレイン）に接続されメモリセル列を構成している。本発明では図示しないこうしたメモリトトランジス等も含めた回路構成をメモリセル列として定義される。カラム０を構成するセンスアンプ４ａを例にとると、図１に示したセンスアンプ４ａは、センスアンプ４ａ０，４ａ１,４ａ２,４ａ３,４ａ４,４ａ５,４ａ６及び４ａ７の８個で構成されている

【0050】

図２に示したセンスアンプ４ａ０〜４ａ７は図１のセンスアンプ４ａに相当する。センスアンプ４ａ０〜４ａ７はすべて同じ回路構成であり、例えばＣＭＯＳインバータ型で構成されている。一般的にセンスアンプの形式として、ＣＭＯＳインバータ型、差動型、ラッチ型等が用いられるが、本発明ではＣＭＯＳインバータ型を採用している。センスアンプ４ａ０は、デプレッショントランジスタＤＥ、抵抗ＲＥ、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジスタＮ１，Ｎ２及びインバータＩＮＶから構成された信号増幅回路である。センスアンプ４ａ１〜４ａ７はセンスアンプ４ａ０と同様の回路構成である。各センスアンプからそれぞれセンスアンプ出力Ａ０〜Ａ７が取り出される。センスアンプ出力Ａ０〜Ａ７は図１に示した論理積（ＡＮＤ）回路５及び論理和（ＯＲ）回路６に各別に供給される。

【0051】

ビット対応線ＢＴ０〜ＢＴ７は、カラム選択用トランジスタＫＳ０〜ＫＳ７の出力側すなわちセンスアンプ４ａ１〜４ａ７の入力側に接続されている。カラム選択用トランジスタＫＳ０〜ＫＳ７の出力側は従前のビットラインとは異なるが、ビットラインｂｉｔ０〜ｂｉｔ７のデータと実質的に同じ情報が取り出される。

【0052】

ビット対応線ＢＴ０には、カラム０のビットラインｂｉｔ０の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ０が接続されている。

【0053】

ビット対応線ＢＴ１には、カラム０のビットラインｂｉｔ１の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ１が接続されている。

【0054】

ビット対応線ＢＴ２には、カラム０のビットラインｂｉｔ２の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ２が接続されている。

【0055】

ビット対応線ＢＴ３には、カラム０のビットラインｂｉｔ３の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ３が接続されている。

【0056】

ビット対応線ＢＴ４には、カラム０のビットラインｂｉｔ４の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ４が接続されている。

【0057】

ビット対応線ＢＴ５には、カラム０のビットラインｂｉｔ５の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ５が接続されている。

【0058】

ビット対応線ＢＴ６には、カラム０のビットラインｂｉｔ６の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ６が接続されている。

【0059】

ビット対応線ＢＴ７には、カラム０のビットラインｂｉｔ７の他にカラム４,８,１２・・・・１１６,１２０,１２４のビットラインｂｉｔ７が接続されている。

【0060】

図２にはカラム０を示し、ビット対応線ＢＴ０〜ＢＴ７にカラム４，８，・・・１２０，１２４のビットラインｂｉｔ０〜ｂｉｔ７が結合される状態を示した。なお、カラム１のビット対応線ＢＴ０〜ＢＴ７には、カラム５，９，・・・１２１，１２５のビットラインｂｉｔ０〜ｂｉｔ７が結合されている。また、カラム２のビット対応線ＢＴ０〜ＢＴ７には、カラム６，１０，・・・１２２，１２６のビットラインｂｉｔ０〜ｂｉｔ７が結合されている。同様にカラム３のビット対応線ＢＴ０〜ＢＴ７には、カラム７，１１，・・・１２３，１２７のビットラインｂｉｔ０〜ｂｉｔ７が結合されている。すなわち、等差数列状にグルーピングされたカラムがビット対応線ＢＴ０〜ＢＴ７に結合されている。

【0061】

図３は、図１に示したメモリトランジスタＭ０〜Ｍ１０２７の閾値電圧を測定する時に用いる模式的な測定入力電圧ＶＭ１を示す。ステップ状の測定入力電圧ＶＭ１はテストモードにおいて、バイトセレクトトランジスタＢＳＴを介してメモリトランジスタＭ０〜Ｍ１０２７の各ゲートに印加される。測定入力電圧ＶＭ１は図１に示した制御・回路論理回路２で生成されるか、または図示しないＩＣテスターで生成されている。なお、ＩＣテスターは測定入力電圧ＶＭ１を生成するだけではなく、本発明での閾値電圧の測定結果の保持や良否判定結果等の結果が保持される。

【0062】

測定入力電圧ＶＭ１は、例えば２．１Ｖ〜４．０Ｖの範囲であって例えば０．１Ｖ刻みのステップ状に設定されている。こうした測定入力電圧ＶＭ１の範囲は、メモリトランジスタＭ０〜Ｍ１０２７に要求される例えばデータの書き込み、読み出しまたは消去時に要求される閾値電圧の規格値や分布特性に基づき決定される。こうした範囲の電圧ではメモリトランジスタＭ０〜Ｍ１０２７のすべてが例えばオフ状態となり、ビットラインｂｉｔ０〜ｂｉｔ７に出力されるデータ値は「１」となることが期待されている。

【0063】

測定入力電圧ＶＭ１の初期値は例えば電圧２．１Ｖに設定されている。電圧２．１Ｖは許容される閾値電圧の範囲の下限値となる。電圧２．１Ｖは例えば７５ｍｓの時間において、メモリトランジスタＭ０〜Ｍ１０２７の各ゲートに印加される。電圧２．１Ｖの印加が完了すると、それよりも０．１Ｖ高い電圧２．２Ｖが印加され、その後は順次４．０Ｖまで０．１Ｖ刻みの電圧が７５ｍｓの時間印加される。なお、図３には電圧２．１Ｖの印加が完了すると直ちに電圧２．２Ｖを印加するように示したが、実際は電圧２．１Ｖの印加された後に論理積（ＡＮＤ）回路５で論理積演算が行われ、論理積演算が完了した後に次の電圧２．２Ｖが印加される。以降最大で４．０Ｖまで同じ処理が行われる。

【0064】

例えば電圧４．０Ｖまで上昇させるに要する測定時間は１５００ｍｓ（１．５ｓｅｃ）である。なお、測定入力電圧ＶＭ１の範囲、測定時間の設定は不揮発性半導体記憶装置の設計サイドまたは製造サイドで逐次決定されるいわば設計的事項である。

【0065】

本発明の一実施の形態はステップ電圧を０．１Ｖ刻みに設定したが、閾値電圧の測定精度がさほど要求しないのであれば、例えば０．２Ｖ以上に広げてもよい。ステップ電圧の刻みを広げることで測定時間を短縮することができる。

【0066】

図４は、図１に示したメモリトランジスタＭ０〜Ｍ１０２７の閾値電圧を測定する時に用いるもう１つの測定入力電圧ＶＭ２を示す。ステップ状の測定入力電圧ＶＭ２は、図３のものと同様にテストモードでバイトセレクトトランジスタＢＳＴを介してメモリトランジスタＭ０〜Ｍ１０２７の各ゲートに印加される。

【0067】

測定入力電圧ＶＭ２は、図３のものとは異なり０Ｖ以下の例えば−０．１Ｖ〜−２．０Ｖの範囲であって例えば０．１Ｖ刻みのステップ状に設定されている。こうした測定入力電圧の範囲は、メモリトランジスタＭ０〜Ｍ１０２７に要求される閾値電圧の規格値に基づき決定される。こうした範囲の電圧がメモリトランジスタＭ０〜Ｍ１０２７のゲートに印加されると、メモリトランジスタＭ０〜Ｍ１０２７のすべてがオン状態となり、ビットラインｂｉｔ０〜ｂｉｔ７に出力されるデータ値は「０」となることが期待されている。

【0068】

測定入力電圧ＶＭ２の初期値は例えば−０．１Ｖに設定されている。電圧−０．１Ｖは例えば７５ｍｓの時間において、メモリトランジスタＭ０〜Ｍ１０２７の各ゲートに印加される。電圧−０．１Ｖの印加が完了すると、電圧−０．２Ｖが印加され、その後は順次０．１Ｖ刻みの電圧が７５ｍｓの時間で最小−２．０Ｖまで印加される。なお、図４には電圧−０．１Ｖの印加が完了すると直ちに電圧−０．２Ｖを印加するように示したが、実際は電圧−０．１Ｖが印加された後に論理和（ＯＲ）回路６で論理和演算が行われ、論理和演算が完了した後に電圧−０．２Ｖに引き下げられ、以降−２．０Ｖまで同じ処理が行われる。

【0069】

電圧−０．１Ｖから−２．０Ｖまで下降させるに要する測定時間は例えば１５００ｍｓ（１．５ｓｅｃ）である。なお、測定入力電圧の範囲、測定時間の設定は不揮発性半導体記憶装置の設計サイドまたは製造サイドで逐次決定されるいわば設計的事項である。

【0070】

本発明の一実施の形態はステップ電圧を−０．１Ｖ刻みに設定したが、例えば−０．２Ｖ以下に広げてもよい。ステップ電圧の刻みを広げることで測定時間を短縮することができる。

【0071】

図４及び図３に示した測定入力電圧が供給される時間は例えばそれぞれ１．５ｓｅｃであり、合わせて３ｓｅｃ（秒）となる。したがって、本発明の不揮発性半導体記憶装置１の閾値電圧を測定に要する時間は合わせて３秒となる。こうした時間は図１に示したように例えば４カラム単位で閾値電圧を測定することで得られるものであって、従前の１カラム単位で閾値電圧を測定する方法では、本発明の４倍すなわち１２秒の測定時間を要することになり、閾値電圧の測定時間を短縮することはできない。

【0072】

図５は、図３に示した２．１Ｖ〜４．０Ｖの範囲の電圧をメモリトランジスタＭ０〜Ｍ１０２３に印加した時に論理積（ＡＮＤ）回路５に出力された論理積出力５ｏを示した一例である。なお、電圧２．１Ｖ〜４．０Ｖの範囲は必ずしも良品として判定される規格値を表すものではなく、あくまでもメモリトランジスタＭ０〜Ｍ１０２３の閾値電圧を測定するために用意された電圧の範囲である。図５は期待値が「１」である場合を示す。ここで期待値「１」は多くのカラムのビットラインにデータ「１」が出力されることが予測される状態を指す。ここで、カラム０のデータを見てみると、ビットラインｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３，ｂｉｔ４，ｂｉｔ５，ｂｉｔ６及びｂｉｔ７のデータがそれぞれ「０」，「１」，「１」，「１」，「１」，「１」，「１」，「１」として出力されビットラインｂｉｔ０がビットラインｂｉｔ１〜ｂｉｔ７とは異なり、期待値「１」が出力されていないことが分かる。同様に、各カラムのデータを見てみると、カラム１，カラム３は期待値「１」を出力しているが、カラム２のビットラインｂｉｔ７が期待値「１」ではなくデータ「０」を出力していることが分かる。論理積（ＡＮＤ）回路５の論理積出力５ｏはビットラインｂｉｔ０，ｂｉｔ７が「０」となり、ビットラインｂｉｔ１〜ｂｉｔ７が「１」となる。なお、閾値電圧の測定入力電圧ＶＭ１の範囲と製品の良否判定の規格値とは別々に設定される。なお、図５に示した論理積出力５ｏが図３に示した例えばスタート電圧の２．１Ｖで出力された場合には、次の電圧２．２Ｖの印加と論理積演算は停止される。

【0073】

図６は、図４に示した−０．１Ｖ〜−２．０Ｖの範囲の電圧をメモリトランジスタＭ０〜Ｍ１０２３に印加した時に論理和（ＯＲ）回路６に出力された論理和出力６ｏを示した一例である。なお、電圧−０．１Ｖ〜−２．０Ｖの範囲は必ずしも良品として判定される規格値を表すものではなく、あくまでもメモリトランジスタＭ０〜Ｍ１０２３の閾値電圧を測定するために用意された電圧の範囲である。図６は期待値が「０」である場合を示す。ここで期待値「０」は多くのカラムのビットラインにデータ「０」が出力されることが予測される状態を指す。ここで、カラム０のデータを見てみると、ビットラインｂｉｔ０，ｂｉｔ１，ｂｉｔ２，ｂｉｔ３，ｂｉｔ４，ｂｉｔ５，ｂｉｔ６及びｂｉｔ７のデータがそれぞれ「０」，「０」，「０」，「０」，「０」，「０」，「１」，「０」として出力されビットラインｂｉｔ６がビットラインｂｉｔ１〜ｂｉｔ５及びｂｉｔ７とは異なり、期待値「０」が出力されていないことが分かる。同様に、各カラムのデータを見てみると、カラム１，カラム３は期待値「０」を出力しているが、カラム２のビットラインｂｉｔ６が期待値「０」ではなくデータ「１」を出力していることが分かる。論理和（ＡＯＲ）回路６の論理和出力６ｏはビットラインｂｉｔ６が「１」となり、その他のビットラインが「０」となる。閾値電圧の測定入力電圧ＶＭ２の範囲と製品の良否判定の規格値とは別々に設定される。なお、図６に示した論理積出力５ｏが図４に示した例えばスタート電圧の−０．１Ｖで出力された場合には、次の電圧−０．２Ｖの印加と論理積演算は停止される。

【0074】

図７は、図１に示した不揮発性半導体記憶装置１をテストモードでの測定入力電圧の印加、及び論理演算を行う時の処理、駆動フローを示す。テストモードでは制御・論理回路２、メモリセルアレイ３、カラムセレクトトランジスタＫＳ０〜ＫＳ１０２３、センスアンプ４ａ〜４ｂ、論理積（ＡＮＤ）回路５、論理和（ＯＲ）回路６、第１セレクタ回路７、及び第３セレクタ回路９が動作の対象となる。なお、テストモードではデータ出力部１１に図示しないＩＣテスターが結合され、論理積（ＡＮＤ）回路５、論理和（ＯＲ）回路６での測定された閾値電圧の測定結果がこのＩＣテスターに記録される。また、図３及び図４に示したステップ状の直流電圧は、このＩＣテスターから供給しても良いし、または制御・論理回路２から供給しても良い。以下、図１〜図６を参照して図７について説明する。

【0075】

図７においてステップＳ１００は、スタートコンディションである。スタートコンディションでは通信の開始を示すいわゆるスタートビットが制御・論理回路２に入力される。ステップＳ１００では例えばスタートビット「１」が入力される。

【0076】

ステップＳ２００は、オペコード入力を実行する。オペコード入力では各メモリトランジスタの閾値電圧を測定するために、バイトセレクトトランジスタＢＳＴを介してメモリトランジスタに例えば図３、図４に示したステップ状の直流電圧を印加する。

【0077】

メモリセル３の一部に設けられたメモリセル領域からカラム０〜３の４カラム分のデータを読み込む。そして、読み出されたカラム０〜３の４カラム分のメモリトランジスタＭ０〜Ｍ３１に電圧を印加して論理演算を行い、その結果を制御・論理回路２に保持する。この時、読み込まれるデータはメモリトランジスタ及びＥＣＣ機能の情報であり、例えば図１中のカラム０〜３の４カラム分、即ちメモリトランジスタＭ０〜Ｍ３１の３２ビット分の情報と、ＥＣＣ機能の６ビット分の情報を合わせた３８ビットである。

【0078】

ステップＳ３００は、データ出力である。４カラム分のデータを出力する各ステップにおいて、制御・論理回路２で保持されていた４カラム分のデータの出力、次のステップの４カラム分のデータ読み出し、及び読み出された４カラム分のメモリトランジスタに電圧を印加して論理演算を行い、その結果を制御・論理回路２に保持する。この一連の動作が以降、ステップＳ３０１、ステップＳ３０２、・・・ステップＳ３３１でも行われている。ステップＳ３３２はデータ出力のみを行う。データ出力において、例えば２．１Ｖ〜４．０Ｖの範囲であって例えば０．１Ｖ刻みのステップ状に設定されている場合、カラム０〜１２７までの４カラムずつの論理積（ＡＮＤ）演算または論理和（ＯＲ）演算の全ての出力データが期待値を満たしている場合のみ次のステップ電圧で測定を行う。例えば、２．１Ｖで論理積（ＡＮＤ）演算をカラム０〜１２７までの行った結果、全てのデータが「１」であれば、次の電圧２．２Ｖで論理積（ＡＮＤ）演算を行う。少なくとも１つデータが「０」があれば、次の電圧２．２Ｖで論理積（ＡＮＤ）演算は行われず、停止する。

【0079】

ステップＳ３０１は、ステップＳ４００の１つであり、カラム０〜カラム３までの４カラムの論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算のデータ出力を示す。すなわち、カラム０〜３までの４カラムのデータ出力が終了と同時にカラム４〜７のデータを読み出し、この４カラム分の論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算を行い、制御・論理回路２にデータを保持する。

【0080】

ステップＳ３０２は、ステップＳ３００の１つであり、前ステップＳ３０１で制御・論理回路２に保持されたカラム４〜カラム７までの４カラムの論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算のデータ出力を示す。すなわち、カラム４〜７までの４カラムのデータ出力が終了と同時にカラム８〜１１のデータを読み出し、この４カラム分の論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算を行い、制御・論理回路２にデータを保持する。以降、図示しないステップＳ３０３〜Ｓ３３１についても同様の動作が行われるが、説明の便宜上割愛している。

【0081】

ステップＳ３３２は、ステップＳ３００の１つであり、図示されていない前ステップＳ３３１で制御・論理回路２に保持された、最終であるカラム１２４〜カラム１２７までの４カラムの論理積（ＡＮＤ）演算及び論理和（ＯＲ）演算のデータ出力を行う。

【0082】

ステップＳ４００は、ストップコンディションである。ストップコンディションは、ステップＳ１００からステップＳ３３２までの一連のインストラクションが終わったことを示す。すなわち、本発明に係るメモリセルトランジスタＭ０〜Ｍ１０２３の閾値電圧の測定がすべて完了したことを告げるとともに次のステップに移行できることを表示するフラッグでもある。ステップＳ４００が完了した後は、閾値電圧の測定結果が記憶された図示しないＩＣテスターで所定の処理が実行される。以上で本発明に係る不揮発性半導体記憶装置の閾値電圧の測定が終了する。

【産業上の利用可能性】

【0083】

以上説明したように、本発明の不揮発性半導体記憶装置はテストモードにおける閾値電圧の測定時間を短縮することでコスト削減と生産性向上を実現できるので産業上の利用可能性は高い。

【符号の説明】

【0084】

１ 不揮発性半導体記憶装置
２ 制御・論理回路
３ メモリセルアレイ
４ａ０，４ａ，４ｂ，４ｃ，４ｄ センスアンプ
５ 論理積（ＡＮＤ）回路
５ｏ 論理積出力
６ 論理和（ＯＲ）回路
６ｏ 論理和出力
７ 第１セレクタ回路
８ 第２セレクタ回路
９ 第３セレクタ回路
１０ 論理回路入力部
１１ データ出力部
ＢＵＳ１〜ＢＵＳ４ バス配線
Ａ０〜Ａ７，Ｂ０〜Ｂ７，Ｃ０〜Ｃ７，Ｄ０〜Ｄ７ センスアンプ出力
ＢＴ０〜ＢＴ７ ビット対応線
ｂｉｔ０〜ｂｉｔ７ ビットライン
ＢＳ０〜ＢＳ１０２３ ビットセレクトトランジスタ
ＫＳ０〜ＫＳ１０２３ カラム選択用トランジスタ
Ｍ０〜Ｍ１０２３ メモリトランジスタ
ＭＳ１〜ＭＳ７ メモリセル
Ｓｄ 信号線
ＷＬ ワードライン
ＢＳＴ バイトセレクトトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】