特許 6863789 スイッチングレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6863789

(24)【登録日】2021年4月5日

(45)【発行日】2021年4月21日

(54)【発明の名称】スイッチングレギュレータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20210412BHJP

【ＦＩ】

   H02M3/155 H

【請求項の数】10

【全頁数】18

(21)【出願番号】特願2017-57925(P2017-57925)

(22)【出願日】2017年3月23日

(65)【公開番号】特開2018-161008(P2018-161008A)

(43)【公開日】2018年10月11日

【審査請求日】2020年2月17日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】福本 洋祐

(72)【発明者】

【氏名】赤穂 直史

【審査官】 山崎 雄司

(56)【参考文献】

【文献】 特開２０１４−０７５９３２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２９３２０３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００−３／４４

Ｈ０２Ｍ ７／００−７／４０

(57)【特許請求の範囲】

【請求項1】

非線形制御方式の出力帰還制御によってｎ相（ただしｎは２以上の整数）のスイッチ出力段を所定の位相差で駆動することにより入力電圧から所望の出力電圧を生成するスイッチングレギュレータの制御装置であって、
各相の前記スイッチ出力段それぞれのオン／オフ制御に用いられる各相の制御信号のパルス幅をそれぞれ設定するｎ相のパルス幅設定部を有し、
各相の前記パルス幅設定部は、それぞれ、所定の基準電圧を生成する基準電圧生成部と、自相以外の前記スイッチ出力段に現れるスイッチ電圧に応じて始点値が変動するスロープ電圧を生成するスロープ電圧生成部と、前記基準電圧と前記スロープ電圧とを比較するコンパレータと、を含むことを特徴とする制御装置。

【請求項2】

前記スロープ電圧生成部は、
その充放電により前記スロープ電圧を生成するキャパシタと、
充電電流を用いて前記キャパシタを充電する充電部と、
自相以外の前記スイッチ電圧を用いて前記キャパシタを放電する第１放電部と、
を含む、請求項１に記載の制御装置。

【請求項3】

前記第１放電部は、軽負荷時に自相以外の前記スイッチ電圧をマスクする、請求項２に記載の制御装置。

【請求項4】

前記スロープ電圧生成部は、前記第１放電部による前記キャパシタの放電動作に先立って前記キャパシタの両端間を瞬時的に短絡する第２放電部をさらに含む、請求項２または３に記載の制御装置。

【請求項5】

前記第２放電部は、軽負荷時に前記キャパシタの両端間を短絡し続ける、請求項４に記載の制御装置。

【請求項6】

前記第２放電部は、各相の前記スイッチ出力段がいずれも出力ハイインピーダンス状態とされている間、前記キャパシタの両端間を短絡し続ける、請求項４または５に記載の制御装置。

【請求項7】

各相の前記パルス幅設定部は、それぞれ、自相のスイッチング周期を一定に保つように、自相のパルス幅を設定する、請求項１〜６のいずれか一項に記載の制御装置。

【請求項8】

前記出力電圧の帰還入力を受け付けてｎ相のセット信号を生成するパルス生成部と、
前記パルス生成部から入力される各相の前記セット信号と各相の前記パルス幅設定部から入力される各相のリセット信号に応じて各相の前記制御信号をそれぞれ生成するｎ相のＲＳフリップフロップと、
各相の前記制御信号に応じて各相の前記スイッチ出力段をそれぞれ駆動するｎ相のドライバと、
を更に有する、請求項１〜７のいずれか一項に記載の制御装置。

【請求項9】

半導体装置に集積化されている、請求項１〜８のいずれか一項に記載の制御装置。

【請求項10】

その制御主体として、請求項１〜９のいずれか一項に記載の制御装置を有する、スイッチングレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マルチフェイズ型のスイッチングレギュレータに関する。

【背景技術】

【0002】

近年、様々なアプリケーションの電源（例えばＰＣのＣＰＵ電源）として、マルチフェイズ型のスイッチングレギュレータが用いられている。

【0003】

また、従来より、本願出願人は、非線形制御方式（例えば、ボトム検出型オン時間制御方式、または、ピーク検出型オフ時間制御方式）のスイッチングレギュレータについて、数多くの有用な技術を提案している（特許文献１など）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−２４７６９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、非線形制御方式のスイッチングレギュレータは、電流帰還ループを持たないので、マルチフェイズ動作の実装に際して電流バランスを取ることが困難であった。

【0006】

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、非線形制御方式で電流バランスの取れたマルチフェイズ動作が可能なスイッチングレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0007】

本明細書中に開示されているスイッチングレギュレータの制御装置は、非線形制御方式の出力帰還制御によってｎ相（ただしｎは２以上の整数）のスイッチ出力段を所定の位相差で駆動することにより入力電圧から所望の出力電圧を生成するスイッチングレギュレータの制御主体であって、各相のスイッチ出力段それぞれのオン／オフ制御に用いられる各相の制御信号のパルス幅をそれぞれ設定するｎ相のパルス幅設定部を有し、各相のパルス幅設定部は、それぞれ、自相以外のスイッチ出力段に流れる電流の大きさを反映して自相のパルス幅を設定する構成（第１の構成）とされている。

【0008】

なお、第１の構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、自相以外のスイッチ出力段に現れるスイッチ電圧を反映して自相のパルス幅を設定する構成（第２の構成）にするとよい。

【0009】

また、第２の構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、所定の基準電圧を生成する基準電圧生成部と、自相以外のスイッチ電圧に応じて始点値が変動するスロープ電圧を生成するスロープ電圧生成部と、前記基準電圧と前記スロープ電圧とを比較するコンパレータと、を含む構成（第３の構成）にするとよい。

【0010】

また、第３の構成から成る制御装置において、前記スロープ電圧生成部は、その充放電により前記スロープ電圧を生成するキャパシタと、充電電流を用いて前記キャパシタを充電する充電部と、自相以外のスイッチ電圧を用いて前記キャパシタを放電する第１放電部と、を含む構成（第４の構成）にするとよい。

【0011】

また、第４の構成から成る制御装置において、前記第１放電部は、軽負荷時に自相以外のスイッチ電圧をマスクする構成（第５の構成）にするとよい。

【0012】

また、第４または第５の構成から成る制御装置において、前記スロープ電圧生成部は、前記第１放電部による前記キャパシタの放電動作に先立って前記キャパシタの両端間を瞬時的に短絡する第２放電部をさらに含む構成（第６の構成）にするとよい。

【0013】

また、第６の構成から成る制御装置において、前記第２放電部は、軽負荷時に前記キャパシタの両端間を短絡し続ける構成（第７の構成）にするとよい。

【0014】

また、第６または第７の構成から成る制御装置において、前記第２放電部は、各相のスイッチ出力段がいずれも出力ハイインピーダンス状態とされている間、前記キャパシタの両端間を短絡し続ける構成（第８の構成）にするとよい。

【0015】

また、上記第１〜第８いずれかの構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、自相のスイッチング周期を一定に保つように、自相のパルス幅を設定する構成（第９の構成）にするとよい。

【0016】

また、上記第１〜第９いずれかの構成から成る制御装置は、前記出力電圧の帰還入力を受け付けてｎ相のセット信号を生成するパルス生成部と、前記パルス生成部から入力される各相のセット信号と各相のパルス幅設定部から入力される各相のリセット信号に応じて各相の制御信号をそれぞれ生成するｎ相のＲＳフリップフロップと、各相の制御信号に応じて各相のスイッチ出力段をそれぞれ駆動するｎ相のドライバとをさらに有する構成（第１０の構成）にするとよい。

【0017】

また、上記第１〜第１０いずれかの構成から成る制御装置は、半導体装置に集積化されている構成（第１１の構成）にするとよい。

【0018】

また、本明細書中に開示されているスイッチングレギュレータは、その制御主体として上記第１〜第１１いずれかの構成から成る制御装置を有している構成（第１２の構成）とされている。

【発明の効果】

【0019】

本明細書中に開示されている発明によれば、非線形制御方式で電流バランスの取れたマルチフェイズ動作が可能なスイッチングレギュレータを提供することができる。

【図面の簡単な説明】

【0020】

【図1】スイッチングレギュレータの全体構成を示す図

【図2】パルス生成部の一構成例を示す図

【図3】パルス生成部の一動作例を示すタイミングチャート

【図4】コイル抵抗が等しいときの出力波形図

【図5】コイル抵抗が異なるときの出力波形図

【図6】オン時間設定部の第１実施形態を示す図

【図7】オン時間設定部の一動作例を示すタイミングチャート

【図8】領域αの拡大図

【図9】コイル電流とオン時間との相関図

【図10】コイル抵抗が異なっても電流バランスが取れている様子を示す出力波形図

【図11】オン時間設定部の第２実施形態を示す図

【図12】オン時間設定部の第３実施形態を示す図

【発明を実施するための形態】

【0021】

＜全体構成＞
図１は、スイッチングレギュレータの全体構成を示す図である。本構成例のスイッチングレギュレータＸは、半導体装置１と、これに外付けされるディスクリート部品（コイルＬ１及びＬ２とキャパシタＣ１）と、を有し、非線形制御方式（本図ではボトム検出型オン時間制御方式）の出力帰還制御によってｎ相（ただしｎは２以上の整数であり、本図ではｎ＝２）のスイッチ出力段を所定の位相差（望ましくは３６０°／ｎ）で駆動することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するマルチフェイズ型（インターリーブ型）のＤＣ／ＤＣコンバータである。

【0022】

半導体装置１は、スイッチングレギュレータＸの制御主体となる制御装置（いわゆる電源コントローラＩＣ）であり、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ５を備えている。装置外部の接続について具体的に述べると、外部端子Ｔ１（＝電源端子）は、入力電圧Ｖｉｎの入力端に接続されている。外部端子Ｔ２（＝第１スイッチ端子）は、コイルＬ１の第１端に接続されている。外部端子Ｔ３（＝第２スイッチ端子）は、コイルＬ２の第１端に接続されている。外部端子Ｔ４（＝接地端子）は、接地端に接続されている。外部端子Ｔ５（＝帰還端子）は、出力電圧Ｖｏｕｔの出力端に接続されている。

【0023】

なお、コイルＬ１の第２端、コイルＬ２の第２端、及び、キャパシタＣ１の第１端は、いずれも、出力電圧Ｖｏｕｔの出力端に接続されている。また、キャパシタＣ１の第２端は、接地端に接続されている。このように接続されたコイルＬ１及びＬ２とキャパシタＣ１は、外部端子Ｔ２及びＴ３それぞれの端子電圧（＝入力電圧Ｖｉｎと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷ１及びＳＷ２）を足し合わせて平滑することにより、負荷への出力電圧Ｖｏｕｔを生成するＬＣフィルタを形成する。

【0024】

＜半導体装置＞
引き続き、図１を参照しながら、半導体装置１の内部構成について詳細な説明を行う。半導体装置１は、パルス生成部１０と、オン時間設定部２１及び２２と、ＲＳフリップフロップ３１及び３２と、ドライバ４１及び４２と、スイッチ出力段５１及び５２と、を集積化して成る。

【0025】

パルス生成部１０は、外部端子Ｔ５から出力電圧Ｖｏｕｔの帰還入力を受け付けて、所定の位相差を持つセット信号Ｓ１１及びＳ２１を生成する。なお、パルス生成部１０の構成及び動作については、後ほど詳述する。

【0026】

オン時間設定部２１は、セット信号Ｓ１１に応じて制御信号Ｓ１３がハイレベルにセットされてから所定のオン時間Ｔｏｎ１が経過した時点で制御信号Ｓ１３がローレベルにリセットされるようにリセット信号Ｓ１２を生成する。すなわち、オン時間設定部２１は、スイッチ出力段５１のオン／オフ制御に用いられる制御信号Ｓ１３のパルス幅（＝ハイレベル期間）を設定するためのパルス幅設定部に相当する。

【0027】

オン時間設定部２２は、セット信号Ｓ２１に応じて制御信号Ｓ２３がハイレベルにセットされてから所定のオン時間Ｔｏｎ２が経過した時点で制御信号Ｓ２３がローレベルにリセットされるようにリセット信号Ｓ２２を生成する。すなわち、オン時間設定部２２は、スイッチ出力段５２のオン／オフ制御に用いられる制御信号Ｓ２３のパルス幅（＝ハイレベル期間）を設定するためのパルス幅設定部に相当する。

【0028】

なお、オン時間設定部２１は、スイッチ出力段５２に現れるスイッチ電圧ＳＷ２（延いてはスイッチ出力段５２に流れるコイル電流ＩＬ２の大きさ）を反映して、オン時間Ｔｏｎ１（＝制御信号Ｓ１３のパルス幅）を設定する機能を備えている。同様に、オン時間設定部２２は、スイッチ出力段５１に現れるスイッチ電圧ＳＷ１（延いてはスイッチ出力段５１に流れるコイル電流ＩＬ１の大きさ）を反映して、オン時間Ｔｏｎ２（＝制御信号Ｓ２３のパルス幅）を設定する機能を備えている。これらは、スイッチングレギュレータＸの電流バランス機能（＝コイルＬ１及びＬ２それぞれの抵抗値が異なる場合であっても、コイル電流ＩＬ１及びＩＬ２を平衡状態に維持するための機能）を担うものであるが、この点については、後ほど詳述する。

【0029】

ＲＳフリップフロップ３１は、パルス生成部１０からセット端（Ｓ）に入力されるセット信号Ｓ１１と、オン時間設定部２１からリセット端（Ｒ）に入力されるリセット信号Ｓ１２の双方に応じて制御信号Ｓ１３を生成し、これを出力端（Ｑ）から出力する。なお、制御信号Ｓ１３は、セット信号Ｓ１１のトリガパルスに応じてハイレベルにセットされ、リセット信号Ｓ１２のトリガパルスに応じてローレベルにリセットされる。

【0030】

ＲＳフリップフロップ３２は、パルス生成部１０からセット端（Ｓ）に入力されるセット信号Ｓ２１と、オン時間設定部２２からリセット端（Ｒ）に入力されるリセット信号Ｓ２２の双方に応じて制御信号Ｓ２３を生成し、これを出力端（Ｑ）から出力する。なお、制御信号Ｓ２３は、セット信号Ｓ２１のパルス入力に応じてハイレベルにセットされ、リセット信号Ｓ２２のパルス入力に応じてローレベルにリセットされる。

【0031】

ドライバ４１は、制御信号Ｓ１３に応じてゲート信号ＨＧ１及びＬＧ１を生成することにより、スイッチ出力段５１の出力トランジスタＰ１と同期整流トランジスタＮ１を相補的に駆動する。なお、基本的には、制御信号Ｓ１３がハイレベルであるときにゲート信号ＨＧ１及びＬＧ１をそれぞれローレベルとすればよく、制御信号Ｓ１３がローレベルであるときにゲート信号ＨＧ１及びＬＧ１をそれぞれハイレベルとすればよい。

【0032】

ドライバ４２は、制御信号Ｓ２３に応じてゲート信号ＨＧ２及びＬＧ２を生成することにより、スイッチ出力段５２の出力トランジスタＰ２と同期整流トランジスタＮ２を相補的駆動する。なお、基本的には、制御信号Ｓ２３がハイレベルであるときにゲート信号ＨＧ２及びＬＧ２をそれぞれローレベルとすればよく、制御信号Ｓ２３がローレベルであるときにゲート信号ＨＧ２及びＬＧ２をそれぞれハイレベルとすればよい。

【0033】

ただし、上記で用いられている「相補的」という文言は、出力トランジスタＰ＊と同期整流トランジスタＮ＊（ただし＊＝１または２）のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点から、出力トランジスタＰ＊と同期整流トランジスタＮ＊のオン／オフ遷移タイミングに所定の遅延が与えられている場合（＝出力トランジスタＰ＊と同期整流トランジスタＮ＊の同時オフ期間が設けられている場合）も含む。

【0034】

スイッチ出力段５１は、出力トランジスタＰ１（本図ではＰＭＯＳＦＥＴ）と、同期整流トランジスタＮ１（本図ではＮＭＯＳＦＥＴ）とを含むハーフブリッジ出力段である。出力トランジスタＰ１のソースは、外部端子Ｔ１に接続されている。出力トランジスタＰ１及び同期整流トランジスタＮ１それぞれのドレインは、いずれも外部端子Ｔ２に接続されている。同期整流トランジスタＮ１のソースは、外部端子Ｔ４に接続されている。出力トランジスタＰ１及び同期整流トランジスタＮ１それぞれのゲートには、ゲート信号ＨＧ１及びＬＧ１がそれぞれ入力されている。従って、出力トランジスタＰ１は、ゲート信号ＨＧ１がハイレベルであるときにオフして、ゲート信号ＨＧ１がローレベルであるときにオンする。一方、同期整流トランジスタＮ１は、ゲート信号ＬＧ１がハイレベルであるときにオンして、ゲート信号ＬＧ１がローレベルであるときにオフする。

【0035】

例えば、ゲート信号ＨＧ１及びＬＧ１がいずれもローレベルであるときには、出力トランジスタＰ１がオンして同期整流トランジスタＮ１がオフするので、スイッチ電圧ＳＷ１がハイレベルＳＷ１Ｈ（＝Ｖｉｎ−ＩＬ１×Ｒｏｎ（Ｐ１）、ただしＲｏｎ（Ｐ１）は出力トランジスタＰ１のオン抵抗値）となる。一方、ゲート信号ＨＧ１及びＬＧ１がいずれもハイレベルであるときには、出力トランジスタＰ１がオフして同期整流トランジスタＮ１がオンするので、スイッチ電圧ＳＷ１がローレベルＳＷ１Ｌ（＝−ＩＬ１×Ｒｏｎ（Ｎ１）、ただしＲｏｎ（Ｎ１）は同期整流トランジスタＮ１のオン抵抗値）となる。

【0036】

スイッチ出力段５２は、出力トランジスタＰ２（本図ではＰＭＯＳＦＥＴ）と、同期整流トランジスタＮ２（本図ではＮＭＯＳＦＥＴ）とを含むハーフブリッジ出力段である。出力トランジスタＰ２のソースは、外部端子Ｔ１に接続されている。出力トランジスタＰ２及び同期整流トランジスタＮ２それぞれのドレインは、いずれも外部端子Ｔ３に接続されている。同期整流トランジスタＮ２のソースは、外部端子Ｔ４に接続されている。出力トランジスタＰ２及び同期整流トランジスタＮ２それぞれのゲートには、ゲート信号ＨＧ２及びＬＧ２がそれぞれ入力されている。従って、出力トランジスタＰ２は、ゲート信号ＨＧ２がハイレベルであるときにオフして、ゲート信号ＨＧ２がローレベルであるときにオンする。一方、同期整流トランジスタＮ２は、ゲート信号ＬＧ２がハイレベルであるときにオンして、ゲート信号ＬＧ２がローレベルであるときにオフする。

【0037】

例えば、ゲート信号ＨＧ２及びＬＧ２がいずれもローレベルであるときには、出力トランジスタＰ２がオンして同期整流トランジスタＮ２がオフするので、スイッチ電圧ＳＷ２がハイレベルＳＷ２Ｈ（＝Ｖｉｎ−ＩＬ２×Ｒｏｎ（Ｐ２）、ただしＲｏｎ（Ｐ２）は出力トランジスタＰ２のオン抵抗値）となる。一方、ゲート信号ＨＧ２及びＬＧ２がいずれもハイレベルであるときには、出力トランジスタＰ２がオフして同期整流トランジスタＮ２がオンするので、スイッチ電圧ＳＷ２がローレベルＳＷ２Ｌ（＝−ＩＬ２×Ｒｏｎ（Ｎ２）、ただしＲｏｎ（Ｎ２）は同期整流トランジスタＮ２のオン抵抗値）となる。

【0038】

なお、スイッチ出力段５１及び５２それぞれの出力形式については、降圧型に限らず、昇圧型、昇降圧型、反転型などを採用してもよい。また、スイッチ出力段５１及び５２それぞれの整流方式については、同期整流方式に限らず、ダイオード整流方式であっても構わない。また、スイッチ出力段５１及び５２は、半導体装置１に外付けされるディスクリート部品で形成することも可能である。

【0039】

＜パルス生成部＞
図２はパルス生成部１０の一構成例を示す図である。本構成例のパルス生成部１０は、第１フィルタ１１０と、第２フィルタ１２０と、差動アンプ１３０と、コンパレータ１４０と、ワンショット生成部１５０と、分配信号生成部１６０と、論理積演算部１７０及び１８０と、を含む。

【0040】

第１フィルタ１１０は、抵抗１１１ａ及び１１１ｂとキャパシタ１１２を含み、スイッチ電圧ＳＷ１及びＳＷ２と出力電圧Ｖｏｕｔの入力を受け付けて正相信号ＣＳＰを生成する。抵抗１１１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗１１１ｂの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗１１１ａ及び１１１ｂそれぞれの第２端とキャパシタ１１２の第１端は、正相信号ＣＳＰの出力端に接続されている。キャパシタ１１２の第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。なお、第１フィルタ１１０で生成される正相信号ＣＳＰは、コイル電流ＩＬ１とコイル電流ＩＬ２との合算電流（＝ＩＬ１＋ＩＬ２）を疑似したリップル成分を持つ。

【0041】

第２フィルタ１２０は、抵抗１２１ａ〜１２１ｆとキャパシタ１２２ａ〜１２２ｅとを含み、スイッチ電圧ＳＷ１及びＳＷ２と出力電圧Ｖｏｕｔの入力を受け付けて逆相信号ＣＳＮを生成する。抵抗１２１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗１２１ａの第２端は、抵抗１２１ｃ及びキャパシタ１２２ａそれぞれの第１端に接続されている。抵抗１２１ｂの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗１２１ｂの第２端は、抵抗１２１ｄ及びキャパシタ１２２ｂそれぞれの第１端に接続されている。抵抗１２１ｃ及び１２１ｄそれぞれの第２端とキャパシタ１２２ｃの第１端は、抵抗１２１ｅの第１端に接続されている。抵抗１２１ｅの第２端とキャパシタ１２２ｄの第１端は、抵抗１２１ｆの第１端に接続されている。抵抗１２１ｆの第２端とキャパシタ１２２ｅの第１端は、逆相信号ＣＳＮの出力端に接続されている。キャパシタ１２２ａ〜１２２ｅそれぞれの第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。なお、第２フィルタ１２０で生成される逆相信号ＣＳＮは、コイル電流ＩＬ１とコイル電流ＩＬ２の平均電流（延いては出力電流Ｉｏｕｔ）に応じたＤＣ成分を持つ。

【0042】

差動アンプ１３０は、第１フィルタ１１０から正相入力端（＋）に入力される正相信号ＣＳＰと、第２フィルタ１２０から逆相入力端（−）に入力される逆相信号ＣＳＮとの差分（＝ＣＳＰ−ＣＳＮ）に応じた帰還信号ＦＢを生成し、これを正相出力端（＋）から出力する。なお、差動アンプ１３０の逆相出力端（−）には、出力電圧Ｖｏｕｔが印加されている。すなわち、差動アンプ１３０で生成される帰還信号ＦＢは、出力電圧Ｖｏｕｔに先出のリップル成分を重畳した電圧信号となる。

【0043】

コンパレータ１４０は、正相入力端（＋）に入力される所定の基準信号ＲＥＦと、逆相入力端（−）に入力される帰還信号ＦＢとを比較することにより、比較信号ＣＭＰを生成する。なお、比較信号ＣＭＰは、帰還信号ＦＢが基準信号ＲＥＦよりも高いときにローレベルとなり、帰還信号ＦＢが基準信号ＲＥＦよりも低いときにハイレベルとなる。

【0044】

ワンショット生成部１５０は、コンパレータ１４０から比較信号ＣＭＰの入力を受け付けてワンショット信号Ｓ０を生成する。より具体的に述べると、ワンショット生成部１５０は、比較信号ＣＭＰがローレベルからハイレベルに立ち上がったときに、ワンショット信号Ｓ０のパルス生成を行う。

【0045】

分配信号生成部１６０は、ワンショット信号Ｓ０に順次生成されるパルス列をセット信号Ｓ１１及びＳ２１それぞれのパルスとして交互に分配するための分配信号Ｓ１及びＳ２を生成する。なお、分配信号Ｓ１及びＳ２は、互いに論理レベルが反転された２値信号とすればよい（詳細は後述）。

【0046】

論理積演算部１７０は、ワンショット信号Ｓ０と分配信号Ｓ１との論理積演算を行うことによりセット信号Ｓ１１を生成する。従って、分配信号Ｓ１がハイレベルであるときには、ワンショット信号Ｓ０がセット信号Ｓ１１としてスルーされる状態となる。一方、分配信号Ｓ１がローレベルであるときには、ワンショット信号Ｓ０がマスクされる状態となり、その論理レベルに依ることなくセット信号Ｓ１１がローレベルに維持される。

【0047】

論理積演算器１８０は、ワンショット信号Ｓ０と分配信号Ｓ２との論理積演算を行うことによりセット信号Ｓ２１を生成する。従って、分配信号Ｓ２がハイレベルであるときには、ワンショット信号Ｓ０がセット信号Ｓ２１としてスルーされる状態となる。一方、分配信号Ｓ２がローレベルであるときには、ワンショット信号Ｓ０がマスクされる状態となり、その論理レベルに依ることなくセット信号Ｓ２１がローレベルに維持される。

【0048】

図３は、パルス生成部１０の一動作例を示すタイミングチャートであり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、帰還信号ＦＢ及び基準信号ＲＥＦ、ワンショット信号Ｓ０、分配信号Ｓ１及びＳ２、並びに、セット信号Ｓ１１及びＳ２１が描写されている。

【0049】

帰還信号ＦＢは、スイッチ電圧ＳＷ１及びＳＷ２の一方がハイレベルである期間（＝時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、及び、時刻ｔ７〜ｔ８）に上昇し、スイッチ電圧ＳＷ１及びＳＷ２の双方がローレベルである期間（＝時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、及び、時刻ｔ８〜ｔ９）に低下するリップル波形となる。

【0050】

ワンショット信号Ｓ０には、帰還信号ＦＢが基準信号ＲＥＦを下回るタイミング（＝時刻ｔ１、時刻ｔ３、時刻ｔ５、時刻ｔ７、及び、時刻ｔ９）で順次パルスが生成される。

【0051】

分配信号Ｓ１は、例えば、スイッチ電圧ＳＷ２のローレベル遷移タイミング（＝時刻ｔ４及びｔ８、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でハイレベルとなり、スイッチ電圧ＳＷ１のローレベル遷移タイミング（＝時刻ｔ２及びｔ６、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でローレベルとなる。

【0052】

一方、分配信号Ｓ２は、例えば、スイッチ電圧ＳＷ１のローレベル遷移タイミング（＝時刻ｔ２及びｔ６、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でハイレベルとなり、スイッチ電圧ＳＷ２のローレベル遷移タイミング（＝時刻ｔ４及びｔ８、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でローレベルとなる。

【0053】

その結果、分配信号Ｓ１のハイレベル期間（時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ６、及び、時刻ｔ８〜ｔ９）には、ワンショット信号Ｓ０のパルスがセット信号Ｓ１１のパルスとして出力され、分配信号Ｓ２のハイレベル期間（時刻ｔ２〜ｔ４、及び、時刻ｔ６〜ｔ８）には、ワンショット信号Ｓ０のパルスがセット信号Ｓ１２のパルスとして出力される。このようにして、パルス生成部１０では、ワンショット信号Ｓ０に順次生成されるパルス列がセット信号Ｓ１１及びＳ２１それぞれのパルスとして交互に分配される。

【0054】

＜電流バランス＞
次に、スイッチングレギュレータＸで新規に導入された電流バランス機能の説明に先立ち、当該機能が設けられていない場合の出力挙動について、図４及び図５を参照しながら簡単に説明しておく。

【0055】

図４は、コイルＬ１及びＬ２それぞれの抵抗値が等しいときの出力波形図であり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、コイルＬ１及びＬ２それぞれの抵抗値が等しいときには、仮に電流バランス機能が設けられていなくても、コイル電流ＩＬ１及びＩＬ２の平衡状態が大きく崩れることはない。

【0056】

一方、図５は、コイルＬ１及びＬ２それぞれの抵抗値が異なるとき（例えば±３０％のばらつきが生じたとき）の出力波形図であり、先の図４と同じく、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、コイルＬ１及びＬ２それぞれの抵抗値が異なるときには、電流バランス機能を設けない限り、コイル電流ＩＬ１及びＩＬ２の平衡状態がどんどん崩れていく。

【0057】

＜オン時間設定部（第１実施形態）＞
図６は、オン時間設定部２１の第１実施形態を示す図である。本実施形態のオン時間設定部２１は、基準電圧生成部２１０と、スロープ電圧生成部２２０と、コンパレータ２３０と、を含む。

【0058】

基準電圧生成部２１０は、抵抗２１１ａ〜２１１ｃとキャパシタ２１２ａ〜２１２ｃとを含み、スイッチ電圧ＳＷ１と出力電圧Ｖｏｕｔの入力を受け付けて所定の基準電圧Ｖ１を生成する。抵抗２１１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗２１１ａの第２端とキャパシタ２１２ａの第１端は、抵抗２１１ｂの第１端に接続されている。抵抗２１１ｂの第２端とキャパシタ２１２ｂの第１端は、抵抗２１１ｃの第１端に接続されている。抵抗２１１ｃの第２端とキャパシタ２１２ｃの第１端は、基準電圧Ｖ１の出力端に接続されている。キャパシタ２１２ａ〜２１２ｃそれぞれの第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。このように、スイッチ電圧ＳＷ１をフィルタリングして生成される基準電圧Ｖ１は、スイッチ電圧ＳＷ１のオンデューティ（延いては出力電圧Ｖｏｕｔ）に応じたＤＣ成分を持つ。

【0059】

スロープ電圧生成部２２０は、抵抗２２１ａ〜２２１ｃと、キャパシタ２２２と、スイッチ２２３ａ及び２２３ｂと、論理積演算器２２４と、ワンショット生成部２２５と、を含み、鋸波状のスロープ電圧Ｖ２を生成する。抵抗２２１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗２２１ａの第２端と抵抗２２１ｂの第１端は、スロープ電圧Ｖ２の出力端に接続されている。抵抗２２１ｂの第２端は、キャパシタ２２２の第１端に接続されている。キャパシタ２２２の第２端は、接地端に接続されている。抵抗２２１ｃの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗２２１ｃの第２端は、スイッチ２２３ａの第１端に接続されている。スイッチ２２３ａの第２端とスイッチ２２３ｂの第１端は、キャパシタ２２２の第１端に接続されている。スイッチ２２３ｂの第２端は、接地端に接続されている。

【0060】

論理積演算器２２４は、ゲート信号ＬＧ１及びＬＧ２の論理積演算を行うことにより、スイッチ制御信号Ｓａを生成する。すなわち、スイッチ制御信号Ｓａは、ゲート信号ＬＧ１及びＬＧ２の双方がハイレベルであるときにハイレベルとなり、ゲート信号ＬＧ１及びＬＧ２の少なくとも一方がローレベルであるときにローレベルとなる。

【0061】

ワンショット生成部２２５は、ゲート信号ＬＧ１がローレベルからハイレベルに立ち上がるタイミング（＝スイッチ電圧ＳＷ１がハイレベルからローレベルに立ち下がるタイミング）で、スイッチ制御信号Ｓｂのワンショットパルスを生成する。

【0062】

上記構成から成るスロープ電圧生成部２２０において、抵抗２２１ａ及び２２１ｂは、スイッチ電圧ＳＷ１から充電電流Ｉｃｈｇを生成してキャパシタ２２２を充電する充電部に相当する。なお、オン時間Ｔｏｎ１の設定時（後述）における充電電流Ｉｃｈｇの電流値は、スイッチ電圧ＳＷ１のハイレベルＳＷ１Ｈに応じた可変値となる。

【0063】

また、抵抗２２１ｃ、スイッチ２２３ａ、及び、論理積演算器２２４は、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌを用いてキャパシタ２２２を放電する第１放電部として機能する。なお、スイッチ２２３ａのオン期間中には、キャパシタ２２２からスイッチ電圧ＳＷ１の入力端に至る電流経路を無視することができるように、抵抗２２１ａの抵抗値Ｒａは、抵抗２２１ｃの抵抗値Ｒｃよりも十分に高い値（例えば、Ｒａ＝１６０ｋΩ、Ｒｃ＝３ｋΩ）に設定しておくことが望ましい。

【0064】

さらに、スイッチ２２３ｂ及びワンショット生成部２２５は、上記の第１放電部（２２１ｃ、２２３ａ、２２４）によるキャパシタ２２２の放電動作に先立ち、キャパシタ２２２の両端間を瞬時的に短絡する第２放電部として機能する。

【0065】

このように、スロープ電圧生成部２２０は、キャパシタ２２２の充放電を行うことにより、スロープ電圧Ｖ２を生成する。なお、スロープ電圧生成部２２０で生成されるスロープ電圧Ｖ２は、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌに応じてボトム値Ｖ２Ｂが変動する鋸波状となるが、その詳細については後述する。

【0066】

コンパレータ２３０は、反転入力端（−）に入力される基準電圧Ｖ１と、非反転入力端（＋）に入力されるスロープ電圧Ｖ２と、を比較してリセット信号Ｓ１２を生成する。リセット信号Ｓ１２は、基準電圧Ｖ１がスロープ電圧Ｖ２よりも高いときにローレベルとなり、基準電圧Ｖ１がスロープ電圧Ｖ２よりも低いときにハイレベルとなる。

【0067】

なお、オン時間設定部２２は、基本的にオン時間設定部２１と同様の構成であり、上記の説明について、「ＳＷ１」→「ＳＷ２」、「ＳＷ２」→「ＳＷ１」、「ＬＧ１」→「ＬＧ２」、「ＬＧ２」→「ＬＧ１」、及び、「Ｓ１２」→「Ｓ２２」というように、符号を読み替えることにより、その構成を理解することができる。

【0068】

図７は、オン時間設定部２１の一動作例を示すタイミングチャートであり、上から順番に、基準電圧Ｖ１及びスロープ電圧Ｖ２、リセット信号Ｓ１２、スイッチ電圧ＳＷ１及びＳＷ２、スイッチ制御信号Ｓａ及びＳｂ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。

【0069】

時刻ｔ１１において、スロープ電圧Ｖ２が基準電圧Ｖ１よりも高くなり、リセット信号Ｓ１２がローレベルからハイレベルに立ち上げられると、スイッチ電圧ＳＷ１がハイレベル期間からローレベル期間（＝時刻ｔ１１〜ｔ１４）に移行される。

【0070】

このとき、スイッチ制御信号Ｓｂには、ワンショットパルスが生成されるので、キャパシタ２２２の両端間が瞬時的に短絡されて、スロープ電圧Ｖ２がゼロ値（＝ＧＮＤ）まで遅滞なく引き下げられる。ただし、スロープ電圧Ｖ２の急速放電が必須でない場合（例えば、スイッチング周波数がそれほど高くない場合）には、スロープ電圧生成部２２０のスイッチ２２３ｂとワンショット生成部２２５を省略しても構わない。

【0071】

また、スイッチ電圧ＳＷ１のローレベル期間において、スイッチ電圧ＳＷ２もローレベルであるとき（時刻ｔ１１〜ｔ１２、並びに、時刻ｔ１３〜ｔ１４）には、ゲート信号ＬＧ１及びＬＧ２がいずれもハイレベルとなるので、スイッチ制御信号Ｓａがハイレベルとなる。その結果、キャパシタ２２２の第１端とスイッチ電圧ＳＷ２の入力端との間が導通されるので、スロープ電圧Ｖ２がゼロ値（＝ＧＮＤ）から負のボトム値Ｖ２Ｂ（＝ＳＷ２Ｌ）までさらに引き下げられる。

【0072】

なお、スイッチ電圧ＳＷ１のローレベル期間において、スイッチ電圧ＳＷ２がハイレベルであるとき（時刻ｔ１２〜ｔ１３）には、スイッチ制御信号Ｓａがローレベルとなる。従って、スイッチ電圧ＳＷ２のハイレベルＳＷ２Ｈを用いてスロープ電圧Ｖ２が充電されることはない。

【0073】

その後、時刻ｔ１４において、スイッチ電圧ＳＷ１がローレベル期間から再びハイレベル期間に移行されると、スイッチ制御信号Ｓａがローレベルとなる。その結果、キャパシタ２２２の放電経路が遮断されるので、充電電流Ｉｃｈｇを用いたキャパシタ２２２の充電動作により、スロープ電圧Ｖ２が負のボトム値Ｖ２Ｂから所定の傾きで上昇し始める。

【0074】

そして、時刻ｔ１５において、スロープ電圧Ｖ２が基準電圧Ｖ１よりも高くなり、リセット信号Ｓ１２がローレベルからハイレベルに立ち上げられると、スイッチ電圧ＳＷ１がハイレベル期間から再びローレベル期間に移行される。時刻ｔ１５以降においても、上記と同様の動作が繰り返される。

【0075】

このように、本実施形態のオン時間設定部２１では、スロープ電圧Ｖ２が始点値（＝Ｖ２Ｂ）から終点値（＝Ｖ１）に至るまでの所要時間（＝時刻ｔ１４〜ｔ１５）がスイッチ出力段５１のオン時間Ｔｏｎ１として設定されることになる。

【0076】

なお、基準電圧Ｖ１がスイッチ電圧ＳＷ１のオンデューティ（ないしは出力電圧Ｖｏｕｔ）に対する依存性を持ち、スロープ電圧Ｖ２の傾き（＝充電電流Ｉｃｈｇの大きさ）がスイッチ電圧ＳＷ１のハイレベルＳＷ１Ｈ（延いては入力電圧Ｖｉｎ）に対する依存性を持つように、基準電圧Ｖ１及びスロープ電圧Ｖ２をそれぞれ生成することにより、スイッチング周波数の変動を抑制することが可能となる。ただし、このような機能が必要でない場合には、例えば、充電電流Ｉｃｈｇを固定値としても構わない。

【0077】

また、本実施形態のオン時間設定部２１において、オン時間Ｔｏｎ１を設定するためのスロープ電圧Ｖ２は、ゼロ値（＝ＧＮＤ）からではなく、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌに応じた負のボトム値Ｖ２Ｂから上昇し始める。

【0078】

なお、図８（＝図７の領域αの拡大図）で示したように、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌは、コイル電流ＩＬ２に応じた電圧値（＝−ＩＬ２×Ｒｏｎ（Ｎ２））を持つ。従って、オン時間設定部２１では、コイル電流ＩＬ２を反映したオン時間Ｔｏｎ１の設定が行われる。

【0079】

一方、オン時間設定部２２では、上記と逆に、コイル電流ＩＬ１を反映したオン時間Ｔｏｎ２の設定が行われる。これらのオン時間設定動作により、コイルＬ１及びＬ２それぞれの抵抗値が異なるときでも、コイル電流ＩＬ１及びＩＬ２の平衡状態を維持することが可能となる。以下では、図９を参照しながら、電流バランス機能の動作原理を説明する。

【0080】

図９は、コイル電流ＩＬ１及びＩＬ２とオン時間Ｔｏｎ１及びＴｏｎ２との相関図である。本図の上段には、オン時間設定部２１の基準電圧Ｖ１及びスロープ電圧Ｖ２が描写されており、本図の下段には、オン時間設定部２２の基準電圧Ｖ３及びスロープ電圧Ｖ４が描写されている。なお、基準電圧Ｖ３及びスロープ電圧Ｖ４は、それぞれ、基準電圧Ｖ１及びスロープ電圧Ｖ２に対応する電圧信号として理解すればよい。

【0081】

例えば、ＩＬ１＝ＩＬ２である平衡状態（紙面中央）からＩＬ１＞ＩＬ２である非平衡状態（紙面左側）に遷移した場合を考える。この場合、コイル電流ＩＬ２の減少に伴ってスロープ電圧Ｖ２のボトム値Ｖ２Ｂが上昇し、コイル電流ＩＬ１の増大に伴ってスロープ電圧Ｖ４のボトム値Ｖ４Ｂが低下する。その結果、オン時間Ｔｏｎ１が短縮されてオン時間Ｔｏｎ２が延長される。すなわち、コイル電流ＩＬ１を減らしてコイル電流ＩＬ２を増やすように帰還が掛かるので、コイル電流ＩＬ１及びＩＬ２が平衡状態に戻る。

【0082】

また、ＩＬ１＝ＩＬ２である平衡状態（紙面中央）からＩＬ１＜ＩＬ２である非平衡状態（紙面右側）に遷移した場合を考える。この場合、コイル電流ＩＬ２の増大に伴ってスロープ電圧Ｖ２のボトム値Ｖ２Ｂが低下し、コイル電流ＩＬ１の減少に伴ってスロープ電圧Ｖ４のボトム値Ｖ４Ｂが上昇する。その結果、オン時間Ｔｏｎ１が延長されてオン時間Ｔｏｎ２が短縮される。すなわち、コイル電流ＩＬ１を増やしてコイル電流ＩＬ２を減らすように帰還が掛かるので、コイル電流ＩＬ１及びＩＬ２が平衡状態に戻る。

【0083】

図１０は、コイルＬ１及びＬ２それぞれの抵抗値が異なるとき（例えば±３０％のばらつきが生じたとき）でも電流バランスが取れている様子を示す出力波形図であり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、電流バランス機能の導入により、コイルＬ１及びＬ２それぞれの抵抗値が異なるときでも、コイル電流ＩＬ１及びＩＬ２の平衡状態を維持することが可能となる。

【0084】

＜オン時間設定部（第２実施形態）＞
図１１は、オン時間設定部２１の第２実施形態を示す図である。本実施形態のオン時間設定部２１は、先の第１実施形態（図６）をベースとしつつ、３相のスイッチ出力段を備えたスイッチングレギュレータＸへの適用が考慮されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図６と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

【0085】

本実施形態のオン時間設定部２１では、スイッチングレギュレータＸの相数ｎが「２」から「３」に増えたことに伴い、スロープ電圧生成部２２０の回路構成に若干の変更が加えられている。

【0086】

まず、第１の変更点として、スイッチ２２３ａの第１端は、抵抗２２１ｃを介してスイッチ電圧ＳＷ２の入力端に接続されているだけでなく、別途新たに追加された抵抗２２１ｄを介してスイッチ電圧ＳＷ３（＝３相目のスイッチ出力段に現れるスイッチ電圧）の入力端にも接続されている。すなわち、スイッチ２２３ａがオンされているときには、スイッチ電圧ＳＷ２及びＳＷ３双方を用いてキャパシタ２２２が放電される。

【0087】

また、第２の変更点として、論理積演算器２２４には、ゲート信号ＬＧ１及びＬＧ２だけでなく、ゲート信号ＬＧ３（＝３相目のスイッチ出力段に供給される下側ゲート信号）も入力されている。すなわち、スイッチ２２３ａは、ゲート信号ＬＧ１〜ＬＧ３がいずれもハイレベルであるときにオンし、ゲート信号ＬＧ１〜ＬＧ３の少なくとも一つがローレベルであるときにオフする。

【0088】

このように、スイッチ出力段の相数ｎを増やしても、オン時間設定部２１は、これまでに説明してきた回路構成と基本的に同様であり、自相以外のスイッチ出力段に現れるスイッチ電圧ＳＷ２〜ＳＷｎ（延いては自相以外のスイッチ出力段に流れるコイル電流ＩＬ２〜ＩＬｎの大きさ）を反映して、オン時間Ｔｏｎ１（＝制御信号Ｓ１３のパルス幅）を設定するように、若干の変更を加えれば足りる。

【0089】

なお、オン時間設定部２２（及びその他のオン時間設定部）についても、基本的にオン時間設定部２１と同様の構成であるので、重複した説明は割愛する。

【0090】

＜オン時間設定部（第３実施形態）＞
図１２は、オン時間設定部２１の第３実施形態を示す図である。本実施形態のオン時間設定部２１は、先の第１実施形態（図６）をベースとしつつ、軽負荷時の出力スキップ機能を備えたスイッチングレギュレータＸへの適用が考慮されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図６と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。

【0091】

上記の出力スキップ機能とは、軽負荷時にスイッチ出力段５１及び５２をいずれも出力ハイインピーダンス状態としてスイッチングレギュレータＸの消費電力を削減する機能である。なお、出力スキップ機能の導入に際しては、例えば、コイル電流ＩＬ１及びＩＬ２の逆流検出時にハイレベルとなる出力スキップ信号ＳＫＩＰを用意しておき、この出力スキップ信号ＳＫＩＰを用いてドライバ４１及び４２の出力可否を制御してやればよい。

【0092】

ところで、出力スキップ中（ＳＫＩＰ＝Ｈ）には、スイッチ出力段５１及び５２をいずれも出力ハイインピーダンス状態とすべく、ＨＧ１＝ＨＧ２＝Ｈ、かつ、ＬＧ１＝ＬＧ２＝Ｌとなる。そのため、第１実施形態（図６）の構成では、Ｓａ＝Ｓｂ＝Ｌとなり、スイッチ２２３ａ及び２２３ｂがいずれもオフするので、キャパシタ２２２がスイッチ電圧ＳＷ１（出力スキップ中はＳＷ＝Ｖｏｕｔ）を用いて充電された状態となる。

【0093】

一方、本実施形態のオン時間設定部２１は、スイッチ制御信号Ｓｂと出力スキップ信号ＳＫＩＰとの論理和演算によりスイッチ制御信号Ｓｂ’を生成する論理和演算器２２６をさらに含み、このスイッチ制御信号Ｓｂ’を用いてスイッチ２２３ｂのオン／オフ制御を行う構成とされている。なお、出力スキップ信号ＳＫＩＰがローレベル（＝出力スキップ解除時の論理レベル）であるときには、Ｓｂ’＝Ｓｂとなり、出力スキップ信号ＳＫＩＰがハイレベル（＝出力スキップ時の論理レベル）であるときには、スイッチ制御信号Ｓｂの論理レベルに依ることなく、スイッチ制御信号Ｓｂ’がハイレベルに固定される。

【0094】

すなわち、軽負荷時の出力スキップ中（ＳＫＩＰ＝Ｈ）には、スイッチ２２３ｂをオンしてキャパシタ２２２の両端間を短絡し続けることができるので、スロープ電圧Ｖ２を接地電圧ＧＮＤに固定しておくことが可能となる。

【0095】

また、軽負荷時の出力スキップ中（ＬＧ１＝ＬＧ２＝Ｌ）には、スイッチ制御信号Ｓａがローレベルとなり、スイッチ２２３ａがオフするので、スイッチ電圧ＳＷ２がマスクされた状態となる。

【0096】

なお、オン時間設定部２２についても、基本的にオン時間設定部２１と同様の構成であるので、重複した説明は割愛する。

【0097】

＜その他の変形例＞
なお、上記の実施形態では、ボトム検出型オン時間制御方式のスイッチングレギュレータを例示したが、スイッチングレギュレータの出力帰還制御方式は、これに限定されるものではなく、その他の非線形制御方式（ピーク検出型オフ時間制御方式など）を採用することも可能である。

【0098】

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0099】

本明細書中に開示されているスイッチングレギュレータは、例えば、ＰＣのＣＰＵ電源として利用することが可能である。

【符号の説明】

【0100】

１ 半導体装置（制御装置）
１０ パルス生成部
２１、２２ オン時間設定部（パルス幅設定部）
３１、３２ ＲＳフリップフロップ
４１、４２ ドライバ
５１、５２ スイッチ出力段
１１０ 第１フィルタ
１１１ａ、１１１ｂ 抵抗
１１２ キャパシタ
１２０ 第２フィルタ
１２１ａ〜１２１ｆ 抵抗
１２２ａ〜１２２ｅ キャパシタ
１３０ 差動アンプ
１４０ コンパレータ
１５０ ワンショット生成部
１６０ 分配信号生成部
１７０、１８０ 論理積演算部
２１０ 基準電圧生成部
２１１ａ〜２１１ｃ 抵抗
２１２ａ〜２１２ｃ キャパシタ
２２０ スロープ電圧生成部
２２１ａ〜２２１ｄ 抵抗
２２２ キャパシタ
２２３ａ、２２３ｂ スイッチ
２２４ 論理積演算器
２２５ ワンショット生成部
２２６ 論理和演算器
２３０ コンパレータ
Ｘ スイッチングレギュレータ
Ｌ１、Ｌ２ コイル
Ｃ１ キャパシタ
Ｐ１、Ｐ２ 出力トランジスタ（ＰＭＯＳＦＥＴ）
Ｎ１、Ｎ２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
Ｔ１〜Ｔ５ 外部端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】