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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6865644
(24)【登録日】2021年4月8日
(45)【発行日】2021年4月28日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/065 20060101AFI20210419BHJP
H01L 25/07 20060101ALI20210419BHJP
H01L 25/18 20060101ALI20210419BHJP
H01L 25/00 20060101ALI20210419BHJP
H01L 21/822 20060101ALI20210419BHJP
H01L 27/04 20060101ALI20210419BHJP
【ＦＩ】
H01L25/08 Y
H01L25/00 B
H01L27/04 L
【請求項の数】16
【全頁数】25
(21)【出願番号】特願2017-120798(P2017-120798)
(22)【出願日】2017年6月20日
(65)【公開番号】特開2019-9158(P2019-9158A)
(43)【公開日】2019年1月17日
【審査請求日】2019年11月14日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】桑原 愼一
(72)【発明者】
【氏名】飯田 哲也
(72)【発明者】
【氏名】中柴 康▲隆▼
【審査官】
川原 光司
(56)【参考文献】
【文献】
特開２０１５−０９５４６９（ＪＰ，Ａ）
【文献】
中国特許出願公開第１０４０２２１１３（ＣＮ，Ａ）
【文献】
米国特許出願公開第２０１２／０１８１８７４（ＵＳ，Ａ１）
【文献】
中国特許出願公開第１０４６８１５３７（ＣＮ，Ａ）
【文献】
特開２０１１−０５４８００（ＪＰ，Ａ）
【文献】
特開２０１０−０１６１４２（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１５／００５４１２５（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２３／１２−２３／１５
Ｈ０１Ｌ ２５／００−２５／０７
Ｈ０１Ｌ ２５／１０−２５／１１
Ｈ０１Ｌ ２５／１６−２５／１８
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
第１半導体チップと、
前記第１半導体チップに対向して配置された第２半導体チップと、
前記第1半導体チップと前記第２半導体チップとの対向間に介在された第１絶縁膜と、
前記第１半導体チップ、前記第２半導体チップおよび前記第１絶縁膜を封止する封止体と、
を備え、
前記第１半導体チップは、
第１面と、前記第１面の反対側の第２面とを有する第１半導体基板と、
前記第１半導体基板の前記第１面と前記第１絶縁膜との間に設けられた第１多層配線層と、
前記第１多層配線層に設けられた第１コイルと、
を備え、
前記第２半導体チップは、
前記第１半導体チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面とを有する第２半導体基板と、
前記第２半導体基板の前記第３面と前記第１絶縁膜との間に設けられた第２多層配線層と、
前記第１絶縁膜を介して前記第１コイルに対向した状態で前記第２多層配線層に設けられ、前記第１コイルと磁気結合される第２コイルと、
を備え、
前記第１コイルは、前記第１半導体基板の前記第１面内に配置された第１回路領域の一部と平面視で重なるように配置され、
前記第２コイルは、前記第２半導体基板の前記第３面内に配置された第２回路領域の一部と平面視で重なるように配置され、
前記第１多層配線層には、前記第１コイルの１つ下位の配線層に、前記第１コイルと平面視で重なるように第１シールドパターンが配置され、
前記第２多層配線層には、前記第２コイルの１つ下位の配線層に、前記第２コイルと平面視で重なるように第２シールドパターンが配置されている、半導体装置。
前記第１半導体チップに対向して配置された第２半導体チップと、
前記第1半導体チップと前記第２半導体チップとの対向間に介在された第１絶縁膜と、
前記第１半導体チップ、前記第２半導体チップおよび前記第１絶縁膜を封止する封止体と、
を備え、
前記第１半導体チップは、
第１面と、前記第１面の反対側の第２面とを有する第１半導体基板と、
前記第１半導体基板の前記第１面と前記第１絶縁膜との間に設けられた第１多層配線層と、
前記第１多層配線層に設けられた第１コイルと、
を備え、
前記第２半導体チップは、
前記第１半導体チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面とを有する第２半導体基板と、
前記第２半導体基板の前記第３面と前記第１絶縁膜との間に設けられた第２多層配線層と、
前記第１絶縁膜を介して前記第１コイルに対向した状態で前記第２多層配線層に設けられ、前記第１コイルと磁気結合される第２コイルと、
を備え、
前記第１コイルは、前記第１半導体基板の前記第１面内に配置された第１回路領域の一部と平面視で重なるように配置され、
前記第２コイルは、前記第２半導体基板の前記第３面内に配置された第２回路領域の一部と平面視で重なるように配置され、
前記第１多層配線層には、前記第１コイルの１つ下位の配線層に、前記第１コイルと平面視で重なるように第１シールドパターンが配置され、
前記第２多層配線層には、前記第２コイルの１つ下位の配線層に、前記第２コイルと平面視で重なるように第２シールドパターンが配置されている、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第１コイルおよび前記第２コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
前記第１コイルおよび前記第２コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記第1回路領域および前記第２回路領域の各々の前記一部には、デジタル回路が配置されている、半導体装置。
前記第1回路領域および前記第２回路領域の各々の前記一部には、デジタル回路が配置されている、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記第１シールドパターンおよび前記第２シールドパターンは、基準電位と電気的に接続されている、半導体装置。
前記第１シールドパターンおよび前記第２シールドパターンは、基準電位と電気的に接続されている、半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第１シールドパターンおよび前記第２シールドパターンの平面視の大きさは、前記第１コイルおよび前記第２コイルの直径より大きい、半導体装置。
前記第１シールドパターンおよび前記第２シールドパターンの平面視の大きさは、前記第１コイルおよび前記第２コイルの直径より大きい、半導体装置。
【請求項6】
第１半導体チップと、
前記第１半導体チップに対向して配置された第２半導体チップと、
前記第1半導体チップと前記第２半導体チップとの対向間に介在された第１絶縁膜と、
前記第１半導体チップ、前記第２半導体チップおよび前記第１絶縁膜を封止する封止体と、
を備え、
前記第１半導体チップは、
第１面と、前記第１面の反対側の第２面とを有する第１半導体基板と、
前記第１半導体基板の前記第１面と前記第１絶縁膜との間に設けられた第１多層配線層と、
前記第１多層配線層に設けられた第１コイルと、
を備え、
前記第２半導体チップは、
前記第１半導体チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面とを有する第２半導体基板と、
前記第２半導体基板の前記第３面と前記第１絶縁膜との間に設けられた第２多層配線層と、
前記第１絶縁膜を介して前記第１コイルに対向した状態で前記第２多層配線層に設けられ、前記第１コイルと磁気結合される第２コイルと、
を備え、
前記第１コイルは、前記第１半導体基板の前記第１面内に配置された第１回路領域の一部と平面視で重なるように配置され、
前記第２コイルは、前記第２半導体基板の前記第３面内に配置された第２回路領域の一部と平面視で重なるように配置され、
前記第１多層配線層には、前記第１コイルの１つ下位の配線層に、前記第１コイルと平面視で重なるように第１配線禁止領域が配置され、
前記第２多層配線層には、前記第２コイルの１つ下位の配線層に、前記第２コイルと平面視で重なるように第２配線禁止領域が配置され、
前記第１配線禁止領域および前記第２配線禁止領域の平面視の大きさは、前記第１コイルおよび前記第２コイルの直径より大きい、半導体装置。
前記第１半導体チップに対向して配置された第２半導体チップと、
前記第1半導体チップと前記第２半導体チップとの対向間に介在された第１絶縁膜と、
前記第１半導体チップ、前記第２半導体チップおよび前記第１絶縁膜を封止する封止体と、
を備え、
前記第１半導体チップは、
第１面と、前記第１面の反対側の第２面とを有する第１半導体基板と、
前記第１半導体基板の前記第１面と前記第１絶縁膜との間に設けられた第１多層配線層と、
前記第１多層配線層に設けられた第１コイルと、
を備え、
前記第２半導体チップは、
前記第１半導体チップの前記第１面に対向する第３面と、前記第３面の反対側の第４面とを有する第２半導体基板と、
前記第２半導体基板の前記第３面と前記第１絶縁膜との間に設けられた第２多層配線層と、
前記第１絶縁膜を介して前記第１コイルに対向した状態で前記第２多層配線層に設けられ、前記第１コイルと磁気結合される第２コイルと、
を備え、
前記第１コイルは、前記第１半導体基板の前記第１面内に配置された第１回路領域の一部と平面視で重なるように配置され、
前記第２コイルは、前記第２半導体基板の前記第３面内に配置された第２回路領域の一部と平面視で重なるように配置され、
前記第１多層配線層には、前記第１コイルの１つ下位の配線層に、前記第１コイルと平面視で重なるように第１配線禁止領域が配置され、
前記第２多層配線層には、前記第２コイルの１つ下位の配線層に、前記第２コイルと平面視で重なるように第２配線禁止領域が配置され、
前記第１配線禁止領域および前記第２配線禁止領域の平面視の大きさは、前記第１コイルおよび前記第２コイルの直径より大きい、半導体装置。
【請求項7】
請求項６記載の半導体装置において、
前記第１コイルおよび前記第２コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
前記第１コイルおよび前記第２コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
【請求項8】
請求項６記載の半導体装置において、
前記第1回路領域および前記第２回路領域の各々の前記一部には、デジタル回路が配置されている、半導体装置。
前記第1回路領域および前記第２回路領域の各々の前記一部には、デジタル回路が配置されている、半導体装置。
【請求項9】
第５面およびその反対側の第６面を有する半導体基板と、
前記半導体基板の前記第５面上に設けられた多層配線層と、
前記多層配線層に設けられた第３コイルと、
前記第３コイルに対向した状態で前記多層配線層に設けられ、前記第３コイルと磁気結合される第４コイルと、
前記第３コイルと前記第４コイルとの間に介在された第２絶縁膜と、
を備え、
前記第３コイルは、前記第４コイルより下位の配線層に設けられ、
前記第３コイルおよび前記第４コイルは、前記半導体基板の前記第５面内に配置された回路領域の一部と平面視で重なるように配置され、
前記多層配線層には、前記第３コイルの１つ下位の配線層に、前記第３コイルと平面視で重なるようにシールドパターンが配置されている、半導体装置。
前記半導体基板の前記第５面上に設けられた多層配線層と、
前記多層配線層に設けられた第３コイルと、
前記第３コイルに対向した状態で前記多層配線層に設けられ、前記第３コイルと磁気結合される第４コイルと、
前記第３コイルと前記第４コイルとの間に介在された第２絶縁膜と、
を備え、
前記第３コイルは、前記第４コイルより下位の配線層に設けられ、
前記第３コイルおよび前記第４コイルは、前記半導体基板の前記第５面内に配置された回路領域の一部と平面視で重なるように配置され、
前記多層配線層には、前記第３コイルの１つ下位の配線層に、前記第３コイルと平面視で重なるようにシールドパターンが配置されている、半導体装置。
【請求項10】
請求項９記載の半導体装置において、
前記第３コイルおよび前記第４コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
前記第３コイルおよび前記第４コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
【請求項11】
請求項９記載の半導体装置において、
前記回路領域の前記一部には、デジタル回路が配置されている、半導体装置。
前記回路領域の前記一部には、デジタル回路が配置されている、半導体装置。
【請求項12】
請求項１１記載の半導体装置において、
前記シールドパターンは、基準電位と電気的に接続されている、半導体装置。
前記シールドパターンは、基準電位と電気的に接続されている、半導体装置。
【請求項13】
請求項１１記載の半導体装置において、
前記シールドパターンの平面視の大きさは、前記第３コイルおよび前記第４コイルの直径より大きい、半導体装置。
前記シールドパターンの平面視の大きさは、前記第３コイルおよび前記第４コイルの直径より大きい、半導体装置。
【請求項14】
第５面およびその反対側の第６面を有する半導体基板と、
前記半導体基板の前記第５面上に設けられた多層配線層と、
前記多層配線層に設けられた第３コイルと、
前記第３コイルに対向した状態で前記多層配線層に設けられ、前記第３コイルと磁気結合される第４コイルと、
前記第３コイルと前記第４コイルとの間に介在された第２絶縁膜と、
を備え、
前記第３コイルは、前記第４コイルより下位の配線層に設けられ、
前記第３コイルおよび前記第４コイルは、前記半導体基板の前記第５面内に配置された回路領域の一部と平面視で重なるように配置され、
前記多層配線層には、前記第３コイルの１つ下位の配線層に、前記第３コイルと平面視で重なるように配線禁止領域が配置され、
前記配線禁止領域の平面視の大きさは、前記第３コイルおよび前記第４コイルの直径より大きい、半導体装置。
前記半導体基板の前記第５面上に設けられた多層配線層と、
前記多層配線層に設けられた第３コイルと、
前記第３コイルに対向した状態で前記多層配線層に設けられ、前記第３コイルと磁気結合される第４コイルと、
前記第３コイルと前記第４コイルとの間に介在された第２絶縁膜と、
を備え、
前記第３コイルは、前記第４コイルより下位の配線層に設けられ、
前記第３コイルおよび前記第４コイルは、前記半導体基板の前記第５面内に配置された回路領域の一部と平面視で重なるように配置され、
前記多層配線層には、前記第３コイルの１つ下位の配線層に、前記第３コイルと平面視で重なるように配線禁止領域が配置され、
前記配線禁止領域の平面視の大きさは、前記第３コイルおよび前記第４コイルの直径より大きい、半導体装置。
【請求項15】
請求項１４記載の半導体装置において、
前記第３コイルおよび前記第４コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
前記第３コイルおよび前記第４コイルの動作時の動作周波数が、２００ＭＨｚ以下である、半導体装置。
【請求項16】
請求項１４記載の半導体装置において、
前記回路領域の前記一部には、デジタル回路が配置されている、半導体装置。
前記回路領域の前記一部には、デジタル回路が配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、電気的に絶縁された回路ブロック間で信号を伝達するアイソレータを備える半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
アイソレータについては、例えば、特許文献１に記載があり、第１半導体チップの第１インダクタと、第２半導体チップの第２インダクタとを対向させて配置し、これら２つのインダクタを誘導結合させることで電気信号を伝達する技術が開示されている。
【0003】
また、例えば、特許文献２には、所定の信号線と、その下方のトランジスタ領域との間に、信号線と平面視で重なるように、電源またはグランドに接続された導体パターンを配置する構成が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１−５４８００号公報
【特許文献2】特開２０１５−４６６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、アイソレータを備える半導体装置では、より一層の小型化が望まれている。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態における半導体装置では、第１半導体チップおよび第２半導体チップの各々に形成された第１コイルおよび第２コイルが、半導体装置の動作時に磁気結合されるように対向した状態で配置されている。そして、第１コイルは、第１半導体チップの回路領域の一部と平面視で重なるように配置され、第２コイルは、第２半導体チップの回路領域の一部と平面視で重なるように配置されている。
【0008】
また、一実施の形態における半導体装置では、半導体チップの多層配線層に、第３コイルおよび第４コイルが、半導体装置の動作時に磁気結合されるように対向した状態で配置されている。そして、第３コイルおよび第４コイルは、半導体チップの回路領域の一部と平面視で重なるように配置されている。
【発明の効果】
【0009】
一実施の形態によれば、アイソレータ用のコイルを有する半導体装置を小型化することができる。
【図面の簡単な説明】
【0010】
【図1】左右はコイルのＱ値をコンピュータによりシミュレーションするためのモデルの一例を示す半導体基板の要部断面図である。
【図4】コイルのＱ値の対策例を示す半導体装置の要部断面図である。
【図5】アイソレータを備える半導体装置のコイルのＱ値のシミュレーションの結果をまとめたグラフ図である。
【図6】アイソレータを備える半導体装置の動作周波数に対するコイルのＱ値のシミュレーションの結果を示すグラフ図である。
【図7】実施の形態1の半導体装置を用いた電子装置の一例の回路図である。
【図8】信号の伝送例を説明する説明図である。
【図9】実施の形態１の半導体装置の断面図である。
【図12】半導体装置を構成する２個の半導体チップの概略断面図である。
【図13】コイルの一例の平面図である。
【図15】コイル領域と平面視で重なる領域に配置することが可能なアナログ回路の一例の回路図である。
【図16】コイル領域と平面視で重なる領域に配置することが可能なアナログ回路の他の一例の回路図である。
【図17】半導体装置を構成する半導体チップの製造工程中の要部断面図である。
【図21】変形例１の半導体装置を構成する２個の半導体チップの概略断面図である。
【図22】変形例２の半導体装置を構成する２個の半導体チップの概略断面図である。
【図23】多層配線層の配線構造のいくつかのモデルを示した多層配線層の断面図である。
【図25】実施の形態２の半導体装置を用いた電子装置の他の例の回路図である。
【図26】実施の形態２のパッケージの断面図である。
【図27】実施の形態２の半導体装置を構成するチップの概略断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0012】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0013】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0014】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0016】
また、実施の形態で平面視とは、半導体基板の主面に垂直な方向から視た場合を意味する。
【0017】
＜発明者の研究結果＞図１左右はコイルのＱ値をコンピュータによりシミュレーションするためのモデルの一例を示す半導体基板の要部断面図である。図１左右のいずれも半導体基板１００上には多層配線層１０１が形成されており、その多層配線層１０１の上部にはコイル１０２の導体パターン１０２ａが形成されている。図１左ではコイル１０２の直下に配線１０３が配置されていないのに対して、図１右ではコイル１０２の直下に配線１０３が配置されている。図１右の配線１０３は、集積回路用の配線を意図したもので、平面視でコイル１０２の全域を覆うように形成されている（いわゆる、ベタ配線）。なお、半導体基板１００は、シリコン（Ｓｉ）単結晶を想定している。
【0018】
図２左は図１のコイルの一例の平面図である。コイル１０２は、例えば、銅（Ｃｕ）配線で構成されている。コイル１０２のライン／スペースは、例えば、１０．９／８.１μｍ、内径は、例えば、７０μｍ、巻き数は、例えば、３、シート抵抗は、例えば、３．４ｍΩ/□である。また、図２右は図２左のコイルを動作させた場合の等価回路を示した回路図である。符号Ｌはコイル１０２のインダクタンス、符号Ｒは直列抵抗、符号Ｃｇ１，Ｃｇ２は対基板容量、符号Ｒｇ１，Ｒｇ２は対基板抵抗を示している。
【0019】
ここで、コイル１０２の特性においては、Ｑ値（誘導リアクタンス（ωＬ）／抵抗（Ｒ））が重要なパラメータとされており、Ｑ値を大きくすることが重要とされている。そこで、上記図１左右のコイル１０２についてＱ値のシミュレーションを行った。図３は図１左右についてコイルのＱ値のシミュレーションの結果をまとめたグラフ図である。図３の縦軸はＱ値である。図３の横軸の左のモデルＭＤ１は図１左（配線１０３が無い場合）の結果を示している。一方、図３の横軸の右のモデルＭＤ２は図１右（配線１０３が有る場合）の結果を示しており、図３左のモデルＭＤ１に比べてコイル１０２のＱ値が著しく低下していることが分かる。このコイル１０２のＱ値の低下は、コイル１０２で発生した磁界によってコイル１０２下の配線１０３（ベタ配線）で発生した誘導起電力により配線１０３に渦電流が発生したことに起因している。
【0020】
図４はコイルのＱ値の対策例を示す半導体装置の要部断面図である。半導体装置の回路領域１０４には、例えば、ｐチャネル型の電界効果トランジスタ１０５ｐやｎチャネル型の電界効果トランジスタ１０５ｎ等のような素子が形成されている。これらの素子は、半導体基板１００上の多層配線層１０１の配線１０６によって電気的に接続されている。
【0021】
一方、コイル領域１０７には、コイル１０２が形成されている。コイル１０２は、多層配線層の上部の配線形成用の導体パターン１０２ａで形成されている。コイル１０２のＱ値の低下を小さくするために、コイル１０２の直下には配線も素子も配置されていない上、回路領域１０４とコイル領域１０７との間には、空き領域１０８が設けられている。空き領域１０８にも配線も素子も配置されていない。空き領域１０８の水平距離は、例えば、２００〜４００μｍ程度である。このように図４の対策では、回路領域１０４とコイル領域１０７とを離して配置しているので、チップサイズが大きくなる。その結果、半導体装置のコストが高くなる。
【0022】
ところで、本発明者は、２つのコイルを磁気結合（誘導結合）させて電気信号を伝達するアイソレータを備える半導体装置について再度検討した。その結果、上記アイソレータを備える半導体装置では、２つのコイルが近接配置（Near field）されているため、回路特性を左右するのはＱ値ではなく結合係数Ｋであり、図４の構成にする必要がないことが判明した。
【0023】
また、半導体装置の集積回路を構成する配線は、微細化により配線幅が細くなってきているので、コイルの直下に集積回路用の配線を配置しても、渦電流に対する影響が小さいことが判明した。図５はアイソレータを備える半導体装置のコイルのＱ値のシミュレーションの結果をまとめたグラフ図である。図５の最も左のモデルＭＤ１は図１左の結果を示し、図５の最も右のモデルＭＤ２は図１右の結果を示している。図５の中央のモデルＭＤ３は、コイルの直下に、配線幅が数μｍ〜数十μｍの実際の集積回路の配線を模した配線を配置した場合のシミュレーションの結果を示している。この図から、コイルの直下に実際の集積回路用の配線を配置する場合は、コイルのＱ値の低下が小さいことが分かる。
【0024】
さらに、本発明者は、アイソレータを備える半導体装置の動作周波数とコイルのＱ値との関係について検討した。図６はアイソレータを備える半導体装置の動作周波数に対するコイルのＱ値のシミュレーションの結果を示すグラフ図である。縦軸はコイルのＱ値を示し、横軸は動作周波数Ｆ（ＭＨｚ）を示している。アイソレータを備える半導体装置では、図６の太枠で示すように、数十ｋＨｚ〜数百ＭＨｚ程度の動作周波数を使用している。この図から、アイソレータを備える半導体装置の動作周波数では、コイルの直下に素子や配線があっても、コイルのＱ値は全く影響を受けないことが分かる。これは、２つのコイル間の距離が、信号の波長よりもはるかに小さいので、２つのコイル間で生じる磁場への影響が極めて小さいからである。
【0026】
図７に示す電子装置ＥＬＤは、パッケージＰＫＧと、負荷ＬＯＤとを有している。パッケージＰＫＧには、２個の半導体チップ（半導体装置）ＣＰ１，ＣＰ２が収容されている。なお、以下、半導体チップを単にチップという。
【0027】
一方のチップ（第１半導体チップ）ＣＰ１内には、制御回路ＣＣと、送信回路ＴＸ１と、受信回路ＲＸ２と、コイルＣＬ１ａ，ＣＬ１ｂ（ＣＬ１：第１コイル）とが設けられている。他方のチップ（第２半導体チップ）ＣＰ２内には、受信回路ＲＸ１と、送信回路ＴＸ２と、コイルＣＬ２ａ，ＣＬ２ｂ（ＣＬ２：第２コイル）と、駆動回路ＤＲとが設けられている。
【0028】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの制御信号を駆動回路ＤＲに伝達するための回路である。この送信回路ＴＸ１と受信回路ＲＸ1との間には、アイソレータ（絶縁素子、トランス、変成器、変換器、磁気結合素子、電磁結合素子）ＩＳ１が介在されている。アイソレータＩＳ１は、コイル（インダクタ）ＣＬ１ａ，ＣＬ２ａを有している。コイルＣＬ１ａは、送信回路ＴＸ１に電気的に接続され、コイルＣＬ２ａは受信回路ＲＸ１に電気的に接続されている。これらのコイルＣＬ１ａ，ＣＬ２ａは、導体で接続されておらず、電子装置ＥＬＤの動作時に磁気結合（誘導結合）される。すなわち、送信回路ＴＸ１からコイルＣＬ１ａ（一次コイル）に信号が送られ電流が流れると、その電流の変化に応じてコイルＣＬ２ａ（二次コイル）に誘導起電力が発生して誘導電流が流れるようになっている。このため、受信回路ＲＸ１は、コイルＣＬ２ａに生じた誘導電流により、送信回路ＴＸ１から送られた信号に応じた信号を受信できる。これにより、送信回路ＴＸ１は、アイソレータＩＳ１（すなわち、磁気結合したコイルＣＬ１ａ，ＣＬ２ａ）を介して受信回路ＲＸ１へ信号を送信することができる。また、受信回路ＲＸ１は、アイソレータＩＳ１（すなわち、磁気結合したコイルＣＬ１ａ，ＣＬ２ａ）を介して、送信回路ＴＸ１からの信号を受信できる。したがって、制御回路ＣＣは、送信回路ＴＸ１、アイソレータＩＳ１および受信回路ＲＸ１を介して、駆動回路ＤＲに信号（制御信号）を伝達できる。
【0029】
一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。この送信回路ＴＸ２と受信回路ＲＸ２との間には、アイソレータ（絶縁素子、トランス、変成器、変換器、磁気結合素子、電磁結合素子）ＩＳ２が介在されている。アイソレータＩＳ２は、コイル（インダクタ）ＣＬ１ｂ，ＣＬ２ｂを有している。コイルＣＬ２ｂは、送信回路ＴＸ２に電気的に接続され、コイルＣＬ１ｂは受信回路ＲＸ２に電気的に接続されている。これらのコイルＣＬ１ｂ，ＣＬ２ｂは、導体で接続されておらず、電子装置ＥＬＤの動作時に磁気結合（誘導結合）される。すなわち、送信回路ＴＸ２からコイルＣＬ２ｂ（一次コイル）に信号が送られ電流が流れると、その電流の変化に応じてコイルＣＬ１ｂ（二次コイル）に誘導起電力が発生して誘導電流が流れるようになっている。このため、受信回路ＲＸ２は、コイルＣＬ１ｂに生じた誘導電流により、送信回路ＴＸ２から送られた信号に応じた信号を受信できる。これにより、送信回路ＴＸ２は、アイソレータＩＳ２（すなわち、磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂ）を介して受信回路ＲＸ２へ信号を送信することができる。また、受信回路ＲＸ２は、アイソレータＩＳ２（すなわち、磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂ）を介して、送信回路ＴＸ２からの信号を受信できる。したがって、駆動回路ＤＲは、送信回路ＴＸ２、アイソレータＩＳ２および受信回路ＲＸ２を介して、制御回路ＣＣに信号を伝達できる。
【0030】
チップＣＰ１とチップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、チップＣＰ１は、低電圧（例えば数Ｖ〜数十Ｖ）で動作または駆動される回路を有する低電圧領域に、後述のボンディングワイヤＢＷおよびリードＬＤ等を介して接続される。また、チップＣＰ２は、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えば負荷ＬＯＤや負荷ＬＯＤ用のスイッチ等）を有する高電圧領域に、後述のボンディングワイヤＢＷおよびリードＬＤなどを介して接続される。しかし、チップＣＰ１，ＣＰ２間での信号の伝達はアイソレータＩＳ１，ＩＳ２を介在しているため、異電圧回路間での信号の伝達が可能である。
【0031】
また、アイソレータＩＳ１，ＩＳ２では、コイルＣＬ１ａとコイルＣＬ２ａとの間やコイルＣＬ１ｂとコイルＣＬ２ｂとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、コイルＣＬ１ａ，コイルＣＬ２ａ同士やコイルＣＬ１ｂ，ＣＬ２ｂ同士を導体で接続せずに磁気結合させている。このため、コイルＣＬ１ａとコイルＣＬ２ａおよびコイルＣＬ１ｂとコイルＣＬ２ｂとの間の絶縁耐圧をできるだけ高くしておくことが、チップＣＰ１、チップＣＰ２を内蔵するパッケージＰＫＧ、あるいはそれを用いた電子装置ＥＬＤの信頼性を向上させる上で重要である。
【0032】
アイソレータＩＳ１，ＩＳ２（すなわち、コイルＣＬ１，ＣＬ２）の動作周波数は、上記した図６から、例えば、２００ＭＨｚ以下、具体的には、例えば、数１０ｋＨｚ〜１００ＭＨｚ以下、さらに具体的には、例えば、１０ＭＨｚを使用している。これにより、コイルＣＬ１ａ，ＣＬ１ｂ，ＣＬ２ａ，ＣＬ２ｂの直下に素子や配線等を配置しても、コイルＣＬ１ａ，ＣＬ１ｂ，ＣＬ２ａ，ＣＬ２ｂのＱ値は影響を受けない。
【0033】
パッケージＰＫＧ内の駆動回路ＤＲは、チップＣＰ１からチップＣＰ２に送信された信号（すなわち、送信回路ＴＸ１からアイソレータＩＳ１を介して受信回路ＲＸ１に送信された信号）に応じて、負荷ＬＯＤを駆動させる回路である。駆動回路ＤＲとしては、種々の回路があるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のようなパワー系の回路を例示できる。負荷ＬＯＤはパッケージＰＫＧの外部に設けられている。負荷ＬＯＤとしては、用途に応じて様々な負荷があるが、モータ（電気自動車やハイブリッド車等に搭載される電動モータ等）を例示できる。
【0034】
なお、図７では、制御回路ＣＣをチップＣＰ１内に内蔵させる場合について説明したが、他の形態として、制御回路ＣＣをチップＣＰ１，ＣＰ２以外のチップに内蔵させることもできる。また、図７では、駆動回路ＤＲをチップＣＰ２内に内蔵させる場合について説明したが、他の形態として、駆動回路ＤＲをチップＣＰ１，ＣＰ２以外のチップに内蔵させることもできる。
【0036】
送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１を微分波の信号ＳＧ２に変調して、アイソレータＩＳ１のコイルＣＬ１ａ（一次コイル）に送る。この微分波の信号ＳＧ２による電流がアイソレータＩＳ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりアイソレータＩＳ１のコイルＣＬ２ａ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に応じた信号ＳＧ４を、受信回路ＲＸ１から出力できる。
【0037】
なお、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様である。また、図８では、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達の一例を挙げたが、これに限定されず種々変更可能であり、磁気結合されたコイル（一次コイルおよび二次コイル）を介して信号を伝達する手法であれば良い。
【0038】
＜パッケージの構成例＞次に、本実施の形態１の半導体装置（パッケージＰＫＧ）について図９〜図１１を参照して説明する。図９は本実施の形態１の半導体装置の断面図、図１０は図９の半導体装置内のチップの平面図、図１１は図４の場合と本実施の形態１の場合とで比較して示したチップの平面図である。なお、図９では図面を見易くするため、封止体ＭＢのハッチングを省略した。また、図１０および図１１では、１個のチップに２個のチップＣＰ１，ＣＰ２の符号を付した。
【0039】
図９に示すように、パッケージＰＫＧは、２個のチップＣＰ１，ＣＰ２と、絶縁フィルムＩＳＦと、ダイパッドＤＰ１，ＤＰ２と、複数のリードＬＤ（ＬＤ１，ＬＤ２）と、ボンディングワイヤ（以下、単にワイヤという）ＢＷと、封止体ＭＢとを有している。
【0040】
２個のチップＣＰ１，ＣＰ２は、それらの間に絶縁フィルムＩＳＦを介して、互いに対向した状態（平面視で一部を重ねた状態）で、封止体ＭＢ内に収容されている。封止体ＭＢは、例えば、エポキシ樹脂等のような熱硬化性樹脂からなり、その厚さと交差する平面形状（外形形状）は、例えば、矩形（四角形）状に形成されている。この封止体ＭＢにより、チップＣＰ１，ＣＰ２、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤ（ＬＤ１，ＬＤ２）および複数のワイヤＢＷが封止され、電気的および機械的に保護されている。なお、封止体ＭＢ内にフィラーなどを含ませることもできる。
【0041】
図９の下段側のチップＣＰ１の半導体基板（第１半導体基板）ＳＢ１は、素子形成面である主面（第１面）とその反対側の裏面（第２面）とを有している。チップＣＰ１は、半導体基板ＳＢ１の主面を上に向け、かつ、半導体基板ＳＢ１の裏面をダイパッドＤＰ１に向けた状態で、ダイボンド材（図示せず）を介してダイパッドＤＰ１に搭載されている。ダイパッドＤＰ１は、例えば、銅（Ｃｕ）または銅合金等の金属材料からなる。
【0042】
チップＣＰ１の半導体基板ＳＢ１の主面と絶縁フィルムＩＳＦとの間には、多層配線層（第１多層配線層）ＷＬ１が形成されている。多層配線層ＷＬ１には集積回路を形成する配線が形成されている。この多層配線層ＷＬ１の上層の配線層（ここでは絶縁フィルムＩＳＦに最も近い最上の配線層）には、複数のボンディングパッド（以下、単にパッドという）ＰＤ１（図９および図１０参照）と、コイルＣＬ１（ＣＬ１ａ，ＣＬ１ｂ）とが形成されている。
【0043】
パッドＰＤ１は、チップＣＰ１に形成された集積回路の引出電極であり、ワイヤＢＷを通じてリードＬＤ１と電気的に接続されている。すなわち、ワイヤＢＷの一端はパッドＰＤ１と接合され、ワイヤＢＷの他端はリードＬＤ１のインナーリード部と接合されている。ワイヤＢＷは、導電性の接続部材（接続用部材）であるが、より特定的には導電性のワイヤであり、例えば金（Ａｕ）線または銅（Ｃｕ）線等のような金属細線からなる。ワイヤＢＷは、封止体ＭＢ内に封止されており、封止体ＭＢから露出されない。
【0044】
各リードＬＤは、ダイパッドＤＰ１と同じ導体で形成されており、好ましくは銅（Ｃｕ）または銅合金等のような金属材料からなる。各リードＬＤは、リードＬＤのうちの封止体ＭＢ内に位置するインナーリード部と、リードＬＤのうちの封止体ＭＢの外に位置するアウタリード部とを有している。隣り合うリードＬＤのインナーリード部間は、封止体ＭＢを構成する材料により満たされている。リードＬＤのアウタリード部は、パッケージＰＫＧの外部接続用端子部（外部端子）として機能する部分であり、封止体ＭＢの側面から封止体ＭＢの外に突出し、ガルウィング状に成形されている。
【0045】
コイル（第１コイル）ＣＬ１は、例えば、パッドＰＤ１と同じ配線層（ここでは最上の配線層）に形成されている。そして、本実施の形態１では、図９に示すように、コイルＣＬ１の直下に回路領域（第１回路領域）ＣＡＲの一部（領域ＣＡＲ１）が配置されている。すなわち、図１０に示すように、コイル領域ＣＬＲ１(コイルＣＬ１)は、回路領域ＣＡＲの一部（図９の領域ＣＡＲ１）に平面視で重なるように配置されている。回路領域ＣＡＲおよび領域ＣＡＲ１には、上記した制御回路ＣＣ、送信回路ＴＸ１または受信回路ＲＸ２あるいはアイソレータＩＳ１，ＩＳ２のコントロール回路のような他の回路等、チップＣＰ１内の集積回路を構成する回路が配置されている。このような配置により、図１１に示すように、上段のチップＣＰ０（図４の回路領域１０４をコイル領域１０７から離して配置した場合）に比べて、下段の本実施の形態１のチップＣＰ１のサイズを大幅に小さくすることができる。このため、パッケージＰＫＧも小さくすることができる。なお、領域ＣＡＲ１に配置される回路については後述する。
【0046】
一方、図９の上段側のチップＣＰ２の半導体基板（第２半導体基板）ＳＢ２は、素子形成面である主面（第３面）とその反対側の裏面（第４面）とを有している。チップＣＰ２は、半導体基板ＳＢ２の主面をチップＣＰ１の半導体基板ＳＢ１の主面に向け、かつ、半導体基板ＳＢ２の裏面をダイパッドＤＰ２に向けた状態で、ダイボンド材（図示せず）を介してダイパッドＤＰ２に搭載されている。ダイパッドＤＰ２の材料は、ダイパッドＤＰ１と同じである。
【0047】
チップＣＰ２の半導体基板ＳＢ２の主面と絶縁フィルムＩＳＦとの間には、多層配線層（第２多層配線層）ＷＬ２が形成されている。多層配線層ＷＬ２には集積回路を形成する配線が形成されている。この多層配線層ＷＬ２の上層の配線層（ここでは絶縁膜フィルムＩＳＦに最も近い最上の配線層）には、複数のパッドＰＤ２（図９および図１０参照）と、コイルＣＬ２（上記コイルＣＬ２ａ，ＣＬ２ｂ）とが形成されている。
【0048】
パッドＰＤ２は、チップＣＰ２に形成された集積回路の引出電極であり、ワイヤＢＷを通じてリードＬＤ２と電気的に接続されている。すなわち、ワイヤＢＷの一端はパッドＰＤ２と接合され、ワイヤＢＷの他端はリードＬＤ２のインナーリード部と接合されている。
【0049】
各リードＬＤ２の材料は、ダイパッドＤＰ１，ＤＰ２と同じである。各リードＬＤ２は、リードＬＤ１と同様に、インナーリード部とアウタリード部とを有している。隣り合うリードＬＤ２のインナーリード部間は、封止体ＭＢを構成する材料により満たされている。リードＬＤ２のアウタリード部は、パッケージＰＫＧの外部接続用端子部（外部端子）として機能する部分であり、封止体ＭＢの側面から封止体ＭＢの外に突出し、リードＬＤ１と同じ方向に折り曲げられ、ガルウィング状に成形されている。
【0050】
コイル（第２コイル）ＣＬ２は、パッドＰＤ２と同じ配線層（ここでは最上の配線層）に形成されている。そして、本実施の形態１では、図９に示すように、コイルＣＬ２の直下（図９では直上）に回路領域（第２回路領域）ＣＢＲの一部（領域ＣＢＲ１）が配置されている。すなわち、図１０に示すように、コイル領域ＣＬＲ２（コイルＣＬ２）は、回路領域ＣＢＲの一部（図９の領域ＣＢＲ１）に平面視で重なるように配置されている。回路領域ＣＢＲおよび領域ＣＢＲ１には、上記した送信回路ＴＸ２または受信回路ＲＸ１あるいはアイソレータＩＳ１，ＩＳ２のコントロール回路のような他の回路等、チップＣＰ２内の集積回路を構成する回路が配置されている。このような配置により、図１１に示すように、上段のチップＣＰ０（図４の回路領域１０４をコイル領域１０７から離して配置した場合）に比べて、下段の本実施の形態１のチップＣＰ２のサイズを大幅に小さくすることができる。このため、パッケージＰＫＧも小さくすることができる。なお、領域ＣＢＲ１に配置される回路については後述する。
【0051】
このように本実施の形態１では、チップＣＰ１，ＣＰ２の各々のサイズを小さくすることができるので、半導体装置を小型にすることができる。このため、半導体装置のコストを低減することができる。
【0052】
＜チップの構成例＞次に、チップＣＰ１，ＣＰ２の構成例について図１２〜図１４を参照して説明する。図１２は半導体装置を構成する２個のチップの概略断面図、図１３はコイルの一例の平面図、図１４は図１３のＩ−Ｉ線の断面図である。なお、図１２では図面を見易くするため多層配線層ＷＬ１，ＷＬ２の絶縁層のハッチングを省略した。また、図１２では、図７の一方の一対のコイルＣＬ１，ＣＬ２を示している。
【0053】
図１２に示すように、半導体基板ＳＢ１，ＳＢ２は、例えば、ｐ型のシリコン（Ｓｉ）単結晶からなり、その各々の主面には、例えば、溝型の分離部ＳＴＩが形成されている。なお、ここでは、半導体基板としてシリコン単結晶を例示したが、他の形態として、半導体基板として、ＳＯＩ（Silicon On Insulator）基板や炭化シリコン（ＳｉＣ）基板等を用いることもできる。
【0054】
この半導体基板ＳＢ１，ＳＢ２の各々の主面において分離部ＳＴＩで囲まれた活性領域には、例えば、ｐチャネル型の電界効果トランジスタＴｐおよびｎチャネル型の電界効果トランジスタＴｎ等のような集積回路素子が形成されている。なお、ここでは、集積回路素子として電界効果トランジスタを例示したが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタを形成しても良い。
【0055】
ｐチャネル型の電界効果トランジスタＴｐは、ゲート電極Ｇｐと、ゲート絶縁膜Ｇｐｉと、ソースおよびドレイン用のｐ型の半導体領域ＰＲ，ＰＲとを有している。ｎチャネル型の電界効果トランジスタＴｎは、ゲート電極Ｇｎと、ゲート絶縁膜Ｇｎｉと、ソースおよびドレイン用のｎ型の半導体領域ＮＲ，ＮＲとを有している。
【0056】
ゲート電極Ｇｐ，Ｇｎは、例えば、低抵抗な多結晶シリコン膜からなる。ゲート絶縁膜Ｇｐｉ，Ｇｎｉは、例えば、酸化シリコン膜からなる。ｐ型の半導体領域ＰＲは、半導体基板ＳＢ１，ＳＢ２のｎウエルＮＷ内にホウ素等のような不純物が導入されることで形成されている。ｎ型の半導体領域ＮＲは、半導体基板ＳＢ１，ＳＢ２のｐウエルＰＷ内にリンまたはヒ素等のような不純物が導入されることで形成されている。
【0057】
多層配線層ＷＬ１，ＷＬ２は、例えば、４層の配線層を有している。すなわち、多層配線層ＷＬ１，ＷＬ２には、配線層と絶縁層とが、半導体基板ＳＢ１，ＳＢ２の厚さ方向に沿って交互に積層されている。多層配線層ＷＬ１，ＷＬ２の各々の複数の配線層には配線Ｗが配置されている。配線Ｗの幅は、数μｍ〜数十μｍ（コイルＣＬ１，ＣＬ２に最も近いもので、例えば、１０μｍ〜２０μｍ）程度である。
【0058】
また、第１配線層の配線Ｗと、半導体基板ＳＢ１，ＳＢ２およびゲート電極Ｇｐ，Ｇｎとの間にはプラグＷｐが配置されている。プラグＷｐは、第１配線層の配線Ｗと半導体基板ＳＢ１，ＳＢ２の半導体領域ＮＲ，ＰＲ等とを電気的に接続し、第１配線層の配線Ｗとゲート電極Ｇｐ，Ｇｎ等とを電気的に接続する配線部材であり、例えば、タングステン等のような金属材料からなる。また、それ以外の配線層間にはビア部Ｗｖが配置されている。ビア部Ｗｖは、異なる配線層の配線Ｗ，Ｗ間を電気的に接続する配線部材であり、例えば、アルミニウムまたは銅等のような金属材料からなる。ビア部Ｗｖは、ビア部Ｗｖより上位の配線層の配線Ｗの一部で形成することもできる。
【0059】
これらの配線Ｗ、プラグＷｐおよびビア部Ｗｖによって上記した電界効果トランジスタＴｐ，Ｔｎ等のような集積回路素子同士を互いに電気的に接続することで、上記した種々の回路が形成されている。多層配線層ＷＬ１，ＷＬ２の絶縁層を構成する絶縁膜ＩＦは、例えば、酸化シリコンからなる。なお、ここでは、多層配線層ＷＬ１，ＷＬ２が４層の場合を例示したが、これに限定されるものではなく種々変更可能であるが、３層以上が好ましい。配線層が３層以上あれば、コイルＣＬ１，ＣＬ２や配線Ｗのレイアウトを容易にすることができる。
【0060】
多層配線層ＷＬ１，ＷＬ２の最上配線層には、上記したコイルＣＬ１，ＣＬ２が形成されている。コイルＣＬ１，ＣＬ２を構成する導体パターンＣＬＰ１，ＣＬＰ２は、例えば、パッドＰＤ１，ＰＤ２と同時に形成される。このため、コイルＣＬ１，ＣＬ２の導体パターンＣＬＰ１，ＣＬＰ２は、パッドＰＤ１，ＰＤ２と同じ導体で形成されており、好ましくは、アルミニウム（Ａｌ）または銅等のような金属材料からなる。
【0061】
パッドＰＤ１，ＰＤ２およびコイルＣＬ１，ＣＬ２は、絶縁膜ＩＦの上部の表面保護膜ＰＦ１，ＰＦ２によって覆われている。表面保護膜ＰＦ１，ＰＦ２は、例えば、酸化シリコン膜と窒化シリコン膜とを下位層から順に積層することで構成されている。表面保護膜ＰＦ１，ＰＦ２の一部には、パッドＰＤ１，ＰＤ２の一部が露出される開口部ＫＡ１，ＫＡ２が形成されている。上記ワイヤＢＷの一端部は、開口部ＫＡ１，ＫＡ２を通じてパッドＰＤ１，ＰＤ２に接合される。
【0062】
絶縁フィルムＩＳＦは、例えば、半導体基板ＳＢ１の多層配線層ＷＬ１上に貼り付けられた絶縁フィルムＩＳＦ１と、半導体基板ＳＢ２の多層配線ＷＬ２上に貼り付けられた絶縁フィルムＩＳＦ２とを有している。絶縁フィルムＩＳＦ１，ＩＳＦ２同士も各々の接触部で互いに接着されている。絶縁フィルムＩＳＦ１，ＩＳＦ２は、例えば、ポリイミド等のような樹脂材料からなり、その積層厚さは、例えば、数十μｍ〜１００μｍとされている。この絶縁フィルムＩＳＦの材料および厚さ等より、コイルＣＬ１，ＣＬ２間の耐圧が確保される。ここでは、絶縁フィルムＩＳＦを、２枚の絶縁フィルムＩＳＦ１，ＩＳＦ２で構成したが、１枚の絶縁フィルムで構成することもできる。
【0063】
コイルＣＬ１，ＣＬ２は、図１３に示すように、例えば、平面視で渦巻状に形成されている。コイルＣＬ１，ＣＬ２は、各々を対向させたときに、その各々の巻方向が同方向になるように配置されている。また、コイルＣＬ１，ＣＬ２は、その各々の導体パターンＣＬＰ１，ＣＬＰ２同士が平面視で重なるように配置されている。
【0064】
コイルＣＬ１，ＣＬ２の間には、表面保護膜ＰＦ１，ＰＦ２および絶縁フィルムＩＳＦ１，ＩＳＦ２の積層絶縁膜（第１絶縁膜）が介在されており、コイルＣＬ１，ＣＬ２同士は絶縁されているが、アイソレータＩＳ１，ＩＳ２の動作時に磁気的に結合されるようになっている。コイルＣＬ１，ＣＬ２の対向間隔は、例えば、５μｍ〜２０μｍ程度である。コイルＣＬ１，ＣＬ２の直径は、例えば、１００μｍ〜５００μｍである。また、コイルＣＬ１，ＣＬ２の巻き数は、例えば、１１〜２１巻（具体的には、例えば、１５巻）である。コイルＣＬ１，ＣＬ２の個々の導体パターンＣＬＰ１，ＣＬＰ２の幅（短方向寸法）は、例えば、数μｍ程度である。コイルＣＬ１，ＣＬ２の導体パターンＣＬＰ１，ＤＬＰ２の隣接ピッチは、例えば、数μｍ〜数十μｍ程度である。
【0065】
＜コイル領域と平面視で重なる回路の例＞次に、コイル領域ＣＬＲ１，ＣＬＲ２（コイルＣＬ１，ＣＬ２）に平面視で重ねて配置される回路について図９、図１０、図１５および図１６を参照して説明する。
【0066】
図９および図１０に示すように、コイル領域ＣＲ１，ＣＬＲ２（コイルＣＬ１，ＣＬ２）と平面視で重なる領域ＣＡＲ１，ＣＢＲ１に配置する回路としては、例えば、デジタル回路（デジタル回路を構成する集積回路素子や配線Ｗの集合体の全体または一部）が好ましい。これは、デジタル回路の場合、ある程度の信号レベルの変動を無視できるからである。
【0067】
ただし、電子装置ＥＬＤに高い精度が求められない場合は、相対的に感度の低いアナログ回路等をコイル領域ＣＬＲ１，ＣＬＲ２と平面視で重なる領域ＣＡＲ１，ＣＢＲ１に配置することもできる。この場合、相対的に感度の高いアナログ回路等はコイル領域ＣＬＲ１，ＣＬＲ２と平面視で重ならない領域に配置する。一方、電子装置ＥＬＤに高い精度が求められる場合は、感度の低いアナログ回路も感度の高いアナログ回路と同様にコイル領域ＣＬＲ１，ＣＬＲ２と平面視で重ならない領域に配置することが好ましい。
【0069】
図１５はアクティブミラークランプ回路を内蔵するドライバ回路ＤＲＣの例である。ドライバ回路ＤＲＣは、ハイサイドのトランジスタＨＴと、これに直列に接続されたローサイドのトランジスタＬＴとを駆動する回路である。トランジスタＨＴ，ＬＴは、例えば、ＩＧＢＴで構成されている。ドライバ回路ＤＲＣは、ハイサイドの駆動回路ＨＤと、ローサイドの駆動回路ＬＤとを備えるとともに、アクティブミラークランプ回路ＭＣを備えている。アクティブミラークランプ回路ＭＣは、ローサイドのトランジスタＬＴのゲート−コレクタ間の容量結合等によるローサイドのトランジスタＬＴのセルフターンオンを防ぐ回路である。すなわち、ハイサイドのトランジスタＨＴがオンすると、そのトランジスタＨＴのエミッタ電位およびローサイドのトランジスタＬＴのコレクタ電位が上昇し、ｄｖ／ｄｔが印加される。このとき、ローサイドのトランジスタＬＴのコレクタ−ゲート間の寄生容量（ミラー容量Ｃｍ）およびゲート抵抗Ｒｂを介して電流Ｉｃｇが流れ込むことでローサイドのトランジスタＬＴのゲート電位が上昇し、トランジスタＬＴのしきい値電圧を超えるとハイサイド/ローサイドのトランジスタＨＴ，ＬＴがアーム短絡する。その対策として、アクティブミラークランプ回路ＭＣは、ミラー容量Ｃｍを流れる電流ＩｃｇをローサイドのトランジスタＬＴのエミッタにバイパスし、トランジスタＬＴのゲート電位の上昇を抑制する。このようなアクティブミラークランプ回路ＭＣは、上記コイル領域ＣＬＲ１，ＣＬＲ２と平面視で重ねて配置できる。すなわち、アクティブミラークランプ回路ＭＣは、その全体または一部を回路領域ＣＡＲ，ＣＢＲの領域ＣＡＲ１，ＣＢＲ１に配置できる。
【0070】
図１６はソフトターンオフ回路を備えるドライバ回路の例である。図１６は図１５のドライバ回路ＤＲＣの一部を示している。ＩＧＢＴは短時間内での保護が必要であるが、ＩＧＢＴのターンオフ時間は極めて早いので通常のドライブ信号で過電流を遮断するとコレクタ電圧の跳ね上がりが大きくなり、ＩＧＢＴが過電圧で破壊する可能性がある。ソフトターンオフ回路ＳＦは、過電流等のような異常状態を検知した場合、ＩＧＢＴ（ローサイドのトランジスタＬＴ）のゲート電圧をゆっくりと下げてオフさせる回路である。ここでは、ソフトターンオフ回路ＳＦが、バッファ回路ＢＦと電界効果トランジスタＴＦとを有している。バッファ回路ＢＦの入力は、制御回路ＣＣと電気的に接続されている。バッファ回路ＢＦの出力は、電界効果トランジスタＴＦのゲート電極に接続されている。電界効果トランジスタＴＦの出力は、抵抗Ｒｂ２を介してローサイドのトランジスタＬＴのゲート電極に電気的に接続されている。このようなソフトターンオフ回路ＳＦは、上記コイル領域ＣＬＲ１，ＣＬＲ２と平面視で重ねて配置できる。すなわち、ソフトターンオフ回路ＳＦは、その全体または一部を回路領域ＣＡＲ，ＣＢＲの領域ＣＡＲ１，ＣＢＲ１に配置できる。
【0071】
＜半導体装置の製造方法の例＞次に、本実施の形態の半導体装置の製造方法の一例を図１７〜図２０を参照して説明する。図１７〜図２０は半導体装置を構成するチップの製造工程中の要部断面図である。なお、チップＣＰ１，ＣＰ２の製造方法は同じなので、チップＣＰ１の製造方法を一例として説明する。また、この段階の半導体基板ＳＢ１は、平面視で略円形状の半導体ウエハである。
【0072】
まず、図１７に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板ＳＢ１の主面上にｎウエルＮＷおよびｐウエルＰＷを形成する。ｎウエルＮＷは、半導体基板ＳＢ１に、例えば、リンまたはヒ素をイオン注入法等により導入することで形成する。ｐウエルＰＷは、半導体基板ＳＢ１に、例えば、ホウ素をイオン注入法等により導入することで形成する。
【0073】
続いて、半導体基板ＳＢ１の主面に溝型の分離部ＳＴＩを形成する。その後、その分離部ＳＴＩで囲まれた活性領域にｐチャネル型の電界効果トランジスタＴｐおよびｎチャネル型の電界効果トランジスタＴｎ等のような集積回路素子を形成する。本実施の形態１では、コイル領域ＣＬＲ１に平面視で重なる領域にも電界効果トランジスタＴｐ，Ｔｎ等のような集積回路素子が形成される。
【0074】
次いで、図１８に示すように、半導体基板ＳＢ１の主面上に多層配線層ＷＬ１を形成する。図１８では、最上配線層の１つ下位の配線層までを形成したところを示している。本実施の形態１では、コイル領域ＣＬＲ１に平面視で重なる領域にも配線Ｗが形成される。
【0075】
続いて、多層配線層ＷＬ１の最上の配線層上に、例えば、アルミニウム等のような導体膜をスパッタリング法等で堆積した後、その導体膜をリソグラフィ技術およびエッチング技術によりパターニングする。これにより、図１９に示すように、パッドＰＤ１を形成するとともに、コイル領域ＣＬＲ１にコイルＣＬ１（導体パターンＣＬＰ１）を形成する。なお、配線ＷやコイルＣＬ１をダマシン法で形成することもできる。すなわち、絶縁膜に形成された溝内に導体膜を埋め込むことで配線ＷやコイルＣＬ１を形成することもできる。
【0076】
その後、図２０に示すように、パッドＰＤ１およびコイルＣＬ１を覆うように多層配線層ＷＬ１の最上層に表面保護膜ＰＦ１を堆積する。表面保護膜ＰＦ１は、例えば、酸化シリコン膜と窒化シリコン膜とを下位層から順に積層することで形成されている。その後、表面保護膜ＰＦ１にパッドＰＤ１等の一部が露出される開口部ＫＡ１を形成する。
【0077】
＜実施の形態１の変形例１＞次に、前記実施の形態１の変形例１のチップＣＰ１，ＣＰ２の構成例について図２１を参照して説明する。図２１は変形例１の半導体装置を構成する２個のチップの概略断面図である。なお、図２１では、図１２と同様に、封止体ＭＢ、リードＬＤおよびワイヤＢＷを省略しているが、これらの構成は前記実施の形態１の図９と同じである。
【0078】
この変形例１では、チップＣＰ１，ＣＰ２において、コイルＣＬ１，ＣＬ２が配置された最上の配線層の直下の配線層（１つ下位の配線層）に、シールドパターン（第１シールドパターン、第２シールドパターン）ＳＤ１，ＳＤ２が配置されている。シールドパターンＳＤ１，ＳＤ２は、同じの配線層の配線Ｗと同一形成工程時に同一材料で形成されている。シールドパターンＳＤ１，ＳＤ２は、例えば、平面視でコイルＣＬ１，ＣＬ２を覆うようにベタパターンで形成されている。このようなシールドパターンＳＤ１，ＳＤ２を設けたことにより、コイルＣＬ１，ＣＬ２と直下の配線層の配線Ｗとの寄生容量を小さくすることができるので、コイルＣＬ１，ＣＬ２（アイソレータＩＳ１，ＩＳ２（図７参照））の回路特性を安定化させることができる。なお、回路特性としては、信号伝達速度やノイズ耐性を例示できる。
【0079】
また、シールドパターンＳＤ１，ＳＤ２は、配線Ｗを通じて基準電位（例えば、グランドＧＮＤで、０Ｖ）に電気的に接続されている。シールドパターンＳＤ１，ＳＤ２は、フローティング状態でもコイルＣＬ１，ＣＬ２の回路特性を向上させることができるが、基準電位と電気的に接続されることで、コイルＣＬ１，ＣＬ２（アイソレータＩＳ１，ＩＳ２）の回路特性をさらに安定化させることができる。
【0080】
また、シールドパターンＳＤ１，ＳＤ２の平面視での範囲はコイルＣＬ１，ＣＬ２の直径より大きい。シールドパターンＳＤ１，ＳＤ２の平面視での範囲をコイルＣＬ１，ＣＬ２の直径と同じにしても良いが、コイルＣＬ１，ＣＬ２の外周端部より外方に数十μｍ程度の長さＸだけ大きくすることで、コイルＣＬ１，ＣＬ２（アイソレータＩＳ１，ＩＳ２）の回路特性をより一層安定化させることができる。これ以外の構成および効果は前記実施の形態１と同じである。
【0081】
なお、シールドパターンは一方のチップのみに設けても良い。すなわち、一方のチップにはシールドパターンを設け、他方のチップにはシールドパターンを設けないようにしても良い。
【0082】
＜実施の形態１の変形例２＞次に、実施の形態１の変形例２のチップＣＰ１，ＣＰ２の構成例について図２２を参照して説明する。図２２は変形例２の半導体装置を構成する２個のチップの概略断面図である。図２２では、図１２と同様に、封止体ＭＢ、リードＬＤおよびワイヤＢＷを省略しているが、これらの構成は前記実施の形態１の図９と同じである。
【0083】
この変形例２では、チップＣＰ１，ＣＰ２において、コイルＣＬ１，ＣＬ２が配置された最上配線層の直下の配線層（１つ下位の配線層）に、配線禁止領域（第１配線禁止領域、第２配線禁止領域）ＰＡ１，ＰＡ２が配置されている。配線禁止領域ＰＡ１，ＰＡ２は、平面視でコイルＣＬ１，ＣＬ２の全域を覆うように配置されている。この配線禁止領域ＰＡ１，ＰＡ２には、回路を構成する配線Ｗが配置されていない。なお、配線禁止領域ＰＡ１，ＰＡ２が配置された配線層においてもコイルＣＬ１，ＣＬ２と平面視で重ならない領域には配線Ｗが配置されている。
【0084】
このような配線禁止領域ＰＡ１，ＰＡ２を設けたことにより、コイルＣＬ１，ＣＬ２の１つ下位の配線層に配線Ｗがある場合に比べて、コイルＣＬ１，ＣＬ２とそれらの直下の配線層の配線Ｗとの距離を長くすることができる。配線容量は、配線間距離に反比例することが分かっているので、コイルＣＬ１，ＣＬ２とそれらより下位の配線層の配線Ｗとの距離を長くすることで、コイルＣＬ１，ＣＬ２とそれらより下位の配線層の配線Ｗとの配線容量を低減できる。したがって、コイルＣＬ１，ＣＬ２（アイソレータＩＳ１，ＩＳ２）の回路特性を安定化させることができる。
【0085】
ここで、図２３は多層配線層の配線構造のいくつかのモデルを示している。ここでは６層の配線層を例示している。６層目は最上配線層で配線Ｗｍが配置されている。モデルＭＤ５は、最上配線層の配線Ｗｍの直下の配線層（１つ下位の配線層）に配線Ｗ５がある場合を示している。モデルＭＤ６は、最上配線層の配線Ｗｍの１つ下位の配線層（５層目）に配線が無く、２つ下位の配線層（４層目）に配線Ｗ４がある場合を示している。モデルＭＤ７は、４層目および５層目の配線層に配線が無く、３層目に配線Ｗ３がある場合を示している。また、モデルＭＤ８は、３層目〜５層目の配線層に配線が無く、２層目に配線Ｗ２がある場合を示し、モデルＭＤ９は、２層目〜５層目の配線層に配線が無く、１層目に配線Ｗ１がある場合を示している。
【0086】
図２４は図２３の各モデルＭＤ５〜ＭＤ９の配線容量のシミュレーション結果を示している。縦軸は配線容量Ｃｗを示している。この図２４からモデルＭＤ５（最上配線層の配線Ｗｍの１つ下位の配線層に配線Ｗ５がある場合）は配線容量が著しく大きいことが分かる。これに比べて、モデルＭＤ６〜ＭＤ９（最上配線層の配線Ｗｍの１つ下位の配線層に配線が無い場合）は、配線容量に大きな違いが無いことが分かる。すなわち、対象の配線Ｗｍの１つ下位の配線層の配線を無くせば配線容量が小さくなることが分かる。したがって、コイルＣＬ１，ＣＬ２の１つ下位の配線層の配線のみを無くすことでコイルＣＬ１，ＣＬ２と配線Ｗとの配線容量を低減できる上、コイルＣＬ１，ＣＬ２の各々の２つ下位以降の配線層に配線Ｗを配置して回路を形成することができる。
【0087】
また、配線禁止領域ＰＡ１，ＰＡ２の平面視での範囲はコイルＣＬ１，ＣＬ２の直径より大きい。配線禁止領域ＰＡ１，ＰＡ２の平面視での範囲をコイルＣＬ１，ＣＬ２の直径と同じにしても良いが、コイルＣＬ１，ＣＬ２の外周端部より外方に数十μｍ程度の長さＸだけ大きくすることで、コイルＣＬ１，ＣＬ２（アイソレータＩＳ１，ＩＳ２）の回路特性をより一層安定化させることができる。これ以外の構成および効果は前記実施の形態１と同じである。
【0088】
なお、配線禁止領域は一方のチップのみに設けても良い。すなわち、一方のチップには配線禁止領域を設け、他方のチップには配線禁止領域を設けないようにしても良い。また、変形例１，２を組み合わせることもできる。すなわち、一方のチップにシールドパターンを設け、他方のチップに配線禁止領域を配置することもできる。
【0090】
図２５に示す電子装置ＥＬＤでは、チップＣＰ３の内部（多層配線層）にアイソレータＩＳ１が設けられ、チップＣＰ４の内部（多層配線層）にアイソレータＩＳ２が設けられている。それ以外は、図７と同じである。なお、ここでは、各々のチップＣＰ３，ＣＰ４を半導体装置とみなすことができる。
【0092】
本実施の形態２では、パッケージＰＫＧの封止体ＭＢ内のチップＣＰ３，ＣＰ４が積み重ねられておらず、同一面内に並んだ状態で配置されている。すなわち、チップＣＰ３，ＣＰ４は、その各々の半導体基板ＳＢ３，ＳＢ４の主面（第５面）を上に向け、かつ、その各々の半導体基板ＳＢ３，ＳＢ４の主面の反対側の裏面（第６面）をダイパッドＤＰ１，ＤＰ２に向けた状態で、ダイパッドＤＰ１，ＤＰ２上にダイボンド材（図示せず）を介して搭載されている。チップＣＰ３，ＣＰ４の各々の回路同士はワイヤＢＷを通じて電気的に接続されている。これ以外の構成は、図９と同じである。
【0093】
次に、図２７は本実施の形態２の半導体装置を構成するチップの概略断面図である。なお、ここでは、チップＣＰ３，ＣＰ４のアイソレータの構造は同じなので、チップＣＰ３の構造を説明する。
【0094】
本実施の形態２では、半導体基板ＳＢ３の主面（第５面）上に多層配線層ＷＬ３が設けられている。この多層配線層ＷＬ３は、例えば、上記と同様の多層配線層ＷＬ１と、その上位の再配線層ＲＷＬとを有している。
【0095】
ここでは、例えば、多層配線層ＷＬ１の第３配線層に、アイソレータＩＳ１の一次側のコイル（第３コイル）ＣＬ１が形成されている。このため、コイルＣＬ１は、第３配線層の配線Ｗと同一形成工程時に同一材料で形成されている。これ以外のコイルＣＬ１の構成は前記実施の形態１と同じである。
【0096】
また、多層配線層ＷＬ１において第４配線層には、第４配線層の配線Ｗの一部であるパッドＰＤ１が形成されている。そして、多層配線層ＷＬ１の絶縁膜ＩＦ上には、パッドＰＤ１等を覆うように表面保護膜ＰＦ１が形成されており、この表面保護膜ＰＦ１上に、再配線層ＲＷＬが形成されている。すなわち、表面保護膜ＰＦ１上に、絶縁膜ＬＦを介して再配線ＲＷが形成されている絶縁膜ＬＦは、例えば、ポリイミド（polyimide）膜からなる。ポリイミド膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。絶縁膜ＬＦとしては、ポリイミド膜の他に、エポキシ系、ＰＢＯ系、アクリル系、ＷＲＰ系の樹脂等、他の有機絶縁膜を用いることもできる。ポリイミド系樹脂は、２００℃以上の高耐熱が求められるデバイスに好適に使用される有機樹脂であるが、材料の熱膨張係数や延性等の機械的強度、キュア温度等に応じて使い分けることができる。
【0097】
再配線ＲＷは、パッドＰＤ１をチップＣＰ３の所望の領域まで引き出す配線である。すなわち、再配線ＲＷの一端側は、絶縁膜ＬＦおよび表面保護膜ＰＦ１に穿孔された開口部ＫＡ１を通じて、パッドＰＤ１と接合されている。一方、再配線ＲＷの他端側は、パッドＰＤ１と平面視で重ならない所望の領域まで延在している。再配線ＲＷは、例えば、下地金属膜上に、銅等のような金属膜が積層されることで構成されている。下地金属膜は、例えば、ニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜からなる。本実施の形態２では再配線層ＲＷＬが最上配線層になる。
【0098】
また、本実施の形態２では、パッドＰＤ１や再配線ＲＷの配置領域から離れた位置（すなわち、平面視で重ならない位置）にコイル領域ＣＬＲが配置されている。そして、このコイル領域ＣＬＲにおいて再配線層ＲＷＬには、アイソレータＩＳ１の二次側のコイル（第４コイル）ＣＬ２が形成されている。このコイルＣＬ２の導体パターンＣＬＰ２は、再配線ＲＷと同一形成工程時に同一材料で形成されている。これ以外のコイルＣＬ２の構成は前記実施の形態１と同じである。
【0099】
また、再配線層ＲＷＬのコイルＣＬ２は、前記実施の形態１と同様に、多層配線層ＷＬ１のコイルＣＬ１に対向した状態で配置されている。ただし、コイルＣＬ１，ＣＬ２は、前記実施の形態１と異なり、同じチップＣＰ３の異なる配線層に形成されている。すなわち、コイルＣＬ１，ＣＬ２の間には、チップＣＰ３内の複数の絶縁膜が介在されている。なお、前記実施の形態１と同様に、コイルＣＬ１，ＣＬ２同士は絶縁膜で絶縁されているが、アイソレータＩＳ１の動作時に磁気的に結合されるようになっている。
【0100】
ここで、上記のようにアイソレータでは、一次コイルと二次コイルとの間に、大きな電位差が発生する場合があるので、一次コイルと二次コイルとの間の絶縁耐圧をできるだけ高くしておくことが重要である。特に、同一チップ内にアイソレータ（すなわち、一次コイルと二次コイル）を形成する場合は、チップ自体の薄型化が進む傾向にあるので、一次コイルと二次コイルとの間の絶縁膜の厚さを確保するのが難しく、一次コイルと二次コイルとの間の絶縁耐圧を確保するための工夫が必要である。
【0101】
そこで、本実施の形態２では、二次側のコイルＣＬ２を再配線層ＲＷＬに形成することで、コイルＣＬ１，ＣＬ２の間の絶縁耐圧を確保できるようにしている。すなわち、本実施の形態２では、コイルＣＬ１，ＣＬ２の間に、絶縁膜ＩＦの一部（第３配線層の配線Ｗを覆う酸化シリコン膜）と、表面保護膜ＰＦ１（酸化シリコン膜と窒化シリコン膜との積層膜）と、絶縁膜ＬＦ（ポリイミド膜等のような樹脂膜）との積層絶縁膜（第２絶縁膜）が介在されている。これにより、コイルＣＬ１，ＣＬ２の間の距離を確保できる上、コイルＣＬ１，ＣＬ２間に耐性の高い絶縁膜（ポリイミド膜等のような樹脂膜）を介在させることができるので、コイルＣＬ１，ＣＬ２間の絶縁耐圧を確保できる。
【0102】
また、本実施の形態２でも、コイルＣＬ１，ＣＬ２が配置されたコイル領域ＣＬＲと、回路領域ＣＡＲ（図９および図１０等参照）の一部（領域ＣＡＲ１）とが平面視で重なっている。これにより、前記実施の形態１と同様に、チップＣＰ３のサイズを小さくすることができる。
【0103】
絶縁膜ＬＦ上には、再配線ＲＷおよびコイルＣＬ２を覆うように、絶縁性の表面保護膜ＰＦ３が形成されている。この表面保護膜ＰＦ３により、再配線ＲＷおよびコイルＣＬ２が保護されている。この表面保護膜ＰＦ３が、チップＣＰ３の最表面の膜となる。表面保護膜ＰＦ３としては、樹脂膜が好ましく、例えば、ポリイミド膜を好適に用いることができる。
【0104】
この表面保護膜ＰＦ３の一部には、開口部ＫＡ３が形成されており、その開口部ＫＡ３から再配線ＲＷの表面の一部（パッドＰＤ１から離れた側の表面の一部）が露出されている。この開口部ＫＡ３から露出される再配線ＲＷの一部がパッドＰＤ３になっている。このパッドＰＤ３にワイヤＢＷの一端が接合される。なお、表面保護膜ＰＦ３は、省略もできるが、表面保護膜ＰＦ３を設けることにより、再配線ＲＷとコイルＣＬ２とを表面保護膜ＰＦ３で保護できるため、信頼性を向上させることができる上、チップＣＰ３の取扱いを容易にすることができる。
【0105】
本実施の形態２の場合も、前記実施の形態１の変形例１と同様に、チップＣＰ３，ＣＰ４の多層配線層ＷＬ１，ＷＬ２の一次側のコイルＣＬ１の１つ下位の配線層にシールドパターンを設けても良い。また、本実施の形態２の場合も、前記実施の形態１の変形例２と同様に、チップＣＰ３，ＣＰ４の多層配線層ＷＬ１，ＷＬ２の一次側のコイルＣＬ１の１つ下位の配線層に配線禁止領域を設けても良い。
【0106】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0107】
ＥＬＤ 電子装置ＰＫＧ パッケージ
ＣＰ１，ＣＰ２ 半導体チップ
ＣＣ 制御回路
ＴＸ１ 送信回路
ＲＸ２ 受信回路
ＩＳ１，ＩＳ２ アイソレータ
ＣＬ１，ＣＬ１ａ，ＣＬ１ｂ，ＣＬ２，ＣＬ２ａ，ＣＬ２ｂ コイル
ＣＬＰ１，ＣＬＰ２ 導体パターン
ＩＳＦ，ＩＳＦ１，ＩＳＦ２ 絶縁フィルム
ＤＰ１，ＤＰ２ ダイパッド
ＬＤ，ＬＤ１，ＬＤ２ リード
ＢＷ ボンディングワイヤ
ＭＢ 封止体
ＳＢ１，ＳＢ２ 半導体基板
ＰＤ１，ＰＤ２，ＰＤ３ ボンディングパッド
ＣＡＲ，ＣＢＲ 回路領域
ＣＡＲ１，ＣＢＲ１ 領域
Ｔｐ ｐチャネル型の電界効果トランジスタ
Ｔｎ ｎチャネル型の電界効果トランジスタ
ＷＬ１，ＷＬ２ 多層配線層
Ｗ 配線
Ｗｐ プラグ
Ｗｖ ビア部
ＲＷＬ 再配線層
ＲＷ 再配線
ＩＦ 絶縁膜
ＰＦ１，ＰＦ２，ＰＦ３ 表面保護膜
ＳＤ１，ＳＤ２ シールドパターン
ＰＡ１，ＰＡ２ 配線禁止領域