特許 6867223 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6867223

(24)【登録日】2021年4月12日

(45)【発行日】2021年4月28日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20210419BHJP

   H01L 27/04 20060101ALI20210419BHJP

   H01L 21/3205 20060101ALI20210419BHJP

   H01L 21/768 20060101ALI20210419BHJP

   H01L 23/522 20060101ALI20210419BHJP

   H01L 27/11573 20170101ALI20210419BHJP

   H01L 21/336 20060101ALI20210419BHJP

   H01L 29/788 20060101ALI20210419BHJP

   H01L 29/792 20060101ALI20210419BHJP

   H01L 21/8234 20060101ALI20210419BHJP

   H01L 27/06 20060101ALI20210419BHJP

   H01L 27/088 20060101ALI20210419BHJP

【ＦＩ】

   H01L27/04 C

   H01L21/88 J

   H01L21/88 Z

   H01L27/11573

   H01L29/78 371

   H01L27/06 102A

   H01L27/088 H

【請求項の数】24

【全頁数】22

(21)【出願番号】特願2017-89300(P2017-89300)

(22)【出願日】2017年4月28日

(65)【公開番号】特開2018-190757(P2018-190757A)

(43)【公開日】2018年11月29日

【審査請求日】2019年10月18日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】川嶋 祥之

(72)【発明者】

【氏名】橋本 孝司

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／０２７０３９３（ＵＳ，Ａ１）

【文献】 特開平１０−００４１４６（ＪＰ，Ａ）

【文献】 特開２００２−３６８１１１（ＪＰ，Ａ）

【文献】 特開２０１６−１２２７７３（ＪＰ，Ａ）

【文献】 特開２０１５−１１８９７２（ＪＰ，Ａ）

【文献】 特開２０１７−０４５７９３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１７５１５２（ＵＳ，Ａ１）

【文献】 国際公開第２０１０／０８２３８９（ＷＯ，Ａ１）

【文献】 特開２００６−３０３３７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／１１５７３

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１容量素子と第２容量素子とを有する半導体装置であって、
主面と、前記主面に対向する裏面と、を有する半導体基板と、
前記半導体基板の第１領域であって、かつ、前記主面側に形成された第１半導体領域と、
前記主面上に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第１導体層と、
を有し、
前記第１容量素子は、第１半導体層と、前記第２絶縁層と、前記第１導体層とで構成され、
前記第２容量素子は、前記第１半導体領域と、前記第１絶縁層と、前記第１半導体層とで構成され、
前記半導体基板と、前記第１半導体層とは、単結晶シリコン層からなり、
前記第１容量素子と、前記第２容量素子とは、並列接続されている、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
さらに、
前記第１半導体層の側壁および前記第１絶縁層の側壁に接し、平面視にて、前記第１半導体層および前記第１絶縁層を囲む第３絶縁層、
を有する、半導体装置。

【請求項3】

請求項２記載の半導体装置において、
前記第１絶縁層は、酸化シリコン層からなり、かつ、１０〜３０ｎｍの膜厚を有し、
前記第２絶縁層は、酸化シリコン層からなり、かつ、５〜１５ｎｍの膜厚を有する、半導体装置。

【請求項4】

請求項１記載の半導体装置において、
さらに、
前記第１導体層および前記第２絶縁層の側壁を覆う側壁絶縁膜、
を有する、半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記第１導体層と、前記第１半導体領域と、前記第１半導体層とは、同一導電型を有し、
前記第１導体層および前記第１半導体領域の不純物濃度は、前記第１半導体層の不純物濃度よりも高い、半導体装置。

【請求項6】

請求項１記載の半導体装置において、
前記第１領域と異なる第２領域において、さらに、
前記半導体基板の主面上に形成された第４絶縁層と、
前記第４絶縁層上に形成された第２半導体層と、
前記第２半導体層上に第５絶縁層を介して形成された第２導体層と、
前記第２導体層を挟むように、前記第２半導体層に形成された一対の第２半導体領域と、
を有し、
前記第４絶縁層の膜厚は、前記第１絶縁層の膜厚と等しい、半導体装置。

【請求項7】

請求項６記載の半導体装置において、
前記第１領域および前記第２領域と異なる第３領域において、さらに、
前記半導体基板の主面上に第６絶縁層を介して形成された第３導体層と、
前記第３導体層を挟むように、前記半導体基板に形成された一対の第３半導体領域と、
を有し、
前記第６絶縁層の膜厚は、前記第２絶縁層の膜厚と等しい、半導体装置。

【請求項8】

請求項７記載の半導体装置において、
前記第６絶縁層の膜厚は、前記第５絶縁層の膜厚よりも厚い、半導体装置。

【請求項9】

請求項８記載の半導体装置において、
前記第１絶縁層は、酸化シリコン層からなり、かつ、１０〜３０ｎｍの膜厚を有し、
前記第２絶縁層は、酸化シリコン層からなり、かつ、５〜１５ｎｍの膜厚を有する、半導体装置。

【請求項10】

請求項７記載の半導体装置において、
前記第１領域、前記第２領域および前記第３領域と異なる第４領域において、さらに、
前記半導体基板の主面上に第７絶縁層を介して形成された第４導体層と、
前記第４導体層を挟むように、前記半導体基板に形成された一対の第４半導体領域と、
を有し、
前記第７絶縁層は、第１窒化シリコン層を含む、半導体装置。

【請求項11】

請求項１０記載の半導体装置において、
前記第１絶縁層は、酸化シリコン層からなり、かつ、１０〜３０ｎｍの膜厚を有し、
前記第２絶縁層は、酸化シリコン層からなり、かつ、５〜１５ｎｍの膜厚を有する、半導体装置。

【請求項12】

請求項１１記載の半導体装置において、
前記第２絶縁層は、第２窒化シリコン層を含む、半導体装置。

【請求項13】

請求項１記載の半導体装置において、
前記第１領域と異なる第５領域において、さらに、
前記半導体基板の主面上に形成された第８絶縁層と、
前記第８絶縁層上に形成された第３半導体層と、
前記第３半導体層上に第９絶縁層を介して形成された第４導体層と、
前記第４導体層を挟むように、前記第３半導体層に形成された一対の第５半導体領域と、
を有し、
前記第８絶縁層の膜厚は、前記第１絶縁層の膜厚と等しく、
前記第９絶縁層の膜厚は、前記第２絶縁層の膜厚と等しい、半導体装置。

【請求項14】

請求項１３記載の半導体装置において、
前記第１領域および前記第５領域と異なる第６領域において、さらに、
前記半導体基板の主面上に形成された第１０絶縁層と、
前記第１０絶縁層上に形成された第４半導体層と、
前記第４半導体層上に第１１絶縁層を介して形成された第５導体層と、
前記第５導体層を挟むように、前記第４半導体層に形成された一対の第６半導体領域と、
を有し、
前記第１０絶縁層の膜厚は、前記第１絶縁層の膜厚と等しく、
前記第１１絶縁層は、第３窒化シリコン層を含む、半導体装置。

【請求項15】

請求項１４記載の半導体装置において、
前記第１絶縁層は、酸化シリコン層からなり、かつ、１０〜３０ｎｍの膜厚を有し、
前記第２絶縁層は、酸化シリコン層からなり、かつ、５〜１５ｎｍの膜厚を有する、半導体装置。

【請求項16】

（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁層と、前記第１絶縁層上に形成された半導体層と、を有する基板であって、前記半導体基板の主面に、第１容量素子と第２容量素子とを形成する第１領域と、第１ＭＩＳＦＥＴを形成する第２領域と、第２ＭＩＳＦＥＴを形成する第３領域とを有する前記基板を準備する工程、
（ｂ）前記第３領域において、前記半導体層および前記第１絶縁層を除去する工程、
（ｃ）前記第１領域において、前記半導体基板に半導体領域を形成する工程、
（ｄ）前記第１領域における前記半導体層上、および、前記第３領域における前記半導体基板上に第２絶縁層を形成する工程、
（ｅ）前記第２領域における前記半導体層上に、前記第２絶縁層よりも薄い膜厚を有する第３絶縁層を形成する工程、
（ｆ）前記第１領域における前記第２絶縁層上に第１導体層を、前記第２領域における前記第３絶縁層上に第２導体層を、前記第３領域における前記第２絶縁層上に第３導体層を、それぞれ形成する工程、
（ｇ）前記第２領域において、前記第２導体層の両端の前記半導体層内に、第２半導体領域を形成する工程、
（ｈ）前記第３領域において、前記第３導体層の両端の前記半導体基板内に、第３半導体領域を形成する工程、
を有し、
前記第１領域において、前記第１容量素子は、半導体層と、前記第２絶縁層と、前記第１導体層とで構成され、
前記第１領域において、前記第２容量素子は、前記半導体領域と、前記第１絶縁層と、前記半導体層とで構成され、
前記半導体基板と、前記半導体層とは、単結晶シリコン層からなる、半導体装置の製造方法。

【請求項17】

請求項１６記載の半導体装置の製造方法において、
前記第１絶縁層は、第１酸化シリコン層からなる、半導体装置の製造方法。

【請求項18】

請求項１６記載の半導体装置の製造方法において、
前記第２絶縁層は、第２酸化シリコン層からなる、半導体装置の製造方法。

【請求項19】

請求項１６記載の半導体装置の製造方法において、
前記第２絶縁層は、第１窒化シリコン層からなる、半導体装置の製造方法。

【請求項20】

請求項１６記載の半導体装置の製造方法において、
前記第２絶縁層は、第３酸化シリコン層と、第２窒化シリコン層と、第４酸化シリコン層との積層構造からなる、半導体装置の製造方法。

【請求項21】

第１容量素子と第２容量素子とを有する半導体装置であって、
主面と、前記主面に対向する裏面と、を有する半導体基板と、
前記半導体基板の第１領域であって、かつ、前記主面側に形成された第１半導体領域と、
前記主面上に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第１導体層と、
を有し、
前記第１容量素子は、第１半導体層と、前記第２絶縁層と、前記第１導体層とで構成され、
前記第２容量素子は、前記第１半導体領域と、前記第１絶縁層と、前記第１半導体層とで構成され、
前記半導体基板と、前記第１半導体層とは、単結晶シリコン層からなり、
前記第１導体層と、前記第１半導体領域と、前記第１半導体層とは、同一導電型を有し、
前記第１導体層および前記第１半導体領域の不純物濃度は、前記第１半導体層の不純物濃度よりも高い、半導体装置。

【請求項22】

請求項２１記載の半導体装置において、
前記第１容量素子と、前記第２容量素子とは、並列接続されている、半導体装置。

【請求項23】

請求項２２記載の半導体装置において、
さらに、
前記第１半導体層の側壁および前記第１絶縁層の側壁に接し、平面視にて、前記第１半導体層および前記第１絶縁層を囲む第３絶縁層、
を有する、半導体装置。

【請求項24】

請求項２３記載の半導体装置において、
前記第１絶縁層は、酸化シリコン層からなり、かつ、１０〜３０ｎｍの膜厚を有し、
前記第２絶縁層は、酸化シリコン層からなり、かつ、５〜１５ｎｍの膜厚を有する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、例えば、容量素子を有する半導体装置およびその製造方法に好適に利用できるものである。

【背景技術】

【0002】

特開２００９−１０２８１号公報（特許文献１）には、制御電極およびメモリゲート電極を有する不揮発性メモリセルと、容量素子とを含む半導体装置が開示されている。そして、１層目のポリシリコン層で制御電極および容量素子の下部電極を形成し、２層目のポリシリコン層でメモリゲート電極および容量素子の上部電極を形成した構成が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１０２８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願発明者は、ＳＯＩ（Silicon On Insulator）基板上に、１層ポリシリコン層を用いて不揮発性メモリセルおよび容量素子を形成した半導体装置を検討している。ＳＯＩ基板は、例えば、シリコン基板上に埋め込み絶縁層（酸化シリコン層等）を介して単結晶シリコン層からなる半導体層を形成した３層構造を有する。容量素子は、半導体層に形成された半導体領域を下部電極、半導体層上に形成された絶縁膜を誘電体層、誘電体層上にポリシリコン層で形成された導体層を上部電極として構成されている。

【0005】

半導体装置（半導体チップ）の性能向上の為に、容量素子の容量値の増大が求められているが、容量素子の専有面積が増加すると、半導体装置の製造コストの上昇及び製造歩留りの低下が懸念される。つまり、半導体装置の製造コストの上昇及び製造歩留りの低下をさせることなく、半導体装置の性能を向上することが求められている。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態によれば、半導体装置は、半導体基板と、半導体基板に形成されたｐ型ウェル領域と、ｐ型ウェル領域上に形成された第１絶縁層と、第１絶縁層上に形成された半導体層と、半導体層上に形成された第２絶縁層、第２絶縁層上に形成された導体層と、を有する。そして、第１容量素子は、半導体層と、第２絶縁層と、導体層とで構成され、第２容量素子は、ｐ型ウェル領域と、第１絶縁層と、半導体層とで構成され、半導体基板と、半導体層とは、単結晶シリコン層からなる。

【発明の効果】

【0008】

一実施の形態によれば、半導体装置の性能が向上する。

【図面の簡単な説明】

【0009】

【図1】実施の形態における半導体チップの構成を示す平面図である。

【図2】実施の形態における容量素子の等価回路図である。

【図3】実施の形態における容量素子の要部平面図である。

【図4】図３のＸ−Ｘに沿う要部断面図である。

【図5】図３のＹ−Ｙに沿う要部断面図である。

【図6】実施の形態の半導体装置の製造工程中における要部断面図である。

【図7】実施の形態の半導体装置の製造工程中における要部断面図である。

【図8】実施の形態の半導体装置の製造工程中における要部断面図である。

【図9】実施の形態の半導体装置の製造工程中における要部断面図である。

【図10】実施の形態の半導体装置の製造工程中における要部断面図である。

【図11】実施の形態の半導体装置の製造工程中における要部断面図である。

【図12】実施の形態の半導体装置の製造工程中における要部断面図である。

【図13】実施の形態の半導体装置の製造工程中における要部断面図である。

【図14】実施の形態の半導体装置の製造工程中における要部断面図である。

【図15】実施の形態の半導体装置の製造工程中における要部断面図である。

【図16】実施の形態の半導体装置の製造工程中における要部断面図である。

【図17】容量素子の容量値と電圧との関係であるＣ−Ｖ特性を示す図面である。

【図18】容量素子の容量値と電圧との関係であるＣ−Ｖ特性を示す図面である。

【図19】変形例１の半導体装置の構成を示す要部断面図である。

【図20】変形例２の半導体装置の構成を示す要部断面図である。

【発明を実施するための形態】

【0010】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0011】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0012】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0014】

また、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。

【0015】

また、要素Ａが要素Ｂに電気的に接続されるとは、導体層を介して接続される場合を意味し、ことわりが無い限り、要素Ａと要素Ｂとの間に絶縁層が介在する容量結合は含まれない。

【0016】

（実施の形態）
本実施の形態における半導体装置について図面を参照しながら説明する。図１は、本実施の形態における半導体チップＣＨＰの構成を示す図である。図１は、例えば、マイコンを形成した半導体チップＣＨＰを示す平面図であり、半導体チップＣＨＰに形成されたそれぞれの素子のレイアウト構成を示した図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３およびフラッシュメモリ４を有している。半導体チップＣＨＰは、さらに、外部との入出力端子であるパッド電極（外部接続端子）ＰＤを複数有する。

【0017】

ＣＰＵ（回路）１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）には、半導体チップＣＨＰに形成されている素子の中で、相対的に高速動作および低消費電力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。

【0018】

ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ここでは、スタティック回路を用いたＳＲＡＭ（Static RAM）が用いられており、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。ＲＡＭ２を構成しているＭＩＳＦＥＴは、低耐圧ＭＩＳＦＥＴで形成される。

【0019】

アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、高耐圧ＭＩＳＦＥＴで形成される。

【0020】

フラッシュメモリ４は、電気的に、書き込み動作および消去動作が可能な不揮発性メモリである。このフラッシュメモリ４のメモリセルは、ゲート電極と、電荷蓄積部と、ソース領域およびドレイン領域と、を有する。メモリセルの書き込み動作または消去動作において、高電圧が使用されるため、フラッシュメモリ４は、昇圧回路を有しており、メモリセルは、高耐圧ＭＩＳＦＥＴで形成される。

【0021】

例えば、アナログ回路３の変換回路、または、フラッシュメモリ４の昇圧回路には、容量素子が設けられているが、これらの容量素子は、素子数が多く、かつ、個々の容量素子の専有面積が大きいため、半導体チップの面積増加の要因となっている。従って、個々の容量素子の占有面積を低減することが、半導体チップの面積縮小に効果的である。

【0022】

本実施の形態は、例えば、アナログ回路３およびフラッシュメモリ４で用いられる容量素子に関する。

【0023】

図２は、本実施の形態における容量素子の等価回路図である。図３は、本実施の形態における容量素子の要部平面図である。図４は、図３のＸ−Ｘに沿う要部断面図である。図５は、図３のＹ−Ｙに沿う要部断面図である。

【0024】

図２に示すように容量素子ＣＡＰは、容量素子Ｃ１と容量素子Ｃ２を並列接続した構成を有する。容量素子Ｃ１およびＣ２は、それぞれ、一方の端子Ｔ１および他方の端子Ｔ２に接続されており、端子Ｔ１には、電位Ｖ１が印加され、端子Ｔ２には、電位Ｖ２が印加される。例えば、電位Ｖ１は、接地電位であり、電位Ｖ２は、動作電源電位である。

【0025】

図３〜５を用いて、容量素子ＣＡＰの構造を説明する。例えば、図３〜５に示すように、容量素子ＣＡＰは、半導体基板ＳＢ内に形成されたｎ型ウェル領域（ｎ型半導体領域）ＤＮＷ内に形成されている。半導体基板ＳＢは、ｐ型の単結晶シリコンからなる基板からなる。

【0026】

図４に示すように、容量素子ＣＡＰは、容量素子Ｃ２上に容量素子Ｃ１が積層された構造となっている。容量素子Ｃ１は、半導体層（ＳＯＩ層）ＳＬと、半導体層ＳＬ上に配置された絶縁層ＧＩＨと、絶縁層ＧＩＨ上に配置された導体層ＣＬＣと、からなる。また、容量素子Ｃ２は、ｐ型ウェル領域（ｐ型半導体領域）ＰＷＣと、ｐ型ウェル領域ＰＷＣ上に配置された絶縁層（埋込絶縁層）ＢＯＸと、絶縁層ＢＯＸ上に配置された半導体層ＳＬと、からなる。半導体層ＳＬは、容量素子Ｃ１およびＣ２において、共通の電極となっている。

【0027】

半導体基板ＳＢと、容量素子ＣＡＰの一部となるｐ型ウェル領域ＰＷＣとの間に、ｎ型ウェル領域ＤＮＷを介在させることにより、半導体基板ＳＢの電位とは独立に、ｐ型ウェル領域ＰＷＣに任意の電位を印加することができる。

【0028】

容量素子Ｃ２の一方の電極であるｐ型ウェル領域ＰＷＣは、半導体基板ＳＢの主面ＳＢａ側に形成されており、ｐ型ウェル領域ＰＷＣ内には、その周囲を素子分離層（素子分離領域）ＩＲで囲まれた活性領域ＡＣＴＣ１およびＡＣＴＣ２が形成されている。言い換えると、図３に示すように、ｐ型ウェル領域ＰＷＣは、活性領域ＡＣＴＣ１およびＡＣＴＣ２を包含するように形成されている。また、図４に示すように、ｐ型ウェル領域ＰＷＣは、素子分離層ＩＲより深く、活性領域ＡＣＴＣ１およびＡＣＴＣ２に跨って形成されている。

【0029】

図３および図４に示すように、活性領域ＡＣＴＣ１は、２つの活性領域ＡＣＴＣ２に挟まれており、容量素子Ｃ１およびＣ２は、活性領域ＡＣＴＣ１内に形成されている。活性領域ＡＣＴＣ２は、ｐ型ウェル領域ＰＷＣの端子接続部である。図３において、活性領域ＡＣＴＣ１およびＡＣＴＣ２は、太線で示しており、太線の内側（太線で囲まれた領域）が活性領域であり、太線の外側（太線で囲まれた領域以外の領域）が素子分離層（素子分離領域）ＩＲである。活性領域ＡＣＴＣ１およびＡＣＴＣ２のそれぞれの周囲は、素子分離層ＩＲで囲まれている。活性領域ＡＣＴＣ１には、半導体層ＳＬおよび絶縁層ＢＯＸが形成されているが、２つの活性領域ＡＣＴＣ２には、半導体層ＳＬおよび絶縁層ＢＯＸは形成されいない。２つの活性領域ＡＣＴＣ２では、半導体基板ＳＢの主面ＳＢａに、それぞれ、ｐ型半導体領域（ｐ型高濃度半導体領域）ＰＨが形成されている。さらに、ｐ型半導体領域ＰＨ上には、シリサイド層ＳＣが形成されており、シリサイド層ＳＣは、プラグ電極ＰＧを介して端子Ｔ２である配線（金属配線）Ｍ１に電気的に接続されている。但し、図３では、シリサイド層ＳＣは図示していない。

【0030】

なお、活性領域とは、半導体基板ＳＢの主面ＳＢａにおいて、素子分離層ＩＲで規定された領域を意味するが、例えば活性領域ＡＣＴＣ１のように、半導体基板ＳＢの主面ＳＢａ上に半導体層ＳＬが形成されている場合には、半導体層ＳＬの主面ＳＬａにおいて、素子分離層ＩＲで規定された領域も含まれる。

【0031】

図４に示すように、容量素子Ｃ２の誘電体層は、絶縁層ＢＯＸで構成されている。この絶縁層ＢＯＸは、ｐ型ウェル領域ＰＷＣ上、言い換えると、半導体基板ＳＢの主面ＳＢａ上に形成されている。また、この絶縁層ＢＯＸは、その周囲（全周囲）を素子分離層ＩＲで囲まれており、絶縁層ＢＯＸの側壁ＢＯＸｓは、素子分離層ＩＲに接触している。絶縁層ＢＯＸは、例えば、酸化シリコン層からなり、１０〜３０ｎｍ程度の膜厚を有する。

【0032】

容量素子Ｃ２の他方の電極である半導体層ＳＬは、上記絶縁層ＢＯＸ上に形成されており、その周囲（全周囲）を素子分離層ＩＲで囲まれている。半導体層ＳＬの側壁ＳＬｓは、素子分離層ＩＲと接触している。半導体層ＳＬは、ｐ型の不純物が導入されたｐ型単結晶シリコン層であり、例えば、５〜２５ｎｍ程度の膜厚を有する。半導体層ＳＬは、ｐ型半導体層である。

【0033】

また、容量素子Ｃ２の他方の電極である半導体層ＳＬは、容量素子Ｃ１の一方の電極でもある。そして、容量素子Ｃ１の誘電体層は、絶縁層ＧＩＨで構成されている。絶縁層ＧＩＨは、例えば、酸化シリコン層からなり、５〜１５ｎｍ程度の膜厚を有する。

【0034】

容量素子Ｃ１の他方の電極である導体層ＣＬＣは、絶縁層ＧＩＨ上に形成されている。導体層ＣＬＣは、例えば、ｐ型不純物が導入された多結晶シリコン層からなり、３０〜２００ｎｍ程度の膜厚を有する。ｐ型の導体層ＣＬＣの主面（図４の上側の面）にはシリサイド層ＳＣが形成されており、導体層ＣＬＣは、シリサイド層ＳＣ及びプラグ電極ＰＧを介して端子Ｔ２である配線Ｍ１に電気的に接続されている。

【0035】

図４に示すように、Ｘ方向において、半導体層ＳＬと、絶縁層ＧＩＨと、導体層ＣＬＣとは、ほぼ等しい幅を有し、Ｘ方向において、絶縁層ＧＩＨおよび導体層ＣＬＣは、半導体層ＳＬの主面ＳＬａの全域を覆っている。

【0036】

また、絶縁層ＧＩＨおよび導体層ＣＬＣの側壁上には、側壁絶縁層（サイドウォールスペーサ）ＳＷが形成されている。側壁絶縁層ＳＷは、酸化シリコン層、窒化シリコン層、または、酸化シリコン層と窒化シリコン層との積層膜等の絶縁層からなり、導体層ＣＬＣと半導体層ＳＬとの間のリーク電流を低減している。なお、Ｘ方向において、導体層ＣＬＣ（および絶縁層ＧＩＨ）の幅を、半導体層ＳＬの幅よりも広くして、導体層ＣＬＣが、半導体層ＳＬの両側に位置する素子分離層ＩＲ上に延在する（乗り上げる）構造とすることも出来る。このような構造とすることで、導体層ＣＬＣと半導体層ＳＬとの間のリーク電流をより低減することができる。つまり、絶縁層ＧＩＨの側壁が、導体層ＣＬＣの側壁に対して内側に後退した場合（「アンダーカット」と呼ぶ）にも、上記構造にすることで、導体層ＣＬＣと半導体層ＳＬとの間のリーク電流をより低減できる。

【0037】

また、図５に示すように、Ｙ方向において、絶縁層ＧＩＨおよび導体層ＣＬＣは、等しい幅を有し、その幅は、半導体層ＳＬの幅よりも狭い。そして、半導体層ＳＬは、絶縁層ＧＩＨおよび導体層ＣＬＣに覆われた被覆領域と、絶縁層ＧＩＨ、導体層ＣＬＣおよび側壁絶縁層ＳＷから露出した露出領域とを有している。上記被覆領域が、容量素子Ｃ１の容量部となり、上記露出領域は、半導体層ＳＬの端子接続部となる。つまり、上記露出領域において、半導体層ＳＬには、ｐ型半導体領域ＰＨが形成されている。さらに、ｐ型半導体領域ＰＨ上には、シリサイド層ＳＣが形成され、シリサイド層ＳＣは、プラグ電極ＰＧを介して端子Ｔ１である配線（金属配線）Ｍ１に接続されている。

【0038】

なお、Ｙ方向において、絶縁層ＧＩＨおよび導体層ＣＬＣの側壁が、側壁絶縁膜ＳＷで覆われているため、半導体層ＳＬと導体層ＣＬＣとの間のリーク電流を低減することができる。

【0039】

本実施の形態の半導体装置は、以下の特徴を有する。

【0040】

容量素子ＣＡＰは、容量素子Ｃ２上に容量素子Ｃ１が積層された構造であり、容量素子Ｃ１は、半導体層（ＳＯＩ層）ＳＬと、半導体層ＳＬ上に配置された絶縁層ＧＩＨと、絶縁層ＧＩＨ上に配置された導体層ＣＬＣと、からなる。そして、容量素子Ｃ２は、ｐ型ウェル領域（ｐ型半導体領域）ＰＷＣと、ｐ型ウェル領域ＰＷＣ上に配置された絶縁層（埋込絶縁層）ＢＯＸと、絶縁層ＢＯＸ上に配置された半導体層ＳＬと、からなる。さらに、半導体層ＳＬは、容量素子Ｃ１およびＣ２において、共通の電極となっている。

【0041】

このような構成としたことで、半導体装置の製造コストの上昇及び製造歩留りの低下をさせることなく、容量素子ＣＡＰの単位面積当たりの容量値を向上することができ、半導体装置の性能を向上することができる。

【0042】

また、容量素子Ｃ２を構成する絶縁層ＢＯＸおよび半導体層ＳＬの側壁を、その側壁に接触する素子分離層ＩＲで囲んだことで、容量素子Ｃ２のｐ型ウェル領域ＰＷＣと半導体層ＳＬとの間のリーク電流を低減することができる。

【0043】

また、容量素子Ｃ１を構成する絶縁層ＧＩＨおよび導体層ＣＬＣの側壁上に側壁絶縁膜ＳＷを形成したことで、容量素子Ｃ１の導体層ＣＬＣと半導体層ＳＬとの間のリーク電流を低減することができる。

【0044】

また、容量素子Ｃ１を構成する導体層ＣＬＣを、高濃度の不純物を含有するポリシリコン層で形成したことで、導体層ＣＬＣの空乏化を防止することができ、容量素子Ｃ１の容量特性を向上することができる。なお、前記高濃度とは、例えば、半導体層ＳＬの不純物濃度よりも高いことを言う。因みに、図１７は、容量素子の容量値と電圧との関係であるＣ−Ｖ特性を示す図面である。図１７では、導体層ＣＬＣをｐ型ポリシリコン層で形成した容量素子Ｃ１において、導体層ＣＬＣの不純物濃度が高い場合（ａ）と、低い場合（ｂ）とのＣ−Ｖ特性を比較している。（ａ）の場合、（ｂ）の場合に比べ、蓄積領域（負電圧側）の容量値を向上することができる。

【0045】

また、同様に、容量素子Ｃ２を構成するｐ型ウェル領域ＰＷＣを、高濃度の不純物を含有する半導体層（半導体領域）で形成したことで、ｐ型ウェル領域ＰＷＣの空乏化を防止することができ、容量素子Ｃ２の容量特性（例えば、容量値と電圧との関係を示すＣ−Ｖ特性）を向上することができる。なお、前記高濃度とは、例えば、半導体層ＳＬの不純物濃度よりも高いことを言う。

【0046】

また、容量素子Ｃ１を構成する半導体層ＳＬおよび導体層ＣＬＣを、同一導電型（上記実施の形態では、ｐ型であるがｎ型でも良い）とすることで、半導体層ＳＬと導体層ＣＬＣ間のフラットバンド電圧が小さくなり、容量素子Ｃ１の容量特性を向上することができる。因みに、図１８は、容量素子の容量値と電圧との関係であるＣ−Ｖ特性を示す図面である。図１８では、容量素子Ｃ１において、導体層ＣＬＣと半導体層ＳＬが同一導電型の場合（ｃ）と、異なる導電型の場合（ｄ）とのＣ−Ｖ特性を比較している。（ｃ）の場合、（ｄ）の場合に比べ、負電圧側において、電圧０Ｖ付近までの容量値変動を小さくできる。

【0047】

また、容量素子Ｃ２を構成する半導体層ＳＬおよびウェル領域（上記実施の形態ではｐ型だが、ｎ型でも良い）を、同一導電型とすることで、上記と同様の効果が得られる。

【0048】

＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置は、容量素子ＣＡＰ、不揮発性メモリセルＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）、高耐圧ＭＩＳＦＥＴ、および、低耐圧ＭＩＳＦＥＴを有している。高耐圧ＭＩＳＦＥＴ、および、低耐圧ＭＩＳＦＥＴは、ＣＭＯＳ構成となっているが、ここでは、ｐチャネル型高耐圧ＭＩＳＦＥＴおよびｎチャネル型低耐圧ＭＩＳＦＥＴを例に説明する。図６〜１６は、本実施の形態の半導体装置の製造工程中における要部断面図である。図６〜１６を用いて、容量素子ＣＡＰ、不揮発性メモリセルＭＯＮＯＳ、ｐチャネル型の高耐圧ＭＩＳＦＥＴ（ＨＶＰ）、および、ｎチャネル型の低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の製造方法を説明する。

【0049】

まず、図６に示すように、基板（ＳＯＩ基板）ＳＢ２を準備する。基板ＳＢ２は、半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層（埋込絶縁層）ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層（ＳＯＩ層）ＳＬと、からなる。半導体基板ＳＢの主面ＳＢａの全域において、半導体基板ＳＢと半導体層ＳＬとの間には、絶縁層ＢＯＸが介在している。半導体基板ＳＢは、ｐ型の単結晶シリコンからなる層であり、主面ＳＢａと、主面ＳＢａに対向する裏面ＳＢｂとを有する。絶縁層ＢＯＸは、例えば、酸化シリコン層からなり、１０〜３０ｎｍ程度の膜厚を有する。また、半導体層ＳＬは、単結晶シリコンからなる層であり、５〜２５ｎｍ程度の膜厚を有する。

【0050】

次に、図７に示すように、素子分離層（素子分離領域）ＩＲを形成する。基板ＳＢ２に、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、半導体基板ＳＢの主面ＳＢａから所望の深さ（例えば、３００〜４００ｎｍ程度）に達する開口を形成し、その開口を、例えば、シリコン酸化膜または窒化シリコン層と酸化シリコン層との積層膜等の絶縁膜で埋め込む。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法で開口部以外の絶縁膜を選択的に除去することで、開口内に選択的に素子分離層ＩＲを形成する。こうして、容量素子ＣＡＰの形成領域に活性領域ＡＣＴＣ１およびＡＣＴＣ２を、不揮発性メモリセルＭＯＮＯＳの形成領域に活性領域ＡＣＴＭを、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域に活性領域ＡＣＴＨを、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域に活性領域ＡＣＴＬを、それぞれ形成する。素子分離層ＩＲは、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、半導体基板ＳＢの内部に達するため、半導体基板ＳＢの主面ＳＢａおよび半導体層ＳＬの主面ＳＬａにおいて、素子分離層ＩＲによって、活性領域ＡＣＴＣ１、ＡＣＴＣ２、ＡＣＴＭ、ＡＣＴＨおよびＡＣＴＬが規定される。なお、上記開口は、半導体基板ＳＢの裏面ＳＢｂには達しない。また、図４で説明したｐ型ウェル領域ＰＷＣよりも浅い。

【0051】

次に、図８に示すように、活性領域ＡＣＴＣ２、ＡＣＴＭおよびＡＣＴＨにおいて、半導体層ＳＬおよび絶縁層ＢＯＸを除去し、半導体基板ＳＢの主面ＳＢａを露出する。活性領域ＡＣＴＣ１およびＡＣＴＬには、半導体層ＳＬおよび絶縁層ＢＯＸを残す。

【0052】

次に、図９に示すように、ｎ型ウェル領域（ｎ型半導体領域）ＤＮＷ、ｎ型ウェル領域（ｎ型半導体領域）ＮＷ、ならびに、ｐ型ウェル領域（ｐ型半導体領域）ＰＷＣ、ＰＷＭおよびＰＷＬを形成する。先ず、半導体基板ＳＢにリン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物をイオン注入してｎ型ウェル領域ＤＮＷを形成する。ここでは、ｎ型ウェル領域ＤＮＷは、活性領域ＡＣＴＣ１、ＡＣＴＣ２、ＡＣＴＭ、ＡＣＴＨおよびＡＣＴＬを包含するように形成する。また、ｎ型ウェル領域ＤＮＷは、ｐ型ウェル領域ＰＷＣ、ＰＷＭおよびＰＷＬより深い。

【0053】

次に、半導体基板ＳＢにボロン（Ｂ）等のｐ型不純物をイオン注入して、ｐ型ウェル領域ＰＷＣ、ＰＷＭおよびＰＷＬを形成する。ここで、活性領域ＡＣＴＣ１およびＡＣＴＬにおいては、半導体層ＳＬにもｐ型不純物が注入されるため、半導体層ＳＬはｐ型半導体層（ｐ型半導体領域）となる。つまり、容量素子Ｃ２の他方の電極である半導体層ＳＬが形成される。また、ｐ型ウェル領域ＰＷＣは、活性領域ＡＣＴＣ１およびＡＣＴＣ２を包含するように形成され、容量素子Ｃ２の一方の電極となる（図４参照）。ここで、ｐ型ウェル領域ＰＷＣ、ＰＷＭおよびＰＷＬは、別々のイオン注入工程で形成し、互いに異なる不純物濃度とすることができる。例えば、ｐ型ウェル領域ＰＷＭは、高耐圧ＭＩＳＦＥＴ（ＭＯＮＯＳ）の形成領域であるため、比較的低濃度にするが、ｐ型ウェル領域ＰＷＣは、空乏化防止の為に比較的高濃度にするのが好ましい。なお、図９で説明したウェル形成工程は、図８説明した半導体層ＳＬおよび絶縁層ＢＯＸの除去工程の前に実施しても良い。

【0054】

次に、図１０に示すように、活性領域ＡＣＴＣ１の半導体層ＳＬ上、および、活性領域ＡＣＴＨの主面ＳＢａ上に絶縁層ＧＩＨ（ゲート絶縁層）を、活性領域ＡＣＴＭの主面ＳＢａ上に絶縁層ＧＩＭを、活性領域ＡＣＴＬの半導体層ＳＬ上に絶縁層ＧＩＬ（ゲート絶縁層）を、それぞれ形成する。絶縁層ＧＩＨは、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）のゲート絶縁層となり、図４で説明したとおり、容量素子Ｃ１の誘電体層となる。容量素子Ｃ１の誘電体層として、絶縁膜ＧＩＬではなく、絶縁膜ＧＩＨを用いるのは、容量素子Ｃ１の半導体層ＳＬと導体層ＣＬＣとの間のリーク電流低減の為である。絶縁層ＧＩＨは、例えば、酸化シリコン層からなり、その膜厚は５〜１５ｎｍ程度である。絶縁層ＧＩＬは、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のゲート絶縁層となるが、例えば、酸化シリコン層からなり、その膜厚は１〜４ｎｍ程度である。つまり、絶縁層ＧＩＨの膜厚は、絶縁層ＧＩＬの膜厚よりも厚い。

【0055】

次に、絶縁層（ゲート絶縁層）ＧＩＭは、絶縁層（ゲート絶縁層）ＧＩＭ１、ＧＩＭ２およびＧＩＭ３の積層構造からなる。絶縁層ＧＩＭ１は、例えば、酸化シリコン層からなり、１〜３ｎｍ程度の膜厚、絶縁層ＧＩＭ２は、例えば、窒化シリコン層からなり、５〜１３ｎｍ程度の膜厚、絶縁層ＧＩＭ３は、例えば、酸化シリコン層からなり、２〜４ｎｍ程度の膜厚を有する。因みに、絶縁層ＧＩＭ２は、不揮発性メモリセルＭＯＮＯＳの電荷保持層である。絶縁層ＧＩＭ２の上下に配置された絶縁層ＧＩＭ１およびＧＩＭ３は、絶縁層ＧＩＭ２の電荷がリークするのを防止するための層である。図１０に示すように、絶縁層ＧＩＭ１上に、絶縁層ＧＩＭ２が形成され、絶縁層ＧＩＭ２上に、絶縁層ＧＩＭ３が形成されている。

【0056】

次に、図１１に示すように、基板ＳＢ２上に、例えば、多結晶シリコン層（シリコン層）からなる導体層ＣＯＮを形成する。つまり、導体層ＣＯＮは、絶縁膜ＧＩＨ、ＧＩＭおよびＧＩＬ上に形成される。導体層ＣＯＮの膜厚は、例えば、３０〜２００ｎｍ程度とする。次に、容量素子ＣＡＰおよび高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域の導体層ＣＯＮにおいて、例えばボロン（Ｂ）等のｐ型不純物を導入して、ｐ型の導体層ＣＯＮを形成し、不揮発性メモリセルＭＯＮＯＳおよび低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域において、例えば、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物を導入して、ｎ型の導体層ＣＯＮを形成する。

【0057】

次に、図１２に示すように、導体層ＣＯＮをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、容量素子Ｃ１の他方の電極である導体層ＣＬＣ（図４参照）、不揮発性メモリセルＭＯＮＯＳのゲート電極である導体層ＣＬＭ、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）のゲート電極である導体層ＣＬＨ、および、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のゲート電極である導体層ＣＬＬを形成する。図１２に示すように、導体層ＣＬＣの幅は、活性領域ＡＣＴＣ１の幅と等しくなっている。容量素子ＣＡＰの形成領域において、図示しないマスク層を用いて導体層ＣＯＮをエッチングする工程では、オーバーエッチングにより下層の絶縁層ＧＩＨもエッチングされるが、その際、絶縁層ＧＩＨに前述の「アンダーカット」が発生する可能性がある。「アンダーカット」が発生すると、導体層ＣＬＣと半導体層ＳＬ間のリーク電流増加が懸念されるため、導体層ＣＬＣを活性領域ＡＣＴＣ１の幅よりも広くし、導体層ＣＬＣの両端が素子分離層ＩＲ上に延在する構成とするのが好ましい。

【0058】

次に、図１３に示すように、不揮発性メモリセルＭＯＮＯＳの形成領域（活性領域ＡＣＴＭ）および低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域（活性領域ＡＣＴＬ）において、ｎ型半導体領域（ｎ型低濃度半導体領域）ＥＸＮを形成し、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域（活性領域ＡＣＴＨ）において、ｐ型半導体領域（ｐ型低濃度半導体領域）ＥＸＰを形成する。

【0059】

不揮発性メモリセルＭＯＮＯＳの形成領域において、ゲート電極である導体層ＣＬＭを挟むように、導体層ＣＬＭの両側の半導体基板ＳＢ（言い換えると、ｐ型ウェル領域ＰＷＭ）に一対のｎ型半導体領域ＥＸＮが形成される。低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域において、ゲート電極である導体層ＣＬＬを挟むように、導体層ＣＬＬの両側の半導体層ＳＬに一対のｎ型半導体領域ＥＸＮが形成される。また、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域において、ゲート電極である導体層ＣＬＨを挟むように、導体層ＣＬＨの両側の半導体基板ＳＢ（言い換えると、ｎ型ウェル領域ＮＷ）に一対のｐ型半導体領域ＥＸＰが形成される。

【0060】

ｎ型半導体領域ＥＸＮは、半導体基板ＳＢまたは半導体層ＳＬに、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物をイオン注入して形成し、ｐ型半導体領域ＥＸＰは、半導体基板ＳＢに、ボロン（Ｂ）等のｐ型不純物をイオン注入して形成する。不揮発性メモリセルＭＯＮＯＳの形成領域にｎ型半導体領域ＥＸＮ形成するイオン注入と、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域にｎ型半導体領域ＥＸＮを形成するイオン注入とは、同一工程で実施しても良く、別工程で実施しても良い。別工程で実施する場合には、ｎ型半導体領域ＥＸＮの不純物濃度を異ならせることができる。

【0061】

次に、図１４に示すように、容量素子ＣＡＰの形成領域において、導体層ＣＬＣと絶縁膜ＧＩＨの側壁上に、側壁絶縁層（サイドウォールスペーサ）ＳＷを形成する。側壁絶縁膜ＳＷは、側壁絶縁膜ＳＷを形成するための絶縁膜を基板ＳＢ２上に堆積させ、その絶縁膜に異方性ドライエッチングを施すことにより形成する。絶縁膜は、酸化シリコン層、窒化シリコン層、または、酸化シリコン層と窒化シリコン層との積層膜等を用いることができる。同様にして、不揮発性メモリセルＭＯＮＯＳの形成領域における導体層ＣＬＭと絶縁膜ＧＩＭの側壁上、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域における導体層ＣＬＨと絶縁膜ＧＩＨの側壁上、および、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域における導体層ＣＬＬと絶縁膜ＧＩＬの側壁上に側壁絶縁膜ＳＷを形成する。

【0062】

さらに、図１４に示すように、不揮発性メモリセルＭＯＮＯＳの形成領域（活性領域ＡＣＴＭ）および低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域（活性領域ＡＣＴＬ）において、ｎ型半導体領域（ｎ型高濃度半導体領域）ＮＨを形成し、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域（活性領域ＡＣＴＨ）および容量素子ＣＡＰの形成領域の活性領域ＡＣＴＣ２において、ｐ型半導体領域（ｐ型高濃度半導体領域）ＰＨを形成する。ｎ型半導体領域ＮＨは、半導体基板ＳＢまたは半導体層ＳＬに、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物をイオン注入して形成し、ｐ型半導体領域ＰＨは、半導体基板ＳＢに、ボロン（Ｂ）等のｐ型不純物をイオン注入して形成する。

【0063】

不揮発性メモリセルＭＯＮＯＳの形成領域において、ゲート電極である導体層ＣＬＭと側壁絶縁膜ＳＷとを挟むように、導体層ＣＬＭおよび側壁絶縁膜ＳＷの両側の半導体基板ＳＢ（言い換えると、ｐ型ウェル領域ＰＷＭ）に一対のｎ型半導体領域ＮＨが形成される。低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域において、ゲート電極である導体層ＣＬＬと側壁絶縁膜ＳＷとを挟むように、導体層ＣＬＬと側壁絶縁膜ＳＷの両側の半導体層ＳＬに一対のｎ型半導体領域ＮＨが形成される。また、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域において、ゲート電極である導体層ＣＬＨと側壁絶縁膜ＳＷとを挟むように、導体層ＣＬＨと側壁絶縁膜ＳＷの両側の半導体基板ＳＢ（言い換えると、ｎ型ウェル領域ＮＷ）に一対のｐ型半導体領域ＰＨが形成される。また、容量素子ＣＡＰの形成領域の活性領域ＡＣＴＣ２において、半導体基板ＳＢ（言い換えると、ｐ型ウェル領域ＰＷＣ）にｐ型半導体領域（ｐ型高濃度半導体領域）ＰＨが形成される。

【0064】

次に、図１５に示すように、導体層ＣＬＣ、ＣＬＭ、ＣＬＨおよびＣＬＬ、ｎ型半導体領域ＮＨ、ならびにｐ型半導体領域ＰＨの表面にシリサイド層（金属シリサイド層）ＳＣを形成する。シリサイド層ＳＣは、例えば、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、または、ニッケル白金シリサイド（ＮｉＰｔＳｉ）からなる。

【0065】

次に、図１６に示すように、基板ＳＢ２上に層間絶縁層ＩＬ１を形成する。層間絶縁層ＩＬ１は、導体層ＣＬＣ、ＣＬＭ、ＣＬＨおよびＣＬＬ、ならびに側壁絶縁膜ＳＷ等を覆うよう形成される。層間絶縁層ＩＬ１は、酸化シリコン層、または、窒化シリコン層とその上層の酸化シリコン層との積層膜等を用いることができる。

【0066】

次に、層間絶縁層ＩＬに複数のコンタクトホール（開口）ＣＮＴを設け、さらに、コンタクトホールＣＮＴ内にプラグ電極ＰＧを形成する。容量素子ＣＡＰの形成領域において、コンタクトホールＣＮＴは、導体層ＣＬＣの表面に形成されたシリサイド層ＳＣ、および、ｐ型半導体領域ＰＨの表面に形成されたシリサイド層ＳＣを部分的に露出する。また、図５から分かるように、コンタクトホールＣＮＴは、半導体層ＳＬに形成されたｐ型半導体領域ＰＨの表面に形成されたシリサイド層ＳＣを部分的に露出する。不揮発性メモリセルＭＯＮＯＳの形成領域および低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域においては、ｎ型半導体領域ＮＨの表面のシリサイド層ＳＣを部分的に露出する。高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域においては、ｐ型半導体領域ＰＨの表面のシリサイド層ＳＣを部分的に露出する。

【0067】

次に、コンタクトホールＣＮＴ内にプラグ電極ＰＧを形成する。プラグ電極ＰＧは、タングステン（Ｗ）からなる導電性部材であり、具体的には、窒化チタン（ＴｉＮ）等のバリア導体層と、その上のタングステン層との積層膜で構成される。

【0068】

次に、プラグ電極ＰＧが埋め込まれた層間絶縁層ＩＬ１上に、層間絶縁層ＩＬ２を形成する。そして、層間絶縁層ＩＬ２に配線溝を形成した後、配線溝内に配線（金属配線）Ｍ１を形成する。層間絶縁層ＩＬ２は、例えば、酸化シリコン層からなる。配線Ｍ１は、例えば、銅を主成分とする銅配線である。

【0069】

図１６に示すように、容量素子ＣＡＰの形成領域において、導体層ＣＬＣおよびｐ型半導体領域ＰＨは、シリサイド層ＳＣおよびプラグ電極ＰＧを介して、配線Ｍ１に接続されている。また、不揮発性メモリセルＭＯＮＯＳの形成領域および低耐圧ＭＩＳＦＥＴ（ＬＶＮ）の形成領域においては、ｎ型半導体領域ＮＨは、シリサイド層ＳＣおよびプラグ電極ＰＧを介して配線Ｍ１に接続されている。また、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の形成領域においては、ｐ型半導体領域ＰＨは、シリサイド層ＳＣおよびプラグ電極ＰＧを介して配線Ｍ１に接続されている。

【0070】

その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示及びその説明を省略する。

【0071】

以上のようにして、本実施の形態の半導体装置が製造される。

【0072】

図１６に示すように、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）は、半導体基板ＳＢの主面ＳＢａ上に絶縁層ＢＯＸを介して配置された半導体層ＳＬに形成されＭＩＳＦＥＴであり、ＳＯＴＢ（Silicon On Thin Buried oxide）トランジスタと呼ばれる。この低耐圧ＭＩＳＦＥＴ（ＬＶＮ）は、薄い絶縁層ＢＯＸを介して、半導体基板ＳＢの主面ＳＢａに形成されたｐ型ウェル領域ＰＷＬ（「バックゲート」と呼ぶ）に所望の電位を供給し、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のリーク電流を低減できるという特徴を有する。また、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）および不揮発性メモリセルＭＯＮＯＳは、高電圧動作が要求されるため、半導体層ＳＬではなく、半導体基板ＳＢに形成されている。

【0073】

また、容量素子ＣＡＰは、容量素子Ｃ１およびＣ２の積層構造となっており、容量素子Ｃ２は、一方の電極であるｐ型ウェル領域ＰＷＣと、誘電体層である絶縁層ＢＯＸと、他方の電極である半導体層ＳＬとで構成されている。また、容量素子Ｃ１は、一方の電極である半導体層ＳＬと、誘電体層である絶縁層ＧＩＨと、他方の電極である導体層ＣＬＣとで構成されており、容量素子Ｃ１の上部に形成されている。

【0074】

つまり、容量素子Ｃ１の他方の電極（導体層ＣＬＣ）は、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のゲート電極である導体層ＣＬＬと同層の導体層ＣＯＮを用いて形成し、誘電体層（絶縁層ＧＩＨ）は、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）のゲート絶縁層である絶縁層ＧＩＨを用いて形成し、一方の電極（半導体層ＳＬ）は、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のチャネル層である半導体層ＳＬを用いて形成している。さらに、容量素子Ｃ２の誘電体層（絶縁層ＢＯＸ）は、前述の薄い絶縁層ＢＯＸを用いて形成し、一方の電極（ｐ型ウェル領域ＰＷＣ）は、低耐圧ＭＩＳＦＥＴ（ＬＶＮ）のｐ型ウェル領域ＰＷＬ（「バックゲート」）を用いて形成している。つまり、ＳＯＴＢトランジスタである低耐圧ＭＩＳＦＥＴ（ＬＶＮ）と、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）の製造工程を用いて、積層構造の容量素子ＣＡＰを形成している。つまり、製造工程を増加させることなく、容量素子ＣＡＰを形成することができる。

【0075】

なお、上記実施の形態では、容量素子Ｃ１は、ｐ型の半導体層ＳＬと、絶縁層ＧＩＨと、ｐ型の導体層ＣＬＣと、で構成し、容量素子Ｃ２は、ｐ型ウェル領域ＰＷＣと、絶縁層ＢＯＸと、ｐ型の半導体層ＳＬと、で構成した。変形例として、容量素子Ｃ１は、ｎ型の半導体層ＳＬと、絶縁層ＧＩＨと、ｎ型の導体層ＣＬＣと、で構成し、容量素子Ｃ２は、ｎ型ウェル領域と、絶縁層ＢＯＸと、ｎ型の半導体層ＳＬと、で構成することもできる。

【0076】

＜変形例１＞
図１９は、変形例１の半導体装置の構成を示す要部断面図である。上記実施の形態では、容量素子Ｃ１の誘電体層を、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）のゲート絶縁層である絶縁層ＧＩＨで形成したが、変形例１では、不揮発性メモリセルＭＯＮＯＳのゲート絶縁層である絶縁層ＧＩＭで形成している。絶縁層ＧＩＭは、酸化シリコン層よりも比誘電率が高い窒化シリコン層を含むため、容量素子Ｃ１の容量値を増加させることができる。

【0077】

＜変形例２＞
図２０は、変形例２の半導体装置の構成を示す要部断面図である。上記実施の形態では、不揮発性メモリセルＭＯＮＯＳおよび高耐圧ＭＩＳＦＥＴ（ＨＶＰ）を、半導体基板ＳＢに形成したが、変形例２では、絶縁層ＢＯＸ上の半導体層ＳＬに形成している。不揮発性メモリセルＭＯＮＯＳのゲート電極である導体層ＣＬＭは、半導体層ＳＬ上にゲート絶縁層である絶縁層ＧＩＭを介して形成され、ソース、ドレイン領域であるｎ型半導体領域ＥＸＮおよびＮＨは、半導体層ＳＬに形成されている。同様に、高耐圧ＭＩＳＦＥＴ（ＨＶＰ）のゲート電極である導体層ＣＬＨは、半導体層ＳＬ上にゲート絶縁層である絶縁層ＧＩＨを介して形成され、ソース、ドレイン領域であるｐ型半導体領域ＥＸＰおよびＰＨは、半導体層ＳＬに形成されている。

【0078】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0079】

ＡＣＴＣ１、ＡＣＴＣ２、ＡＣＴＨ、ＡＣＴＬ、ＡＣＴＭ 活性領域
ＢＯＸ 絶縁層（埋込絶縁層）
ＢＯＸｓ 側壁
ＣＡＰ、Ｃ１、Ｃ２ 容量素子
ＣＬＣ、ＣＬＨ、ＣＬＬ、ＣＬＭ 導体層
ＣＨＰ 半導体チップ
ＣＮＴ コンタクトホール（開口）
ＣＯＮ 導体膜
ＤＮＷ ｎ型ウェル領域（ｎ型半導体領域）
ＥＸＮ ｎ型半導体領域（ｎ型低濃度半導体領域）
ＥＸＰ ｐ型半導体領域（ｐ型低濃度半導体領域）
ＧＩＨ、ＧＩＬ、ＧＩＭ、ＧＩＭ１〜ＧＩＭ３ 絶縁層（ゲート絶縁層）
ＨＶＰ 高耐圧ＭＩＳＦＥＴ
ＩＬ１、ＩＬ２ 層間絶縁層
ＩＲ 素子分離層（素子分離領域）
ＬＶＮ 低耐圧ＭＩＳＦＥＴ
ＭＯＮＯＳ 不揮発性メモリセル
Ｍ１ 配線（金属配線）
ＮＨ ｎ型半導体領域（ｎ型高濃度半導体領域）
ＮＷ ｎ型ウェル領域（ｎ型半導体領域）
ＰＤ パッド電極（外部接続端子）
ＰＧ プラグ電極
ＰＨ ｐ型半導体領域（ｐ型高濃度半導体領域）
ＰＷＣ、ＰＷＭ、ＰＷＬ ｐ型ウェル領域（ｐ型半導体領域）
ＳＢ 半導体基板
ＳＢａ 主面
ＳＢｂ 裏面
ＳＢ２ 基板（ＳＯＩ基板）
ＳＣ シリサイド層（金属シリサイド層）
ＳＬ 半導体層（ＳＯＩ層）
ＳＬａ 主面
ＳＬｓ 側壁
ＳＷ 側壁絶縁層（サイドウォールスペーサ）
Ｔ１、Ｔ２、Ｔ３ 端子
１ ＣＰＵ（回路）
２ ＲＡＭ（回路）
３ アナログ回路
４ フラッシュメモリ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】