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特許6870596液晶表示装置及びその駆動方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6870596

(24)【登録日】2021年4月19日

(45)【発行日】2021年5月12日

(54)【発明の名称】液晶表示装置及びその駆動方法

(51)【国際特許分類】

G09G 3/36 20060101AFI20210426BHJP

G09G 3/20 20060101ALI20210426BHJP

G02F 1/133 20060101ALI20210426BHJP

【ＦＩ】

G09G3/36

G09G3/20 624B

G09G3/20 641E

G09G3/20 641K

G09G3/20 641R

G02F1/133 550

【請求項の数】6

【全頁数】34

(21)【出願番号】特願2017-230091(P2017-230091)

(22)【出願日】2017年11月30日

(65)【公開番号】特開2019-101141(P2019-101141A)

(43)【公開日】2019年6月24日

【審査請求日】2020年3月30日

(73)【特許権者】

【識別番号】308036402

【氏名又は名称】株式会社ＪＶＣケンウッド

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入健

(72)【発明者】

【氏名】岩佐隆行

【審査官】武田悟

(56)【参考文献】

【文献】特開２０１４−５９４４１（ＪＰ，Ａ）

【文献】特開２００８−２６８２８６（ＪＰ，Ａ）

【文献】特開平１１−１０９９２１（ＪＰ，Ａ）

【文献】特開２００８−３３２７６（ＪＰ，Ａ）

【文献】特開平９−２８８２６１（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／００８５８１７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ３／００ − ３／３８

Ｇ０２Ｆ１／１３３

(57)【特許請求の範囲】

【請求項1】

１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素と、
制御回路と、を備え、
各前記画素は、
ＳＲＡＭセルと、
ＤＲＡＭセルと、
液晶表示素子と、を備え、
前記ＳＲＡＭセルは、
前記サブフレームデータをサンプリングする第１スイッチと、
前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、を有し、
前記ＤＲＡＭセルは、
前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
前記第２スイッチによってサンプリングされた前記サブフレームデータを保持するとともに、保持された前記サブフレームデータを前記液晶表示素子の反射電極に印加する、第２データ保持部と、を有し、
前記制御回路は、前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に固定データに書き換えるとともに、前記複数の画素のそれぞれに設けられた前記第２スイッチをオンすることにより前記第１データ保持部に保持された前記固定データを一斉に前記第２データ保持部に転送させる、
液晶表示装置。

【請求項2】

各前記第１データ保持部は、
第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタによって構成され、前記第１スイッチによりサンプリングされた前記サブフレームデータ及び第２インバータの出力の何れかを反転させて出力する第１インバータと、
第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタによって構成され、前記第１インバータの出力を反転させて出力する前記第２インバータと、を有し、
前記制御回路は、前記複数の画素のそれぞれに設けられた前記第１及び前記第２ＰＭＯＳトランジスタのソースに対してウエル電圧とは別の固定電圧を供給し、かつ、前記複数の画素のそれぞれに設けられた前記第１及び前記第２ＮＭＯＳトランジスタのソースに対してウエル電圧とは別の前記固定電圧を供給することにより、前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に前記固定データに書き換える、
請求項１に記載の液晶表示装置。

【請求項3】

前記固定データは、黒表示レベルのデータである、
請求項１又は２に記載の液晶表示装置。

【請求項4】

１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素を備え、
各前記画素は、
ＳＲＡＭセルと、
ＤＲＡＭセルと、
液晶表示素子と、を備え、
前記ＳＲＡＭセルは、
前記サブフレームデータをサンプリングする第１スイッチと、
前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、を有し、
前記ＤＲＡＭセルは、
前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
前記第２スイッチによってサンプリングされた前記サブフレームデータを保持するとともに、保持された前記サブフレームデータを前記液晶表示素子の反射電極に印加する、第２データ保持部と、を有する、液晶表示装置の駆動方法であって、
前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に固定データに書き換え、
前記複数の画素のそれぞれに設けられた前記第２スイッチをオンすることにより、前記第１データ保持部に保持された前記固定データを一斉に前記第２データ保持部に転送させる、液晶表示装置の駆動方法。

【請求項5】

各前記第１データ保持部は、
第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタによって構成され、前記第１スイッチによりサンプリングされた前記サブフレームデータ及び第２インバータの出力の何れかを反転させて出力する第１インバータと、
第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタによって構成され、前記第１インバータの出力を反転させて出力する前記第２インバータと、を有し、
前記複数の画素のそれぞれに設けられた前記第１及び前記第２ＰＭＯＳトランジスタのソースに対してウエル電圧とは別の固定電圧を供給し、かつ、前記複数の画素のそれぞれに設けられた前記第１及び前記第２ＮＭＯＳトランジスタのソースに対してウエル電圧とは別の前記固定電圧を供給することにより、前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に前記固定データに書き換える、
請求項４に記載の液晶表示装置の駆動方法。

【請求項6】

前記固定データは、黒表示レベルのデータである、
請求項４又は５に記載の液晶表示装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置及びその駆動方法に関し、画像品質を向上させるのに適した反射型液晶表示装置及びその駆動方法に関する。

【背景技術】

【0002】

液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。

【0003】

サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって構成されているものがある。

【0004】

この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。

【0005】

全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。

【0006】

なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している（例えば、特許文献１及び特許文献２参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特許第５７３３１５４号公報

【特許文献2】特許第６１１５０５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ここで、特許文献１及び特許文献２に開示された液晶表示装置は、二次元マトリックス状に設けられた複数の画素に対して列ごとに順番にサブフレームデータを書き込み、全画素へのサブフレームデータの書き込み完了後、全画素の液晶表示素子に対して一斉にサブフレームデータを印加している。そのため、画素数の増加に伴って全画素へのサブフレームの書き込みに要する時間が増大した場合、全画素の液晶表示素子に対してサブフレームデータを印加してから、次のサブフレームデータを印加するまでの間隔が長くなってしまう。つまり、全画素の液晶表示素子に対して一つのサブフレームデータを印加する期間（サブフレーム期間）が、全画素へのサブフレームデータの書き込みに要する時間によって律速されて、長くなってしまう。それにより、特許文献１及び特許文献２に開示された液晶表示装置は、最小ビットのサブフレーム期間を十分に短くすることができないため、階調数を増加せることができず、その結果、画像品質を向上させることができない、という問題があった。

【0009】

本発明は以上の点に鑑みなされたもので、画像品質を向上させることが可能な液晶表示装置及びその駆動方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の一態様にかかる液晶表示装置は、１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素と、制御回路と、を備え、各前記画素は、ＳＲＡＭセルと、ＤＲＡＭセルと、液晶表示素子と、を備え、前記ＳＲＡＭセルは、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、を有し、前記ＤＲＡＭセルは、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持するとともに、保持された前記サブフレームデータを前記液晶表示素子の反射電極に印加する、第２データ保持部と、を有し、前記制御回路は、前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に固定データに書き換えるとともに、前記複数の画素のそれぞれに設けられた前記第２スイッチをオンすることにより前記第１データ保持部に保持された前記固定データを一斉に前記第２データ保持部に転送させる。

【0011】

本発明の一態様にかかる液晶表示装置の駆動方法は、１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素を備え、各前記画素は、ＳＲＡＭセルと、ＤＲＡＭセルと、液晶表示素子と、を備え、前記ＳＲＡＭセルは、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、を有し、前記ＤＲＡＭセルは、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持するとともに、保持された前記サブフレームデータを前記液晶表示素子の反射電極に印加する、第２データ保持部と、を有する、液晶表示装置の駆動方法であって、前記複数の画素のそれぞれに設けられた第１データ保持部に保持されている前記サブフレームデータを一斉に固定データに書き換え、前記複数の画素のそれぞれに設けられた前記第２スイッチをオンすることにより、前記第１データ保持部に保持された前記固定データを一斉に前記第２データ保持部に転送させる。

【発明の効果】

【0012】

本発明によれば、画像品質を向上させることが可能な液晶表示装置及びその駆動方法を提供することができる。

【図面の簡単な説明】

【0013】

【図1】実施の形態１にかかる液晶表示装置を示すブロック図である。

【図2】図１に示す液晶表示装置に設けられた画素の具体的構成を示す回路図である。

【図3】図２に示す画素の概略断面図である。

【図4】比較例に係る液晶表示装置の動作を示すタイミングチャートである。

【図5】比較例に係る液晶表示装置の動作を示すフローチャートである。

【図6】比較例に係る液晶表示装置における、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。

【図7】実施の形態１に係る液晶表示装置の動作を示すタイミングチャートである。

【図8】実施の形態１に係る液晶表示装置の動作を示すフローチャートである。

【図9】実施の形態１に係る液晶表示装置における、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。

【発明を実施するための形態】

【0014】

＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。

【0015】

図１は、実施の形態１に係る液晶表示装置１０を示すブロック図である。
図１に示すように、液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。

【0016】

画像表示部１１は、行列状に区画された複数の画素配置領域のそれぞれに規則的に配置された複数の画素１２を有する。

【0017】

複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。トリガ線ｔｒｉｇには、正転トリガパルスＴＲＩが伝搬し、トリガ線ｔｒｉｇｂには、正転トリガパルスＴＲＩの反転信号である反転トリガパルスＴＲＩＢが伝搬している。

【0018】

なお、本実施の形態では、ｎ本の列データ線ｄ１〜ｄｎが設けられた場合を例に説明しているが、これに限られず、正転データが伝搬する列データ線ｄｊ（ｊは１〜ｎの任意の値）及び反転データが伝搬する列データ線ｄｂｊを一組とする合計ｎ組の列データ線ｄ１，ｄｂ１〜ｄｎ，ｄｂｎが設けられていてもよい。なお、列データ線ｄｊを伝搬する正転データと、列データ線ｄｂｊを伝搬する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。

【0019】

タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ，ＴＲＩＢ等の各種の内部信号を生成する。

【0020】

交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。

【0021】

スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

【0022】

スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。

【0023】

クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。

【0024】

クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。

【0025】

ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。

【0026】

正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号である。

【0027】

ここで、トリガパルスＴＲＩは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。

【0028】

垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１〜ｇｍに対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次選択されていく。

【0029】

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。

【0030】

なお、液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。

【0031】

水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。

【0032】

ラッチ部１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

【0033】

レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送された１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。

【0034】

水平ドライバ１６は、１水平走査期間において、データ書き込み対象として選択されている行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。

【0035】

画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。

【0036】

（画素１２の具体的構成）
続いて、画素１２の具体的構成について説明する。
図２は、画素１２の具体的構成を示す回路図である。

【0037】

図２に示すように、画素１２は、行走査線ｇ１〜ｇｍの任意の１本（以下、行走査線ｇと称す）と、列データ線ｄ１〜ｄｎの任意の１本（以下、列データ線ｄと称す）と、が交差する交差部分に設けられている。

【0038】

画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチであるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されている。液晶表示素子ＬＣは、離間対向配置された、光反射特性を有する画素電極である反射電極ＰＥと、光透過性を有する共通電極ＣＥと、の間の空間に、液晶ＬＣＭが充填封入された公知の構造である。

【0039】

（ＳＲＡＭセル２０１の構成）
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。

【0040】

記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。

【0041】

インバータＩＮＶ１１は、高電位側電源ラインＶ１と、低電位側電源ラインＶ０と、の間に直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、高電位側電源ラインＶ１と、低電位側電源ラインＶ０と、の間に直列接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。

【0042】

ここで、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのソースは、それらのウエルとは分離して、高電位側電源ラインＶ１に接続されている。ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのソースは、それらのウエルとは分離して、低電位側電源ラインＶ０に接続されている。高電位側電源ラインＶ１及び低電位側電源ラインＶ０のそれぞれの電圧は、例えば、上位装置２０などの制御回路によって任意に設定可能となっている。

【0043】

例えば、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのウエルには、３．３Ｖの電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのソースには、高電位側電源ラインＶ１を介して２．８Ｖの電圧（以下、電圧Ｖ１とも称す）が供給される。また、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのウエルには、０Ｖの接地電圧ＧＮＤが供給され、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのソースには、低電位側電源ラインＶ０を介して０．５Ｖの電圧（以下、電圧Ｖ０とも称す）が供給される。例えば、列データ線ｄを介して３．３Ｖのデータが画素１２に入力された場合、記憶部ＳＭ１によってラッチされるデータの振幅は２．３Ｖ（＝２．８Ｖ−０．５Ｖ）となる。詳しくは後述するが、記憶部ＳＭ１によってラッチされたデータを、スイッチＳＷ２を介して記憶部ＤＭ２に転送することによって、２．３Ｖ振幅の１ビットデジタルデータが液晶表示素子ＬＣの反射電極ＰＥに印加される。

【0044】

また、インバータＩＮＶ１１とインバータＩＮＶ１２とでは駆動能力が異なる。具体的には、記憶部ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、スイッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，ＭＮ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ２から記憶部ＳＭ１にデータが伝搬しにくくなる。

【0045】

さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それにより、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流れる電流を、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して低電位側電源ラインＶ０に流れる電流よりも大きくすることができるため、ノードａの電圧をＨレベルを表す程度にまで上昇させることができ、その結果、Ｈレベルのデータを正確に記憶部ＳＭ１に記憶させることができる。

【0046】

（ＤＲＡＭセル２０２の構成）
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのドレインが記憶部ＳＭ１の出力端子に共通接続され、それぞれのソースが記憶部ＤＭ２の入力端子及び液晶表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

【0047】

例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスＴＲＩがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスＴＲＩＢがＬレベル）の場合にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極ＰＥへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスＴＲＩがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスＴＲＩＢがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。

【0048】

スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のドレインに対してＬレベルの電圧が印加された場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のドレインに対してＨレベルの電圧が印加された場合、ＮＭＯＳトランジスタＭＮ２のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において広範囲の電圧を転送することができる。

【0049】

記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容量を形成するＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（ＰｏｌｙＩｎｓｕｌａｔｏｒＰｏｌｙ）容量等を用いることができる。

【0050】

スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッチＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それにより、記憶部ＤＭ２に記憶されたデータが書き換えられる。

【0051】

ここで、記憶部ＳＭ１の記憶データと記憶部ＤＭ２の記憶データとが異なる場合、記憶部ＳＭ１の記憶データがスイッチＳＷ２を介して記憶部ＤＭ２に転送されると、記憶部ＳＭ１の記憶データによって記憶部ＤＭ２の記憶データが書き換えられる。具体的には、記憶部ＳＭ１に設けられたインバータＩＮＶ１１の出力信号によって、記憶部ＤＭ２に設けられた容量Ｃ１が充電されたり放電されたりする。

【0052】

例えば、容量Ｃ１に保持されたＬレベルのデータをＨレベルのデータに書き換える場合、インバータＩＮＶ１１からＨレベルの信号が出力される。このとき、インバータＩＮＶ１１に設けられたＰＭＯＳトランジスタＭＰ１１がオンし、ＮＭＯＳトランジスタＭＮ１１がオフするため、電源ライン（ここでは、高電位側電源ラインＶ１）からＰＭＯＳトランジスタＭＰ１１を介して供給される電圧Ｖ１によって、容量Ｃ１が充電される。

【0053】

それに対し、容量Ｃ１に保持されたＨレベルのデータをＬレベルのデータに書き換える場合、インバータＩＮＶ１１からＬレベルの信号が出力される。このとき、インバータＩＮＶ１１に設けられたＰＭＯＳトランジスタＭＰ１１がオフし、ＮＭＯＳトランジスタＭＮ１１がオンするため、電源ライン（ここでは、低電位側電源ラインＶ０）からＮＭＯＳトランジスタＭＮ１１を介して供給される電圧Ｖ０によって、容量Ｃ１が放電される。

【0054】

スイッチＳＷ２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、容量Ｃ１の高速な充放電を可能にしている。さらに、上述のように、インバータＩＮＶ１１は、インバータＩＮＶ１２の駆動能力よりも大きな駆動能力となるように構成されているため、容量Ｃ１の高速な充放電を可能にしている。

【0055】

なお、スイッチＳＷ２がオンしている場合、記憶部ＳＭ１に設けられたインバータＩＮＶ１２が容量Ｃ１の保持データの影響を受けて誤動作する可能性がある。しかしながら、インバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているため、インバータＩＮＶ１２が容量Ｃ１の保持データの影響を受けることよりも、インバータＩＮＶ１１による容量Ｃ１の保持データの書き換えが優先される。したがって、容量Ｃ１の保持データによって記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。

【0056】

このように、本実施の形態に係る液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を減らすことができるため、画素の小型化を実現することができる。

【0057】

本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により構成されている場合について説明したが、これに限られない。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。

【0058】

ここで、画素１２の比較例として、ＳＲＡＭセル２０１の代わりにＤＲＡＭセル５０１が設けられた画素５２について検討する。画素５２では、ＤＲＡＭセル５０１とＤＲＡＭセル２０２とを導通させた場合に、ＤＲＡＭセル５０１に設けられた容量に蓄積された電荷と、ＤＲＡＭセル２０２の容量に蓄積された電荷とが中和されてしまうため、マスターラッチからスレーブラッチへの広範囲の電圧の転送が困難になってしまう。それに対し、画素１２は、広範囲の電圧の転送が可能であるため、液晶表示素子ＬＣの反射電極に対してより広範囲の電圧を印加することができる。

【0059】

次に、画素１２の比較例として、ＳＲＡＭセル２０１の代わりにＤＲＡＭセル５０１が設けられ、ＤＲＡＭセル２０２の代わりにＳＲＡＭセル５０２が設けられた画素６２について検討する。画素６２では、ＤＲＡＭセル５０１に設けられた容量に蓄積された電荷によって、ＳＲＡＭセル５０２の記憶データが書き換えられる必要がある。しかしながら、通常、ＳＲＡＭセル５０２のデータ保持能力は、容量の電荷保持能力よりも高いため、ＳＲＡＭセル５０２の記憶データによって、ＤＲＡＭセル５０１に設けられた容量の保持データが意図せず書き換えられてしまう。つまり、画素６２では、画素１２の場合と比較して、動作が不安定になってしまう。不安定な動作を解消するために、ＤＲＡＭセル５０１に設けられた容量のサイズを大きくした場合、画素ピッチが増大してしまう。それに対し、画素１２では、画素６２のような問題は生じない。

【0060】

なお、液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図３を用いて、詳細に説明する。

【0061】

（画素１２の断面構造）
図３は、画素１２の要部を示す概略断面図である。また、図３では、容量Ｃ１が配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。

【0062】

図３に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形成されている。

【0063】

Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのドレインとなる１つの共通拡散層、及び、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。

【0064】

Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのドレインとなる１つの共通拡散層、及び、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。

【0065】

なお、Ｎウエル１０１上の活性領域（拡散層及びチャネル領域）と、Ｐウエル１０２上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。

【0066】

トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。

【0067】

第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。

【0068】

トランジスタＭＮ２，ＭＰ２の各ソースを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｅを介して、反射電極ＰＥである第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２，ＭＰ２の各ソースを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭＮ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されている。

【0069】

反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構成される。

【0070】

ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成されている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。

【0071】

図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。

【0072】

このように、液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

【0073】

（比較例に係る液晶表示装置１０の動作）
次に、図４及び図５を用いて、比較例に係る液晶表示装置１０の動作について説明する。図４は、比較例に係る液晶表示装置１０の動作を示すタイミングチャートである。図５は、比較例に係る液晶表示装置１０の動作を示すフローチャートである。

【0074】

前述したように、液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１〜ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。

【0075】

図４の（Ｘ）は、電源電圧ＶＤＤ、電圧Ｖ１、電圧Ｖ０、接地電圧ＧＮＤのそれぞれの電圧値を示している。本例では、電源電圧ＶＤＤが３．３Ｖ、電圧Ｖ１が２．８Ｖ、電圧Ｖ０が０．５Ｖ、接地電圧ＧＮＤが０Ｖとなっている。この場合、列データ線ｄを伝搬するサブフレームデータの信号振幅は３．３Ｖ、スイッチＳＷ１，ＳＷ２に設けられた各トランジスタのゲート制御電圧の振幅は３．３Ｖ、各ＰＭＯＳトランジスタのウエル電圧は３．３Ｖ、各ＮＭＯＳトランジスタのウエル電圧は０Ｖとなる。一方、記憶部ＳＭ１によって記憶されるデータの振幅は２．３Ｖ（＝２．８Ｖ−０．５Ｖ）、記憶部ＤＭ２によって記憶されるデータの振幅は２．３Ｖとなる。

【0076】

図４の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図４の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。

【0077】

図４の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図４の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図４の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図４の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。

【0078】

（ビットＢ０のサブフレームデータの書き込み動作）
まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンすることにより、水平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１を介して、記憶部ＳＭ１に書き込まれる。

【0079】

このとき、水平ドライバ１６から列データ線ｄに出力されるサブフレームデータの信号振幅は３．３Ｖである。また、スイッチＳＷ１のゲート制御電圧の振幅（行走査線ｇの電圧振幅）も３．３Ｖである。そのため、記憶部ＳＭ１の入力端子（ノードａ）の電圧は、サブフレームデータがＬレベルの場合に０Ｖになり、Ｈレベルの場合に２．７Ｖ（＝３．３Ｖ−閾値電圧０．６Ｖ）になる。

【0080】

例えば、列データ線ｄを伝搬するサブフレームデータがＨレベル（３．３Ｖ）を示す場合（図５のステップＳ１０１）において、行走査線ｇがＨレベルになると、スイッチＳＷ１がオンするため、記憶部ＳＭ１の入力端子（ノードａ）の電圧は２．７Ｖ（＝３．３Ｖ−閾値電圧０．６Ｖ）になる（図５のステップＳ１０２）。また、高電位側電源ラインＶ１の電圧は２．８Ｖを示している。このとき、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１では、ゲート電圧が２．７Ｖを示し、ウエル電圧（バックゲート電圧）が３．３Ｖを示すため、ウエル電圧を基準にしたゲート電圧は−０．６Ｖとなる。そのため、ＰＭＯＳトランジスタＭＰ１１の閾値電圧が−０．６Ｖとすると、通常は、ＰＭＯＳトランジスタＭＰ１１は、オンするか否かの境界線上にある。しかしながら、実際には、ＰＭＯＳトランジスタＭＰ１１のソース電圧（２．８Ｖ）がウエル電圧（３．３Ｖ）よりも低いため、基板効果の影響により、ＰＭＯＳトランジスタＭＰ１１の閾値電圧は−０．８Ｖ程度となる。そのため、ＰＭＯＳトランジスタＭＰ１１はオフした状態となる。それに対し、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１は、ソース電圧が０．５Ｖを示し、ゲート電圧が２．７Ｖを示すため、低抵抗でオンした状態となる。それにより、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１からなるインバータＩＮＶ１１は、０．５ＶのＬレベルの信号を出力する。つまり、記憶部ＳＭ１は、正常に動作する。

【0081】

その後、行走査線ｇがＬレベルになることによりスイッチＳＷ１がオフすると、サンプリングされたサブフレームデータは記憶部ＳＭ１によって保持される。具体的には、インバータＩＮＶ１２は、インバータＩＮＶ１１のＬレベルの出力信号を反転させてＨレベルの信号を出力し、インバータＩＮＶ１１は、インバータＩＮＶ１２のＨレベルの出力信号を反転させてＬレベルの信号を出力する。このとき、ノードａの電圧は２．７Ｖから電圧Ｖ１の２．８Ｖにレベルシフトされる（図５のステップＳ１０３）。

【0082】

同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフレームデータが書き込まれる。それにより、全ての画素１２の記憶部ＳＭ１によって２．３Ｖ振幅のサブフレームデータが保持される。

【0083】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。

【0084】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．３Ｖ振幅のビットＢ０の正転サブフレームデータは、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２及び反射電極ＰＥに転送される（図５のステップＳ１０４）。その後、スイッチＳＷ２がオフすることにより、転送されてきたサブフレームデータは、記憶部ＤＭ２によって保持されるとともに、反射電極ＰＥに印加される（図５のステップＳ１０５）。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧Ｖ０，Ｖ１を保持することができる。

【0085】

なお、図４の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ１から、次に再びＨレベルとなる時刻Ｔ２まで、の１サブフレーム期間である。

【0086】

ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電圧Ｖ１（ここでは２．８Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには電圧Ｖ０（ここでは０．５Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ、電源電圧ＶＤＤ、電圧Ｖ０，Ｖ１に制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図４（Ｄ）に示すように、０．５Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

【0087】

液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭの印加電圧は、図４（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは２．３Ｖ＋Ｖｔｔ（＝２．８Ｖ−（０．５Ｖ−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときはＶｔｔ（＝０．５Ｖ−（０．５Ｖ−Ｖｔｔ））となる。

【0088】

図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝２．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（２．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

【0089】

（ビットＢ０ｂのサブフレームデータの書き込み動作）
図４に戻って説明を続ける。液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１〜Ｔ２）の経過前に、全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。

【0090】

【0091】

例えば、列データ線ｄを伝搬するサブフレームデータがＨレベル（３．３Ｖ）を示す場合、記憶部ＳＭ１の入力端子（ノードａ）の電圧は２．７Ｖ（＝３．３Ｖ−閾値電圧０．６Ｖ）になる。また、高電位側電源ラインＶ１の電圧は２．８Ｖを示している。このとき、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１では、ゲート電圧が２．７Ｖを示し、ウエル電圧（バックゲート電圧）が３．３Ｖを示すため、ウエル電圧を基準にしたゲート電圧は−０．６Ｖとなる。そのため、ＰＭＯＳトランジスタＭＰ１１の閾値電圧が−０．６Ｖとすると、通常は、ＰＭＯＳトランジスタＭＰ１１は、オンするか否かの境界線上にある。しかしながら、実際には、ＰＭＯＳトランジスタＭＰ１１のソース電圧（２．８Ｖ）がウエル電圧（３．３Ｖ）よりも低いため、基板効果の影響により、ＰＭＯＳトランジスタＭＰ１１の閾値電圧は−０．８Ｖ程度となる。そのため、ＰＭＯＳトランジスタＭＰ１１はオフした状態となる。それに対し、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１は、ソース電圧が０．５Ｖを示し、ゲート電圧が２．７Ｖを示すため、低抵抗でオンした状態となる。それにより、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１からなるインバータＩＮＶ１１は、０．５ＶのＬレベルの信号を出力する。つまり、記憶部ＳＭ１は、正常に動作する。

【0092】

その後、スイッチＳＷ１がオフすると、サンプリングされたサブフレームデータは記憶部ＳＭ１によって保持される。具体的には、インバータＩＮＶ１２は、インバータＩＮＶ１１のＬレベルの出力信号を反転させてＨレベルの信号を出力し、インバータＩＮＶ１１は、インバータＩＮＶ１２のＨレベルの出力信号を反転させてＬレベルの信号を出力する。このとき、ノードａの電圧は２．７Ｖから電圧Ｖ１の２．８Ｖにレベルシフトされる。

【0093】

同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータが書き込まれる。それにより、全ての画素１２の記憶部ＳＭ１によって２．３Ｖ振幅のサブフレームデータが保持される。

【0094】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。

【0095】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．３Ｖ振幅のビットＢ０の反転サブフレームデータは、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２に転送されて保持されるとともに、反射電極ＰＥに印加される。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧Ｖ０，Ｖ１を保持することができる。

【0096】

なお、図４の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ２から、次に再びＨレベルとなる時刻Ｔ３まで、の１サブフレーム期間である。

【0097】

ここで、ビットＢ０の反転サブフレームデータは、ビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」を示し、ビットＢ０の正転サブフレームデータが「０」のときは「１」を示す。

【0098】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図４（Ｄ）に示すように、２．８Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２〜Ｔ３）では、液晶ＬＣＭの印加電圧は、図４（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝２．８Ｖ−（２．８Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−２．３Ｖ−Ｖｔｔ（＝０．５Ｖ−（２．８Ｖ＋Ｖｔｔ））となる。

【0099】

例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭの印加電圧は、−（２．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転サブフレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転サブフレームデータが印加されたときと同様に、黒を表示する。

【0100】

したがって、画素１２は、図４の（Ｅ）に示すように、時刻Ｔ１〜Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。

【0101】

（ビットＢ１のサブフレームデータの書き込み動作）
その後、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２〜Ｔ３）の経過前に、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。

【0102】

【0103】

【0104】

【0105】

同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれる。それにより、全ての画素１２の記憶部ＳＭ１によって２．３Ｖ振幅のサブフレームデータが保持される。

【0106】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。

【0107】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．３Ｖ振幅のビットＢ１の正転サブフレームデータは、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２に転送されて保持されるとともに、反射電極ＰＥに印加される。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧Ｖ０，Ｖ１を保持することができる。

【0108】

なお、図４の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ３から、次に再びＨレベルとなる時刻Ｔ４まで、の１サブフレーム期間である。

【0109】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図４（Ｄ）に示すように、０．５Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭの印加電圧は、図４（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは２．３Ｖ＋Ｖｔｔ（＝２．８Ｖ−（０．５Ｖ−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときはＶｔｔ（＝０．５Ｖ−（０．５Ｖ−Ｖｔｔ））となる。

【0110】

（ビットＢ１ｂのサブフレームデータの書き込み動作）
その後、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３〜Ｔ４）の経過前に、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。

【0111】

【0112】

【0113】

【0114】

同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の反転サブフレームデータが書き込まれる。それにより、全ての画素１２の記憶部ＳＭ１によって２．３Ｖ振幅のサブフレームデータが保持される。

【0115】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。

【0116】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．３Ｖ振幅のビットＢ１の反転サブフレームデータは、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２に転送されて保持されるとともに、反射電極ＰＥに印加される。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧Ｖ０，Ｖ１を保持することができる。

【0117】

なお、図４の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ４から、次に再びＨレベルとなる時刻Ｔ５まで、の１サブフレーム期間である。

【0118】

ここで、ビットＢ１の反転サブフレームデータは、ビットＢ１の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ１の正転サブフレームデータが「１」のときは「０」を示し、ビットＢ１の正転サブフレームデータが「０」のときは「１」を示す。

【0119】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図４（Ｄ）に示すように、２．８Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４〜Ｔ５）では、液晶ＬＣＭの印加電圧は、図４（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝２．８Ｖ−（２．８Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−２．３Ｖ−Ｖｔｔ（＝０．５Ｖ−（２．８Ｖ＋Ｖｔｔ））となる。

【0120】

これにより、画素１２は、図４の（Ｅ）に示すように、時刻Ｔ３〜Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。

【0121】

このようにして、液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。

【0122】

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、図４（Ｅ）に示すように、ある２つ一組のサブフレーム期間は、直前の２つ一組のサブフレーム期間の２倍に設定されている。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。

【0123】

しかしながら、比較例に係る液晶表示装置１０の動作では、画素数の増加に伴って全画素１２へのサブフレームデータの書き込みに要する時間が増大した場合、全画素１２の反射電極ＰＥに対して一斉にサブフレームデータを印加してから、次のサブフレームデータを印加するまでの間隔が長くなってしまう。つまり、全画素１２の反射電極ＰＥに対して一つのサブフレームデータを印加する期間（サブフレーム期間）が、全画素１２へのサブフレームデータの書き込みに要する時間によって律速されて、長くなってしまう。図４の例では、最小ビットのサブフレーム期間（時刻Ｔ１〜Ｔ３）が十分に短くなっていない。それにより、比較例に係る液晶表示装置１０の動作では、１フレーム期間に挿入できるサブフレーム数が制限され、階調数を増加させることができず、結果的に、画像品質を劣化させてしまうという問題があった。

【0124】

そこで、画素数の増加に伴って全画素１２へのサブフレームデータの書き込みに要する時間が増大した場合でも、所望のサブフレーム期間を確保することができ、その結果、画像品質を向上させることが可能な液晶表示装置１０及びその駆動方法が見いだされた。以下、具体的に説明する。

【0125】

（実施の形態１に係る液晶表示装置１０の動作）
図７は、実施の形態１に係る液晶表示装置１０の動作を示すタイミングチャートである。図８は、実施の形態１に係る液晶表示装置１０の動作を示すフローチャートである。

【0126】

なお、本実施の形態では、タイミングジェネレータ１３が、例えば上位装置２０からの指示を受けて、高電位側電源ラインＶ１及び低電位側電源ラインＶ０に対して任意のパルス状の電圧を供給可能に構成されている。

【0127】

ここで、既に説明したように、高電位側電源ラインＶ１は、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのソースに接続されている。低電位側電源ラインＶ０は、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのソースに接続されている。そのため、高電位側電源ラインＶ１の電圧（電圧Ｖ１）は、各画素１２におけるＨレベルとなり、低電位側電源ラインＶ０の電圧（電圧Ｖ０）は、画素１２におけるＬレベルとなる。

【0128】

【0129】

図７の（Ｘ）は、電源電圧ＶＤＤ、電圧Ｖ１、電圧Ｖ０、接地電圧ＧＮＤのそれぞれの電圧値を示している。本例では、電源電圧ＶＤＤが３．３Ｖ、電圧Ｖ１が２．８Ｖ、電圧Ｖ０が０．５Ｖ、接地電圧ＧＮＤが０Ｖとなっている。この場合、列データ線ｄを伝搬するサブフレームデータの信号振幅は３．３Ｖ、スイッチＳＷ１，ＳＷ２に設けられた各トランジスタのゲート制御電圧の振幅は３．３Ｖ、各ＰＭＯＳトランジスタのウエル電圧は３．３Ｖ、各ＮＭＯＳトランジスタのウエル電圧は０Ｖとなる。一方、記憶部ＳＭ１によって記憶されるデータの振幅は２．３Ｖ（＝２．８Ｖ−０．５Ｖ）、記憶部ＤＭ２によって記憶されるデータの振幅は２．３Ｖとなる。

【0130】

図７の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図７の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。

【0131】

図７の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図７の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図７の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図７の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。

【0132】

【0133】

【0134】

例えば、列データ線ｄを伝搬するサブフレームデータがＨレベル（３．３Ｖ）を示す場合（図８のステップＳ２０１）において、行走査線ｇがＨレベルになると、スイッチＳＷ１がオンするため、記憶部ＳＭ１の入力端子（ノードａ）の電圧は２．７Ｖ（＝３．３Ｖ−閾値電圧０．６Ｖ）になる（図８のステップＳ２０２）。また、高電位側電源ラインＶ１の電圧は２．８Ｖを示している。このとき、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１では、ゲート電圧が２．７Ｖを示し、ウエル電圧（バックゲート電圧）が３．３Ｖを示すため、ウエル電圧を基準にしたゲート電圧は−０．６Ｖとなる。そのため、ＰＭＯＳトランジスタＭＰ１１の閾値電圧が−０．６Ｖとすると、通常は、ＰＭＯＳトランジスタＭＰ１１は、オンするか否かの境界線上にある。しかしながら、実際には、ＰＭＯＳトランジスタＭＰ１１のソース電圧（２．８Ｖ）がウエル電圧（３．３Ｖ）よりも低いため、基板効果の影響により、ＰＭＯＳトランジスタＭＰ１１の閾値電圧は−０．８Ｖ程度となる。そのため、ＰＭＯＳトランジスタＭＰ１１はオフした状態となる。それに対し、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１は、ソース電圧が０．５Ｖを示し、ゲート電圧が２．７Ｖを示すため、低抵抗でオンした状態となる。それにより、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１からなるインバータＩＮＶ１１は、０．５ＶのＬレベルの信号を出力する。つまり、記憶部ＳＭ１は、正常に動作する。

【0135】

【0136】

【0137】

【0138】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．３Ｖ振幅のビットＢ０の正転サブフレームデータは、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２及び反射電極ＰＥに転送される（図８のステップＳ２０４）。その後、スイッチＳＷ２がオフすることにより、転送されてきたサブフレームデータは、記憶部ＤＭ２によって保持されるとともに、反射電極ＰＥに印加される（図８のステップＳ２０５）。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧Ｖ０，Ｖ１を保持することができる。

【0139】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ１から、次に再びＨレベルとなる時刻Ｔ２まで、の１サブフレーム期間である。

【0140】

ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電圧Ｖ１（ここでは２．８Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには電圧Ｖ０（ここでは０．５Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ、電源電圧ＶＤＤ、電圧Ｖ０，Ｖ１に制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、０．５Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

【0141】

液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは２．３Ｖ＋Ｖｔｔ（＝２．８Ｖ−（０．５Ｖ−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときはＶｔｔ（＝０．５Ｖ−（０．５Ｖ−Ｖｔｔ））となる。なお、液晶表示素子ＬＣは、既に説明したように、液晶ＬＣＭの印加電圧が（２．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

【0142】

ここで、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示している期間（時刻Ｔ１〜Ｔ２）内である任意の時刻Ｔ１ａにおいて、タイミングジェネレータ１３等を用いて電圧Ｖ１を２．８Ｖから電圧Ｖ０と同じ０．５Ｖに変化させる（図８のステップＳ２０６）。それにより、各画素１２おいて、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのソースには、０．５Ｖの電圧Ｖ１が供給され、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのソースには、０．５Ｖの電圧Ｖ０が供給されることになる。それにより、全ての画素１２の記憶部ＳＭ１によって０．５Ｖのデータが保持されることになる（時刻Ｔ１ａ）。

【0143】

なお、電圧Ｖ１を２．８Ｖから電圧Ｖ０と同じ０．５Ｖに変化させる時刻Ｔ１ａは、高電位側電源ラインＶ１の抵抗及び容量による波形のなまりを考慮して決定される必要がある。

【0144】

【0145】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている０．５Ｖのサブフレームデータが、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２及び反射電極ＰＥに転送される（図８のステップＳ２０７）。その後、スイッチＳＷ２がオフすることにより、０．５Ｖのサブフレームデータは、記憶部ＤＭ２によって保持されるとともに、反射電極ＰＥに印加される（図８のステップＳ２０８）。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧（ここでは０．５Ｖ）を保持することができる。

【0146】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２による０．５Ｖ電圧の保持期間（反射電極ＰＥへの０．５Ｖ電圧の印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ２から、次に再びＨレベルとなる時刻Ｔ３まで、の期間である。

【0147】

ここで、最小ビットであるビットＢ０の正転サブフレームデータの表示期間は、時刻Ｔ１〜Ｔ３であるが、時刻Ｔ２〜Ｔ３の期間については黒表示レベルのデータを強制的に表示させているため、実際の表示期間は、時刻Ｔ１〜Ｔ２に短縮される。なお、時刻Ｔ１〜Ｔ２において、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電圧Ｖ１（ここでは２．８Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには電圧Ｖ０（ここでは０．５Ｖ）が印加される。

【0148】

一方、共通電極ＣＥには、接地電圧ＧＮＤ、電源電圧ＶＤＤ、電圧Ｖ０，Ｖ１に制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、０．５Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

【0149】

（ビットＢ０ｂのサブフレームデータの書き込み動作）
全ての画素１２において記憶部ＳＭ１から記憶部ＤＭ２及び反射電極ＰＥへ黒表示レベルのサブフレームデータが転送されてから（時刻Ｔ２）、液晶表示素子ＬＣによって黒表示レベルの正転サブフレームデータが表示される期間の経過前（時刻Ｔ３）、の任意のタイミングで、全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される（時刻Ｔ２ａ）。

【0150】

なお、電圧Ｖ１は、時刻Ｔ２〜Ｔ２ａの期間内に０．５Ｖから２．８Ｖに戻しておく。電圧Ｖ１を０．５Ｖから２．８Ｖに変化させるタイミングは、高電位側電源ラインＶ１の抵抗及び容量による波形のなまりを考慮して決定される必要がある。

【0151】

【0152】

【0153】

【0154】

【0155】

【0156】

【0157】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ３から、次に再びＨレベルとなる時刻Ｔ４まで、の１サブフレーム期間である。

【0158】

【0159】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、２．８Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝２．８Ｖ−（２．８Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−２．３Ｖ−Ｖｔｔ（＝０．５Ｖ−（２．８Ｖ＋Ｖｔｔ））となる。

【0160】

【0161】

ここで、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示している期間（時刻Ｔ３〜Ｔ４）内である任意の時刻Ｔ３ａにおいて、タイミングジェネレータ１３等を用いて電圧Ｖ０を０．５Ｖから電圧Ｖ１と同じ２．８Ｖに変化させる。それにより、各画素１２おいて、記憶部ＳＭ１に設けられたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のそれぞれのソースには、２．８Ｖの電圧Ｖ１が供給され、記憶部ＳＭ１に設けられたＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のそれぞれのソースには、２．８Ｖの電圧Ｖ０が供給されることになる。それにより、全ての画素１２の記憶部ＳＭ１によって０．５Ｖのデータが保持されることになる（時刻Ｔ３ａ）。

【0162】

なお、電圧Ｖ０を０．５Ｖから電圧Ｖ１と同じ２．８Ｖに変化させる時刻Ｔ３ａは、低電位側電源ラインＶ０の抵抗及び容量による波形のなまりを考慮して決定される必要がある。

【0163】

【0164】

これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されている２．８Ｖのサブフレームデータが、一斉に、スイッチＳＷ２を介して、記憶部ＤＭ２に転送されて保持されるとともに、反射電極ＰＥに印加される。記憶部ＤＭ２に設けられた容量Ｃ１は、アナログデータを保持することができるため、接地電圧ＧＮＤから電源電圧ＶＤＤの範囲内で任意に設定された電圧（ここでは２．８Ｖ）を保持することができる。

【0165】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２による２．８Ｖ電圧の保持期間（反射電極ＰＥへの２．８Ｖ電圧の印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ４から、次に再びＨレベルとなる時刻Ｔ５まで、の期間である。

【0166】

ここで、最小ビットであるビットＢ０の反転サブフレームデータの表示期間は、時刻Ｔ３〜Ｔ５であるが、時刻Ｔ４〜Ｔ５の期間については黒表示レベルのデータを強制的に表示させているため、実際の表示期間は、時刻Ｔ３〜Ｔ４に短縮される。なお、時刻Ｔ３〜Ｔ４において、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電圧Ｖ１（ここでは２．８Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには電圧Ｖ０（ここでは０．５Ｖ）が印加される。

【0167】

一方、共通電極ＣＥには、接地電圧ＧＮＤ、電源電圧ＶＤＤ、電圧Ｖ０，Ｖ１に制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、２．８Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。

【0168】

したがって、画素１２は、図７の（Ｅ）に示すように、時刻Ｔ１〜Ｔ５の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。

【0169】

（ビットＢ１のサブフレームデータの書き込み動作）
全ての画素１２において記憶部ＳＭ１から記憶部ＤＭ２及び反射電極ＰＥへ黒表示レベルのサブフレームデータが転送されてから（時刻Ｔ４）、液晶表示素子ＬＣによって黒表示レベルの反転サブフレームデータが表示される期間の経過前（時刻Ｔ５）、の任意のタイミングで、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される（時刻Ｔ４ａ）。

【0170】

なお、電圧Ｖ０は、時刻Ｔ４〜Ｔ４ａの期間内に２．８Ｖから０．５Ｖに戻しておく。電圧Ｖ０を２．８Ｖから０．５Ｖに変化させるタイミングは、低電位側電源ラインＶ０の抵抗及び容量による波形のなまりを考慮して決定される必要がある。

【0171】

【0172】

【0173】

【0174】

【0175】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ５）。

【0176】

【0177】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ５から、次に再びＨレベルとなる時刻Ｔ６まで、の１サブフレーム期間である。

【0178】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、０．５Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ５〜Ｔ６）では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは２．３Ｖ＋Ｖｔｔ（＝２．８Ｖ−（０．５Ｖ−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときはＶｔｔ（＝０．５Ｖ−（０．５Ｖ−Ｖｔｔ））となる。

【0179】

（ビットＢ１ｂのサブフレームデータの書き込み動作）
全ての画素１２において記憶部ＳＭ１から記憶部ＤＭ２及び反射電極ＰＥへビットＢ１の正転サブフレームデータが転送されてから（時刻Ｔ５）、液晶表示素子ＬＣによってビットＢ１の正転サブフレームデータが表示される期間の経過前（時刻Ｔ６）、の任意のタイミングで、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される（時刻Ｔ５ａ）。

【0180】

【0181】

【0182】

【0183】

【0184】

その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ６）。

【0185】

【0186】

なお、図７の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなる時刻Ｔ６から、次に再びＨレベルとなる時刻Ｔ７まで、の１サブフレーム期間である。

【0187】

【0188】

一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図７（Ｄ）に示すように、２．８Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ６〜Ｔ７）では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝２．８Ｖ−（２．８Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−２．３Ｖ−Ｖｔｔ（＝０．５Ｖ−（２．８Ｖ＋Ｖｔｔ））となる。

【0189】

これにより、画素１２は、図７の（Ｅ）に示すように、時刻Ｔ５〜Ｔ７の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。

【0190】

このようにして、液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。

【0191】

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、図７（Ｅ）に示すように、ある２つ一組のサブフレーム期間は、直前の２つ一組のサブフレーム期間の２倍に設定されている。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。

【0192】

図９は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図９に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧のＲＭＳ電圧に対応するようにシフトされる。例えば、液晶プロジェクターにはＲＧＢの３原色に対応して３枚のパネルを使用する３板方式があるが、Ｒ，Ｇ，Ｂの各色によって液晶の飽和電圧が異なる。Ｒｅｄのパネルの飽和電圧Ｖｓａｔが一番高く、次にＧｒｅｅｎのパネルの飽和電圧Ｖｓａｔが高く、Ｂｌｕｅのパネルの飽和電圧Ｖｓａｔが一番低い。例えば、Ｒｅｄのパネルでは、白のグレースケール値が３．３Ｖ＋Ｖｔｔの飽和電圧ＶｓａｔのＲＭＳ電圧に対応するようにシフトされる。Ｇｒｅｅｎのパネルでは、白のグレースケール値が２．８Ｖ＋Ｖｔｔの飽和電圧ＶｓａｔのＲＭＳ電圧に対応するようにシフトされる。Ｂｌｕｅのパネルでは、白のグレースケール値が１．８Ｖ＋Ｖｔｔの飽和電圧ＶｓａｔのＲＭＳ電圧に対応するようにシフトされる。それにより、グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のようにＲｅｄのパネルでは液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときに白を表示し、＋Ｖｔｔのときに黒を表示する。また、Ｇｒｅｅｎのパネルでは液晶ＬＣＭの印加電圧が（２．８Ｖ＋Ｖｔｔ）のときに白を表示し、＋Ｖｔｔのときに黒を表示する。さらに、Ｂｌｕｅのパネルでは、液晶ＬＣＭの印加電圧が（１．８Ｖ＋Ｖｔｔ）のときに白を表示し、＋Ｖｔｔのときに黒を表示する。これに対応して、各色のパネルの電圧Ｖ０，Ｖ１が決定される。例えば、ＲｅｄのパネルではＶ０＝０Ｖ（＝ＧＮＤ）、Ｖ１＝３．３Ｖ（＝ＶＤＤ）、ＧｒｅｅｎのパネルではＶ０＝０．５Ｖ、Ｖ１＝２．８Ｖ、ＢｌｕｅのパネルではＶ０＝０．７５Ｖ、Ｖ１＝２．５５Ｖ、などと設定して使用することが可能である。

【0193】

また、電圧Ｖ０，Ｖ１はアナログ電圧として任意の電圧値に設定されることが可能であるため、製造された液晶のセルギャップばらつきなどを考慮して、製造後の調整に用いられてもよい。

【0194】

以上のように、本実施の形態に係る液晶表示装置１０及びその駆動方法では、全ての画素１２に設けられた記憶部ＳＭ１に供給される高電位側電源ラインＶ１及び低電位側電源ラインＶ０のそれぞれの電圧（電圧Ｖ１，Ｖ０）を黒表示レベルの電圧に固定して、サブフレーム期間内の任意のタイミングで記憶部ＤＭ２及び反射電極ＰＥに一斉に転送することにより、サブフレーム期間の実質的な短縮を実現している。それにより、本実施の形態に係る液晶表示装置１０及びその駆動方法では、画素数の増加に伴って全画素１２へのサブフレームデータの書き込みに要する時間が増大した場合でも、所望のサブフレーム期間を確保することができるため、階調数を増加させることができ、その結果、画像品質を向上させることができる。

【0195】

本実施の形態では、スイッチＳＷ１がＮＭＯＳトランジスタＭＮ１により構成されている場合を例に説明したが、これに限られない。スイッチＳＷ１はＰＭＯＳトランジスタＭＰ１により構成されてもよい。その場合、ＰＭＯＳトランジスタＭＰ１のゲートに供給される行走査線ｇの電圧レベルは、ＮＭＯＳトランジスタＭＮ１の場合とは逆論理となるように制御される。

【0196】

また、本実施の形態では、高電位側電源ラインＶ１及び低電位電源ラインＶ０のそれぞれの電圧（電圧Ｖ１，Ｖ０）が、サブフレーム期間内の任意のタイミングで黒表示レベルの電圧に固定される場合を例に説明したが、これに限られない。電圧Ｖ１，Ｖ０は、サブフレーム期間内の任意のタイミングで白表示レベルの電圧や、その他の所望の表示レベルの電圧に固定されてもよい。電圧Ｖ１，Ｖ０が白表示レベルの電圧に固定された場合、全体のフレーム時間のうち、白表示のサブフレーム期間が増えることになるため、パネルを明るくすることができる。このような駆動方法は、例えば高輝度プロジェクター等に採用される。

【0197】

さらに、本実施の形態では、一例として、最小ビットのサブフレーム期間の一部を黒表示レベルのデータでマスクする（最小ビットのサブフレーム期間を実質的に短縮する）場合を例に説明したが、これに限られない。黒画面をフレーム単位で挿入することによって動画性能を改善することが一般的に知られているため、本実施の形態に係る液晶表示装置１０の駆動方法も、動画性能改善を目的として、各サブフレーム期間の一部を黒表示レベルのデータでマスクするようにしてもよい。

【符号の説明】

【0198】

１０反射型液晶表示装置
１１画像表示部
１２画素
１３タイミングジェネレータ
１４垂直シフトレジスタ
１５データラッチ回路
１６水平ドライバ
２０上位装置
１００シリコン基板
１０１Ｎウエル
１０２Ｐウエル
１０３素子分離酸化膜
１０５層間絶縁膜
１０６第１メタル
１０８第２メタル
１１０第３メタル
１１２ＭＩＭ電極
１１４第４メタル
１１６第５メタル
１１７パッシベーション膜（ＰＳＶ）
１１８コンタクト
１１９ａ〜１１９ｅスルーホール
１６１水平シフトレジスタ
１６２ラッチ部
１６３レベルシフタ／画素ドライバ
２０１ＳＲＡＭセル
２０２ＤＲＡＭセル
ｄ１〜ｄｎ列データ線
ｇ１〜ｇｍ行走査線
ｔｒｉｇ，ｔｒｉｇｂトリガ線
Ｃ１容量
ＣＥ共通電極
ＤＭ２記憶部
ＩＮＶ１１，ＩＮＶ１２インバータ
ＬＣ液晶表示素子
ＬＣＭ液晶
ＭＮ１，ＭＮ２ＮＭＯＳトランジスタ
ＭＮ１１，ＭＮ１２ＮＭＯＳトランジスタ
ＭＰ２ＰＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２ＰＭＯＳトランジスタ
ＰＥ反射電極
ＳＭ１記憶部
ＳＷ１，ＳＷ２スイッチ

【図1】