特許 6872653 クロスポイント不揮発性メモリに対する書き込み

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6872653

(24)【登録日】2021年4月21日

(45)【発行日】2021年5月19日

(54)【発明の名称】クロスポイント不揮発性メモリに対する書き込み

(51)【国際特許分類】

   G11C 11/22 20060101AFI20210510BHJP

【ＦＩ】

   G11C11/22 260

   G11C11/22 220

【請求項の数】25

【全頁数】40

(21)【出願番号】特願2020-41110(P2020-41110)

(22)【出願日】2020年3月10日

(62)【分割の表示】特願2018-567860(P2018-567860)の分割

【原出願日】2017年6月2日

(65)【公開番号】特開2020-113359(P2020-113359A)

(43)【公開日】2020年7月27日

【審査請求日】2020年3月10日

(31)【優先権主張番号】15/197,416

(32)【優先日】2016年6月29日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】ワン，ベイ

(72)【発明者】

【氏名】カルデローニ，アレッサンドロ

(72)【発明者】

【氏名】キニー，ウェイン

(72)【発明者】

【氏名】ジョンソン，アダム

(72)【発明者】

【氏名】ラマスワミ，ドゥライ ヴィシャーク ニルマル

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開平１０−１６３４５１（ＪＰ，Ａ）

【文献】 特開２００６−２１６０９９（ＪＰ，Ａ）

【文献】 国際公開第２０１６／０８８４４８（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／２２

(57)【特許請求の範囲】

【請求項1】

複数の強誘電体メモリセルを含むメモリアレイのうちの第１の強誘電体メモリセルに対して第１のアクセス動作を実施することと、
前記第１のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始することと、
前記タイマが閾値を超えることに少なくとも部分的に基づいて、前記メモリアレイのうちの第２の強誘電体メモリセルに対して第２のアクセス動作を実施することであって、前記閾値は、前記第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、ことと、
を含む方法。

【請求項2】

前記タイマの前記閾値は、前記第１のアクセス動作中に前記第１の強誘電体メモリセルに印加される電圧に少なくとも部分的に基づいている、請求項１に記載の方法。

【請求項3】

前記第１の強誘電体メモリセルは電極を備え、前記第１の強誘電体メモリセルの前記放電速度は前記電極の放電速度に少なくとも部分的に基づいている、請求項１に記載の方法。

【請求項4】

前記第２のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットすることをさらに含む、請求項１に記載の方法。

【請求項5】

前記第１の強誘電体メモリセルは、前記メモリアレイのうちの前記第２の強誘電体メモリセルと電子通信し、
前記第２の強誘電体メモリセルの電荷は、前記第１の強誘電体メモリセルに対する前記第１のアクセス動作に少なくとも部分的に基づいており、
前記閾値は、前記第２の強誘電体メモリセルを放電する時間に少なくとも部分的に基づいている、請求項１に記載の方法。

【請求項6】

前記タイマが前記閾値を超える前に、第３の強誘電体メモリセルにアクセスすることをさらに含み、前記第３の強誘電体メモリセルは前記第１の強誘電体メモリセルから分離されている、請求項１に記載の方法。

【請求項7】

前記タイマはカウントダウンタイマを含み、前記第２のアクセス動作を実施することは、前記タイマの終了に少なくとも部分的に基づいて前記第２のアクセス動作を実施することを含む、請求項１に記載の方法。

【請求項8】

前記第２の強誘電体メモリセルの電荷は、前記第１のアクセス動作を実施することに少なくとも部分的に基づいて増加し、
前記第２の強誘電体メモリセルの前記電荷は、前記タイマの終了時に閾値未満である、請求項１に記載の方法。

【請求項9】

第１のメモリセルと、
前記第１のメモリセルに結合され且つ前記第１のメモリセルに電圧を印加するように構成されたバイアスコンポーネントと、
カウンタを備え、前記バイアスコンポーネントに結合され、且つ前記バイアスコンポーネントによる前記第１のメモリセルへの電圧の印加を検出するように構成されたモニタコンポーネントと、
を備え、
前記モニタコンポーネントは、前記第１のメモリセルへの電圧の印加を検出したことに少なくとも部分的に基づいて、前記カウンタの値をインクリメントするように構成されている、装置。

【請求項10】

第１のメモリセルと、
前記第１のメモリセルに結合され且つ前記第１のメモリセルに電圧を印加するように構成されたバイアスコンポーネントと、
タイマを備え、前記バイアスコンポーネントに結合され、且つ前記バイアスコンポーネントによる前記第１のメモリセルへの電圧の印加を検出するように構成されたモニタコンポーネントと、
を備え、
前記モニタコンポーネントは、前記第１のメモリセルへの電圧の印加を検出したことに少なくとも部分的に基づいて、前記タイマをアクティブにするように構成されている、装置。

【請求項11】

前記バイアスコンポーネントは、前記タイマの状態に少なくとも部分的に基づいて、前記第１のメモリセルに他の電圧を印加するように構成されている、請求項１０に記載の装置。

【請求項12】

前記タイマの前記状態は、前記タイマが閾値を超えたことに少なくとも部分的に基づいており、前記閾値は前記第１のメモリセルの放電速度に少なくとも部分的に基づいている、請求項１１に記載の装置。

【請求項13】

前記第１のメモリセルは第２のメモリセルと電子通信しており、
前記タイマが前記閾値を超えたことに少なくとも部分的に基づいて、前記第２のメモリセルに第２の電圧が印加される、請求項１２に記載の装置。

【請求項14】

前記タイマが前記閾値を超える前に、第３のメモリセルに電圧を印加することを更に含み、前記第３のメモリセルは前記第１のメモリセルから分離されている、請求項１３に記載の装置。

【請求項15】

前記第１のメモリセルに結合された第１の導電線を更に備え、前記バイアスコンポーネントは、前記第１の導電線を用いて前記第１のメモリセルに前記電圧を印加するように構成されている、請求項９に記載の装置。

【請求項16】

第２の導電線と、
前記第１のメモリセル及び前記第２の導電線に結合された選択コンポーネントであって、前記第１のメモリセルを前記第２の導電線から電子的に分離するように構成された選択コンポーネントと、
を更に備える、請求項１５に記載の装置。

【請求項17】

複数の強誘電体メモリセルを含むメモリアレイのうちの第１の強誘電体メモリセルと、
前記メモリアレイのうちの第２の強誘電体メモリセルと、
タイマと、
コントローラと、
を備える装置であって、
前記コントローラは、
前記第１の強誘電体メモリセルに対して第１のアクセス動作を実施し、
前記第１のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマを開始し、
前記タイマが閾値を超えたことに少なくとも部分的に基づいて、前記第２の強誘電体メモリセルに対して第２のアクセス動作を実施する、
ように動作可能であり、
前記閾値は、前記第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、装置。

【請求項18】

前記コントローラは、前記第２のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットするように更に動作可能である、請求項１７に記載の装置。

【請求項19】

前記コントローラは、前記タイマが前記閾値を超える前に第３の強誘電体メモリセルにアクセスするように更に動作可能であり、前記第３の強誘電体メモリセルは、前記第１の強誘電体メモリセルから分離されている、請求項１７に記載の装置。

【請求項20】

前記タイマはカウントダウンタイマを含み、前記コントローラは、前記タイマの終了に少なくとも部分的に基づいて前記第２のアクセス動作を実施するように動作可能である、請求項１７に記載の装置。

【請求項21】

複数の強誘電体メモリセルを含むメモリアレイのうちの第１の強誘電体メモリセルに対して第１のアクセス動作を実施する手段と、
前記第１のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始する手段と、
前記タイマが閾値を超えたことに少なくとも部分的に基づいて、前記メモリアレイのうちの第２の強誘電体メモリセルに対して第２のアクセス動作を実施する手段であって、前記閾値は前記第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、手段と、
を備える装置。

【請求項22】

前記第２のアクセス動作を実施することに少なくとも部分的に基づいて前記タイマをリセットする手段を更に備える、請求項２１に記載の装置。

【請求項23】

前記タイマが前記閾値を超える前に第３の強誘電体メモリセルにアクセスする手段を更に備え、前記第３の強誘電体メモリセルは前記第１の強誘電体メモリセルから分離されている、請求項２１に記載の装置。

【請求項24】

前記第１のメモリセルに結合された第１の導電線を更に備え、前記バイアスコンポーネントは、前記第１の導電線を用いて前記第１のメモリセルに前記電圧を印加するように構成されている、請求項１０に記載の装置。

【請求項25】

第２の導電線と、
前記第１のメモリセル及び前記第２の導電線に結合された選択コンポーネントであって、前記第１のメモリセルを前記第２の導電線から電子的に分離するように構成された選択コンポーネントと、
を更に備える、請求項２４に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、各々がこの譲受人に割り当てられた、２０１６年６月２９日に出願された“Ｗｒｉｔｉｎｇ ｔｏ Ｃｒｏｓｓ−Ｐｏｉｎｔ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ”と題された、Ｗａｎｇらによる米国特許出願整理番号１５／１９７，４１６に対する優先権を享受する権利を主張する“Ｗｒｉｔｉｎｇ ｔｏ Ｃｒｏｓｓ−Ｐｏｉｎｔ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ”と題された、２０１７年６月２日に出願されたＰＣＴ／ＵＳ２０１７／０３５７６２に対する優先権を享受する権利を主張し、その各々は、その全体において参照によって本明細書に明確に組み入れられる。

【背景技術】

【0002】

以下の記述は、概して、メモリデバイスに関し、より詳細には、不揮発性メモリアレイを動作させることに関する。

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“１”または論理“０”によってしばしば示される２つの状態を有する。他のシステムにおいては、三以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み出すか、または検知してもよい。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムしてもよい。

【0004】

メモリデバイスの様々なタイプが存在し、磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）他を含む。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ（例えば、ＦｅＲＡＭ）は、外部電源がなくても長期間、格納された論理状態を維持することができる。揮発性メモリデバイス（例えば、ＤＲＡＭ）は、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。メモリデバイスを改良することは、他のメトリクスの中でもとりわけ、メモリセル密度を高めること、読み出し／書き込み速度を高めること、信頼性を高めること、データ保持力を高めること、電力消費を低減すること、または、製造コストを低減することを含んでもよい。

【0005】

あるメモリアーキテクチャにおいては、複数のメモリセルは、共通の導線（導電線）で電子通信してもよい。メモリセルのうちの１つを読み出すこと、または書き込むことは、他の、非対象メモリセルに影響を及ぼすことがある。例えば、メモリセルのうちの１つを読み出す、または書き込むために、共通の導線に繰り返し通電することは、非対象メモリセルに格納された論理値をディスターブし、または破損することがある。これは、性能を低下させることがあり、メモリアレイの動作を脅かすことさえある。

【発明の概要】

【0006】

本発明の方法は、上述した点に鑑み、複数の強誘電体メモリセルを含むメモリアレイのうちの第１の強誘電体メモリセルに対して第１のアクセス動作を実施することと、前記第１のアクセス動作を実施することに少なくとも部分的に基づいてタイマを開始することと、前記タイマが閾値を超えることに少なくとも部分的に基づいて、前記メモリアレイのうちの第２の強誘電体メモリセルに対して第２のアクセス動作を実施することであって、前記閾値は、前記第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づいている、ことと、を含むことを特徴とする。

【図面の簡単な説明】

【0007】

本明細書の開示は、以下の図面を参照し、以下の図面を含む。

【図1】本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイの一例を図示する。

【図2】本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイと電圧のプロットの一例を図示する。

【図3】本開示の様々な実施形態による、非対象メモリセルの放電をサポートする強誘電体メモリセルに対するヒステリシスプロットの例を図示する。

【図4】本開示の様々な実施形態による、非対象メモリセルの充電および放電の例を図示する。

【図5A】本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。

【図5B】本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。

【図5C】本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。

【図5D】本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。

【図6】本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを含むシステムを図示する。

【図7】本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを図示する。

【図8】本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイを含むシステムを図示する。

【図9A】本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

【図9B】本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

【図10】本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

【図11】本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

【図12】本開示の様々な実施形態による、非対象メモリセルの放電のための一以上の方法を図示するフローチャートである。

【発明を実施するための形態】

【0008】

メモリセルのアクセス動作（例えば、読み出し、または書き込み動作）に続いて、非対象メモリセルは、その後のアクセス動作の前に放電されることがある。複数のメモリセルは、共通の導線で電子通信してもよい。導線は、対象のメモリセルのアクセス動作を実施するために、通電され（例えば、電圧を印加され）てもよい。しかしながら、その導線に接続されている他の非対象メモリセルは、それに応じて電荷の蓄積を経験することがある。導線が繰り返し通電される場合、電荷の蓄積は、非対象メモリセルの格納された論理値をディスターブ、または破損する点にまで増加させることがある。すなわち、ある場合には、電荷の蓄積の結果として、非対象メモリセルの格納された状態を改変するほどに十分に大きな電圧が生じる。この影響を補償するために、非対象メモリセルは、その後のアクセスの試行を遅延させること、または、アクセス電圧とは逆の極性を有する放電電圧を導線に印加することを含む多数の技術を用いて放電されることがある。

【0009】

例示として、いくつかのメモリアーキテクチャは、共通の導線に接続された複数のメモリセルを有してもよい。メモリセルは、２つのこのような共通の導線の交点に存在してもよく、各メモリセルは、そのそれぞれの２つの導線をアクティブ化する（アクティブにする）ことによってアクセスされてもよい。このようなメモリアレイは、クロスポイントアレイ、またはクロスポイントアーキテクチャと呼ばれることがある。メモリセルは、二端子選択コンポーネントを含んでもよく、選択コンポーネントは、２つの導線の間のメモリセルと一体化されてもよい。

【0010】

これらの種類のアーキテクチャにおいては、同一の導線に繰り返しアクセスすることは、その導線と電子通信する１つ以上のメモリセルをディスターブすることがある。メモリセルは、その双方の導線が通電されると、アクセスされてもよい。このようなメモリセルが、対象メモリセルであってもよい。しかしながら、導線に電圧を印加することは、その導線に共通に接続された他のセル、すなわち、アクセス動作についての非対象メモリセルに影響を及ぼすことがある。例えば、電荷が非対象メモリセル内に蓄積して非ゼロ電圧を生成する。時間がたつと、非対象メモリセルは放電することがあるものの、対象メモリセルに繰り返しアクセスしようとすると、その電荷を増加させることがある。この充電がメモリセル内に電圧を生成することがあり、それが、非対象メモリセルでの格納された論理状態をディスターブする（すなわち、変化させる）のに十分な大きさであり得る。

【0011】

本明細書に開示されるように、共通の導線に繰り返し通電することによる非対象メモリセルのディスターブを回避するための方法が提示される。メモリセルは、選択コンポーネントと各々電子通信してもよく、これは、非対象メモリセルにおけるバイアスを抑制することがある。アクセス動作に続いて、放電電圧とも本明細書で呼ばれる、後続の電圧パルスは、アクセス動作中に用いられる、一方、または双方の導線に印加されてもよい。放電電圧は、アクセス動作中にそれぞれの導線に印加される極性とは逆の極性を有してもよい。このような放電電圧は、非対象メモリセル内に格納された電荷を減少させることがあり、これは、メモリセルディスターブを防ぎながら、繰り返されるアクセスの試行を可能とすることがある。選択コンポーネントと結合されたこのような技術がセルディスターブを防ぐので、それによって、非対象メモリセルのリフレッシュ、またはライトバック動作に対する必要性を除去することがある。

【0012】

別の実施形態においては、非対象メモリセルを放電するために、アクセスの試行の間に遅延が設けられてもよい。例えば、後続のアクセス動作は、タイマが終了するまで、禁止されてもよい（すなわち、許可されなくてもよい）。ある場合には、タイマが無効にされて、放電電圧がアクセス動作に続いて印加されてもよい。

【0013】

上記で紹介された特徴および技術は、メモリアレイの文脈で以下にさらに記述される。その後、対象メモリセルにアクセスした後に非対象メモリセルを放電するための具体例が記述される。本開示のこれらの特徴および他の特徴は、不揮発性メモリセルの読み出し、または書き込みに関連する装置図、システム図およびフローチャートによってさらに図示され、それらを参照して記述される。

【0014】

図１は、本開示の様々な実施形態による、メモリアレイ１００の一例を図示する。メモリアレイ１００は、電子メモリ装置と呼ばれることもある。メモリアレイ１００は、様々な状態を格納するためにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０および論理１として示される２つの状態を格納するようにプログラム可能であってもよい。ある場合には、メモリセル１０５は、三以上の論理状態を格納するように構成される。メモリセル１０５は、キャパシタにプログラム可能な状態を表す電荷を格納してもよい。例えば、充電されたキャパシタおよび充電されていないキャパシタは、それぞれ２つの論理状態を表してもよい。ＤＲＡＭアーキテクチャは、このような設計を通常利用してもよく、使用されるキャパシタは、絶縁体として、線形または常誘電性の電気分極特性を有する誘電体材料を含んでもよい。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するキャパシタを含んでもよい。強誘電体キャパシタの電荷の様々なレベルは、異なる論理状態を表してもよい。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細および利点は、以下に論じられる。

【0015】

メモリアレイ１００は、三次元（３Ｄ）メモリアレイであってもよく、これは、二次元（２Ｄ）メモリアレイが互いの上に形成されるものである。これは、２Ｄアレイと比較すると、単一のダイまたは基板上に形成され得るメモリセルの数を増加させることができ、ひいては、製造コストを低減させるか、またはメモリアレイの性能を向上させるか、またはその双方が可能である。図１に図示された例によれば、メモリアレイ１００は、メモリセル１０５の２つのレベルを含み、これにより、三次元メモリアレイと考えられてもよい。しかしながら、レベルの数は２に限定されない。各レベルが配列されるか配置されて、メモリセル１０５が各レベルで相互にほぼ整列されて、メモリセル積層１４５を形成するようにしてもよい。

【0016】

メモリセル１０５の各行は、アクセス線１１０に接続され、メモリセル１０５の各列は、ビット線１１５に接続される。アクセス線１１０は、また、ワード線１１０としても知られることがあり、ビット線１１５は、また、デジット線１１５として知られることもある。ワード線およびビット線、またはそれらの類似物に対する参照は、理解や動作を損なわずに交換可能である。ワード線１１０およびビット線１１５は、アレイを形成するために、相互に実質的に垂直であってもよい。図１に図示されるように、メモリセル積層１４５内の２つのメモリセル１０５は、デジット線１１５などの共通の導線（導電線）を共有してもよい。すなわち、デジット線１１５は、上部メモリセル１０５の下部電極および下部メモリセル１０５の上部電極と電子通信してもよい。他の構成が可能であってもよく、例えば、第３の層が下部層とワード線１１０を共有してもよい。一般的に、１つのメモリセル１０５は、ワード線１１０およびビット線１１５などの２つの導線の交点に配置されてもよい。この交点は、メモリセルのアドレスとして参照されてもよい。対象メモリセル１０５は、通電されたワード線１１０とビット線１１５との交点に配置されたメモリセル１０５であってもよい。すなわち、ワード線１１０およびビット線１１５は、その交点でメモリセル１０５を読み出す、または書き込むために通電されてもよい。同一のワード線１１０またはビット線１１５と電子通信する（例えば、接続される）他のメモリセル１０５は、非対象メモリセル１０５と呼ばれることがある。

【0017】

上記で論じられたように、電極は、メモリセル１０５とワード線１１０またはビット線１１５とに結合されてもよい。電極という用語は、電気的な導体を称することがあり、ある場合には、メモリセル１０５に対する電気的な接点として使用されることがある。電極は、メモリセル１００の素子またはコンポーネントの間で導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含んでもよい。

【0018】

読み出しおよび書き込みなどの動作は、ワード線１１０およびビット線１１５をアクティブ化、または選択することによってメモリセル１０５で実施されてもよく、これは、それぞれの線に電圧または電流を印加することを含んでもよい。ワード線１１０およびデジット線１１５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属、金属合金、炭素、導線性を有するようにドープされた半導体、または他の導電性材料、合金もしくは化合物などの導電性材料で製造される。対象メモリセル１０５にアクセスすることは、非対象メモリセル１０５に影響を及ぼすことがある。例えば、非ゼロ電圧が、非対象メモリセル１０５の１つ以上の電極に生じることがある。同一のワード線１１０またはビット線１１５に繰り返し通電することによって、この影響は、非対象メモリセル１０５の格納された論理値を破損し得るほどに悪化させることがある。本明細書に開示された方法は、非対象メモリセル１０５のこのような破損を防止することができる。例えば、放電パルスが、アクセス動作の後でワード線１１０またはビット線１１５に印加されてもよく、このとき、放電電圧は、アクセス電圧の極性とは逆の極性を有する。他の場合には、非対象メモリセル１０５に前のアクセス動作からの放電をさせることを可能とするために、その後のアクセス動作の前に遅延が設けられてもよい。

【0019】

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御されてもよい。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて、適切なワード線１１０をアクティブ化してもよい。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なビット線１１５をアクティブ化する。このように、ワード線１１０およびビット線１１５をアクティブ化することによって、メモリセル１０５はアクセスされてもよい。

【0020】

アクセスすると、メモリセル１０５の格納された状態を決定するために、メモリセル１０５がセンスコンポーネント１２５によって読み出されるか、または検知されてもよい。例えば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、対応するデジット線１１５で放電させてもよい。強誘電体キャパシタを放電させることは、強誘電体キャパシタをバイアスすること、または電圧を印加することの結果であり得る。放電は、デジット線１１５の電圧に変化を引き起こすことがあり、センスコンポーネント１２５は、メモリセル１０５の格納された状態を決定するために、基準電圧（図示せず）と比較してもよい。例えば、デジット線１１５が基準電圧よりも高い電圧を有する場合には、センスコンポーネント１２５は、メモリセル１０５に格納された状態が論理１であることを決定してもよく、逆の場合でもよい。センスコンポーネント１２５は、信号における差を検出して増幅するために、様々なトランジスタまたは増幅器を含んでもよく、これは、ラッチと呼ばれることがある。メモリセル１０５の検出された論理状態は、その後、入力／出力１３５として、列デコーダ１３０を通じて出力されてもよい。ある場合には、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。または、センスコンポーネント１２５は、列デコーダ１３０もしくは行デコーダ１２０と接続されるか、または電子通信してもよい。

【0021】

メモリセル１０５は、関係するワード線１１０およびビット線１１５を同様にアクティブ化することによって、設定、または書き込まれてもよい―すなわち、論理値は、メモリセル１０５に格納されてもよい。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込むために、データ、例えば、入力／出力１３５を受け取ってもよい。強誘電体メモリセル１０５は、強誘電体キャパシタに電圧を印加することによって書き込まれてもよい。しかしながら、対象メモリセル１０５を読み出すこと、または書き込むことは、非対象メモリセル１０５の論理状態を破損することがある。このプロセスは、以下により詳細に論じられる。

【0022】

ＤＲＡＭを含むいくつかのメモリアーキテクチャは，外部電源によって周期的にリフレッシュされない限りは、時間の経過とともに、格納された状態を失うことがある。例えば、充電されたキャパシタは、漏洩電流を通じて、時間の経過とともに放電され、その結果、格納された情報を失うことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、例えば、ＤＲＡＭアレイに対して、毎秒１０回のリフレッシュ動作であり、その結果、顕著な電力消費につながることがある。ますます大容量のメモリアレイになると、特に、バッテリなどの有限の電源に依存するモバイルデバイスに対しては、電力消費の増大は、メモリアレイの展開または動作を抑制するかもしれない（例えば、電力供給、熱生成、材料の制限など）。以下に論じられるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して、性能の改良をもたらし得る有益な特性を有することがある。

【0023】

メモリコントローラ１４０は、例えば、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換え、リフレッシュ、放電など）を制御してもよい。ある場合には、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５のうちの１つ以上は、メモリコントローラ１４０と同一場所に配置されてもよい。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をアクティブ化するために、行アドレス信号と列アドレス信号とを生成してもよい。メモリコントローラ１４０は、また、メモリアレイ１００の動作中に用いられる様々な電圧差または電流を生成し、制御してもよい。例えば、１つ以上のメモリセル１０５にアクセスした後に、メモリコントローラ１４０がワード線１１０またはビット線１１５に放電電圧を印加してもよい。一般的に、本明細書で論じられる印加される電圧または電流の振幅、形状、または期間は、調整または変更してもよく、メモリアレイ１００を動作させるうえで論じられる、様々な動作に対して異なってもよい。さらに、メモリアレイ１００内の１つ、複数またはすべてのメモリセル１０５は、同時にアクセスされてもよい。例えば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされてもよい。

【0024】

図２は、本開示の様々な実施形態による、メモリアレイ２００の一例と、不揮発性メモリセルの読み出しおよび書き込みならびに非対象メモリセルの放電をサポートする電圧プロット２０１の一例とを図示する。メモリアレイ２００は、図１を参照したメモリアレイ１００の一例であってもよい。メモリアレイ２００は、メモリセル１０５−ａ、メモリセル１０５−ｂ、ワード線１１０−ａおよびビット線１１５−ａを含み、これらは、図１を参照して記述されたような、メモリセル１０５、ワード線１１０およびビット線１１５の例であってもよい。メモリセル１０５−ａは、電極２０５、電極２０５−ａ、および、強誘電体材料であってもよいメモリ素子２２０を含む。メモリセル１０５−ｂは、電極２０５−ｂを含む。メモリセル１０５−ａの電極２０５−ａおよびメモリセル１０５−ｂの電極２０５−ｂは、中間電極２０５−ａおよび２０５−ｂとも呼ばれることがある。メモリアレイ２００は、また、底部電極２１０および選択コンポーネント２１５を含む。ある場合には、３Ｄメモリアレイは、複数のメモリアレイ２００を互いに積み重ねることによって形成されてもよい。ある例においては、２つの積層されたアレイは、図１を参照して記述されたように、各レベルがワード線１１０またはビット線１１５を共有できるように、共通の導線を有してもよい。メモリセル１０５−ａは、対象メモリセルであってもよい。メモリセル１０５−ａにアクセスすることは、非対象メモリセル１０５−ｂの論理状態を破損することがある。なぜなら、メモリセル１０５−ａおよび１０５−ｂは、ワード線１１０−ａを通じて電子通信しているからである。

【0025】

メモリアレイ２００は、クロスポイントアーキテクチャと呼ばれることがある。それは、ピラー構造とも呼ばれることがある。例えば、図２に図示されるように、ピラーは、第１の導線（ワード線１１０−ａ）および第２の導線（ビット線１１５−ａ）と接触してもよく、このピラーは、第１の電極（底部電極２１０）、選択コンポーネント２１５および強誘電体メモリセル１０５−ａを含み、この強誘電体メモリセル１０５−ａは、第２の電極（電極２０５−ａ）、強誘電体メモリ素子２２０および第３の電極（電極２０５）を含む。ある場合には、電極２０５−ａは、中間電極と呼ばれることがある。

【0026】

このようなピラー構造は、他のメモリアーキテクチャに比べると、より低い製造コストで比較的高密度のデータストレージを提供することができる。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較すると、縮小した面積で、結果としてメモリセル密度を増加させたメモリセルを有することができる。例えば、そのアーキテクチャは、Ｆが最小のフィーチャ寸法である場合において、三端子選択を有するものなどといった、６Ｆ^２のメモリセル面積を持つ他のアーキテクチャと比較して、４Ｆ^２のメモリセル面積を有することがある。例えば、ＤＲＡＭは、各メモリセルに対する選択コンポーネントとして、三端子デバイスであるトランジスタを使用してもよく、ピラー構造と比較するとより大きいメモリセル面積を有することがある。

【0027】

ある場合には、対象メモリセル１０５−ａに繰り返しアクセスすること（例えば、メモリセル１０５−ａを読み出す、または書き込むこと）は、メモリセル１０５−ｂなどの非対象メモリセルに格納された論理状態をディスターブすることがある。このようなディスターブを防止するために、様々な放電電圧がメモリセル１０５−ａにアクセスした後に印加されてもよいし、または、後のアクセス動作が再度実施される前に十分な時間が経過してもよい。

【0028】

電圧プロット２０１は、対象メモリセル１０５のアクセス動作中に印加される電圧を時間の関数として図示するものである。メモリセル１０５−ａなどのメモリセルにアクセスする前に、ワード線１１０−ａとデジット線１１５−ａの双方は、抑止電圧２４０、―すなわち、メモリセル１０５−ａの放電を防止する電圧―、で維持されてもよい。例えば、ワード線１１０−ａおよびデジット線１１５−ａの双方は、仮想接地に対して等価である抑止電圧２４０で維持されてもよい。メモリセル１０５−ａにアクセスするために、ワード線１１０−ａおよびデジット線１１５−ａの双方は、それらに電圧を印加することによって通電されてもよい。すなわち、ビット線アクセス電圧２２５は、ワード線アクセス電圧２３０と同時に印加されてもよい。ワード線１１０−ａおよびデジット線１１５−ａに印加される電圧は、逆の極性を有するため、加算的であってもよく、対象メモリセル１０５−ａに結果として印加される電圧は、セルアクセス電圧２３５である。すなわち、プロット２０１においては、ビット線アクセス電圧２２５は、正の極性を有し、ワード線アクセス電圧２３０は、負の極性を有し、メモリセル１０５−ａにおける正味の合計は、セルアクセス電圧２３５である。

【0029】

ある例においては、抑止電圧２４０は、中間電圧、例えば、中間バイアス電圧であってもよい。すなわち、仮想接地に相対的な正のビット線アクセス電圧２２５および負のワード線アクセス電圧２３０を印加する代わりに、中間電圧に相対的なビット線アクセス電圧２２５および負のワード線アクセス電圧２３０が印加されてもよい。例えば、メモリアレイは、正の電圧源のみを利用して動作してもよく、中間電圧の大きさは、正の電圧源の大きさと仮想接地との間にある。いくつかの例においては、ビット線アクセス電圧２２５およびワード線アクセス電圧２３０の両者は、メモリセル１０５−ａのアクセス動作の前に、中間電圧で維持される。また、アクセス動作中に、ビット線アクセス電圧２２５が（例えば、正の電源側まで）増加してもよく、同時にワード線アクセス電圧２３０が（例えば、仮想接地まで）減少してもよく、メモリセル１０５−ａにまたがって正味の電圧を発生させる。

【0030】

ある場合には、選択コンポーネント２１５は、メモリセル１０５と導線との間、例えば、メモリセル１０５−ａとワード線１１０−ａまたはビット線１１５−ａのうちの少なくとも１つとの間で、直列に接続されてもよい。例えば、図２に図示されるように、選択コンポーネント２１５は、電極２０５−ａと底部電極２１０との間に配置されてもよく、このようにして、選択コンポーネント２１５は、メモリセル１０５−ａとワード線１１０−ａとの間に直列に配置される。他の構成も可能である。例えば、選択コンポーネントは、メモリセル１０５−ａとビット線１１５−ａとの間に直列に配置されてもよい。選択コンポーネントは、特定のメモリセル１０５−ａを選択するのに役立ってもよく、または、選択されるメモリセル１０５−ａに隣接している非選択メモリセル１０５−ａを通じて迷走電流が流れるのを防止するのに役立ってもよい。それは、また、メモリセル１０５−ｂなどの非対象メモリセルにおけるバイアスを減少させてもよい。例えば、閾値電圧が満たされたか、または超えられたときに電流が選択コンポーネント２１５を通って流れるような閾値電圧を、選択コンポーネント２１５が有してもよい。選択コンポーネント２１５は、ダイオードなどの他の種類の二端子選択デバイスの中でもとりわけ、金属・絶縁体・金属（ＭＩＭ）接合、オボニック閾値スイッチ（ＯＴＳ）または金属・半導体・金属（ＭＳＭ）スイッチなどの、電気的に非線形のコンポーネント（例えば、非オーム接触コンポーネント）であってもよい。ある場合には、選択コンポーネント２１５は、カルコゲナイド膜、例えば、セレン（Ｓｅ）、ヒ素（Ａｓ）およびゲルマニウム（Ｇｅ）の合金である。

【0031】

選択コンポーネント２１５は、中間電極２０５−ａによってメモリ素子２２０から分離されてもよい。このように、中間電極２０５−ａは、電気的に浮遊してもよく、―これはすなわち、電気的な接地、または、電気的に接地されることが可能なコンポーネントに直接接続されなくてもよいから、電荷が蓄積することがある。このように、電荷は、中間電極２０５−ａ内、または、選択コンポーネント２１５もしくはメモリセル２２０と中間電極２０５−ａとの界面に蓄積することがある。例えば、メモリセル１０５−ａのアクセス動作中に、ワード線アクセス電圧２３０を印加することによって、非対象メモリセル１０５―ｂの中間電極２０５−ｂ内で電荷が増大することがある。その結果として、非ゼロ電圧が生成することがある。ワード線１１０−ａに繰り返し通電することが電圧を増加させ続けることがあり、これは、非対象メモリセル１０５−ｂの論理状態をディスターブすることがある。以下に記述されるように、放電電圧が、それぞれのビット線アクセス電圧２２５またはワード線アクセス電圧２３０とは逆の極性を有する場合、メモリセル１０５−ａにアクセスした後で、放電電圧がワード線１１０−ａ、デジット線１１５−ａ、またはその双方に印加されてもよい。

【0032】

メモリアレイ２００は、材料形成および除去の様々な組み合わせによって製造されてもよい。例えば、ワード線１１０−ａ、底部電極２１０、選択コンポーネント２１５、電極２０５−ａ、メモリ素子２２０および電極２０５に対応する材料の層が堆積されてもよい。材料が選択的に除去されて、その結果、図２に図示されたピラー構造などの所望のフィーチャを生成してもよい。例えば、フィーチャは、フォトレジストをパターン化するためにフォトリソグラフィーを用いて画定されてもよく、その後に、材料が、エッチングなどの技術によって除去されてもよい。ビット線１１５−ａは、例えば、図２に図示されたライン構造を形成するために、材料の層を堆積して、選択的にエッチングすることによって形成されてもよい。ある場合には、電気的に絶縁性の領域または層は、形成、または堆積されてもよい。電気的に絶縁性の領域は、シリコン酸化物、シリコン窒化物または他の電気的に絶縁性の材料などの酸化物または窒化物材料を含んでもよい。

【0033】

様々な技術が、メモリアレイ２００の材料またはコンポーネントを形成するために用いられてもよい。これらは、他の薄膜成長技術の中でもとりわけ、例えば、化学蒸着（ＣＶＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）または分子ビームエピタキシ（ＭＢＥ）を含んでもよい。材料は、多数の技術を用いて除去されてもよく、これらは、例えば、化学エッチング（“ウェットエッチング”とも呼ばれる）、プラズマエッチング（“ドライエッチング”とも呼ばれる）または化学機械平坦化を含んでもよい。

【0034】

図３は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリセルについての非線形の電気的特性の例を、ヒステリシス曲線３００−ａおよび３００−ｂを用いて図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧差Ｖの関数として、強誘電体キャパシタ（例えば、図２のメモリセル１０５−ａ）に格納された電荷Ｑを図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、それぞれ、対象および非対象メモリセルに対する強誘電体メモリセル書き込みプロセスの一例を図示する。例えば、対象および非対象メモリセル１０５は、相互に電子通信してもよく、双方は、例えば、図２に図示されるように、選択コンポーネントを有してもよい。ヒステリシス曲線３００−ｂに図示されるように、非対象メモリセル１０５の格納された論理値は、対象メモリセル１０５のアクセスの繰り返しによってディスターブされ得ない。ある場合には、共通の導線は、複数のメモリセル１０５と電子通信してもよく、導線が各アクセス動作のために通電される場合、対象メモリセル１０５が、一回以上のアクセス動作に対して異なる対象メモリセル１０５であってもよい。

【0035】

強誘電体材料は、自発分極によって特徴づけられ、すなわち、電界がなくても非ゼロ電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）およびタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述された強誘電体キャパシタ（例えば、図２を参照すると、電極２０５、強誘電性メモリ素子２２０および電極２０５−ａ）は、これらの、または他の強誘電体材料を含んでもよい。強誘電体キャパシタ内の電気分極は、強誘電体材料表面に正味の電荷を生じさせ、キャパシタ端子を通じて逆の電荷を引き付ける。したがって、電荷は、強誘電体材料とキャパシタ端子との界面に格納される。電気分極は、比較的長時間、無期限であっても、外部から印加される電界がなくても維持されることができるため、電荷の漏れは、例えば、ＤＲＡＭアレイで使用されるキャパシタと比較すると、顕著に減少し得る。これは、上述されたように、いくつかのＤＲＡＭアーキテクチャについて、リフレッシュ動作を実施する必要性を減少させることがある。

【0036】

ヒステリシス曲線３００は、キャパシタの単一の端子を考えると理解されることがある。例示として、強誘電体材料が負の分極を有する場合には、正の電荷がその端子に集まるだろう。同様に、強誘電体材料が正の分極を有する場合には、負の電荷がその端子に集まるだろう。さらに、ヒステリシス曲線３００における電圧は、キャパシタにおける電圧差を表し、方向性を有することを理解されたい。例えば、問題の端子（例えば、図２におけるビット線１１５−ａ）に正の電圧を印加し、第２の端子（例えば、図２におけるワード線１１０−ａ）に負の電圧を印加することによって、正の電圧が実現されてもよい。逆に、問題の端子に負の電圧を印加して、第２の端子に正の電圧を印加することによって、負の電圧が印加されてもよい。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧との任意の組み合わせが、ヒステリシス曲線３００に図示された電圧差を生成するために、適切な導線に印加されてもよい。

【0037】

ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正または負の分極を維持することがあり、その結果、２つの可能性のある充電された状態を生じる。それは、電荷状態３０５と電荷状態３１０である。図３の例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例においては、それぞれの電荷状態の論理値は、理解や動作を損なわずに逆にされ得る。

【0038】

電圧を印加することにより強誘電体材料の電気分極を制御し、それによって、キャパシタ端子における電荷を制御することよって、メモリセルに論理０または１が書き込まれることがある。例えば、キャパシタに正味の正の電圧３１５を印加することは、結果として、電荷状態３０５−ａに到達するまでの電荷の蓄積を生じる。いくつかの例においては、図２を参照して論じられたように、ビット線に正の電圧を印加し、かつ、ワード線に負の電圧を印加することによって、または、ビット線に正味の電圧と等しい電圧を印加し、かつ、ワード線の電圧を仮想接地に駆動することによって、正味の正の電圧３１５が得られてもよい。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで、経路３２０に従う。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、結果として電荷状態３１０−ａを生じる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで、経路３３０に従う。電荷状態３０５および３１０は、また、残留分極（Ｐｒ）値、すなわち、外部バイアス（例えば、電圧）を除去しても保持する分極（または、電荷）とも呼ばれることがある。抗電圧は、電荷（または分極）がゼロである電圧である。

【0039】

強誘電体キャパシタの格納された状態を読み出すか、または検知するために、電圧がキャパシタに印加されてもよい。それに応じて、格納された電荷Ｑは変化し、その変化の程度は、初期の電荷状態に依存する、すなわち、最終的に格納される電荷（Ｑ）は、電荷状態３０５−ｂまたは３１０−ｂのどちらが最初に格納されていたかに依存する。

【0040】

ある場合には、読み出し動作の後は、ライトバック動作が続くことがあり、この場合、元々格納された論理値がメモリセル１０５に書き込まれる。すなわち、読み出し動作は、対象メモリセル１０５の元々格納された論理値を破壊することがある。例えば、読み出しプロセスは、正の電圧を使用してもよく、例えば、電圧３１５は、メモリセル１０５に印加されてもよいが、他の電圧が使用されてもよい。論理１が元々格納されていた場合、読み出し電圧は、結果として、電荷状態３１０を生じさせ、その後、例えば、電荷状態３０５−ａに到達するまでヒステリシス曲線３００−ａに従うが、正確なセンシングスキームによっては他の位置も可能であり得る。読み出し電圧が除去された後、電荷状態は、そのもとの状態である電荷状態３１０に戻りえず、むしろ、それは、異なる経路、例えば、経路３２０に従い、電荷状態３０５で落ち着くことがある。換言すると、論理１の読み出し動作は、結果として、メモリセルに論理０を書き込むことになる。したがって、ライトバック動作は、メモリセルに元々格納されていた論理値を戻すために実施されてもよい。例えば、電圧３２５などの負の電圧が、元の論理値１をライトバックするために印加されてもよい。

【0041】

ライトバック動作は、論理０を読み出した後に実施されなくてもよい。例えば、読み出し電圧は、電荷状態３０５を電荷状態３０５−ａにすることがあり、読み出し電圧を除去した後、電荷状態は、電荷状態３０５に戻ることがある。すなわち、それは、もともと格納されていた論理値に戻ることがある。

【0042】

ヒステリシス曲線３００−ｂは、非対象メモリセル１０５と電子通信する対象メモリセル１０５のアクセス動作に応じた、非対象メモリセル１０５の分極の一例を図示する。非対象メモリセル１０５は、例えば、図２を参照して論じられたように、選択コンポーネント２１５を有してもよい。曲線３３５（破線）は、比較のために、ヒステリシス曲線３００−ａの例の複写したものである。曲線３４０および３４５（実線）は、対象メモリセル１０５のアクセス動作中の、非対象メモリセル１０５の応答の一例を図示する。曲線３４０は、格納された電荷状態３０５−ｂ（例えば、論理０）に対する応答の一例であってもよく、曲線３４５は、格納された電荷状態３１０−ｂ（例えば、論理１）に対する応答の一例であってもよい。

【0043】

選択コンポーネント２１５が非対象メモリセル１０５と関連付けられていない場合、曲線３４０および３４５は、曲線３３５よりも顕著に下方に伸びることがある。換言すると、対象メモリセル１０５のアクセス動作は、選択コンポーネント２１５なしで、非対象メモリセル１０５の電荷状態により大きい影響を有することがある。少数の、または単一のアクセス動作でさえも、格納された論理状態を変化させることがあり、または破損することさえもあり、これは、非対象メモリセル１０５の破損された論理状態をもとの状態に戻すための、その後のライトバック動作を必要とすることがある。対照的に、選択コンポーネント２１５があると、非対象メモリセル１０５の電荷状態は、曲線３４０および３４５によって図示されるように、格納された電荷状態３０５−ｂおよび３１０−ｂからわずかに逸れることがある。小さな逸脱であるため、電荷状態は、元の、またはほぼ元の電荷状態３０５−ｂまたは３１０−ｂに戻り得る。

【0044】

図４は、本開示の様々な実施形態による、非対象メモリセル１０５と電子通信する対象メモリセル１０５のアクセス動作に応じた、非対象メモリセル１０５の充電および放電のプロットの例を図示する。プロット４００、４０１および４０２は、アクセスおよび放電電圧の例を図示する。図４は、アクセス電圧４０５、４０５−ａおよび４０５−ｂ、電圧４１０、４１０−ａおよび４１０−ｂならびに放電電圧４１５を含む。アクセス電圧４０５は、対象メモリセル１０５にアクセスするために、複数のメモリセル１０５と電子通信する導線に印加されてもよい。電圧４１０は、非対象メモリセル１０５の強誘電体キャパシタにおける電圧を表してもよい。例えば、電圧４１０は、図２を参照して論じられたように、メモリセル１０５の中間電極内の電荷の蓄積の結果であってもよい。アクセス電圧４０５に続いて、放電電圧４１５が、同一の導線に印加されてもよく、これが非対象メモリセル１０５の中間電極を放電して、その論理状態の破損を防止してもよい。

【0045】

アクセス電圧４０５は、対象メモリセル１０５のアクセス動作中に印加される２つのアクセス電圧のうちの一方であってもよく、第２の電圧は、対象メモリセル１０５と電子通信する第２の共通の線に印加される。プロット４００、４０１および４０２は、また、第２の導線と、その非対象メモリセル１０５を同様に表してもよい。

【0046】

プロット４００は、共通の導線に複数回印加されるアクセス電圧４０５に応じた、非対象メモリセル１０５の電圧４１０の一例を図示する。プロット４００に図示されるように、アクセス電圧４０５は、結果として、電圧４１０の増加を生じることがある。アクセス電圧４０５がゼロのとき、電圧４１０は減少する。電圧４１０がゼロ電圧に戻る前に、アクセス電圧４０５が再度印加される場合、電圧４１０は、増加し続け得る。アクセス電圧４０５のさらなる印加によって、電圧４１０は、アクセス電圧４０５よりも増加し得る。すなわち、電圧４１０は、読み出しまたは書き込み動作中に用いられる電圧よりも大きくなることがあり、これが非対象メモリセル１０５を破損することがある。

【0047】

プロット４０１は、アクセス電圧４０５−ａに応じた、非対象メモリセル１０５の電圧４１０−ａの一例を図示する。アクセス動作の間、すなわち、電圧４０５−ａの印加の間の経過時間は、プロット４００におけるものよりも大きい。長時間分離されることによって、電圧４１０−ａは、電圧４０５−ａの印加に続いて、ゼロに減少し得る。例えば、電圧４０５−ａの印加によって非対象メモリセル１０５に蓄積された電荷は、消散することがあり、したがって、電圧４１０−ａは減少し得る。これは、非対象メモリセル１０５の格納された論理状態の破損を引き起こす大きさにまで電圧４１０−ａが増加することを防ぐことができる。

【0048】

ある場合には、タイマがアクセス動作間に用いられてもよい。例えば、メモリアレイ１００は、複数のメモリセル１０５を含んでもよく、電圧４０５−ａが、メモリアレイ１００の第１の強誘電体メモリセル１０５（例えば、対象メモリセル）に対する第１のアクセス動作を実施するために印加されてもよい。タイマは、第１のアクセス動作を実施するのに応じて、またはその後に開始されてもよく、閾値をタイマが越えるのに基づいて、第２のアクセス動作が、メモリアレイの少なくとも第２の強誘電体メモリセル１０５に対して実施されてもよい。ある場合には、閾値は、第１の強誘電体メモリセル１０５の放電速度、例えば、その中間電極の放電速度に基づく。放電速度は、アクセス動作中に印加されるバイアスに基づいてもよい。

【0049】

いくつかの例においては、メモリアレイ１００は、メモリバンク、メモリセルの行、メモリセルの列、または行および列の任意の組み合わせであってもよい。第１および第２のメモリセルは相互に電子通信してもよく、ある場合には、同一のメモリセルであってもよい。

【0050】

いくつかの例においては、第２の強誘電体メモリセル１０５（非対象メモリセル）の電荷は、第１の強誘電体メモリセル１０５（対象メモリセル）に対する第１のアクセス動作に基づいてもよく、タイマ閾値は、第２の強誘電体メモリセル１０５を放電するための時間に基づいてもよい。

【0051】

いくつかの例においては、タイマはカウントアップタイマであってもよく、第２のアクセス動作は、閾値をカウントアップタイマが越えるのに基づいて実施されてもよい。あるいは、タイマは、カウントダウンタイマであってもよく、第２のアクセス動作は、タイマの終了、すなわちゼロに到達するのに基づいて実施されてもよい。いくつかの例においては、タイマは第２のアクセス動作を実施するのに基づいてリセットされてもよく、すなわち、それは、リセットされて、第２のアクセス動作の後、再度開始されてもよい。

【0052】

ある場合においては、第３の強誘電体メモリセル１０５は、タイマが閾値を超える前にアクセスされてもよい。例えば、第３の強誘電体メモリセル１０５は、第１の強誘電体メモリセル１０５と電子通信しなくてもよく、したがって、第１のアクセス動作によって影響を及ぼされない。第３のメモリセル１０５は、例えば、メモリアレイのうち、第１または第２のメモリセル１０５とは異なる行または列にあってもよい。

【0053】

プロット４０２は、アクセス電圧４０５−ｂおよび放電電圧４１５に応じた、非対象メモリセル１０５の電圧４１０−ｂの一例を図示する。例えば、その論理状態をディスターブすることを防ぐため、非対象メモリセル１０５の中間電極を放電するために、放電電圧４１５が、アクセス電圧４０５−ｂの後に印加されてもよい。放電電圧４１５は、対象メモリセル１０５と電子通信する非対象メモリセル１０５をディスターブすることなく、対象メモリセル１０５のアクセス動作が繰り返されることを可能にし得る。

【0054】

プロット４０２を参照して論じられたように、電圧４１０−ｂは、アクセス電圧４０５−ｂが印加された後、減少を開始する。しかしながら、放電電圧４１５を印加することは、電圧４１０−ｂがより迅速に減少するように、非対象メモリセル１０５を積極的に放電させてもよい。これは、プロット４０１における受動的な放電と比較すると、より迅速にその後のアクセス動作（例えば、電圧４０５−ｂの再度の印加）を実施することを可能にする。換言すると、放電電圧４１５は、非対象メモリセル１０５の格納された論理値を破損することなく、対象メモリセル１０５の連続的なアクセスを可能とすることができる。図示されたように、放電電圧４１５は、アクセス電圧４０５−ｂとは逆の極性を有するが、アクセス電圧４０５−ｂと比較して異なる電圧の振幅（大きさ）または期間を有してもよい。

【0055】

アクセス電圧４０５−ｂは、アクセス動作中に強誘電体メモリセル１０５に印加されてもよい。（例えば、強誘電体メモリセル１０５と電子通信する第２の導線に印加される第２のアクセス電圧４０５−ｂと組み合わせた）合計のアクセス電圧の振幅は、選択コンポーネント２１５の閾値電圧よりも大きくてもよい。放電電圧４１５が、アクセス動作に続いて強誘電体メモリセル１０５に印加されてもよく、この放電電圧４１５の極性は、アクセス電圧４０５−ｂの極性とは逆である。放電電圧４１５の振幅は、選択コンポーネント２１５の閾値電圧よりも小さくてもよい。すなわち、放電動作中にメモリセルに印加される電圧は、選択コンポーネント２１５の閾値電圧よりも小さくてもよい。いくつかの例においては、第１の放電電圧の振幅は、アクセス電圧の振幅の１／２以下であってもよい。他の例においては、第１の放電電圧の振幅は、アクセス電圧の１／２よりも大きくてもよいが、アクセス電圧の期間よりも短い期間を有してもよい。ある場合には、選択コンポーネント２１５は、金属・半導体スイッチ、金属・半導体・金属スイッチ、カルコゲナイド材料、または類似の電気的に非線形のデバイスもしくはコンポーネントであってもよい。

【0056】

図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄは、本開示の様々な実施形態による、非対象メモリセルの放電をサポートする放電電圧の例のプロットを図示する。電圧プロット５００−５１１は、非対象メモリセルの論理状態の破損を防止するために、メモリセルのアクセス動作（例えば、読み出し、または書き込み）の後に続く放電動作の例を図示する。各電圧プロット５００−５１１は、ビット線１１５およびワード線１１０についての印加される電圧を、時間の関数として図示し、同様に、それぞれのビット線１１５およびワード線１１０の交点に配置されたメモリセル１０５に印加される、結果として生じる正味の電圧も図示する。ワード線１１０、ビット線１１５およびメモリセル１０５は、図１および図２を参照して論じられたように、メモリアレイの一部であってもよい。電圧プロット５００−５１１は、ビット線アクセス電圧５２０、ワード線アクセス電圧５２５およびセルアクセス電圧５１５を含み、これらはそれぞれ、図２を参照して論じられた、ビット線アクセス電圧２２５、ワード線アクセス電圧２３０およびセルアクセス電圧２３５の例であってもよい。ビット線１１５にビット線アクセス電圧５２０を印加し、ワード線１１０にワード線アクセス電圧５２５を印加することは、結果として、セルアクセス電圧５１５を生じさせ得る。電圧プロット５００−５１１は、ビット線放電電圧５３５、ワード線放電電圧５４０および（複数の）セル放電電圧５３０を含んでもよい。図５Ｃおよび図５Ｄのプロット５０６−５１１のある場合には、電圧プロットは、セルライトバック電圧５４５、ビット線ライトバック電圧５５０およびワード線ライトバック電圧５５５を含み、論理状態は、上記で論じられたように、読み出し動作後にメモリセルにライトバックされる。

【0057】

一例においては、メモリアレイのメモリセルは、選択コンポーネント２１５と電子通信してもよく、選択コンポーネントは、電気的に非線形のコンポーネントであってもよい。第１の電圧が、強誘電体メモリセルと電子通信する第１の導線に印加されてもよく、この第１の電圧は、アクセス動作中に印加され、第２の電圧が、選択コンポーネントと電子通信する第２の導線に印加されてもよく、この第２の電圧は、第１の電圧とは逆の極性を有し、アクセス動作中に印加される。ある場合には、第１および第２の電圧は、同一の振幅を有してもよいが、他の振幅も可能である。例えば、ビット線アクセス電圧５２０は、ビット線１１５に印加されてもよく、ワード線アクセス電圧５２５は、ワード線１１０に印加されてもよい。ビット線アクセス電圧５２０およびワード線アクセス電圧５２５は、同時に印加されてもよく、結果として、セルアクセス電圧５１５を生じ得る。すなわち、結果として生じるセルアクセス電圧５１５は、アクセス動作中の、強誘電体メモリセル１０５および選択コンポーネント２１５における電圧であり得、ビット線アクセス電圧５２０とワード線アクセス電圧５２５との差であり得る。

【0058】

放電電圧は、対象メモリセルのアクセス動作に続いて、ビット線１１５またはワード線１１０または双方に印加されてもよい。これは、非対象メモリセル１０５を放電し、それらの格納されたデータの破損を防止し得る。例えば、第３の電圧は、アクセス動作に続く放電動作中に第１の導線に印加されてもよく、この第３の電圧は、第１の電圧とは逆の極性を有し、選択コンポーネント２１５の閾値電圧に基づく振幅を有してもよい。例えば、ビット線放電電圧５３５は、アクセス動作後にビット線に印加されてもよい。いくつかの例においては、第３の電圧の振幅は、第１の電圧の振幅以下であってもよい。他の場合において、この振幅は、例えば、より短期間印加されるときには、より大きくてもよい。ある場合には、第１の電圧が第１の期間印加されてもよく、第３の電圧が、第１の期間以下の第２の期間印加されてもよい。図示されるように、ビット線放電電圧５３５は、ビット線アクセス電圧５２０とは逆の極性を有する。放電動作中に、強誘電体メモリセル１０５および選択コンポーネント２１５における電圧は、第３の電圧と等しくてもよく、これは、選択コンポーネント２１５の閾値電圧未満であり得る。

【0059】

第４の電圧は、放電動作中に第２の導線に印加されてもよく、この第４の電圧は、第２の電圧とは逆の極性を有し、選択コンポーネント２１５の閾値電圧に基づくことがある振幅を有する。すなわち、ワード線放電電圧５４０は、ワード線１１０に印加されてもよく、このワード線放電電圧５４０は、ワード線アクセス電圧５２５とは逆の極性を有する。ある場合には、ワード線放電電圧５４０は、ビット線放電電圧５３５の後に印加されてもよいが、その印加は逆にされてもよい。ある場合には、第４の電圧の振幅は、第３の電圧の振幅と等しくてもよいが、それらはある場合には異なってもよい。

【0060】

電圧振幅およびタイミングの様々な組み合わせが、放電動作のために用いられてもよく、これらは電圧プロット５００−５１１に図示され、以下により詳細に論じられる。非対象メモリセル１０５を放電することは、放電電圧の振幅と、合計期間とに基づいてもよい。ある場合には、アクセス動作中の強誘電体メモリセル１０５および選択コンポーネント２１５における電圧（例えば、セルアクセス電圧５１５）は、選択コンポーネント２１５の閾値電圧よりも大きくてもよい。放電動作中、強誘電体メモリセル１０５および選択コンポーネント２１５における電圧（例えば、セル放電電圧５３０）は、選択コンポーネントの閾値電圧よりも小さくてもよい。ある場合には、放電電圧は、電圧プロット５００に図示されるように、分離された時間に各導線に印加されてもよい。他の場合には、ビット線放電電圧５３５およびワード線放電電圧５４０は、同時に印加されてもよいが、それらの電圧の振幅は、セル放電電圧５３０が選択コンポーネント２１５の閾値電圧未満であるように（例えば、電圧プロット５０１に図示されるように）、低くなりえる。換言すると、セル放電電圧５３０は、ビット線放電電圧５３５とワード線放電電圧５４０との差であってもよく、閾値電圧未満であってもよい。本明細書で論じられる異なる電圧の振幅は、例えば、図６で以下に記述されるように、電圧レギュレータの出力であってもよい。

【0061】

図５Ａ−図５Ｄは、特定のアクセスおよび放電動作の例を提示する。図５Ａは、論理０の読み出し、または書き込み動作に続く放電動作に対する電圧プロット５００−５０２の例を図示する。例えば、図３を参照して論じられたように、論理０は、メモリセルに正の電圧を印加することによって書き込まれてもよい。さらに、メモリセルが読み出されるとき、正の電圧が印加されてもよい。論理０が元々格納されていた場合には、ライトバック動作は、図３を参照して論じられたように、必要とされなくてもよい。

【0062】

論理０の読み出し、または書き込み動作の各場合においては、正のセルアクセス電圧が、メモリセルに印加される。例えば、セルアクセス電圧５１５、５１５−ａおよび５１５−ｂは、正であって、各々は、それぞれのビット線アクセス電圧５２０、５２０−ａ、５２０−ｂと、ワード線アクセス電圧５２５、５２５−ａ、５２５−ｂとの合計である。ビット線アクセス電圧５２０、５２０−ａおよび５２０−ｂは、正の極性を有し、ワード線アクセス電圧５２５、５２５−ａおよび５２５−ｂは負の極性を有する。すべての極性は、理解や動作を損なわずに逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧５２０、５２０−ａおよび５２０−ｂとワード線アクセス電圧５２５、５２５−ａおよび５２５−ｂは、異なる振幅を有してもよい。

【0063】

電圧プロット５００は、論理０の読み出しまたは書き込み動作に続く第１の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧５３５が、印加されてもよく、このビット線放電電圧５３５は、ビット線アクセス電圧５２０とほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ビット線放電電圧５３５に続いて、ワード線放電電圧５４０が印加されてもよく、このワード線放電電圧５４０は、ワード線アクセス電圧５２５とほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、アクセスおよび放電電圧のそれぞれの振幅は、異なってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５およびワード線放電電圧５４０は、異なる振幅を有してもよい。さらに、電圧の期間は、互いに異なっていてもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧５４０が、ビット線放電電圧５３５の前に印加されてもよい。

【0064】

電圧プロット５０１は、アクセス動作に続く放電電圧の同時の印加を図示する。これは、例えば、放電動作の合計期間を減少させることができる。例えば、ビット線放電電圧５３５−ａは、ビット線アクセス電圧５２０−ａ未満の電圧振幅を有してもよく、ビット線アクセス電圧５２０−ａとは逆の極性を有してもよい。ワード線放電電圧５４０−ａは、ワード線アクセス電圧５２５−ａ未満の電圧振幅を有してもよく、ワード線アクセス電圧５２５−ａと比較して逆の極性を有してもよい。放電電圧はほぼ同時に印加されるので、セル放電電圧５３０−ａは、ビット線放電電圧５３５−ａとワード線放電電圧５４０−ａとの合計であり、ここで、セル放電電圧５３０−ａは、選択コンポーネント２１５の閾値電圧未満である。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ａおよびワード線放電電圧５４０−ａは、異なる振幅を有してもよい。同様に、それらの期間は、ビット線アクセス電圧５２０−ａおよびワード線アクセス電圧５２５−ａと比較で異なってもよい。

【0065】

ある場合には、電圧プロット５０２に図示されるように、より短い放電パルスが用いられてもよい。アクセス動作後に、ビット線放電電圧５３５−ｂが印加されてもよく、このビット線放電電圧５３５−ｂは、ビット線アクセス電圧５２０―ｂとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、この振幅は異なってもよい。ビット線放電電圧５３５−ｂは、ビット線アクセス電圧５２０―ｂ未満の期間に印加されてもよい。ビット線放電電圧５３５−ｂのほぼ直後に、ワード線放電電圧５４０―ｂが印加されてもよく、このワード線放電電圧５４０―ｂは、ワード線アクセス電圧５２５―ｂとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、この振幅は異なってもよい。セル放電電圧５３０−ｂは、ビット線放電電圧５３５−ｂとワード線放電電圧５４０―ｂとの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｂおよびワード線放電電圧５４０―ｂが異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆であってもよく、ワード線放電電圧５４０―ｂがビット線放電電圧５３５−ｂの前に印加されてもよい。

【0066】

図５Ｂは、論理１の書き込み動作に続く放電動作に対する電圧プロット５０３−５０５の例を図示する。例えば、図３を参照して論じられたように、論理１は、メモリセルに負の電圧を印加することによって書き込まれてもよい。電圧プロット５０３−５０５に図示されるように、論理１の各書き込み動作は、メモリセルに負のセルアクセス電圧を印加する。

【0067】

例えば、セルアクセス電圧５１５−ｃ、５１５−ｄおよび５１５−ｅは負であり、各々は、それぞれのビット線アクセス電圧５２０−ｃ、５２０−ｄ、５２０−ｅとワード線アクセス電圧５２５−ｃ、５２５−ｄ、５２５−ｅとの合計である。ビット線アクセス電圧５２０−ｃ、５２０−ｄ、５２０−ｅは負の極性を有し、ワード線アクセス電圧５２５−ｃ、５２５−ｄ、５２５−ｅは正の極性を有する。すべての極性は、理解や動作を損なわずに逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧５２０−ｃ、５２０−ｄ、５２０−ｅおよびワード線アクセス電圧５２５−ｃ、５２５−ｄ、５２５−ｅは、異なる振幅を有してもよい。

【0068】

電圧プロット５０３は、論理１の書き込み動作に続く第１の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧５３５−ｃが印加されてもよく、ビット線放電電圧５３５−ｃは、ビット線アクセス電圧５２０−ｃとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、振幅は異なってもよい。ビット線放電電圧５３５−ｃに続いて、ワード線放電電圧５４０−ｃが印加されてもよく、ワード線放電電圧５４０−ｃは、ワード線アクセス電圧５２５−ｃとほぼ等しいが逆の極性を持つ電圧振幅を有してもよい。ある場合には、振幅は異なってもよい。このように、ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｃおよびワード線放電電圧５４０−ｃは異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧５４０−ｃが、ビット線放電電圧５３５−ｃの前に印加されてもよい。さらに、電圧の相対的な持続期間は相互に異なってもよい。

【0069】

電圧プロット５０４は、論理１の書き込み動作に続く第２の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧５３５−ｄおよびワード線放電電圧５４０−ｄの双方が同時に印加されてもよい。例えば、ビット線放電電圧５３５−ｄは、ビット線アクセス電圧５２０−ｄ未満の電圧振幅と逆の極性を有してもよい。ワード線放電電圧５４０−ｄは、ワード線アクセス電圧５２５−ｄ未満の電圧振幅と逆の極性を有してもよい。放電電圧はほぼ同時に印加されるので、セル放電電圧５３０ーｄは、ビット線放電電圧５３５−ｄとワード線放電電圧５４０ーｄとの合計である。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｄおよびワード線放電電圧５４０−ｄは異なる振幅を有してもよい。さらに、アクセス電圧および放電電圧の持続期間は相互に異なってもよい。

【0070】

電圧プロット５０５は、論理１の書き込み動作に続く、より短い放電電圧での第３の放電動作の例を図示する。アクセス動作後に、ビット線放電電圧５３５−ｅが印加されてもよく、ビット線放電電圧５３５−ｅは、ビット線アクセス電圧５２０−ｅとほぼ等しいが逆の極性を持つ振幅電圧を有してもよい。他の振幅も可能であってもよい。ビット線放電電圧５３５−ｅは、ビット線アクセス電圧５２０−ｅ未満の期間、印加されてもよい。ビット線放電電圧５３５−ｅのほぼ直後に、ワード線放電電圧５４０−ｅが印加されてもよく、このワード線放電電圧５４０−ｅは、ワード線アクセス電圧５２５−ｅとほぼ等しいが逆の極性を持つ振幅電圧を有してもよい。ある場合においては、振幅は異なってもよい。したがって、セル放電電圧５３０−ｅは、ビット線放電電圧５３５−ｅとワード線放電電圧５４０−ｅとの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｅおよびワード線放電電圧５４０−ｅは異なる振幅を有してもよい。いくつかの例においては、放電電圧の順序は逆にされてもよく、ワード線放電電圧５４０−ｅがビット線放電電圧５３５−ｅの前に印加されてもよい。

【0071】

図５Ｃおよび図５Ｄは、論理１の読み出し動作に続く放電動作に対する電圧プロット５０６−５１１の例を図示する。図３を参照して論じられたように、論理１の読み出しに続いて、メモリセルに論理１の値を戻すために、ライトバック動作が実施されてもよい。

【0072】

電圧プロット５０６は、可能性のあるライトバック動作を図示する。例えば、セルアクセス電圧５１５−ｆのように、正の電圧が、センス動作中にメモリセルに印加されてもよい。論理１が元々格納されていた場合、メモリセルに戻す必要があることもある。したがって、セルライトバック電圧５４５が、論理１を書き込むためにメモリセルに印加されてもよい。例えば、セルライトバック電圧５４５は、電圧プロット５０６に図示されるように負であってもよい。ある場合には、すべての電圧極性は、理解や動作を損なわずに逆にされ得る。

【0073】

各電圧プロット５０６−５１１においては、正のセルアクセス電圧がメモリセルに印加され、ライトバック電圧がその後印加される。例えば、セルアクセス電圧５１５−ｆ、５１５−ｇ、５１５−ｈ、５１５−ｉ、５１５−ｊおよび５１５−ｋは正であり、各々は、それぞれ、ビット線アクセス電圧５２０−ｆ、５２０−ｇ、５２０−ｈ、５２０−ｉ、５２０−ｊ、５２０―ｋと、ワード線アクセス電圧５２５−ｆ、５２５−ｇ、５２５−ｈ、５２５−ｉ、５２５−ｊ、５２５−ｋとの合計である。ビット線アクセス電圧５２０−ｆ、５２０−ｇ、５２０−ｈ、５２０−ｉ、５２０−ｊ、５２０―ｋは正の極性を有し、ワード線アクセス電圧５２５−ｆ、５２５−ｇ、５２５−ｈ、５２５−ｉ、５２５−ｊ、５２５−ｋは負の極性を有する。セルライトバック電圧５４５、５４５−ａ、５４５−ｂ、５４５−ｃ、５４５−ｄ、５４５−ｅは負であり、各々は、それぞれ、ビット線ライトバック電圧５５０、５５０−ａ、５５０−ｂ、５５０−ｃ、５５０−ｄ、５５０−ｅと、ワード線ライトバック電圧５５５、５５５−ａ、５５５−ｂ、５５５−ｃ、５５５−ｄ、５５５−ｅとの合計である。ビット線ライトバック電圧５５０、５５０−ａ、５５０−ｂ、５５０−ｃ、５５０−ｄ、５５０−ｅは負の極性を有し、ワード線ライトバック電圧５５５、５５５−ａ、５５５−ｂ、５５５−ｃ、５５５−ｄ、５５５−ｅは正の極性を有する。すべての極性は理解や動作を損なうことなく逆にされ得る。ほぼ等しい振幅で図示されているが、ビット線アクセス電圧５２０−ｆ、５２０−ｇ、５２０−ｈ、５２０−ｉ、５２０−ｊ、５２０―ｋと、ワード線アクセス電圧５２５−ｆ、５２５−ｇ、５２５−ｈ、５２５−ｉ、５２５−ｊ、５２５−ｋは、異なる振幅を有してもよい。さらに、ビット線ライトバック電圧５５０、５５０−ａ、５５０−ｂ、５５０−ｃ、５５０−ｄ、５５０−ｅと、ワード線ライトバック電圧５５５、５５５−ａ、５５５−ｂ、５５５−ｃ、５５５−ｄ、５５５−ｅは同様に、異なる振幅を有してもよい。さらに、電圧の相対的な持続期間は、相互に異なってもよい。

【0074】

電圧プロット５０６を参照すると、セルライトバック電圧５４５はセルアクセス電圧５１５−ｆとは逆であるため、ライトバック動作は、非対象メモリセルを効率的に放電することができる。例えば、ビット線ライトバック電圧５５０は、ビット線アクセス電圧５２０−ｆと逆の極性を有し、ワード線ライトバック電圧５５５は、ワード線アクセス電圧５２５−ｆと逆の極性を有する。ライトバック動作は、メモリセルに論理値をプログラムするため、ビット線ライトバック電圧５５０およびワード線ライトバック電圧５５５は同時に印加される。ほぼ等しい振幅で図示されているが、ビット線ライトバック電圧５５０およびワード線ライトバック電圧５５５は異なる振幅を有してもよい。

【0075】

しかしながら、ある場合には、放電動作は、電圧プロット５０７−５１１に図示されるように、ライトバック動作の後に続いてもよい。電圧プロット５０７は、ライトバック動作に続く放電動作のこのような一例を図示する。例えば、ライトバック動作に続いて、ワード線放電電圧５４０−ｇが印加されてもよく、それはワード線ライトバック電圧５５５−ａとは逆の極性を有する。したがって、セル放電電圧５３０―ｇは、ワード線放電電圧５４０−ｇと等しくてもよい。ほぼ等しい振幅で図示されているが、ワード線ライトバック電圧５５５−ａおよびワード線放電電圧５４０−ｇは異なる振幅を有してもよい。

【0076】

他の場合には、デジット線ではなく、ビット線が放電されてもよい。例えば、ライトバック動作に続いて、電圧がビット線に印加されてもよく、その電圧は、ビット線ライトバック電圧５５０−ａとは逆の極性を有する。結果として、セル放電電圧５３０−ｇは、電圧プロット５０７に図示されるのとは逆の極性を有するだろう。

【0077】

他の場合には、２つの放電電圧が印加されてもよい。電圧プロット５０８は、ライトバック動作に続くこのような放電動作を図示する。放電電圧は、同時に各導線に印加されてもよい。例えば、ビット線放電電圧５３５−ｈが印加されてもよく、その極性は、ビット線ライトバック電圧５５０−ｂとは逆であり、その振幅は、ビット線ライトバック電圧５５０−ｂより小さい。ワード線放電電圧５４０−ｇが同時に印加されてもよく、その極性は、ワード線ライトバック電圧５５５−ｂとは逆であり、その振幅は、ワード線ライトバック電圧５５−ｂより小さい。したがって、セル放電電圧５３０−ｈは、ビット線放電電圧５３５−ｈおよびワード線放電電圧５４０−ｈの合計であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｈおよびワード線放電電圧５４０−ｈは、異なる振幅を有してもよい。

【0078】

電圧プロット５０９は、ライトバック動作に続くさらなる放電動作の例を図示する。放電電圧は、他方のほぼ直後に、各導線に印加されてもよい。例えば、ビット線放電電圧５３５−ｉが印加されてもよく、その極性は、ビット線ライトバック電圧５５０−ｃとは逆である。ビット線放電電圧５３５−ｉに続いて、ワード線放電電圧５４０−ｉが印加されてもよく、その極性は、ワード線ライトバック電圧５５５−ｃの逆である。したがって、セル放電電圧５３０−ｉは、ビット線放電電圧５３５−ｉとワード線放電電圧５４０−ｉとの結果であってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｉおよびワード線放電電圧５４０−ｉは異なる振幅を有してもよい。ある場合には、ビット線放電電圧５３５−ｉおよびワード線放電電圧５４０−ｉの印加は逆にされてもよい。

【0079】

図５Ｄの電圧プロット５１０は、ライトバック動作に続いて、単一の導線に印加される２つの放電電圧での放電動作の一例を図示する。例えば、ビット線放電電圧５３５−ｊおよびビット線放電電圧５３５−ｋが印加されてもよい。ビット線放電電圧５３５−ｊの極性は、ビット線ライトバック電圧５５０−ｄの逆であってもよい。ビット線放電電圧５３５−ｋは、その後印加されてもよく、その極性は、ビット線放電電圧５３５−ｊの逆である。したがって、セル放電電圧５３０ーｊは、ビット線放電電圧５３５−ｊと５３５−ｋとによるものであってもよい。ほぼ等しい振幅で図示されているが、ビット線放電電圧５３５−ｊおよびビット線放電電圧５３５−ｋは、異なる振幅を有してもよい。

【0080】

同様の動作は、電圧プロット５１１に図示されるように、ワード線に適用されてもよい。ライトバック動作に続いて、２つの放電電圧がワード線１１０に印加されてもよい。例えば、ワード線放電電圧５４０−ｊおよびワード線放電電圧５４０−ｋが印加されてもよい。ワード線放電電圧５４０−ｊの極性は、ワード線ライトバック電圧５５５−ｅの逆であってもよい。ワード線放電電圧５４０−ｋが、その後印加されてもよく、その極性はワード線放電電圧５４０−ｊの逆である。したがって、セル放電電圧５３０−ｋは、ワード線放電電圧５４０−ｊおよび５４０−ｋによるものであってもよい。ほぼ等しい振幅で図示されているが、ワード線放電電圧５４０−ｊおよびワード線放電電圧５４０−ｋは、異なる振幅を有してもよい。

【0081】

図５Ａから図５Ｄを参照して記述されたように、放電電圧５３０から５４０は、仮想接地に対して、正の極性か負の極性のいずれかで印加されるものとして、該して論じられているが、いくつかの例においては、放電電圧５３０から５４０は、中間電圧に対して印加される。すなわち、ビット線およびワード線は、メモリセルにアクセスする前に、中間電圧に（例えば、正の電源側と仮想接地との間に）維持されてもよい。また、アクセス動作中に、ビット線およびワード線に印加される電圧は、異なる方向に駆動されてもよい（例えば、ビット線電圧は、中間電圧より大きい電圧に駆動されてもよく、ワード線電圧は、中間電圧未満の電圧に駆動されて、メモリセルに結果として生じる正味の電圧が、電源側の電圧と等価であるようにしてもよい）。例えば、図５Ａを参照して論じられたように、放電電圧を仮想接地に駆動することによってビット線放電電圧５３５がビット線に印加されてもよく、その後、中間電圧を（例えば、電源側まで）増加させることによってワード線放電電圧５４０がワード線に印加されてもよい。したがって、メモリアレイは、正の電圧源のみで動作し得、メモリセルに印加される正味の放電電圧５３０の大きさは、図５Ａから図５Ｄの前述の議論と同一のままであり得る。

【0082】

図６は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするシステムを図示する。システム６００は、メモリアレイ１００−ａを含み、これは、図１および図２を参照すると、メモリアレイ１００または２００の一例であってもよい。システム６００は、メモリコントローラ１４０−ａを含み、これは、図１を参照すると、メモリコントローラ１４０の一例であってもよい。システム６００は、カウンタ６０５、タイマ６１０および電圧レギュレータ６１５を含む。ある場合には、システム６００は、カウンタ６０５またはタイマ６１０のうちの１つだけを含んでもよい。いくつかの例においては、メモリコントローラ１４０−ａ、カウンタ６０５、タイマ６１０、電圧レギュレータ６１５およびメモリアレイ１００−ａのうちの１つ以上が、ともに同じ場所に配置されてもよい。いくつかの例においては、メモリアレイ１００−ａはメモリバンクであってもよく、これはメモリアレイの複数行または列を含んでもよい。

【0083】

メモリアレイ１００−ａは、強誘電体メモリセル１０５を含んでもよい。ある場合には、メモリセル１０５は、図２を参照して論じられたように、ピラー構造を有してもよい。選択コンポーネント２１５は各メモリセル１０５と電子通信してもよく、第１の導線と第２の導線との間に配置されてもよい。メモリコントローラ１４０−ａは、第１の導線および第２の導線と電子通信してもよく、メモリコントローラ１４０−ａは、図５Ａから図５Ｄを参照して記述されたように、導線にアクセス電圧および放電電圧を印加してもよい。例えば、アクセス動作中、メモリコントローラ１４０−ａは、第１の導線に第１の電圧を、第２の導線に第２の電圧を印加してもよい。第２の電圧は、第１の電圧とは逆の極性を有してもよく、アクセス動作中の強誘電体メモリセル１０５および選択コンポーネント２１５における電圧は、第１の電圧と第２の電圧との間の差であってもよい。メモリコントローラ１４０−ａは、また、アクセス動作に続く放電動作中に第１の導線に第３の電圧を印加してもよく、この第３の電圧は、第１の電圧とは逆の極性を有し、選択コンポーネント２１５の閾値電圧に少なくとも部分的に基づく振幅を有してもよい。例えば、第３の電圧は、選択コンポーネント２１５の閾値電圧未満であってもよい。

【0084】

いくつかの例においては、メモリコントローラ１４０−ａは、放電動作中に第２の導線に第４の電圧を印加してもよく、この第４の電圧は、第２の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に少なくとも部分的に基づく振幅を有してもよい。例えば、第４の電圧は、選択コンポーネント２１５の閾値電圧未満であってもよい。

【0085】

他の例においては、放電動作は、数回のアクセス動作後に適用されてもよい。例えば、アクセス電圧は、アクセス動作中に強誘電体メモリセル１０５に印加されてもよく、このアクセス電圧の大きさは、選択コンポーネント２１５の閾値電圧より大きく、そして、カウンタは、アクセス電圧の印加に基づいてインクリメントされてもよい。放電電圧は、カウンタが閾値を超えるのに基づいて、強誘電体メモリセル１０５に印加されてもよく、この放電電圧の極性は、アクセス電圧の極性とは逆であり、放電電圧の振幅は、選択コンポーネント２１５の閾値電圧未満であってもよい。ある場合には、閾値は、強誘電体メモリセルのアクセスの試行の速度を含む。

【0086】

ある場合には、メモリアレイ１００−ａは、複数のメモリセル１０５を含んでもよく、これは、強誘電体メモリセル１０５を含んでもよく、強誘電体メモリセル１０５に放電電圧を印加することは、メモリアレイ１００−ａの複数のメモリセル１０５に放電電圧を印加することを含んでもよい。ある場合には、放電電圧は、メモリアレイ１００−ａの複数のメモリセル１０５のサブセットに印加されてもよい。

【0087】

他の場合には、強誘電体メモリセル１０５および選択コンポーネント２１５は、第１の導線および第２の導線と電子通信してもよく、強誘電体メモリセルにアクセス電圧を印加することは、第１の導線に第１の電圧を印加することと、第２の導線に第２の電圧を印加することとを含み、アクセス電圧は、第１の電圧と第２の電圧との間の電圧差を含む。強誘電体メモリセルに放電電圧を印加することは、第１の導線に第３の電圧を印加することを含んでもよく、この第３の電圧は、第１の電圧とは逆の極性を有し、この強誘電体メモリセル１０５および選択コンポーネント２１５における電圧は、第３の電圧を含む。いくつかの例においては、強誘電体メモリセルに放電電圧を印加することは、第１の導線に第３の電圧が印加された後で、第２の導線に第４の電圧を印加することを含み、この第４の電圧は第２の電圧とは逆の極性を有し、強誘電体メモリセル１０５および選択コンポーネント２１５における電圧は、第４の電圧を含む。他の例においては、強誘電体メモリセルに放電電圧を印加することは、第３の電圧と同時に、第２の導線に第４の電圧を印加することを含み、この第４の電圧は、第２の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第４の電圧と第３の電圧との間の差を含む。メモリコントローラ１４０−ａが、アクセス電圧および放電電圧のうちのいくつか、または全てを印加してもよい。

【0088】

上述されたように、放電動作は、数回のアクセス動作の後に適用されてもよい。例えば、メモリコントローラ１４０−ａは、アクセス動作中の第１の電圧または第２の電圧の印加に基づいて、カウンタ６０５をインクリメントしてもよい。カウンタ６０５が閾値を超える場合、メモリコントローラ１４０−ａは、放電動作中に第１の導線に第３の電圧を印加してもよい。メモリコントローラ１４０−ａは、第３の電圧の印加に基づいてカウンタをリセットしてもよく、例えば、放電動作の後にカウンタをリセットしてもよい。

【0089】

他の例においては、放電動作はタイマが終了した後に適用されてもよい。例えば、メモリコントローラ１４０−ａは、第１のメモリセル１０５のアクセス動作中に、第１の電圧または第２の電圧の印加に基づいて、タイマ６１０を開始してもよい。メモリコントローラ１４０−ａは、タイマ６１０が終了するまでは、第１のメモリセル１０５と電子通信する、如何なるメモリセル１０５にもアクセスし得ない。他の場合には、メモリコントローラ１４０−ａは、タイマ６１０が終了する前に、アクセス動作を実施してもよい。このような場合には、メモリコントローラ１４０−ａは、１つ以上の導線に放電電圧を印加してもよい。

【0090】

いくつかの例においては、例えば、図５Ａから図５Ｄを参照して論じられたように、アクセス動作および放電動作中に印加される電圧は異なってもよい。電圧レギュレータ６１５は、異なる電圧を提供してもよい。例えば、第３の電圧（例えば、放電電圧）の振幅は、電圧レギュレータ６１５の出力に基づいてもよく、メモリコントローラ１４０−ａは、放電動作中に、第１または第２の導線に第３の電圧を印加してもよく、この第３の電圧の振幅は、第１の電圧の振幅未満である。

【0091】

図７は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするメモリアレイ１００−ｂのブロック図７００を図示する。メモリアレイ１００−ｂは、電子メモリ装置と呼ばれてもよく、メモリコントローラ１４０−ｂおよびメモリセル１０５−ｃを含んでもよく、これらは、図１、図２および図６を参照して記述されたメモリコントローラ１４０およびメモリセル１０５の例であってもよい。メモリコントローラ１４０−ｂは、カウンタ６０５−ａおよびタイマ６１０−ａを含み、これらは、図６を参照すると、カウンタ６０５およびタイマ６１０の例であってもよい。メモリコントローラ１４０−ｂは、また、バイアシングコンポーネント７１０およびタイミングコンポーネント７１５も含み、図１、図２、図４、図５Ａから図５Ｄおよび図６に記述されるようにメモリアレイ１００−ｂを動作させてもよい。メモリコントローラ１４０−ｂは、ワード線１１０−ｂ、ビット線１１５−ｂおよびセンスコンポーネント１２５−ａと電子通信してもよく、これらは、図１、図２、図３および図５Ａー図５Ｄを参照して記述されたように、ワード線１１０、ビット線１１５およびセンスコンポーネント１２５の例であってもよい。メモリアレイ１００−ｂは、また、ラッチ７２５を含んでもよい。メモリアレイ１００−ｂのコンポーネントは、相互に電子通信してもよく、図１、図２、図３、図４、図５Ａ−図５Ｄおよび図６を参照して記述された機能を実施してもよい。ある場合には、センスコンポーネント１２５−ａおよびラッチ７２５は、メモリコントローラ１４０−ｂのコンポーネントであってもよい。

【0092】

メモリコントローラ１４０−ｂは、そのノードに電圧または電流を印加することによって、ワード線１１０−ｂまたはビット線１１５−ｂをアクティブ化するように構成されてもよい。例えば、バイアシングコンポーネント７１０は、上述されたように、メモリセル１０５−ｃを読み出すか、または書き込むために、メモリセル１０５−ｃを動作させるための電圧を印加するように構成されてもよい。バイアシングコンポーネント７１０は、また、上述されたように、ワード線１１０−ｂおよびデジット線１１５−ｂにライトバック電圧または放電電圧を印加してもよい。ある場合には、メモリコントローラ１４０−ｂは、図１を参照して記述されたように、行デコーダ、または列デコーダまたはその双方を含んでもよい。これは、メモリコントローラ１４０−ｂが、１つ以上のメモリセル１０５−ｅにアクセスすることと、ワード線１１０−ｂまたはビット線１１５−ｂと電子通信する１つ以上の非対象メモリセル１０５を放電することとを可能にすることができる。バイアシングコンポーネント７１０は、異なる電圧振幅を生成するために、様々な電圧レギュレータを含んでもよい。バイアシングコンポーネント７１０は、また、センスコンポーネント１２５−ａを動作させるための電圧を提供してもよい。

【0093】

ある場合には、メモリコントローラ１４０−ｂは、タイミングコンポーネント７１５を用いて、その動作を実施してもよい。例えば、タイミングコンポーネント７１５は、本明細書に論じられるように、読み出し、書き込み、ライトバックおよび放電などのメモリ機能を実施するためのスイッチングおよび電圧印加のためのタイミングを含む、様々なワード線またはビット線選択のタイミングを制御してもよい。ある場合には、タイミングコンポーネント７１５は、バイアシングコンポーネント７１０の動作を制御してもよい。

【0094】

センスコンポーネント１２５−ａは、メモリセル１０５−ｃに格納された論理状態を判断するために、電圧または電流センス増幅器を含んでもよい。論理状態を判断すると、センスコンポーネント１２５−ａは、その後に、ラッチ７２５に出力を格納してもよく、それは、メモリアレイ１００−ｂを使用している電子デバイスの動作に従って用いられてもよい。センスコンポーネント１２５−ａの出力に基づいて、メモリコントローラ１４０−ｂは、ライトバック動作が必要とされるか否かを決定してもよい。

【0095】

いくつかの例においては、メモリアレイ１００−ｂは、選択コンポーネントと電子通信する強誘電体メモリセル（例えば、メモリセル１０５−ｃ）と電子通信する第１の導線（例えば、ワード線１１０−ｂ）に第１の電圧を印加するための手段を含んでもよく、この第１の電圧は、アクセス動作中に印加されてもよい。メモリアレイ１００−ｂは、また、選択コンポーネントと電子通信する第２の導線（例えば、ビット線１１５−ｂ）に第２の電圧を印加するための手段を含んでもよく、この第２の電圧は、アクセス動作中に印加され、アクセス動作中の強誘電体メモリセル（例えば、メモリセル１０５−ｃ）および選択コンポーネントにおける電圧は、第１の電圧と第２の電圧との差を含む。

【0096】

メモリアレイ１００−ｂは、また、アクセス動作に続く放電動作中に、第１の導線に第３の電圧を印加するための手段を含んでもよく、この第３の電圧は、選択コンポーネントの閾値電圧に少なくとも部分的に基づくことがある振幅を有してもよい。メモリアレイ１００−ｂは、また、放電動作中に、第２の導線に第４の電圧を印加するための手段を含んでもよく、この第４の電圧は、第２の電圧とは逆の極性を有し、第４の電圧の振幅は、選択コンポーネントの閾値電圧に少なくとも部分的に基づく。メモリアレイ１００−ｂは、また、アクセス動作中に第１の電圧または第２の電圧を印加することに少なくとも部分的に基づいて、カウンタ（例えば、カウンタ６０５−ａ）をインクリメントするための手段を含んでもよい。メモリアレイ１００−ｂは、また、放電動作中に、第１の導線に第３の電圧を印加するための手段を含んでもよく、この第３の電圧の振幅は、第１の電圧の振幅未満であり、第３の電圧の振幅は、電圧レギュレータの出力に少なくとも部分的に基づく。

【0097】

いくつかの例においては、メモリアレイ１００−ｂは、アクセス動作中に選択コンポーネントと電子通信する強誘電体メモリセルにアクセス電圧を印加するための手段を含んでもよく、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。メモリアレイ１００−ｂは、また、アクセス動作に続いて、強誘電体メモリセルに第１の放電電圧を印加するための手段を含んでもよく、この第１の放電電圧の極性は、アクセス電圧の極性とは逆であり、第１の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

【0098】

いくつかの例においては、メモリアレイ１００−ｂは、複数の強誘電体メモリセルを含むメモリアレイの第１の強誘電体メモリセルに対する第１のアクセス動作を実施するための手段を含んでもよい。メモリアレイ１００−ｂは、また、第１のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマを開始するための手段を含んでもよい。メモリアレイ１００−ｂは、また、タイマが閾値を超えるのに少なくとも部分的に基づいて、メモリアレイの第２の強誘電体メモリセルに対する第２のアクセス動作を実施するための手段を含んでもよく、この閾値は、第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づく。

【0099】

いくつかの例においては、メモリアレイ１００−ｂは、選択コンポーネントと電子通信する強誘電体メモリセルにアクセス電圧をアクセス動作中に印加するための手段を含んでもよく、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。メモリアレイ１００−ｂは、また、アクセス電圧の印加に少なくとも部分的に基づいて、カウンタをインクリメントするための手段を含んでもよい。メモリアレイ１００−ｂは、また、カウンタが閾値を超えるのに少なくとも部分的に基づいて、強誘電体メモリセルに放電電圧を印加するための手段を含んでもよく、この放電電圧の極性は、アクセス電圧の極性とは逆であり、放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

【0100】

図８は、本開示の様々な実施形態による、非対象メモリセルの放電をサポートするシステム８００の図を図示する。システム８００は、デバイス８０５を含んでもよく、これは、様々なコンポーネントを接続、または物理的に支持するためのプリント回路基板であってもよいし、このプリント回路基板を含んでもよい。デバイス８０５は、メモリアレイ１００−ｃを含んでもよく、これは、図１、図６および図７に記述されるメモリアレイ１００の一例であってもよい。メモリアレイ１００−ｃは、メモリコントローラ１４０−ｃと（複数の）メモリセル１０５−ｄとを含んでもよく、これらは、図１、図６および図７を参照して記述されたメモリコントローラ１４０と、図１、図２、図４、図５Ａ−図５Ｄ、図６および図７を参照して記述されたメモリセル１０５の例であってもよい。デバイス８０５は、また、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、（複数の）周辺コンポーネント８２０および入力／出力制御コンポーネント８２５を含んでもよい。デバイス８０５のコンポーネントは、バス８３０を介して相互に電子通信してもよい。

【0101】

プロセッサ８１０は、メモリコントローラ１４０−ｃを通じて、メモリアレイ１００−ｃを動作させるように構成されてもよい。ある場合には、プロセッサ８１０は、図１、図６および図７を参照して記述されたようなメモリコントローラ１４０の機能を実施する。他の場合には、メモリコントローラ１４０ーｃは、プロセッサ８１０に一体化されてもよい。プロセッサ８１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネントであってもよく、これらの種類のコンポーネントの組み合わせであってもよく、プロセッサ８１０は、メモリセルアクセス動作に続いて、１つ以上の導線に放電電圧を印加することを含む、本明細書に記述された様々な機能を実施してもよい。プロセッサ８１０は、例えば、様々な機能またはタスクをデバイス８０５に実施させるために、メモリアレイ１００−ｃに格納されたコンピュータ可読命令を実行するように構成されてもよい。

【0102】

ＢＩＯＳコンポーネント８１５は、ファームウェアとして動作するベーシック入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであってもよく、これは、システム８００の様々なハードウェアコンポーネントを初期化し、実行することができる。ＢＩＯＳコンポーネント８１５は、また、プロセッサ８１０と、様々なコンポーネント、例えば、周辺コンポーネント８２０、入力／出力制御コンポーネント８２５などとの間でのデータの流れを管理してもよい。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含んでもよい。

【0103】

（複数の）周辺コンポーネント８２０は、入力もしくは出力デバイス、または、このようなデバイスに対するインタフェースの如何なるものであってもよく、これはデバイス８０５に統合される。例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルもしくはパラレルポート、または、周辺コンポーネント相互接続（ＰＣＩ）スロットやアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの周辺カードスロットを含んでもよい。

【0104】

入力／出力制御コンポーネント８２５は、プロセッサ８０１と、（複数の）周辺コンポーネント８２０、入力デバイス８３５、または出力デバイス８４０との間のデータ通信を管理してもよい。入力／出力制御コンポーネント８２５は、また、デバイス８０５に統合されていない周辺機器を管理してもよい。ある場合には、入力／出力制御コンポーネント８２５は、外部周辺機器に対する物理的接続またはポートを表してもよい。

【0105】

入力８３５は、デバイス８０５に対して外部のデバイスまたは信号であって、デバイス８０５またはそのコンポーネントに対する入力を提供するものを表してもよい。これは、ユーザインタフェースまたは他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含んでもよい。ある場合には、入力８３５は、（複数の）周辺コンポーネント８２０を介してデバイス８０５とインタフェースをとる周辺機器であってもよく、または入力／出力制御コンポーネント８２５によって管理されてもよい。

【0106】

出力８４０は、デバイス８０５に対して外部のデバイスまたは信号であって、デバイス８０５またはそのコンポーネントのうちの任意のものから出力を受信するように構成されたものを表してもよい。出力８４０の例は、ディスプレイ、オーディオスピーカー、プリンティングデバイス、別のプロセッサまたはプリント回路基板などに送信されるデータまたは信号を含んでもよい。ある場合には、出力８４０は、（複数の）周辺コンポーネント８２０を介してデバイス８０５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポーネント８２５によって管理されてもよい。

【0107】

メモリコントローラ１４０−ｃ、デバイス８０５およびメモリアレイ１００−ｂのコンポーネントは、その機能を実行するように設計された回路で構成されてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、または他のアクティブもしくは非アクティブな素子、を含んでもよい。

【0108】

図９Ａは、本開示の様々な実施形態による、非対象メモリセルを放電する方法９００−ａを図示するフローチャートを図示する。方法９００−ａの動作は、図１から図８を参照して記述されたように、メモリアレイ１００によって実施されてもよい。例えば、方法９００−ａの動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて、以下に記述される機能を実施してもよい。

【0109】

ブロック９０５において、方法は、強誘電体メモリセルと電子通信する第１の導線に第１の電圧を印加することを含んでもよく、この第１の電圧は、図１−図６を参照して記述されたように、アクセス動作中に印加される。ある場合には、強誘電体メモリセルは、選択コンポーネントと電子通信してもよく、これは、電気的に非線形のコンポーネントであってもよい。ある例においては、ブロック９０５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0110】

ブロック９１０において、方法は、選択コンポーネントと電子通信する第２の導線に第２の電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、第２の電圧は、第１の電圧とは逆の極性を有していてアクセス動作中に印加され、強誘電体メモリセルおよび選択コンポーネントにおけるアクセス動作中の電圧は、第１の電圧と第２の電圧との差を含む。アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、選択コンポーネントの閾値電圧より大きくてもよい。いくつかの例においては、第２の電圧は、第１の電圧の振幅と等しい。ある例においては、ブロック９１０の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0111】

ブロック９１５において、方法は、アクセス動作に続いて、放電動作中に第１の導線に第３の電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、第３の電圧は、第１の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。いくつかの例においては、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第３の電圧を含み、選択コンポーネントの閾値電圧未満であってもよい。いくつかの例においては、第３の電圧の振幅は、第１の電圧の振幅以下である。ある場合には、第３の電圧は、第１の電圧の印加される期間以下の期間、印加されてもよい。いくつかの例においては、第２の電圧は、第１の電圧の振幅と等しい。ある場合には、第１の電圧、第２の電圧および第３の電圧は、仮想接地に対して印加され、これらは、メモリアレイの強誘電体メモリセルが放電することを防ぐための抑止電圧として用いられる。ある例においては、ブロック９１５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0112】

方法は、また、放電動作中に第２の導線に第４の電圧を印加することも含んでもよく、この第４の電圧は、第２の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。ある場合には、第４の電圧は、第３の電圧の後に印加されてもよい。他の場合には、第４の電圧は、第３の電圧と同時に印加されてもよく、ここで、強誘電体メモリセルおよび選択コンポーネントにおける放電動作中の電圧は、第３の電圧と第４の電圧との差である。いくつかの例においては、第４の電圧の振幅は、第２の電圧の振幅以下であってもよい。いくつかの例においては、第４の電圧の振幅は、第３の電圧の振幅と等しくてもよい。

【0113】

図９Ｂは、本開示の様々な実施形態による、非対象メモリセルを放電する方法９００−ｂを図示するフローチャートを図示する。方法９００−ｂの動作は、図１−図８を参照して記述されたように、メモリアレイ１００によって実施されてもよい。例えば、方法９００−ｂの動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて、以下に記述される機能を実施してもよい。

【0114】

ブロック９２０において、方法は、強誘電体メモリセルと電子通信する第１の導線に第１の電圧を印加することを含んでもよく、この第１の電圧は、図１−図６を参照して記述されたように、アクセス動作中に印加され、相対電圧よりも大きい。ある場合には、強誘電体性メモリセルは、選択コンポーネントと電子通信してもよく、これは、電気的に非線形のコンポーネントであってもよい。ある例においては、ブロック９２０の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0115】

ブロック９２５において、方法は、選択コンポーネントと電子通信する第２の導線に第２の電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、第２の電圧は、アクセス動作中に印加され、相対電圧未満であり、アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第１の電圧と第２の電圧との差を含む。アクセス動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、選択コンポーネントの閾値電圧より大きくてもよい。いくつかの例においては、第２の電圧は第１の電圧の振幅と等しい。ある例においては、ブロック９２５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0116】

ブロック９３０において、方法は、アクセス動作に続いて、放電動作中に第１の導線に第３の電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、第３の電圧は、相対電圧未満であり、選択コンポーネントの閾値電圧に基づく振幅を有する。いくつかの例においては、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第３の電圧を含み、選択コンポーネントの閾値電圧未満であってもよい。いくつかの例においては、第３の電圧の振幅は、第１の電圧の振幅以下である。ある場合には、第３の電圧は、第１の電圧の印加される期間以下の期間、印加されてもよい。ある場合には、相対電圧は、中間バイアス電圧であり、メモリアレイの強誘電体メモリセルが放電することを防ぐための抑止電圧として用いられる。ある例においては、ブロック９３０の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0117】

方法は、また、放電動作中に第２の導線に第４の電圧を印加することを含んでもよく、この第４の電圧は、第２の電圧とは逆の極性を有し、選択コンポーネントの閾値電圧に基づく振幅を有する。ある場合には、第４の電圧は、第３の電圧の後に印加されてもよい。他の場合には、第４の電圧は、第３の電圧と同時に印加されてもよく、ここで、放電動作中の強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第３の電圧と第４の電圧との差である。いくつかの例においては、第４の電圧の振幅は、第２の電圧の振幅以下であってもよい。第４の電圧の振幅は、ある例においては、第３の電圧の振幅と等しくてもよい。

【0118】

図１０は、本開示の様々な実施形態による、非対象メモリセルを放電する方法１０００を図示するフローチャートを図示する。方法１０００の動作は、図１−図８を参照して記述されたように、メモリアレイ１００によって実施されてもよい。例えば、方法１０００の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。

【0119】

ブロック１００５において、方法は、アクセス動作中に強誘電体メモリセルにアクセス電圧を印加することを含んでもよく、このアクセス電圧の振幅は、図１−図６を参照して記述されたように、メモリセルと電子通信する選択コンポーネントの閾値電圧より大きい。アクセス動作は、強誘電体メモリセルを読み出すこと、または強誘電体メモリセルに書き込むことを含んでもよい。ある場合には、選択コンポーネントは、金属・半導体スイッチ、金属・半導体・金属スイッチまたはカルコゲナイド材料であってもよい。ある例においては、ブロック１００５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0120】

ブロック１０１０において、方法は、アクセス動作に続いて、強誘電体メモリセルに第１の放電電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、第１の放電電圧の極性は、アクセス電圧の極性とは逆であり、第１の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。ある場合には、第１の放電電圧は、アクセス電圧の振幅未満であってもよい。例えば、第１の放電電圧の振幅は、アクセス電圧の振幅の１／２以下であってもよい。ある例においては、図１、図６、図７および図８を参照して記述されたように、ブロック１０１０の動作は、メモリコントローラ１４０によって実施されてもよい。

【0121】

方法は、第１の放電電圧に続いて、強誘電体メモリセルに第２の放電電圧を印加することを含んでもよく、この第２の放電電圧の極性は、アクセス電圧の極性とは逆であり、第２の放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。

【0122】

図１１は、本開示の様々な実施形態による、非対象メモリセルを放電する方法１１００を図示するフローチャートを図示する。方法１１００の動作は、図１−図８を参照して記述されたように、メモリアレイ１００によって実施されてもよい。例えば、方法１１００の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。方法のいくつかの例においては、メモリアレイはメモリバンクであってもよい。

【0123】

ブロック１１０５において、方法は、図１−図６を参照して記述されたように、メモリアレイの第１の強誘電体メモリセルに対する第１のアクセス動作を実施することを含んでもよい。ある例においては、ブロック１１０５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0124】

ブロック１１１０において、図６および図７を参照して記述されたように、方法は、第１のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマを開始することを含んでもよい。ある例においては、ブロック１１１０の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよいし、図６を参照して記述されたように、タイマ６１０を用いて実施されてもよい。

【0125】

ブロック１１１５において、方法は、タイマが閾値を超えるのに少なくとも部分的に基づいて、メモリアレイの第２の強誘電体メモリセルに対して第２のアクセス動作を実施することを含んでもよく、この閾値は、図４および図６を参照して記述されたように、第１の強誘電体メモリセルの放電速度に少なくとも部分的に基づく。ある例においては、ブロック１１１５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0126】

方法は、第２のアクセス動作を実施するのに少なくとも部分的に基づいて、タイマをリセットすることをさらに含んでもよい。ある場合には、第１の強誘電体メモリセルは、メモリアレイの第２の強誘電体メモリセルと電子通信し、この第２の強誘電体メモリセルの電荷は、第１の強誘電体メモリセルの第１のアクセス動作に基づいてもよく、閾値は、第２の強誘電体メモリセルを放電するための時間に基づいてもよい。いくつかの例においては、方法は、タイマが閾値を超える前に、第３の強誘電体メモリセルにアクセスすることを含んでもよく、この第３の強誘電体メモリセルは、第１の強誘電体メモリセルから絶縁されている（例えば、電子通信していない）。

【0127】

いくつかの例においては、タイマはカウントアップタイマであってもよい。他の例においては、タイマはカウントダウンタイマであってもよく、第２のアクセス動作は、タイマの終了に基づいて実施されてもよい。

【0128】

図１２は、本開示の様々な実施形態による、非対象メモリセルを放電する方法１２００を図示するフローチャートを図示する。方法１２００の動作は、図１−図８を参照して記述されたように、メモリアレイ１００によって実施されてもよい。例えば、方法１２００の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて以下に記述される機能を実施してもよい。メモリアレイは、ある場合には、メモリバンクであってもよい。いくつかの例においては、強誘電体メモリセルは、選択コンポーネントと電子通信してもよい。

【0129】

ブロック１２０５において、方法は、アクセス動作中に強誘電体メモリセルにアクセス電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、このアクセス電圧の振幅は、選択コンポーネントの閾値電圧より大きい。ある例においては、ブロック１２０５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0130】

ブロック１２１０において、方法は、図６を参照して記述されたように、アクセス電圧を印加することに少なくとも部分的に基づいて、カウンタをインクリメントすることを含んでもよい。ある例においては、ブロック１２１０の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよく、または、図６および図７を参照して記述されたように、カウンタ６０５によって実施されてもよい。

【0131】

ブロック１２１５において、方法は、カウンタが閾値を超えるのに少なくとも部分的に基づいて、強誘電体メモリセルに放電電圧を印加することを含んでもよく、図１−図６を参照して記述されたように、この放電電圧の極性は、アクセス電圧の極性とは逆であり、この放電電圧の振幅は、選択コンポーネントの閾値電圧未満である。いくつかの例においては、閾値は、強誘電体メモリセルのアクセスの試行の速度を含む。ある例においては、ブロック１２１５の動作は、図１、図６、図７および図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。

【0132】

いくつかの例においては、メモリアレイは、複数のメモリセルを含み、複数のメモリセルは、強誘電体メモリセルを含み、この強誘電体メモリセルに放電電圧を印加することは、メモリアレイの複数のメモリセルに放電電圧を印加することを含んでもよい。ある場合には、放電電圧は、メモリアレイの複数のメモリセルのサブセットに印加されてもよい。

【0133】

いくつかの例においては、強誘電体メモリセルおよび選択コンポーネントは、第１の導線および第２の導線と電子通信してもよく、ここで、強誘電体メモリセルにアクセス電圧を印加することは、第１の導線に第１の電圧を印加することと、第２の導線に第２の電圧を印加することとを含み、このアクセス電圧は、第１の電圧と第２の電圧との電圧差を含む。強誘電体メモリセルに放電電圧を印加することは、第１の導線に第３の電圧を印加することを含んでもよく、この第３の電圧は、第１の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は第３の電圧である。

【0134】

ある場合には、強誘電体メモリセルに放電電圧を印加することは、第３の電圧が第１の導線に印加された後に、第２の導線に第４の電圧を印加することを含み、この第４の電圧は、第２の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第４の電圧である。他の場合には、強誘電体メモリセルに放電電圧を印加することは、第３の電圧と同時に、第２の導線に第４の電圧を印加することを含み、この第４の電圧は、第２の電圧とは逆の極性を有し、強誘電体メモリセルおよび選択コンポーネントにおける電圧は、第４の電圧と第３の電圧との差である。

【0135】

したがって、方法９００、１０００、１１００および１２００は、対象メモリセルのアクセス動作中に、非対象メモリセルの放電を提供して、その論理値の破損を防止してもよい。方法９００−１２００は、選択コンポーネントと電子通信する強誘電体メモリセルを含むメモリアレイを動作させる方法であってもよく、または、複数の強誘電体メモリセルを動作させる方法であってもよい。方法９００、１０００、１１００および１２００は、可能性のある実施例を記述しているものであり、動作およびステップは、他の実施例が可能であるように、再配置されてもよいし、または改変されてもよいことに留意されたい。いくつかの例においては、方法９００、１０００、１１００および１２００のうちの２つ以上からの態様は、組み合わせられてもよい。

【0136】

本明細書の記述は、実施例を提供するものであり、特許請求の範囲に記載された射程、適用性または実施例を限定するものではない。変更は、本開示の範囲から逸脱することなく、論じられた機能および構成要素の配置において行われてもよい。様々な実施例は、適宜、様々な手順またはコンポーネントを省略、置換、または追加してもよい。また、いくつかの実施例に関して記述された特徴は、他の実施例で組み合わせられてもよい。

【0137】

添付の図面と組み合わせて、本明細書で説明された記述は、例示的構成を記述し、実装され得るか、または特許請求の範囲の射程内にあるすべての実施例を表すものではない。本明細書で用いられるように“実施例”“例示的”および“実施形態”という用語は、“一実施例、例または例示として機能すること”を意味し、“他の例に対して望ましい”または“ 有利”であることは意味しない。詳細な記述は、記述された技術の理解を提供する目的で、具体的詳細を含む。しかしながら、これらの技術は、これらの具体的詳細がなくても実施されてもよい。いくつかの例においては、既知の構造およびデバイスは、記述された実施例の概念を不明瞭にすることを回避するために、ブロック図の形態で図示される。

【0138】

添付の図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有し得る。さらに、同一の種類の様々なコンポーネントは、参照ラベルにダッシュと、類似のコンポーネント間で区別する第２のラベルとを付加することによって区別され得る。第１の参照ラベルが本明細書で用いられるとき、その記述は、第２の参照ラベルに関係なく、同一の第１の参照ラベルを有する類似のコンポーネントのうちのいずれにも適用可能である。

【0139】

本明細書で用いられる、“実質的に”という用語は、改変された特徴が、絶対的である必要はないが、その特徴の利点を達成するために十分に近いこと（例えば、実質的にその用語によって修飾された動詞、または形容詞）を意味する。

【0140】

本明細書で用いられる、“電極”という用語は、電気的な導体を称することがあり、ある場合には、メモリセルまたはメモリアレイの他のコンポーネントに対する電気的接点として使用されてもよい。電極は、メモリアレイ１００の素子またはコンポーネント間に導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含んでもよい。

【0141】

“フォトリソグラフィー”という用語は、本明細書で用いられるように、フォトレジスト材料を用いてパターン化し、電磁気放射を用いて、このような材料を暴露するプロセスを称することがある。例えば、フォトレジスト材料は、例えば、ベース材料上のフォトレジストをスピンコーティングすることによって、ベース材料上に形成されてもよい。パターンは、フォトレジストを放射に暴露することによって、フォトレジスト内に形成されてもよい。パターンは、例えば、放射がフォトレジストを暴露する場所を空間的に画定するフォトマスクによって画定されてもよい。暴露されたフォトレジスト領域は、例えば、その後、化学処理によって除去されて、そのあとに所望のパターンを残すようにしてもよい。ある場合には、暴露された領域が、そのまま残り、暴露されていない領域が、除去されることがある。

【0142】

本明細書に記述される情報および信号は、様々な異なる科学技術および技術のうちの任意の技術を用いて表されてもよい。例えば、上記の記述を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界もしくは磁粉、光場もしくは光学粒子、またはその任意の組み合わせによって表されてもよい。いくつかの図面は、単一信号として信号を図示していることがあるが、しかしながら、信号は信号のバスを表してもよく、バスは様々なビット幅を有してもよいことが、当業者には理解されるだろう。

【0143】

“電子通信”という用語は、コンポーネント間の電子の流れを支持するコンポーネント間の関係を称する。これは、コンポーネント間の直接的な接続を含んでもよく、または中間コンポーネントを含んでもよい。電子通信しているコンポーネントは、（例えば、通電された回路において）電子もしくは信号をアクティブに交換することであってもよく、または、（例えば、通電されていない回路において）電子もしくは信号をアクティブに交換することではないが、通電された回路によって電子もしくは信号を交換するように構成され、動作可能であってもよい。例示として、スイッチ（例えば、トランジスタ）を介して、物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開か閉か）とは関係なく電子通信している。

【0144】

メモリアレイ１００を含む本明細書で論じられたデバイスは、シリコン（Ｓｉ）、ゲルマニウム、シリコン・ゲルマニウム合金、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）などの半導体基板上に形成されてもよい。ある場合には、基板は、半導体ウェーハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むがそれらに限定はされない、様々な化学種を用いたドーピングを通じて制御されてもよい。ドーピングは、基板の初期の形成中または成長中に、イオン注入または任意の他のドーピング手段によって実施されてもよい。メモリアレイまたは回路を含む基板の一部または断片は、ダイと呼ばれることがある。

【0145】

カルコゲナイド材料は、元素Ｓ、ＳｅおよびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。本明細書で論じられる相変化材料は、カルコゲナイド材料であってもよい。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含んでもよい。例示的なカルコゲナイド材料および合金は、Ｇｅ-Ｔｅ、Ｉｎ-Ｓｅ、Ｓｂ-Ｔｅ、Ｇａ-Ｓｂ、Ｉｎ-Ｓｂ、Ａｓ-Ｔｅ、Ａｌ-Ｔｅ、Ｇｅ-Ｓｂ-Ｔｅ、Ｔｅ-Ｇｅ-Ａｓ、Ｉｎ-Ｓｂ-Ｔｅ、Ｔｅ-Ｓｎ-Ｓｅ、Ｇｅ-Ｓｅ-Ｇａ、Ｂｉ-Ｓｅ-Ｓｂ、Ｇａ-Ｓｅ-Ｔｅ、Ｓｎ-Ｓｂ-Ｔｅ、Ｉｎ-Ｓｂ-Ｇｅ、Ｔｅ-Ｇｅ-Ｓｂ-Ｓ、Ｔｅ-Ｇｅ-Ｓｎ-Ｏ、Ｔｅ-Ｇｅ-Ｓｎ-Ａｕ、Ｐｄ-Ｔｅ-Ｇｅ-Ｓｎ、Ｉｎ-Ｓｅ-Ｔｉ-Ｃｏ、Ｇｅ-Ｓｂ-Ｔｅ-Ｐｄ、Ｇｅ-Ｓｂ-Ｔｅ-Ｃｏ、Ｓｂ-Ｔｅ-Ｂｉ-Ｓｅ、Ａｇ-Ｉｎ-Ｓｂ-Ｔｅ、Ｇｅ-Ｓｂ-Ｓｅ-Ｔｅ、Ｇｅ-Ｓｎ-Ｓｂ-Ｔｅ、Ｇｅ-Ｔｅ-Ｓｎ-Ｎｉ、Ｇｅ-Ｔｅ-Ｓｎ-Ｐｄ、または、Ｇｅ-Ｔｅ-Ｓｎ-Ｐｔを含んでもよいが、そのいずれにも限定はされない。本明細書で用いられるように、ハイフンでつなげられた化学組成は、特定の化合物または合金に含まれる元素を示すものであり、示された元素を含むすべての化学量論を表すことが意図される。例えば、Ｇｅ-Ｔｅは、Ｇｅ_ｘＴｅ_ｙを含んでもよく、ここで、ｘおよびｙは、任意の正の整数であってもよい。

【0146】

本明細書の開示と関連して記述された様々な例示的ブロック、コンポーネントおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書で記述された機能を実施するように設計されたその任意の組み合わせで実装されるか、または実施されてもよい。汎用プロセッサは、マイクロプロセッサでもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用された１つ以上のマイクロプロセッサ、または任意の他のこのような構成）として実装されてもよい。

【0147】

本明細書で記述された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組み合わせで実装されてもよい。プロセッサによって実行されるソフトウェアで実装される場合、その機能は、コンピュータ可読媒体における１つ以上の命令またはコードとして格納されるか、または伝送されてもよい。他の実施例および実装は、本開示および添付の特許請求の範囲内である。例えば、ソフトウェアの性質によっては、上述された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組み合わせを用いて実装されることができる。機能を実装する特徴は、また、様々な位置に物理的に配置されてもよく、異なる物理的位置で機能の一部が実装されるように分散されることを含む。また、特許請求の範囲を含む本明細書で用いられるように、項目の羅列（例えば、“少なくとも１つ”または“１つ以上”などの句によって前置きされた項目の羅列）において用いられるような“または（ｏｒ）”は、包括的な羅列を示し、例えば、Ａ，ＢまたはＣのうちの少なくとも１つの記載は、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。

【0148】

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を円滑にする任意の媒体を含む、非一時的コンピュータ記憶媒体と通信媒体との双方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスされることができる利用可能な任意の媒体であってもよい。例示として、限定するわけではなく、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電子消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記憶媒体、磁気ディスク記憶媒体もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態で所望のプログラムコード手段を伝送もしくは格納するために用いられることができ、かつ、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされることができる任意の他の非一時的媒体を含むことができる。

【0149】

また、どのような接続も、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアがウェブサイト、サーバ、もしくは他のリモートソースから、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタル加入者線（ＤＳＬ）、もしくは赤外線、ラジオ波、マイクロ波などの無線技術を用いて伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタル加入者線（ＤＳＬ）または赤外線、ラジオ波およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で用いられるように、ディスクは、ＣＤ、レーザディスク、光ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、通常、ディスク（ｄｉｓｋ）はデータを磁気的に再生するが、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。

【0150】

本明細書の記述は、当業者が本開示を製造または使用することが可能となるために提供される。本開示に対する様々な改変は、当業者に容易に明らかであろうし、本明細書に定義される一般的な原則は、本開示の範囲から逸脱することなく、他の変形に適用されてもよい。したがって、本開示は、本明細書に記述された実施例および設計に限定されるものではなく、本明細書に開示された原則および新規の特徴と矛盾しない最も広い範囲と一致するべきである。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】

【図12】