特許 6872837 発振回路及び電圧制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6872837

(24)【登録日】2021年4月22日

(45)【発行日】2021年5月19日

(54)【発明の名称】発振回路及び電圧制御装置

(51)【国際特許分類】

   H03K 3/354 20060101AFI20210510BHJP

   H03K 3/03 20060101ALI20210510BHJP

   H01L 21/822 20060101ALI20210510BHJP

   H01L 27/04 20060101ALI20210510BHJP

【ＦＩ】

   H03K3/354 B

   H03K3/03

   H01L27/04 T

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2017-110177(P2017-110177)

(22)【出願日】2017年6月2日

(65)【公開番号】特開2018-207281(P2018-207281A)

(43)【公開日】2018年12月27日

【審査請求日】2020年5月8日

(73)【特許権者】

【識別番号】315002243

【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】井桁 光昭

【審査官】 竹内 亨

(56)【参考文献】

【文献】 特表２００９−５１２３４４（ＪＰ，Ａ）

【文献】 特開２００１−１５６２６１（ＪＰ，Ａ）

【文献】 特開平１０−２２９１６６（ＪＰ，Ａ）

【文献】 国際公開第２００６／０１１３６４（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００９／０１７９６９５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ３／００−３／８６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

Ｐチャネル型の第１のトランジスタ及びＮチャネル型の第２のトランジスタを各々備えた奇数個のインバータを、リング状に結合した発振回路であって、
前記インバータの各々は、前記第１のトランジスタのボディ及び前記第２のトランジスタのボディが入力端とされ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続され、
前記インバータの各々において、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれオフ状態とされている
発振回路。

【請求項2】

前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソースに接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソースに接続されている
請求項１に記載の発振回路。

【請求項3】

前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインから絶縁された第１のゲート配線に接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインから絶縁された第２のゲート配線に接続されている
請求項１に記載の発振回路。

【請求項4】

前記インバータの各々において、前記第１のトランジスタのソースは、第１の電位を有する第１の電源ラインに接続され、前記第２のトランジスタのソースは、前記第１の電位よりも低い第２の電位を有する第２の電源ラインに接続されている
請求項１から請求項３のいずれか１項に記載の発振回路。

【請求項5】

Ｐチャネル型の第１のトランジスタ及びＮチャネル型の第２のトランジスタを各々備えた奇数個のインバータをリング状に結合した発振回路と、
前記発振回路の発振周波数を計測する周波数カウンタと、
前記周波数カウンタの計測値に基づいて特定の回路を構成するトランジスタのボディに印加するボディバイアス電圧及び前記特定の回路の電源電圧の少なくとも一方を制御する制御回路と、
を含む、電圧制御装置であって、
前記インバータの各々において、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれオフ状態とされ、
前記インバータの各々は、前記第１のトランジスタのボディ及び前記第２のトランジスタのボディが入力端とされ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続されている
電圧制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、発振回路及び電圧制御装置に関する。

【背景技術】

【0002】

リングオシレータを含む半導体装置に関する技術として、以下の技術が知られている。例えば、奇数個の単位回路により構成されたリングオシレータの単位回路が、定常的にオフ状態とされたＭＯＳＦＥＴからなる温度センサと、インバータと、を含むものが知られている。

【0003】

また、漏洩モードで作動する電流制限トランジスタを含む複数のトライステートインバータを備えたリングオシレータが知られている。

【0004】

また、モニタ用トランジスタによって検出されたリーク電流に比例した電圧を、発振回路及びチャージポンプ回路により発生させて出力トランジスタのバックゲートに供給することで、出力トランジスタの出力電圧の変動を抑制する技術が知られている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】国際公開第２００７／１４１８７０号

【特許文献2】特開２０１１−１００９９３号公報

【特許文献3】特開２０１３−１０９６９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

例えば、ＩｏＴ（Internet of Things）用途のＬＳＩ（Large Scale Integration）においては、低消費電力化のために電源電圧を０．５Ｖ程度にまで下げる要求がある。また、電源電圧の低下に伴って回路の動作周波数が過度に低くなることを防止するために、回路を構成する各トランジスタのボディに０．５Ｖ程度のＦＢＢ（Forward Body Bias：ボディ順バイアス）が印加される場合がある。なお、ＦＢＢが０．５Ｖ程度またはこれよりも小さい場合には、トランジスタのボディ−ソース間のＰＮ接合における順方向電流は微小であるが、サブスレッショルドリークは比較的大きくなる。サブスレッショルドリークとは、トランジスタのソース−ドレイン間におけるリーク電流である。

【0007】

サブスレッショルドリークは、ＬＳＩの製造バラツキ、電圧バラツキ、使用温度などのバラツキ要因（以下、ＰＶＴバラツキという）によって大きく変動する。サブスレッショルドリークが変動するとバッテリーの使用可能時間及び発熱に影響する。このため、ＰＶＴバラツキに対してサブスレッショルドリークを一定値以下に制御することが好ましい。

【0008】

サブスレッショルドリークの削減手法として、回路の非動作時に電源供給を停止するパワーゲーティングがある。しかしながら、常時動作する回路ブロックに対しては、パワーゲーティングを適用することはできない。

【0009】

サブスレッショルドリークを一定値以下に制御するには、サブスレッショルドリーク自体を高精度にモニタリングすることが必要であると考えられる。奇数個のインバータをリング状に連結したリングオシレータの発振周波数からサブスレッショルドリークを推定する手法が考えられる。しかしながら、従来のリングオシレータの発振周波数は、サブスレッショルドリークよりもむしろトランジスタのオン電流に対して強く依存する。従って、従来のリングオシレータでは、サブスレッショルドリークを高精度にモニタリングすることが困難である。

【0010】

開示の技術は、トランジスタのサブスレッショルドリークを従来よりも高精度にモニタリングすることを目的とする。

【課題を解決するための手段】

【0011】

開示の技術に係る発振回路は、Ｐチャネル型の第１のトランジスタ及びＮチャネル型の第２のトランジスタを各々備えた奇数個のインバータを、リング状に結合した発振回路である。前記インバータの各々は、前記第１のトランジスタのボディ及び前記第２のトランジスタのボディが入力端とされ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインが出力端とされている。最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続されている。前記インバータの各々において、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれオフ状態とされている。

【発明の効果】

【0012】

開示の技術によれば、トランジスタのサブスレッショルドリークを従来よりも高精度にモニタリングすることが可能となる。

【図面の簡単な説明】

【0013】

【図1】開示の技術の実施形態に係るリングオシレータの構成の一を示す等価回路図である。

【図2】開示の技術の実施形態に係るリングオシレータの断面構造の一例を示す図である。

【図3】開示の技術の実施形態に係るリングオシレータについて、回路シミュレーションを実施することにより取得した、発振動作時における各ノードの電圧波形を示す図である。

【図4】開示の技術の実施形態に係るリングオシレータの構成の一を示す等価回路図である。

【図5】開示の技術の実施形態に係る電圧制御装置の構成を示すブロック図である。

【図6】開示の技術の他の実施形態に係るリングオシレータの構成の一例を示す等価回路図である。

【発明を実施するための形態】

【0014】

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。

【0015】

[第１の実施形態]
図１は、開示の技術の第１の実施形態に係るリングオシレータ１００の構成の一を示す等価回路図である。

【0016】

リングオシレータ１００は、リング状に連結された奇数個のインバータ１０＿１、１０＿２及び１０＿３を含んで構成されている。なお、図１では、３個のインバータ１０＿１、１０＿２及び１０＿３によってリングオシレータ１００を構成する場合を例示しているが、インバータの個数は５個以上であってもよい。リングオシレータ１００において、インバータ１０＿１が初段のインバータであり、インバータ１０＿３が最終段のインバータである。

【0017】

インバータ１０＿１は、Ｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、以下Ｐ−ＭＯＳと表記する）１１＿１と、Ｎチャネル型のＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳと表記する）１２＿１とを含んで構成されている。同様に、インバータ１０＿２は、Ｐ−ＭＯＳ１１＿２と、Ｎ−ＭＯＳ１２＿２とを含んで構成され、インバータ１０＿３は、Ｐ−ＭＯＳ１１＿３と、Ｎ−ＭＯＳ１２＿３とを含んで構成されている。

【0018】

Ｐ−ＭＯＳ１１＿１は、ソースＳ及びゲートＧが、電位Ｖｄｄを有する電源ライン１４に接続され、ドレインＤが、Ｎ−ＭＯＳ１２＿１のドレインに接続され、ボディＢがＮ−ＭＯＳ１２＿１のボディＢに接続されている。Ｐ−ＭＯＳ１１＿１は、ゲートＧが、ソースＳと同電位に固定されることで、常時オフ状態を維持する。Ｎ−ＭＯＳ１２＿１のソースＳ及びゲートＧは、電位Ｖｄｄよりも低い電位Ｖｓｓを有する電源ライン１５に接続されている。電位Ｖｓｓはグランド電位であってもよい。Ｎ−ＭＯＳ１２＿１は、ゲートＧが、ソースＳと同電位に固定されることで、常時オフ状態を維持する。相互に接続されたＰ−ＭＯＳ１１＿１のボディＢ及びＮ−ＭＯＳ１２＿１のボディＢが、インバータ１０＿１の入力端とされ、相互に接続されたＰ−ＭＯＳ１１＿１のドレインＤ及びＮ−ＭＯＳ１２＿１のドレインＤが、インバータ１０＿１の出力端とされている。なお、本明細書において、トランジスタのオフ状態とは、ゲート直下に形成される反転層（チャネル）によって、ソースＳとドレインＤとが繋がっていない状態を意味する。反転層がソースＳ−ドレインＤ間において部分的に形成されている状態はオフ状態に含まれる。

【0019】

インバータ１０＿２において、Ｐ−ＭＯＳ１１＿２とＮ−ＭＯＳ１２＿２との接続関係は、インバータ１０＿１におけるＰ−ＭＯＳ１１＿１とＮ−ＭＯＳ１２＿１との接続関係と同様である。相互に接続されたＰ−ＭＯＳ１１＿２のボディＢ及びＮ−ＭＯＳ１２＿２のボディＢが、インバータ１０＿２の入力端とされ、相互に接続されたＰ−ＭＯＳ１１＿２のドレインＤ及びＮ−ＭＯＳ１２＿２のドレインＤが、インバータ１０＿２の出力端とされている。

【0020】

インバータ１０＿３において、Ｐ−ＭＯＳ１１＿３とＮ−ＭＯＳ１２＿３との接続関係は、インバータ１０＿１におけるＰ−ＭＯＳ１１＿１とＮ−ＭＯＳ１２＿１との接続関係と同様である。相互に接続されたＰ−ＭＯＳ１１＿３のボディＢ及びＮ−ＭＯＳ１２＿３のボディＢが、インバータ１０＿３の入力端とされ、相互に接続されたＰ−ＭＯＳ１１＿３のドレインＤ及びＮ−ＭＯＳ１２＿３のドレインＤが、インバータ１０＿３の出力端とされている。

【0021】

初段のインバータ１０＿１の出力端である、Ｐ−ＭＯＳ１１＿１のドレインＤ及びＮ−ＭＯＳ１２＿１のドレインＤは、次段のインバータ１０＿２の入力端であるＰ−ＭＯＳ１１＿２のボディＢ及びＮ−ＭＯＳ１２＿２のボディＢに接続されている。次段のインバータ１０＿２の出力端である、Ｐ−ＭＯＳ１１＿２のドレインＤ及びＮ−ＭＯＳ１２＿２のドレインＤは、最終段のインバータ１０＿３の入力端であるＰ−ＭＯＳ１１＿３のボディＢ及びＮ−ＭＯＳ１２＿３のボディＢに接続されている。最終段のインバータ１０＿３の出力端である、Ｐ−ＭＯＳ１１＿３のドレインＤ及びＮ−ＭＯＳ１２＿３のドレインＤは、初段のインバータ１０＿１の入力端であるＰ−ＭＯＳ１１＿１のボディＢ及びＮ−ＭＯＳ１２＿１のボディＢに接続されている。また、最終段のインバータ１０＿３の出力端であるＰ−ＭＯＳ１１＿３のドレインＤ及びＮ−ＭＯＳ１２＿３のドレインＤは、リングオシレータ１００の出力端子１３にも接続されている。

【0022】

図２は、リングオシレータ１００の断面構造の一例を示す図である。リングオシレータ１００を構成する各トランジスタは、Ｐ型のシリコン基板２０に形成されている。Ｐ−ＭＯＳ１１＿１、１１＿２及び１１＿３は、それぞれ、シリコン基板２０の表層部に形成されたＮ型半導体からなるＮウェル２３をボディＢとして有する。Ｎウェル２３内に形成された比較的高濃度のＰ型の拡散層が、Ｐ−ＭＯＳ１１＿１、１１＿２及び１１＿３のソースＳ及びドレインＤとして機能する。また、Ｎウェル２３内に形成された比較的高濃度のＮ型の拡散層ＢＣが、ボディコンタクトとして機能する。

【0023】

Ｎ−ＭＯＳ１２＿１、１２＿２及び１２＿３は、それぞれ、シリコン基板２０の表層部に形成されたＰ型半導体からなるＰウェル２２をボディＢとして有する。Ｐウェル２２内に形成された比較的高濃度のＮ型の拡散層が、Ｎ−ＭＯＳ１２＿１、１２＿２及び１２＿３のソースＳ及びドレインＤとして機能する。また、Ｐウェル２２内に形成された比較的高濃度のＰ型の拡散層ＢＣが、ボディコンタクトとして機能する。Ｐウェル２２は、Ｎ型半導体からなるＮウェル２１内に形成されている。Ｐウェル２２をＮウェル２１で囲むことにより、Ｐウェル２２はシリコン基板２０から絶縁分離される。Ｎウェル２１内に形成された比較的高濃度のＮ型の拡散層ＮＷが、コンタクト層として機能する。Ｎウェル２１は、配線を介して電位Ｖｄｄを有する電源ライン１４に接続されている。

【0024】

シリコン基板２０の表面には、各トランジスタのソースＳ及びドレインＤの間に、例えばポリシリコンを含んで構成されるゲートＧがゲート絶縁膜を介して設けられている。各トランジスタは、ＳｉＯ_２等の絶縁体で構成される素子分離領域２５によって互いに絶縁分離される。

【0025】

Ｐ−ＭＯＳ１１＿１、１１＿２及び１１＿３のゲートＧ及びソースＳは、配線を介して電位Ｖｄｄを有する電源ライン１４に接続されている。Ｎ−ＭＯＳ１２＿１、１２＿２及び１２＿３のゲートＧ及びソースＳは、配線を介して電位Ｖｓｓを有する電源ライン１５に接続されている。

【0026】

以下に、リングオシレータ１００の動作について説明する。初期状態において、初段のインバータ１０＿１の入力端であるＰ−ＭＯＳ１１＿１のボディＢ及びＮ−ＭＯＳ１２＿１のボディＢに、電位Ｖｄｄ（ハイレベル電位）が印加されるものとする。この場合、Ｎ−ＭＯＳ１２＿１に対してＦＢＢ（順方向ボディバイアス）が印加されることになり、Ｎ−ＭＯＳ１２＿１のサブスレッショルドリーク（以下単にリーク電流ともいう）が大きくなる。一方、Ｐ−ＭＯＳ１１＿１に対してはＦＢＢが印加されず、Ｐ−ＭＯＳ１１＿１のリーク電流は、Ｎ−ＭＯＳ１２＿１のリーク電流よりも小さくなる。このように、Ｎ−ＭＯＳ１２＿１のリーク電流が、Ｐ−ＭＯＳ１１＿１のリーク電流よりも大きくなることで、初段のインバータ１０＿１の出力端であるＰ−ＭＯＳ１１＿１のドレインＤ及びＮ−ＭＯＳ１２＿１のドレインＤの電位は、Ｖｓｓ（ローレベル電位）となる。

【0027】

初段のインバータ１０＿１の出力端の電位がＶｓｓ（ローレベル電位）となることで、次段のインバータ１０＿２の入力端であるＰ−ＭＯＳ１１＿２のボディＢ及びＮ−ＭＯＳ１２＿２のボディＢに、電位Ｖｓｓ（ローレベル電位）が印加される。これにより、Ｐ−ＭＯＳ１１＿２に対してＦＢＢが印加され、Ｐ−ＭＯＳ１１＿２のリーク電流は大きくなる。一方、Ｎ−ＭＯＳ１２＿２に対しては、ＦＢＢが印加されず、Ｎ−ＭＯＳ１２＿２のリーク電流は、Ｐ−ＭＯＳ１１＿２のリーク電流よりも小さくなる。このように、Ｐ−ＭＯＳ１１＿２のリーク電流が、Ｎ−ＭＯＳ１２＿２のリーク電流よりも大きくなることで、次段のインバータ１０＿２の出力端であるＰ−ＭＯＳ１１＿２のドレインＤ及びＮ−ＭＯＳ１２＿２のドレインＤの電位は、Ｖｄｄ（ハイレベル電位）となる。

【0028】

次段のインバータ１０＿２の出力端の電位がＶｄｄ（ハイレベル電位）となることで、最終段のインバータ１０＿３の入力端であるＰ−ＭＯＳ１１＿３のボディＢ及びＮ−ＭＯＳ１２＿３のボディＢに、電位Ｖｄｄ（ハイレベル電位）が印加される。これにより、Ｎ−ＭＯＳ１２＿３に対してＦＢＢが印加され、Ｎ−ＭＯＳ１２＿３のリーク電流は大きくなる。一方、Ｐ−ＭＯＳ１１＿３に対しては、ＦＢＢが印加されず、Ｐ−ＭＯＳ１１＿３のリーク電流は、Ｎ−ＭＯＳ１２＿３のリーク電流よりも小さくなる。このように、Ｎ−ＭＯＳ１２＿３のリーク電流が、Ｐ−ＭＯＳ１１＿３のリーク電流よりも大きくなることで、最終段のインバータ１０＿３の出力端であるＰ−ＭＯＳ１１＿３のドレインＤ及びＮ−ＭＯＳ１２＿３のドレインＤの電位は、Ｖｓｓ（ローレベル電位）となる。

【0029】

最終段のインバータ１０＿３の出力端の電位がＶｓｓ（ローレベル電位）となることで、初段のインバータ１０＿１の入力端に、電位Ｖｓｓ（ローレベル電位）が印加される。これにより、初段のインバータ１０＿１の出力端の電位は、Ｖｓｓ（ローレベル電位）からＶｄｄ（ハイレベル電位）に反転する。これに応じて次段のインバータ１０＿２の出力端の電位は、Ｖｄｄ（ハイレベル電位）からＶｓｓ（ローレベル電位）に反転する。その結果、最終段のインバータ１０＿３の出力端の電位は、Ｖｓｓ（ローレベル電位）からＶｄｄ（ハイレベル電位）に反転する。上記の動作を繰り返すことで、リングオシレータ１００の出力端子１３からは、ＶｄｄとＶｓｓとの間で振動する発振信号Ｓ_ＯＳＣが出力される。

【0030】

Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３は、それぞれ常時オフ状態を維持しているので、発振信号Ｓ_ＯＳＣの周波数は、これらのトランジスタのオン電流には依存しない。すなわち、発振信号Ｓ_ＯＳＣの周波数は、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のサブスレッショルドリークに対する相関性が極めて高い。発振信号Ｓ_ＯＳＣの周波数は、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のサブスレッショルドリークの大きさに略比例する。例えば、特定の回路を構成するトランジスタと同じ構造及びサイズのトランジスタを用いてリングオシレータ１００を構成して発振信号Ｓ_ＯＳＣを取得する。これにより、上記特定回路を構成するトランジスタのサブスレッショルドリークの大きさを高精度にモニタリングすることができる。

【0031】

ここで、図３は、図４に示す５段構成のインバータ１０＿１〜１０＿５を含むリングオシレータ１００について、回路シミュレーションを実施することにより取得した、発振動作時における各ノードｎ０〜ｎ４の電圧波形を示す図である。なお、ノードｎ０は、インバータ１０＿５の出力端（インバータ１０＿１の入力端）である。ノードｎ１は、インバータ１０＿１の出力端（インバータ１０＿２の入力端）である。ノードｎ２は、インバータ１０＿２の出力端（インバータ１０＿３の入力端）である。ノードｎ３は、インバータ１０＿３の出力端（インバータ１０＿４の入力端）である。ノードｎ４は、インバータ１０＿４の出力端（インバータ１０＿５の入力端）である。図３に示すように、各ノードｎ０〜ｎ４の電位が、ハイレベル電位とローレベル電位との間で振動しており、リングオシレータ１００が適切に発振動作を行うことが確認できた。

【0032】

本実施形態に係るリングオシレータ１００によれば、発振信号Ｓ_ＯＳＣの周波数は、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のリーク電流の大きさに応じたものとなる。従って、Ｐ−ＭＯＳ及びＮ−ＭＯＳが交互にオン状態となる従来のリングオシレータと比較して、低い周波数の発振信号Ｓ_ＯＳＣを得ることができる。従って、従来のリングオシレータと比較して、発振動作時に消費される充放電電力を小さくすることができる。また、従来のリングオシレータと比較して、インバータの段数を少なくすることができる。

【0033】

図５は、リングオシレータ１００を含んで構成される、開示の技術の実施形態に係る電圧制御装置２００の構成を示すブロック図である。電圧制御装置２００は、リングオシレータ１００によってモニタされたリーク電流に基づいて主回路３００に対してＡＢＢ（Adaptive Body Bias：ボディバイアス適応制御）及びＡＳＶ（Adaptive Supply Voltage：電源電圧適応制御）を行う。主回路３００は、特定の機能を持つ回路ブロックであり、半導体チップに搭載されている。なお、電圧制御装置２００は、主回路３００を構成する半導体チップと同一の半導体チップに搭載されていてもよいし、主回路３００とは別の半導体チップに搭載されていてもよい。

【0034】

電圧制御装置２００は、リングオシレータ１００の他、分周器２０１、周波数カウンタ２０２、ボディバイアス制御回路２０３及び電源電圧制御回路２０４を含んでいる。分周器２０１は、リングオシレータ１００から出力される発振信号Ｓ_ＯＳＣの周波数をｎ分の１（ｎは自然数）にした分周信号Ｓ_Ｄを出力する。周波数カウンタ２０２は、分周信号Ｓ_Ｄの単位時間あたりのパルス数をカウントすることにより、分周信号Ｓ_Ｄの周波数を示す周波数検出信号ｆ_Ｃを出力する。

【0035】

ボディバイアス制御回路２０３は、周波数検出信号ｆ_Ｃに応じて、主回路３００を構成する各トランジスタのボディに印加される順方向のボディバイアス電圧Ｆ_ＢＢの大きさを制御する。より具体的には、ボディバイアス制御回路２０３は、周波数検出信号ｆ_Ｃによって示される周波数が高い程（すなわち、リングオシレータ１００によってモニタされるリーク電流の大きさが大きい程）、主回路３００を構成する各トランジスタのボディに印加される順方向のボディバイアス電圧Ｖ_ＦＢＢを小さくする。なお、ボディバイアス制御回路２０３は、周波数検出信号ｆ_Ｃによって示される周波数が高い程（すなわち、リングオシレータ１００によってモニタされるリーク電流の大きさが大きい程）、逆方向のボディバイアス電圧を大きくしてもよい。

【0036】

電源電圧制御回路２０４は、周波数検出信号ｆ_Ｃに応じて、主回路３００に供給される電源電圧Ｖ_ＤＤの大きさを制御する。より具体的には、電源電圧制御回路２０４は、周波数検出信号ｆ_Ｃによって示される周波数が高い程（すなわち、リングオシレータ１００によってモニタされるリーク電流の大きさが大きい程）、主回路３００に供給される電源電圧Ｖ_ＤＤの大きさを小さくする。

【0037】

上記のように、電圧制御装置２００は、リングオシレータ１００によってモニタされるリーク電流（サブスレッショルドリーク）の大きさが大きい程、主回路３００を構成する各トランジスタのボディに印加される順方向のボディバイアス電圧Ｖ_ＦＢＢが小さくなるように制御する。また、リングオシレータ１００によってモニタされるリーク電流（サブスレッショルドリーク）の大きさが大きい程、主回路３００に供給される電源電圧Ｖ_ＤＤの大きさが小さくなるように制御する。これにより、主回路３００を構成する各トランジスタにおけるサブスレッショルドリークを、ＰＶＴバラツキに対して一定値以下に抑えることが可能となる。電圧制御装置２００によれば、リングオシレータ１００によってリーク電流の高精度なモニタを実現することができるので、主回路３００に対するＡＢＢ及びＡＳＶを適切に行うことが可能となる。

【0038】

また、本実施形態に係る電圧制御装置２００によれば、リングオシレータ１００の発振周波数を従来のリングオシレータと比較して低くすることができる。従って、従来のリングオシレータを用いて、電圧制御装置を構成する場合と比較して、分周器２０１の分周数を小さくし、周波数カウンタ２０２におけるカウント上限値を小さくすることができ、回路面積を小さくすることができる。なお、リングオシレータ１００の発振周波数を、周波数カウンタ２０２によって直接計測できる場合には、分周器２０１を省略することが可能である。リングオシレータ１００の発振周波数を従来のリングオシレータと比較して低くすることができるので、リングオシレータ１００の発振周波数を、周波数カウンタ２０２によって直接計測することは比較的容易である。

【0039】

本実施形態では、電圧制御装置２００がボディバイアス制御回路２０３及び電源電圧制御回路２０４の双方を備える構成を例示したが、電圧制御装置２００がボディバイアス制御回路２０３及び電源電圧制御回路２０４のうちの一方を備える構成としてもよい。

【0040】

［第２の実施形態］
図６は、開示の技術の第２の実施形態に係るリングオシレータ１００Ａの構成の一例を示す等価回路図である。リングオシレータ１００Ａは、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３のゲートＧがゲート配線１６に接続され、Ｎ−ＭＯＳ１２＿１、１２＿２、１２＿３のゲートＧがゲート配線１７に接続されている点が、第１の実施形態に係るリングオシレータ１００と異なる。ゲート配線１６及びゲート配線１７は、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のソースＳ及びドレインＤから絶縁されている。ゲート配線１６及び１７は、それぞれ、外部接続端子（図示せず）に接続されており、ゲート配線１６及び１７に対して外部から任意の電位を印加することが可能となっている。ゲート配線１６に印加される電位Ｖｇｐは、電位Ｖｄｄよりも大きくてもよいし、小さくてもよいが、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３がオフ状態を維持する電位とされる。同様に、ゲート配線１７に印加される電位Ｖｇｎは、電位Ｖｓｓよりも大きくてもよいし、小さくてもよいが、Ｎ−ＭＯＳ１２＿１、１２＿２、１２＿３がオフ状態を維持する電位とされる。

【0041】

例えば、Ｖｇｎ＞Ｖｓｓとし、Ｖｇｐ＜Ｖｄｄとすることで、第１の実施形態に係るリングオシレータ１００と比較して、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のリーク電流が大きくなる。これにより、リングオシレータ１００Ａの発振周波数を、第１の実施形態に係るリングオシレータ１００と比較して、高くすることができる。一方、Ｖｇｎ＜Ｖｓｓとし、Ｖｇｐ＞Ｖｄｄとすることで、第１の実施形態に係るリングオシレータ１００と比較して、Ｐ−ＭＯＳ１１＿１、１１＿２、１１＿３及びＮ−ＭＯＳ１２＿１、１２＿２、１２＿３のリーク電流が小さくなる。これにより、リングオシレータ１００Ａの発振周波数を、第１の実施形態に係るリングオシレータ１００と比較して、低くすることができる。

【0042】

なお、リングオシレータ１００及び１００Ａは、開示の技術における発振回路の一例である。Ｐ−ＭＯＳ１１＿１〜１１＿３は、開示の技術における第１のトランジスタの一例である。Ｎ−ＭＯＳ１２＿１〜１２＿３は、開示の技術における第２のトランジスタの一例である。インバータ１０＿１〜１０＿３は、開示の技術におけるインバータの一例である。インバータ１０＿３は、開示の技術における最終段のインバータの一例である。インバータ１０＿１は、開示の技術における初段のインバータの一例である。ゲート配線１６は、開示の技術における第１のゲート配線の一例である。ゲート配線１７は、開示の技術における第２のゲート配線の一例である。電源ライン１４は、開示の技術における第１の電源ラインの一例である。電源ライン１５は、開示の技術における第２の電源ラインの一例である。周波数カウンタ２０２は、開示の技術における周波数カウンタの一例である。ボディバイアス制御回路２０３及び電源電圧制御回路２０４は、開示の技術における制御回路の一例である。電圧制御装置２００は、開示の技術における電圧制御装置の一例である。

【0043】

以上の実施形態に関し、更に以下の付記を開示する。

【0044】

（付記１）
Ｐチャネル型の第１のトランジスタ及びＮチャネル型の第２のトランジスタを各々備えた奇数個のインバータを、リング状に結合した発振回路であって、
前記インバータの各々は、前記第１のトランジスタのボディ及び前記第２のトランジスタのボディが入力端とされ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続され、
前記インバータの各々において、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれオフ状態とされている
発振回路。

【0045】

（付記２）
前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソースに接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソースに接続されている
付記１に記載の発振回路。

【0046】

（付記３）
前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインから絶縁された第１のゲート配線に接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインから絶縁された第２のゲート配線に接続されている
付記１に記載の発振回路。

【0047】

（付記４）
前記インバータの各々において、前記第１のトランジスタのソースは、第１の電位を有する第１の電源ラインに接続され、前記第２のトランジスタのソースは、前記第１の電位よりも低い第２の電位を有する第２の電源ラインに接続されている
付記１から付記３のいずれか１つに記載の発振回路。

【0048】

（付記５）
前記第１のトランジスタのボディは、半導体基板に設けられたＮ型半導体からなる第１のウェルにより構成され、前記第２のトランジスタのボディは、前記半導体基板に設けられたＰ型半導体からなる第２のウェルにより構成される
付記１から付記４のいずれか１つに記載の発振回路。

【0049】

（付記６）
前記第２のウェルは、Ｎ型半導体からなる第３のウェル内に設けられている
付記５に記載の発振回路。

【0050】

（付記７）
Ｐチャネル型の第１のトランジスタ及びＮチャネル型の第２のトランジスタを各々備えた奇数個のインバータをリング状に結合した発振回路と、
前記発振回路の発振周波数を計測する周波数カウンタと、
前記周波数カウンタの計測値に基づいて特定の回路を構成するトランジスタのボディに印加するボディバイアス電圧及び前記特定の回路の電源電圧の少なくとも一方を制御する制御回路と、
を含む、電圧制御装置であって、
前記インバータの各々において、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれオフ状態とされ、
前記インバータの各々は、前記第１のトランジスタのボディ及び前記第２のトランジスタのボディが入力端とされ、前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続されている
電圧制御装置。

【0051】

（付記８）
前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソースに接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソースに接続されている
付記７に記載の電圧制御装置。

【0052】

（付記９）
前記インバータの各々において、前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインから絶縁された第１のゲート配線に接続され、前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインから絶縁された第２のゲート配線に接続されている
付記７に記載の電圧制御装置。

【0053】

（付記１０）
前記インバータの各々において、前記第１のトランジスタのソースは、第１の電位を有する第１の電源ラインに接続され、前記第２のトランジスタのソースは、前記第１の電位よりも低い第２の電位を有する第２の電源ラインに接続されている
付記７から付記９のいずれか１つに記載の電圧制御装置。

【0054】

（付記１１）
前記第１のトランジスタのボディは、半導体基板に設けられたＮ型半導体からなる第１のウェルにより構成され、前記第２のトランジスタのボディは、前記半導体基板に設けられたＰ型半導体からなる第２のウェルにより構成される
付記７から付記１０のいずれか１つに記載の電圧制御装置。

【0055】

（付記１２）
前記第２のウェルは、Ｎ型半導体からなる第３のウェル内に設けられている
付記１１に記載の電圧制御装置。

【符号の説明】

【0056】

１０＿１〜１０＿３ インバータ
１１＿１〜１１＿３ Ｐ−ＭＯＳ
１２＿１〜１２＿３ Ｎ−ＭＯＳ
１４、１５ 電源ライン
１６、１７ ゲート配線
１００、１００Ａ リングオシレータ
２００ 電圧制御装置
２０１ 分周器
２０２ 周波数カウンタ
２０３ ボディバイアス制御回路
２０４ 電源電圧制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】