特許 6873855 力率改善回路及び力率改善回路の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6873855

(24)【登録日】2021年4月23日

(45)【発行日】2021年5月19日

(54)【発明の名称】力率改善回路及び力率改善回路の制御方法

(51)【国際特許分類】

   H02M 7/12 20060101AFI20210510BHJP

【ＦＩ】

   H02M7/12 Q

【請求項の数】7

【全頁数】18

(21)【出願番号】特願2017-141363(P2017-141363)

(22)【出願日】2017年7月20日

(65)【公開番号】特開2019-22396(P2019-22396A)

(43)【公開日】2019年2月7日

【審査請求日】2020年6月3日

(73)【特許権者】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】岩尾 健一

(72)【発明者】

【氏名】押方 哲也

(72)【発明者】

【氏名】村田 雅昭

(72)【発明者】

【氏名】佐藤 英輝

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２０１８−０１９４８９（ＪＰ，Ａ）

【文献】 特開２０１５−０２３６０６（ＪＰ，Ａ）

【文献】 特開２００８−１２５３１０（ＪＰ，Ａ）

【文献】 特開２０１１−０７８１７９（ＪＰ，Ａ）

【文献】 特表２００９−５４３５３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ７／１２

(57)【特許請求の範囲】

【請求項1】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする力率改善回路。

【請求項2】

前記閾値は、前記第１の出力端子と前記第２の出力端子との間の出力電圧の２分の１である、
ことを特徴とする請求項１に記載の力率改善回路。

【請求項3】

前記制御部は、
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする請求項１又は２に記載の力率改善回路。

【請求項4】

前記制御部は、
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする請求項１又は２に記載の力率改善回路。

【請求項5】

前記制御部は、
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする請求項４に記載の力率改善回路。

【請求項6】

前記制御部は、
前記位相差制御を行う場合には、前記位相差を、

【数1】

で計算する、
ことを特徴とする請求項５に記載の力率改善回路。
ｔ_ｄｉｆｆは位相差時間、Ｖ_ｉｎは入力電圧、Ｖ_ｏｕｔは出力電圧、Ｃは第１から第６までのスイッチ素子の寄生容量、Ｌ_Ｒは第１及び第２インダクタのインダクタンス。

【請求項7】

交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする、力率改善回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、力率改善回路及び力率改善回路の制御方法に関する。

【背景技術】

【0002】

従来、インターリーブ方式の力率改善（Power Factor Correction）回路がある（例えば、特許文献１参照）。この従来の力率改善回路は、マスターアーム回路（第１のアーム回路と称されても良い）と、スレーブアーム回路（第２のアーム回路と称されても良い）と、極性切換アーム回路と、を備える。この従来の力率改善回路では、２つのインダクタの電流の位相がずれているので、一方のインダクタの電流が、他方のインダクタの電流を打ち消す方向に流れる。従って、入力コンデンサ及び出力コンデンサのリップル電流を低減できる。しかし、この従来の力率改善回路では、ＺＶＳ（Zero Volt Switching）動作が困難である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５−２３６０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、ＺＶＳ動作が可能な力率改善回路及び力率改善回路の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明の一態様の力率改善回路は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、
直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、
前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、
前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、
前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、
前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、
前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、
を備え、
前記制御部は、
前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。

【0006】

前記力率改善回路において、
前記閾値は、前記第１の出力端子と前記第２の出力端子との間の出力電圧の２分の１である、
ことを特徴とする。

【0007】

前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を予め定められた時間とする、
ことを特徴とする。

【0008】

前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記入力電圧が大きくなるほど、前記位相差を大きくする、
ことを特徴とする。

【0009】

前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、前記入力電圧に正比例する時間とする、
ことを特徴とする。

【0010】

前記力率改善回路において、
前記制御部は、
前記位相差制御を行う場合には、前記位相差を、

【数1】

で計算する、
ことを特徴とする。
ｔ_ｄｉｆｆは位相差時間、Ｖ_ｉｎは入力電圧、Ｖ_ｏｕｔは出力電圧、Ｃは第１から第６までのスイッチ素子の寄生容量、Ｌ_Ｒは第１及び第２インダクタのインダクタンスである。

【0011】

本発明の一態様の力率改善回路の制御方法は、
交流電圧が入力される一対の第１の入力端子及び第２の入力端子と、直流電圧を出力する一対の第１の出力端子及び第２の出力端子と、前記第１の出力端子と前記第２の出力端子との間に接続された出力コンデンサと、前記第１の入力端子と第１のノードとの間に接続された第１のインダクタ、前記第１のノードと前記第１の出力端子との間に接続された第１のスイッチ素子、及び、前記第１のノードと前記第２の出力端子との間に接続された第２のスイッチ素子を少なくとも有する１以上の第１のアーム回路と、前記第２の入力端子と前記第１の出力端子との間に接続された第３のスイッチ素子、及び、前記第２の入力端子と前記第２の出力端子との間に接続された第４のスイッチ素子を少なくとも有する極性切り替えアームと、前記第１の入力端子と第２のノードとの間に接続された第２のインダクタ、前記第２のノードと前記第１の出力端子との間に接続された第５のスイッチ素子、及び、前記第２のノードと前記第２の出力端子との間に接続された第６のスイッチ素子を少なくとも有する１以上の第２のアーム回路と、前記第１のノードと前記第２のノードとの間に接続された電流蓄積用インダクタと、前記交流電圧の極性に応じて、前記第１のスイッチ素子から第６のスイッチ素子までのスイッチング動作を制御する制御部と、を備える力率改善回路の制御方法であって、
前記制御部により、前記第１の入力端子に入力される入力電圧と閾値とを比較し、前記入力電圧が前記閾値よりも大きい場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設ける位相差制御を行い、前記入力電圧が前記閾値以下の場合には、前記第１のアーム回路と前記第２のアーム回路との間に位相差を設けない非位相差制御を行う、
ことを特徴とする。

【発明の効果】

【0012】

本発明の一態様の力率改善回路及び力率改善回路の制御方法は、ＺＶＳ動作を可能にすることができるという効果を奏する。

【図面の簡単な説明】

【0013】

【図1】図１は、比較例の力率改善回路の回路構成を示す図である。

【図2】図２は、比較例の力率改善回路の動作波形の一例を示す図である。

【図3】図３は、第１の実施の形態の力率改善回路の回路構成を示す図である。

【図4】図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。

【図5】図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。

【発明を実施するための形態】

【0014】

以下に、本発明の力率改善回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

【0015】

（第１の実施の形態）
以下、第１の実施の形態について説明するが、第１の実施の形態の理解の容易のため、先に比較例について説明する。
［比較例］
図１は、比較例の力率改善回路の回路構成を示す図である。力率改善回路１は、インターリーブ方式により、力率を改善する。力率改善回路１は、交流（例えば、５０Ｈｚ又は６０Ｈｚ）の入力電圧Ｖ_ｉｎの供給を電源２から受けて、入力電圧Ｖ_ｉｎより高い直流の出力電圧Ｖ_ｏｕｔを負荷４に出力する、昇圧回路である。比較例では、入力電圧Ｖ_ｉｎの実効値が２００Ｖであるとし、出力電圧Ｖ_ｏｕｔの目標電圧が４００Ｖであるとする。つまり、力率改善回路１は、実効値２００Ｖの入力電圧Ｖ_ｉｎの供給を受けて、４００Ｖの出力電圧Ｖ_ｏｕｔを出力するものとする。

【0016】

力率改善回路１は、入力電圧Ｖ_ｉｎが供給される第１の入力端子１１及び第２の入力端子１２を含む。力率改善回路１は、入力電圧Ｖ_ｉｎを検出する第１の電圧検出器１３を含む。第１の電圧検出器１３は、第１の入力端子１１と第２の入力端子１２との間に接続されている。

【0017】

力率改善回路１は、出力電圧Ｖ_ｏｕｔを出力する第１の出力端子１４及び第２の出力端子１５を含む。力率改善回路１は、出力電圧Ｖ_ｏｕｔを平滑するための出力コンデンサＣ_１を含む。出力コンデンサＣ_１は、第１の出力端子１４と第２の出力端子１５との間に接続されている。また、力率改善回路１は、出力電圧Ｖ_ｏｕｔを検出する第２の電圧検出器１６を含む。第２の電圧検出器１６は、第１の出力端子１４と第２の出力端子１５との間に接続されている。

【0018】

第１の出力端子１４と第２の出力端子１５との間には、負荷４が、接続されている。負荷４は、出力電圧Ｖ_ｏｕｔを異なる直流電圧に変換するＤＣ−ＤＣコンバータが例示されるが、これに限定されない。

【0019】

力率改善回路１は、第１のインダクタＬ_１を含む。第１のインダクタＬ_１の一端は、第１の入力端子１１に接続されている。第１のインダクタＬ_１の他端は、第１のノードＮ_１に接続されている。また、力率改善回路１は、第２のインダクタＬ_２を含む。第２のインダクタＬ_２の一端は、第１の入力端子１１に接続されている。第２のインダクタＬ_２の他端は、第２のノードＮ_２に接続されている。

【0020】

力率改善回路１は、第１及び第２のスイッチ素子（例えば、Ｎチャネル型電界効果トランジスタ（ＭＯＳＦＥＴ））Ｑ_１及びＱ_２を含む。第１のノードＮ_１は、第１のスイッチ素子Ｑ_１のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第１のノードＮ_１は、第２のスイッチ素子Ｑ_２のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0021】

第１のインダクタＬ_１、並びに、第１及び第２のスイッチ素子Ｑ_１及びＱ_２が、第１のアーム回路１７を構成する。

【0022】

第１のアーム回路１７は、マスターアームと称されても良いし、スレーブアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第１のアーム回路１７を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第１及び第２のゲートパルス信号Ｐ_１及びＰ_２で制御される、２個以上の第１のアーム回路１７を含んでいても良い。

【0023】

また、第１のアーム回路１７は、ハイサイドの１個の第１のスイッチ素子Ｑ_１を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第１のゲートパルス信号Ｐ_１で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第１のアーム回路１７は、ローサイドの１個の第２のスイッチ素子Ｑ_２を含んでいるが、これに限定されない。第１のアーム回路１７は、ソース−ドレイン経路が並列接続され、第２のゲートパルス信号Ｐ_２で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0024】

力率改善回路１は、第３及び第４のスイッチ素子Ｑ_３及びＱ_４を含む。第２の入力端子１２は、第３のスイッチ素子Ｑ_３のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２の入力端子１２は、第４のスイッチ素子Ｑ_４のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0025】

第３及び第４のスイッチ素子Ｑ_３及びＱ_４が、極性切り替えアーム回路１８を構成する。

【0026】

極性切り替えアーム回路１８は、ハイサイドの１個の第３のスイッチ素子Ｑ_３を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第３のゲートパルス信号Ｐ_３で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、極性切り替えアーム回路１８は、ローサイドの１個の第４のスイッチ素子Ｑ_４を含んでいるが、これに限定されない。極性切り替えアーム回路１８は、ソース−ドレイン経路が並列接続され、第４のゲートパルス信号Ｐ_４で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0027】

力率改善回路１は、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を含む。第２のノードＮ_２は、第５のスイッチ素子Ｑ_５のソース−ドレイン経路を介して、第１の出力端子１４に接続されている。また、第２のノードＮ_２は、第６のスイッチ素子Ｑ_６のドレイン−ソース経路を介して、第２の出力端子１５に接続されている。

【0028】

第２のインダクタＬ_２、並びに、第５及び第６のスイッチ素子Ｑ_５及びＱ_６が、第２のアーム回路１９を構成する。

【0029】

第２のアーム回路１９は、スレーブアームと称されても良いし、マスターアームと称されても良い。また、本実施の形態では、力率改善回路１が１個の第２のアーム回路１９を含むこととしたが、これに限定されない。力率改善回路１は、並列接続され、第５及び第６のゲートパルス信号Ｐ_５及びＰ_６で制御される、２個以上の第２のアーム回路１９を含んでいても良い。第２のアーム回路１９の個数と、第１のアーム回路１７の個数は、同数が好適である。

【0030】

また、第２のアーム回路１９は、ハイサイドの１個の第５のスイッチ素子Ｑ_５を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第５のゲートパルス信号Ｐ_５で制御される、ハイサイドの２個以上のスイッチ素子を含んでいても良い。また、第２のアーム回路１９は、ローサイドの１個の第６のスイッチ素子Ｑ_６を含んでいるが、これに限定されない。第２のアーム回路１９は、ソース−ドレイン経路が並列接続され、第６のゲートパルス信号Ｐ_６で制御される、ローサイドの２個以上のスイッチ素子を含んでいても良い。ハイサイドのスイッチ素子の個数と、ローサイドのスイッチ素子の個数は、同数が好適である。

【0031】

第１の入力端子１１に入力される入力電流Ｉ_ｉｎは、第１のアーム回路１７に流れる電流ＩＬ_１と、第２のアーム回路１９に流れる電流ＩＬ_２と、の和である。

【0032】

なお、本実施の形態では、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までがＮチャネル型ＭＯＳＦＥＴであることとしたが、これに限定されない。第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などでも良い。

【0033】

第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までは、第１の寄生ダイオード（ボディダイオード）Ｄ_１から第６の寄生ダイオードＤ_６までを、夫々有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。第１の寄生ダイオードＤ_１から第６の寄生ダイオードＤ_６までは、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。

【0034】

力率改善回路１は、電流蓄積用インダクタＬ_３を有する。電流蓄積用インダクタＬ_３の一端は、第１のノードＮ_１に接続されている。電流蓄積用インダクタＬ_３の他端は、第２のノードＮ_２に接続されている。

【0035】

電流蓄積用インダクタＬ_３の断面積は、第１のインダクタＬ_１の断面積及び第２のインダクタＬ_２の断面積よりも小さく設定されていると好ましい。

【0036】

電流蓄積用インダクタＬ_３に流れる電流ＩＬ_３の平均値は、第１のインダクタＬ_１に流れる電流ＩＬ_１の平均値及び第２のインダクタＬ_２に流れる電流ＩＬ_２の平均値よりも小さくなるように設定されていると好ましい。

【0037】

電流蓄積用インダクタＬ_３のインダクタンスは、第１のインダクタＬ_１のインダクタンス及び第２のインダクタＬ_２のインダクタンスよりも大きく設定されていると好ましい。

【0038】

力率改善回路１は、制御部５０を含む。制御部５０は、ＣＰＵ（Central Processing Unit）とプログラムを利用して、実現可能である。

【0039】

制御部５０は、入力電圧Ｖ_ｉｎの極性に応じて、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのゲート−ソース間の電圧を制御することにより、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのスイッチング動作を制御する。制御部５０は、ＰＷＭ（Pulse Width Modulation）信号である、第１のゲートパルス信号Ｐ_１から第６のゲートパルス信号Ｐ_６までを、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までのゲートに、夫々出力する。なお、第１のゲートパルス信号Ｐ_１から第６のゲートパルス信号Ｐ_６までには、デッドタイムｔ_ｄが設定されている。デッドタイムｔ_ｄは、１ｎｓから１０ｎｓ程度が例示されるが、これに限定されない。

【0040】

制御部５０は、出力電圧Ｖ_ｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までを制御する。

【0041】

制御部５０は、第１の電圧検出器１３で検出された入力電圧Ｖ_ｉｎと、第２の電圧検出器１６で検出された出力電圧Ｖ_ｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６の周波数（スイッチング周波数）と、オン時間Ｔ_ｏｎと、第１のアーム回路１７と第２のアーム回路１９との位相差時間ｔ_ｄｉｆｆと、を計算する。制御部５０は、計算した周波数と、オン時間Ｔ_ｏｎと、位相差時間ｔ_ｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６を、第１、第２、第５及び第６のスイッチ素子Ｑ_１、Ｑ_２、Ｑ_５及びＱ_６のゲートに、夫々出力する。

【0042】

制御部５０の動作について、説明する。

【0043】

制御部５０は、入力電圧Ｖ_ｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンする。

【0044】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する。

【0045】

例えば、制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ_２、Ｑ_４及びＱ_６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ_１、Ｑ_３及びＱ_５をオフした第１の状態から、第２のスイッチ素子Ｑ_２をオフし且つ第１のスイッチ素子Ｑ_１をオンした第２の状態に制御する。

【0046】

さらに、制御部５０は、第２の状態に制御した後、第２の状態から、第６のスイッチ素子Ｑ_６をオフした第３の状態に制御する。そして、制御部５０は、第３の状態に制御した後、第３の状態から、第５のスイッチ素子Ｑ_５をオンした第４の状態に制御する。

【0047】

また、制御部５０は、第４の状態に制御した後、第４の状態から、第１のスイッチ素子Ｑ_１をオフした第５の状態に制御する。そして、制御部５０は、第５の状態に制御した後、第５の状態から、第２のスイッチ素子Ｑ_２をオンした第６の状態に制御する。

【0048】

また、制御部５０は、第６の状態に制御した後、第６の状態から、第５のスイッチ素子Ｑ_５をオフした第７の状態に制御する。そして、制御部５０は、第７の状態に制御した後、第７の状態から、第６のスイッチ素子Ｑ_６をオンした第８の状態に制御する。

【0049】

また、制御部５０は、第８の状態に制御した後、第８の状態から、第２のスイッチ素子Ｑ_２をオフした第９の状態に制御する。そして、制御部５０は、第９の状態に制御した後、第９の状態から、第１のスイッチ素子Ｑ_１をオンした第１０の状態に制御する。

【0050】

以上の制御により、入力電圧Ｖ_ｉｎの極性が正相である場合には、電流ＩＬ_１及びＩＬ_２が、第４のスイッチ素子Ｑ_４を介して、第２の入力端子１２に流れることとなる。

【0051】

一方、制御部５０は、入力電圧Ｖ_ｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフする。

【0052】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフした状態で、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する。

【0053】

この制御により、入力電圧Ｖ_ｉｎの極性が逆相である場合には、電流ＩＬ_１及びＩＬ_２が、第３のスイッチ素子Ｑ_３を介して第１の入力端子１１に流れることとなる。

【0054】

なお、入力電圧Ｖ_ｉｎの極性が逆相である場合の、第１及び第２のスイッチ素子Ｑ_１及びＱ_２を相補的にオン／オフを切り替えるように制御しつつ、第５及び第６のスイッチ素子Ｑ_５及びＱ_６を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖ_ｉｎが正相である場合の第１の状態から第１０の状態までの制御と同様である。

【0055】

図２は、比較例の力率改善回路の動作波形の一例を示す図である。図２は、入力電圧Ｖ_ｉｎの極性が正相である場合の、力率改善回路１の動作波形の一例を示す図である。

【0056】

制御部５０は、入力電圧Ｖ_ｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ_２、Ｑ_４及びＱ_６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ_１、Ｑ_３及びＱ_５をオフした第１の状態に制御する。

【0057】

次に、制御部５０は、タイミングｔ_１において、第２のスイッチ素子Ｑ_２をオフする。次に、制御部５０は、タイミングｔ_１からデッドタイムｔ_ｄ経過後のタイミングｔ_２において、第１のスイッチ素子Ｑ_１をオンした第２の状態に制御する。このとき、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧ＶｄｓＱ_２が出力電圧Ｖ_ｏｕｔ相当になる。

【0058】

次に、制御部５０は、タイミングｔ_３において、第２の状態から、第６のスイッチ素子Ｑ_６をオフした第３の状態に制御する。このとき、第６のスイッチ素子Ｑ_６のドレイン−ソース間電圧ＶｄｓＱ_６が出力電圧Ｖ_ｏｕｔ相当になる。

【0059】

これにより、電流蓄積用インダクタＬ_３には、タイミングｔ_２からタイミングｔ_３までの期間に、出力電圧Ｖ_ｏｕｔ相当の電圧ＶＬ_３が印加され、電流蓄積用インダクタＬ_３に電流ＩＬ_３が蓄積される。このとき、電流蓄積用インダクタＬ_３が寄生ダイオードＤ_５の寄生容量を放電し、第５のスイッチ素子Ｑ_５のドレイン−ソース間電圧が０Ｖになる。

【0060】

これにより、第５のスイッチ素子Ｑ_５のＺＶＳ動作が可能になる。

【0061】

次に、制御部５０は、タイミングｔ_３からデッドタイムｔ_ｄ経過後のタイミングｔ_４において、第５のスイッチ素子Ｑ_５をオンした第４の状態に制御する。このとき、電流蓄積用インダクタＬ_３が第１のスイッチ素子Ｑ_１及び第５のスイッチ素子Ｑ_５を介して短絡されるので、電流蓄積用インダクタＬ_３の電流ＩＬ_３が保持される。

【0062】

タイミングｔ_２からタイミングｔ_４までの期間が、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔ_ｄｉｆｆである。

【0063】

次に、制御部５０は、タイミングｔ_５において、第４の状態から、第１のスイッチ素子Ｑ_１をオフした第５の状態に制御する。このとき、電流蓄積用インダクタＬ_３が寄生ダイオードＤ_２の寄生容量を放電し、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧ＶｄｓＱ_２が０Ｖになる。

【0064】

これにより、第２のスイッチ素子Ｑ_２のＺＶＳ動作が可能になる。

【0065】

タイミングｔ_２からタイミングｔ_５までの期間が、オン時間Ｔ_ｏｎである。

【0066】

次に、制御部５０は、タイミングｔ_５からデッドタイムｔ_ｄ経過後のタイミングｔ_６において、第２のスイッチ素子Ｑ_２をオンした第６の状態に制御する。

【0067】

次に、制御部５０は、タイミングｔ_７において、第６の状態から、第５のスイッチ素子Ｑ_５をオフした第７の状態に制御する。これにより、電流蓄積用インダクタＬ_３には、タイミングｔ_６からタイミングｔ_７までの期間に、第３の状態と逆方向の出力電圧Ｖ_ｏｕｔ相当の電圧が印加され、電流蓄積用インダクタＬ_３に電流ＩＬ_３が蓄積される。このとき、電流蓄積用インダクタＬ_３が寄生ダイオードＤ_６の寄生容量を放電し、第６のスイッチ素子Ｑ_６のドレイン−ソース間電圧ＶｄｓＱ_６が０Ｖになる。

【0068】

これにより、第６のスイッチ素子Ｑ_６のＺＶＳ動作が可能になる。

【0069】

次に、制御部５０は、タイミングｔ_７からデッドタイムｔ_ｄ経過後のタイミングｔ_８において、第７の状態から、第６のスイッチ素子Ｑ_６をオンした第８の状態に制御する。このとき、電流蓄積用インダクタＬ_３が第２のスイッチ素子Ｑ_２及び第６のスイッチ素子Ｑ_６を介して短絡され、電流蓄積用インダクタＬ_３の電流が保持される。

【0070】

次に、制御部５０は、タイミングｔ_９において、第８の状態から、第２のスイッチ素子Ｑ_２をオフした第９の状態に制御する。このとき、電流蓄積用インダクタＬ_３が寄生ダイオードＤ_１の寄生容量を放電し、第１のスイッチ素子Ｑ_１のドレイン−ソース間電圧ＶｄｓＱ_１が０Ｖになる。

【0071】

これにより、第１のスイッチ素子Ｑ_１のＺＶＳ動作が可能になる。

【0072】

次に、制御部５０は、タイミングｔ_９からデッドタイムｔ_ｄ経過後のタイミングｔ_１０において、第９の状態から、第１のスイッチ素子Ｑ_１をオンした第１０の状態に制御する。

【0073】

制御部５０は、以降同様の制御を実行する。

【0074】

なお、第２のスイッチ素子Ｑ_２を制御するための第２のゲートパルス信号Ｐ_２の位相と、第６のスイッチ素子Ｑ_６を制御するための第６のゲートパルス信号Ｐ_６の位相とは、位相差時間ｔ_ｄｉｆｆだけずれている。同様に、第１のスイッチ素子Ｑ_１を制御するための第１のゲートパルス信号Ｐ_１の位相と、第５のスイッチ素子Ｑ_５を制御するための第５のゲートパルス信号Ｐ_５の位相とは、位相差時間ｔ_ｄｉｆｆだけずれている。

【0075】

力率改善回路１は、第１のノードＮ_１と第２のノードＮ_２との間に接続された、電流蓄積用インダクタＬ_３を備える。電流蓄積用インダクタＬ_３が、第１のスイッチ素子Ｑ_１、第２のスイッチ素子Ｑ_２、第５のスイッチ素子Ｑ_５、又は、第６のスイッチ素子Ｑ_６がオフの時に、これらのスイッチ素子Ｑの寄生ダイオードＤの寄生容量を放電する。従って、第１のスイッチ素子Ｑ_１、第２のスイッチ素子Ｑ_２、第５のスイッチ素子Ｑ_５、及び、第６のスイッチ素子Ｑ_６のＺＶＳ動作が可能になる。

【0076】

しかし、力率改善回路１では、電流蓄積用インダクタＬ_３に電流ＩＬ_３が流れる。この電流ＩＬ_３により、電流蓄積用インダクタＬ_３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ_３の鉄損が発生する。これらの損失を抑制することが望ましい。

【0077】

［第１の実施の形態］
第１の実施の形態の力率改善回路は、電流蓄積用インダクタＬ_３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ_３の鉄損を抑制するために、位相差制御と、非位相差制御と、を切り替えて実行する。位相差制御は、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設ける制御である。非位相差制御は、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設けない制御である。

【0078】

図３は、第１の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例と同じ構成要素には、同じ参照符号を付して、説明を省略する。

【0079】

第１の実施の形態の力率改善回路１Ａは、比較例の制御部５０に代えて、制御部５０Ａを備える。制御部５０Ａは、閾値記憶部５１と、判定部５２と、位相差計算部５３と、駆動部５４と、を含む。

【0080】

閾値記憶部５１は、位相差制御と非位相差制御のどちらを行うか、を判定するための、電圧の閾値Ｖ_ｔｈを記憶する。閾値Ｖ_ｔｈは、有線通信又は無線通信経由で書き換え可能であっても良い。本実施の形態では、Ｖ_ｔｈ＝１／２・Ｖ_ｏｕｔとするが、これに限定されない。Ｖ_ｔｈ≦１／２・Ｖ_ｏｕｔであれば良い。

【0081】

再び図３を参照すると、判定部５２は、入力電圧Ｖ_ｉｎと、閾値Ｖ_ｔｈと、を比較する。判定部５２は、入力電圧Ｖ_ｉｎが閾値Ｖ_ｔｈより大きい場合は、位相差制御を駆動部５４に行わせるための、ローレベルの判定信号Ｓ_１を駆動部５４に出力する。一方、判定部５２は、入力電流Ｉ_ｉｎが選択した閾値以下の場合には、非位相差制御を駆動部５４に行わせるための、ハイレベルの判定信号Ｓ_１を駆動部５４に出力する。

【0082】

位相差計算部５３は、判定信号Ｓ_１がローレベルである場合、即ち位相差制御を行う場合に、入力電圧Ｖ_ｉｎ及び出力電圧Ｖ_ｏｕｔに基づいて、位相差時間ｔ_ｄｉｆｆを計算して、駆動部５４に出力する。

【0083】

位相差計算部５３は、入力電圧Ｖ_ｉｎが大きくなるほど、力率改善のために、位相差時間ｔ_ｄｉｆｆを大きくすることが好ましい。また、位相差計算部５３は、力率改善のために、位相差時間ｔ_ｄｉｆｆを、入力電圧Ｖ_ｉｎに正比例する時間とすることが好ましい。

【0084】

例えば、位相差計算部５３は、次の式（１）で位相差時間ｔ_ｄｉｆｆを計算すると好ましい。但し、これに限定されない。

【0085】

【数2】

【0086】

式（１）において、Ｃは、第１の寄生ダイオードＤ_１から第６の寄生ダイオードＤ_６までの寄生容量である。Ｌ_Ｒは、第１のインダクタＬ_１及び第２のインダクタＬ_２のインダクタンスである。

【0087】

駆動部５４は、位相差制御及び非位相差制御のいずれの場合にも、出力電圧Ｖ_ｏｕｔが目標電圧（４００Ｖ）になるように、第１のスイッチ素子Ｑ_１から第６のスイッチ素子Ｑ_６までを制御する。

【0088】

駆動部５４は、位相差制御及び非位相差制御のいずれの場合にも、入力電圧Ｖ_ｉｎと、出力電圧Ｖ_ｏｕｔと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６の周波数（スイッチング周波数）と、オン時間Ｔ_ｏｎと、を計算する。駆動部５４は、計算した周波数と、オン時間Ｔ_ｏｎと、位相差計算部５３で計算された位相差時間ｔ_ｄｉｆｆと、に基づいて、第１、第２、第５及び第６のゲートパルス信号Ｐ_１、Ｐ_２、Ｐ_５及びＰ_６を、第１、第２、第５及び第６のスイッチ素子Ｑ_１、Ｑ_２、Ｑ_５及びＱ_６のゲートに、夫々出力する。

【0089】

制御部５０Ａの位相差制御の制御動作は、比較例の制御部５０と同様であるので、説明を省略する。

【0090】

制御部５０Ａの非位相差制御の制御動作について、説明する。

【0091】

第１のアーム回路１７及び第２のアーム回路１９は、昇圧チョッパ回路と同様の回路構成を有する。従って、力率改善回路１は、非位相差制御の場合には、昇圧チョッパ回路と同様の動作を行う。

【0092】

具体的には、制御部５０Ａは、入力電圧Ｖ_ｉｎの極性が正相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンする。

【0093】

そして、制御部５０Ａは、第３のスイッチ素子Ｑ_３をオフし且つ第４のスイッチ素子Ｑ_４をオンした状態で、第１及び第５のスイッチ素子Ｑ_１及びＱ_５と、第２及び第６のスイッチ素子Ｑ_２及びＱ_６と、を相補的にオン／オフを切り替えるように制御する。

【0094】

例えば、制御部５０Ａは、入力電圧Ｖ_ｉｎが正相である場合において、第２、第４及び第６のスイッチ素子Ｑ_２、Ｑ_４及びＱ_６をオンし且つ第１、第３及び第５のスイッチ素子Ｑ_１、Ｑ_３及びＱ_５をオフした第１の状態から、第２及び第６のスイッチ素子Ｑ_２及びＱ_６をオフし且つ第１及び第５のスイッチ素子Ｑ_１及びＱ_５をオンした第２の状態に制御する。

【0095】

さらに、制御部５０Ａは、第２の状態に制御した後、第２の状態から、第１及び第５のスイッチ素子Ｑ_１及びＱ_５をオフした第３の状態に制御する。

【0096】

そして、制御部５０Ａは、第３の状態に制御した後、第３の状態から、第２及び第６のスイッチ素子Ｑ_２及びＱ_６をオンした第４の状態に制御する。

【0097】

また、制御部５０Ａは、第４の状態に制御した後、第４の状態から、第２及び第６のスイッチ素子Ｑ_２及びＱ_６をオフした第５の状態に制御する。

【0098】

以上の制御により、入力電圧Ｖ_ｉｎの極性が正相である場合には、電流ＩＬ_１及び電流ＩＬ_２が、第４のスイッチ素子Ｑ_４を介して、第２の入力端子１２に流れることとなる。

【0099】

一方、制御部５０Ａは、入力電圧Ｖ_ｉｎの極性が逆相である場合には、極性切り替えアーム回路１８内の第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフする。

【0100】

そして、制御部５０は、第３のスイッチ素子Ｑ_３をオンし且つ第４のスイッチ素子Ｑ_４をオフした状態で、第１及び第５のスイッチ素子Ｑ_１及びＱ_５と、第２及び第６のスイッチ素子Ｑ_２及びＱ_６と、を相補的にオン／オフを切り替えるように制御する。

【0101】

この制御により、入力電圧Ｖ_ｉｎの極性が逆相である場合には、電流ＩＬ_１及び電流ＩＬ_２が、第３のスイッチ素子Ｑ_３を介して第１の入力端子１１に流れることとなる。

【0102】

なお、入力電圧Ｖ_ｉｎの極性が逆相である場合の、第１及び第５のスイッチ素子Ｑ_１及びＱ_５と、第２及び第６のスイッチ素子Ｑ_２及びＱ_６と、を相補的にオン／オフを切り替えるように制御する具体的な動作は、上述の入力電圧Ｖ_ｉｎが正相である場合の第１の状態から第５の状態までの制御と同様である。

【0103】

力率改善回路１Ａの第１のアーム回路１７では、第１のスイッチ素子Ｑ_１及び第２のスイッチ素子Ｑ_２がオフの期間において、第１のインダクタＬ_１と寄生ダイオードＤ_２の寄生容量Ｃとで構成されるＬＣ直列回路が自由振動する。自由振動の際、第１のノードＮ_１の中心電圧はＶ_ｉｎであり、電圧振幅は（Ｖ_ｏｕｔ−Ｖ_ｉｎ）である。第２のアーム回路１９も、第１のアーム回路１７と同様である。

【0104】

Ｖ_ｉｎ≦１／２・Ｖ_ｏｕｔである期間について、検討する。この期間では、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧ＶｄｓＱ_２は、自由振動電圧の逆相側で、０Ｖに至る。従って、力率改善回路１Ａは、電流蓄積用インダクタＬ_３の電流ＩＬ_３に依らずに、第２のスイッチ素子Ｑ_２のＺＶＳ動作が可能になる。また、第１のスイッチ素子Ｑ_１のドレイン−ソース間電圧ＶｄｓＱ_１は、自由振動電圧の正相側で、０Ｖに至る。従って、力率改善回路１Ａは、電流蓄積用インダクタＬ_３の電流ＩＬ_３に依らずに、第１のスイッチ素子Ｑ_１のＺＶＳ動作が可能になる。第２のアーム回路１９も、第１のアーム回路１７と同様である。

【0105】

そこで、制御部５０Ａは、Ｖ_ｉｎ≦１／２・Ｖ_ｏｕｔである期間においては、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔ_ｄｉｆｆを０ｎｓにする。即ち、制御部５０Ａは、Ｖ_ｉｎ≦１／２・Ｖ_ｏｕｔの期間においては、第１のアーム回路１７と第２のアーム回路１９との間に位相差を設けない、非位相差制御を行う。

【0106】

第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔ_ｄｉｆｆが０ｎｓであれば、電流蓄積用インダクタＬ_３の両端の電位が同じになる。つまり、電流蓄積用インダクタＬ_３の両端間の電圧ＶＬ_３が０Ｖになる。従って、電流蓄積用インダクタＬ_３に電流ＩＬ_３が流れない。これにより、力率改善回路１Ａは、電流蓄積用インダクタＬ_３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ_３の鉄損を抑制できる。

【0107】

Ｖ_ｉｎ＞１／２・Ｖ_ｏｕｔである期間について、検討する。この期間では、第２のスイッチ素子Ｑ_２のドレイン−ソース間電圧ＶｄｓＱ_２は、自由振動電圧の逆相側で、０Ｖに至らない。第２のアーム回路１９も、第１のアーム回路１７と同様である。

【0108】

そこで、制御部５０Ａは、Ｖ_ｉｎ＞１／２・Ｖ_ｏｕｔの期間においては、第１のアーム回路１７と第２のアーム回路１９との間の位相差時間ｔ_ｄｉｆｆを０ｎｓより大きい値にする。即ち、制御部５０Ａは、Ｖ_ｉｎ＞１／２・Ｖ_ｏｕｔの期間においては、位相差制御を行う。これにより、電流蓄積用インダクタＬ_３が、第１のスイッチ素子Ｑ_１、第２のスイッチ素子Ｑ_２、第５のスイッチ素子Ｑ_５、又は、第６のスイッチ素子Ｑ_６がオフの時に、これらのスイッチ素子Ｑの寄生ダイオードＤの寄生容量を放電する。従って、力率改善回路１Ａは、第１のスイッチ素子Ｑ_１、第２のスイッチ素子Ｑ_２、第５のスイッチ素子Ｑ_５、及び、第６のスイッチ素子Ｑ_６のＺＶＳ動作が可能になる。

【0109】

なお、本実施の形態では、Ｖ_ｔｈ＝１／２・Ｖ_ｏｕｔとしたが、これに限定されない。Ｖ_ｔｈ≦１／２・Ｖ_ｏｕｔであれば良い。

【0110】

図４は、第１の実施の形態の力率改善回路の動作波形の一例を示す図である。閾値Ｖ_ｔｈが大きいほど、位相差制御を行わない非位相差制御期間７１及び７３が長くなり、位相差制御を行う位相差制御期間７２が短くなる。従って、閾値Ｖ_ｔｈが大きいほど、電流蓄積用インダクタＬ_３及び各スイッチ素子Ｑの導通損、並びに、電流蓄積用インダクタＬ_３の鉄損を抑制できる。従って、閾値Ｖ_ｔｈは、Ｖ_ｔｈ≦１／２・Ｖ_ｏｕｔの範囲内で最大である、Ｖ_ｔｈ＝１／２・Ｖ_ｏｕｔとすることが好ましい。本実施の形態では、出力電圧Ｖ_ｏｕｔが４００Ｖであるので、閾値Ｖ_ｔｈは２００Ｖとすることが好ましい。

【0111】

なお、本実施の形態では、力率改善回路１Ａが、閾値記憶部５１及び判定部５２を備え、判定部５２が、判定信号Ｓ_１を駆動部５４に出力することとした。しかしながら、力率改善回路１Ａが、閾値記憶部５１及び判定部５２を備えず、判定信号Ｓ_１が外部回路から駆動部５４に供給されることとしても良い。これにより、力率改善回路１Ａは、制御部５０Ａの制御負荷を抑制できる。

【0112】

また、力率改善回路１Ａは、位相差制御と非位相差制御との切り替わり目において、１ｍｓ程度であれば、制御動作を停止することが許容できる。

【0113】

（第２の実施の形態）
図５は、第２の実施の形態の力率改善回路の回路構成を示す図である。なお、比較例又は第１の実施の形態と同じ構成要素には、同じ参照符号を付して、説明を省略する。

【0114】

力率改善回路１Ｂは、第１の実施の形態の制御部５０Ａに代えて、制御部５０Ｂを含む。制御部５０Ｂは、位相差計算部５３（図３参照）に代えて、位相差記憶部５６を含む。

【0115】

位相差記憶部５６は、位相差制御を行う場合の、予め定められた位相差時間ｔ_ｄｉｆｆを記憶する。位相差時間ｔ_ｄｉｆｆは、有線通信又は無線通信経由で書き換え可能であっても良い。位相差時間ｔ_ｄｉｆｆは、３００ｎｓが例示されるが、これに限定されない。

【0116】

比較例の力率改善回路１のように、全期間において位相差制御を行う場合について、検討する。入力電圧Ｖ_ｉｎのゼロクロス付近では、入力電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに昇圧する昇圧幅が大きいので、スイッチング周波数を高くする必要がある。スイッチング周波数が高いと、オン時間Ｔ_ｏｎが取り得る上限値が小さい。オン時間Ｔ_ｏｎの取り得る上限値が小さいと、位相差時間ｔ_ｄｉｆｆの取り得る上限値が小さい。従って、入力電圧Ｖ_ｉｎのゼロクロス付近での位相差時間ｔ_ｄｉｆｆを全期間において使用して、位相差制御を行うこととすると、入力電圧Ｖ_ｉｎのピーク付近での力率改善効果が好適に得られない。

【0117】

一方、力率改善回路１Ｂのように、位相差制御期間７２だけで位相差制御を行う場合について、検討する。入力電圧Ｖ_ｉｎの閾値Ｖ_ｔｈ付近では、入力電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに昇圧する昇圧幅が、ゼロクロス付近と比較して小さいので、スイッチング周波数を低くできる。スイッチング周波数が低いと、オン時間Ｔ_ｏｎが取り得る上限値が大きい。オン時間Ｔ_ｏｎの取り得る上限値が大きいと、位相差時間ｔ_ｄｉｆｆの取り得る上限値が大きい。従って、入力電圧Ｖ_ｉｎの閾値Ｖ_ｔｈ付近での位相差時間ｔ_ｄｉｆｆを、位相差制御期間７２において使用して、位相差制御を行うこととしても、入力電圧Ｖ_ｉｎのピーク付近での力率改善効果が好適に得られる。

【0118】

そこで、力率改善回路１Ｂは、位相差制御を行う場合に、予め定められた位相差時間ｔ_ｄｉｆｆを利用する。これにより、力率改善回路１Ｂは、位相差時間ｔ_ｄｉｆｆの計算負荷を抑制でき、制御部５０Ｂの制御負荷を抑制できる。

【0119】

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0120】

１、１Ａ、１Ｂ 力率改善回路
２ 電源
４ 負荷
１１ 第１の入力端子
１２ 第２の入力端子
１３ 第１の電圧検出器
１４ 第１の出力端子
１５ 第２の出力端子
１６ 第２の電圧検出器
１７ 第１のアーム回路
１８ 極性切り替えアーム回路
１９ 第２のアーム回路
５０、５０Ａ、５０Ｂ 制御部
５１ 閾値記憶部
５２ 判定部
５３ 位相差計算部
５４ 駆動部
５６ 位相差記憶部
Ｌ_１ 第１のインダクタ
Ｌ_２ 第２のインダクタ
Ｑ_１ 第１のスイッチ素子
Ｑ_２ 第２のスイッチ素子
Ｑ_３ 第３のスイッチ素子
Ｑ_４ 第４のスイッチ素子
Ｑ_５ 第５のスイッチ素子
Ｑ_６ 第６のスイッチ素子
Ｃ_１ 出力コンデンサ
Ｎ_１ 第１のノード
Ｎ_２ 第２のノード

【図1】

【図2】

【図3】

【図4】

【図5】