特許 6873865 パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6873865

(24)【登録日】2021年4月23日

(45)【発行日】2021年5月19日

(54)【発明の名称】パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 29/861 20060101AFI20210510BHJP

   H01L 29/868 20060101ALI20210510BHJP

   H01L 29/06 20060101ALI20210510BHJP

   H01L 29/78 20060101ALI20210510BHJP

   H01L 21/336 20060101ALI20210510BHJP

   H01L 29/12 20060101ALI20210510BHJP

   H01L 29/739 20060101ALI20210510BHJP

【ＦＩ】

   H01L29/91 C

   H01L29/78 652P

   H01L29/78 658J

   H01L29/91 F

   H01L29/78 652T

   H01L29/78 655A

   H01L29/06 301F

   H01L29/06 301G

【請求項の数】14

【全頁数】15

(21)【出願番号】特願2017-155472(P2017-155472)

(22)【出願日】2017年8月10日

(65)【公開番号】特開2018-29178(P2018-29178A)

(43)【公開日】2018年2月22日

【審査請求日】2020年1月27日

(31)【優先権主張番号】16184202.6

(32)【優先日】2016年8月15日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】505056845

【氏名又は名称】アーベーベー・シュバイツ・アーゲー

【氏名又は名称原語表記】ＡＢＢ Ｓｃｈｗｅｉｚ ＡＧ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】シャラランポス・パパドポウロス

(72)【発明者】

【氏名】ムナフ・ラヒモ

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開昭６０−０４２８５９（ＪＰ，Ａ）

【文献】 特表２００６−５０３４３８（ＪＰ，Ａ）

【文献】 特開２０１２−１４６８３２（ＪＰ，Ａ）

【文献】 特開２０１１−０４９３９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

パワー半導体デバイスであって、前記パワー半導体デバイスは、ウェハを備え、
前記デバイスの終端領域において、前記ウェハの面の少なくとも一部にパッシベーション層構造が形成され、
前記パッシベーション層構造は、前記ウェハの前記面から、前記ウェハから離れる方向に、半絶縁層（１３）と、窒化シリコン層と、非ドープシリケートガラス層（１６）と、有機誘電体層（１７）とをこの順序で備え、
前記窒化シリコン層は、少なくとも０．５μｍの層厚みを有し、前記有機誘電体層（１７）は、前記非ドープシリケートガラス層（１６）に付着し、前記非ドープシリケートガラス層（１６）は、前記窒化シリコン層に付着することを特徴とする、パワー半導体デバイス。

【請求項2】

前記窒化シリコン層は、少なくとも０．７μｍまたは少なくとも０．９μｍの層厚みを有する、請求項１に記載のパワー半導体デバイス。

【請求項3】

前記窒化シリコン層は、せいぜい２．０μｍの層厚みを有する、請求項１または２に記載のパワー半導体デバイス。

【請求項4】

前記非ドープシリケートガラス層（１６）は、少なくとも０．４μｍまたは少なくとも０．５μｍの層厚みを有する、請求項１〜３のいずれか１項に記載のパワー半導体デバイス。

【請求項5】

前記有機誘電体層（１７）は、ポリイミド層、ポリベンゾオキサゾール層およびシリコーン層のうちの少なくとも１つを含む、請求項１〜４のいずれか１項に記載のパワー半導体デバイス。

【請求項6】

前記半絶縁層（１３）は、半絶縁性多結晶シリコン層、アモルファスシリコン層、アモルファス窒化シリコンまたはダイヤモンド状炭素層である、請求項１〜５のいずれか１項に記載のパワー半導体デバイス。

【請求項7】

前記ウェハは、シリコンまたはワイドバンドギャップ材料または炭化ケイ素でできている、請求項１〜６のいずれか１項に記載のパワー半導体デバイス。

【請求項8】

パワー半導体デバイスの製造方法であって、前記パワー半導体デバイスは、請求項１〜７のいずれか１項に記載のデバイスであり、前記方法は、
ウェハを設けるステップと、
前記デバイスの終端領域において、前記ウェハの面の少なくとも一部にパッシベーション層構造を形成するステップとを備え、前記パッシベーション層構造を形成するステップは、半絶縁層（１３）を形成するステップと、前記半絶縁層（１３）の上に窒化シリコン層を形成するステップと、前記窒化シリコン層の上に非ドープシリケートガラス層（１６）を形成するステップと、前記非ドープシリケートガラス層（１６）の上に有機誘電体層（１７）を形成するステップとを含み、前記窒化シリコン層は、少なくとも０．５μｍの層厚みを有し、前記有機誘電体層（１７）は、前記非ドープシリケートガラス層（１６）に付着し、前記非ドープシリケートガラス層（１６）は、前記窒化シリコン層に付着することを特徴とする、方法。

【請求項9】

前記窒化シリコン層を形成するステップは、６００℃を上回る温度で第１の窒化シリコン層（１４）を形成する第１のステップと、４２５℃を下回る温度で第２の窒化シリコン層（１５）を形成する第２のステップとを含む、請求項８に記載の方法。

【請求項10】

低圧化学蒸着によって前記第１の窒化シリコン層（１４）を形成する、請求項９に記載の方法。

【請求項11】

プラズマ強化化学蒸着によって前記第２の窒化シリコン層（１５）を形成する、請求項９または１０に記載の方法。

【請求項12】

少なくとも０．５μｍまたは少なくとも０．７μｍまたは少なくとも０．９μｍの層厚みを有する前記第２の窒化シリコン層を形成する、請求項９〜１１のいずれか１項に記載の方法。

【請求項13】

４２５℃を下回る温度でプラズマ強化化学蒸着によって前記非ドープシリケートガラス層（１６）を形成する、請求項８〜１２のいずれか１項に記載の方法。

【請求項14】

同一のマスキング層を使用して前記窒化シリコン層および前記非ドープシリケートガラス層（１６）を選択的にエッチングする、請求項８〜１２のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

説明
技術分野
本発明は、パワーエレクトロニクスの分野に関し、より特定的には請求項１に係るパワー半導体デバイスおよび請求項８に係るこのようなパワー半導体デバイスの製造方法に関する。

【背景技術】

【0002】

背景技術
パワー半導体デバイスは、電界が主接点のエッジに集中することにより比較的低い絶縁破壊電圧（Ｖ_ＢＲ）でデバイスの絶縁破壊が生じることを回避するために、効率的なエッジ終端を必要とする。ｐｉｎダイオードまたは絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの一般的なパワー半導体デバイスは、通常、理想的な一次元ダイオード絶縁破壊電圧の８０〜９０％の範囲内の絶縁破壊電圧を実現するために平面的なエッジ終端部を有する。公知の平面エッジ終端技術としては、接合終端拡張部（junction termination extension：ＪＴＥ）、横方向ドーピング変化（variation of lateral doping：ＶＬＤ）層、およびフィールドプレート拡張部を有していたり有していなかったりするフローティングフィールドリング終端部（floating field ring：ＦＦＲ）が挙げられる。別のタイプのエッジ終端構造は、ベベル終端構造である。ベベリングによって、横型ｐ−ｎ接合部とウェハの表面との間に規定の角度が形成され、それによってエッジは高電界から解放される。

【0003】

特に、半導体デバイスの表面は、高電界の影響を非常に受けやすい。輪郭のはっきりした表面を得るため、および、ウェハの表面の自由結合部を終端するために、ウェハの表面上のエッジ終端構造の上にパッシベーション層積層体が形成される。当該パッシベーション層構造では半絶縁材料および絶縁材料が使用される。一般的な絶縁性パッシベーション層としては、シリコーンゴム層またはポリイミド（ＰＩ）層などの有機パッシベーション層、および、ＳｉＯ_２および追加の要素で構成される二酸化シリコン（ＳｉＯ_２）層またはガラス層などの無機パッシベーション層が挙げられる。しかし、ナトリウム（Ｎａ）イオンおよびカリウム（Ｋ）イオンなどのいくつかのイオンは、酸化物層を移動することにより絶縁破壊電圧を不安定にすることが知られている。イオンの移動を防止して絶縁破壊電圧の不安定性を回避するために、拡散障壁として作用する窒化シリコン（Ｓｉ_３Ｎ_４）または酸窒化（ＳｉＯ_ｘＮ_ｙ）層によって酸化物層を被覆することが知られている。非ドープ二酸化シリコンは脆性材料であることが証明されているので、材料を強化するためにリンが添加された。また、リンシリケートガラス（phosphosilicate glass：ＰＳＧ）およびホウ素リンシリケートガラス（boron phosphosilicate glass：ＢＰＳＧ）では、リンは、イオンのトラップを形成するので、酸化シリコン層によるイオン汚染からの保護を向上させる。

【0004】

絶縁性パッシベーション層に加えて、パッシベーションとエッジ終端との組み合わせとして、半絶縁性多結晶シリコン（semi-insulating polycrystalline silicon：ＳＩＰＯＳ）層などの半絶縁層が使用されることもある。半絶縁層の導電性を調整することによって、表面における電位の連続的な減少を実現することができる。ＳＩＰＯＳ層の導電性は、その酸素含有量を調整することによって制御できる。

【0005】

パワー半導体モジュールでは、厳しい環境条件（特に水分）からパワー半導体チップまたはウェハを保護して高電圧動作のための電気絶縁を提供するために、シリコーンゲルがしばしば使用される。シリコーンゲルは、半導体モジュールのハウジングとデバイスウェハとの間の間隙を全て埋める。

【0006】

製造プロセス直後のパワー半導体デバイスの性能に加えて、その意図した用途の環境条件下での頑強さおよび長期信頼性が最も重要である。高湿度環境における頑強さおよび長期信頼性がますます重要視されるようになってきた。厳しい環境条件下での頑強さおよび長期信頼性を評価するための一般的なストレステストは、温度／湿度バイアス（temperature-humidity-bias：ＴＨＢ）テストならびに高加速温度および湿度ストレステスト（highly accelerated temperature and humidity stress test：ＨＡＳＴ）である。テスト中の電圧が高いほど、パッシベーションおよび終端機能の劣化加速が高くなる。パッシベーション材料における高電界は、高温および高湿度と組み合わさると、腐食およびスパーク事象に起因して材料の劣化を引き起こす。これは、最終的には、デバイス終端部の電気的および機械的劣化につながる。たとえば、窒化シリコン層は、水分と反応して酸化する可能性がある。窒化シリコンの腐食中に窒素ガスが形成され、窒化シリコン層の上のいかなる層も持ち上げる可能性がある。また、当該腐食は、多孔質構造を有する低密度の窒化シリコン層を生じさせ、その結果、パッシベーション層としての性能を劣化させる。なぜなら、半導体デバイスが埋め込まれる絶縁材料（例示的にはゲル）の方に電界をフィルタリングする機能を劣化させ、亀裂を生じさせる可能性があるからである。窒化シリコン層の下方でアルミニウムを使用する場合、劣化した窒化シリコン層を通ってアルミニウムの方へ湿気が侵入する可能性がある。電界は、アルミニウムが腐食して酸化アルミニウムになることを生じさせ、当該酸化アルミニウムは、質量が増して終端およびパッシベーション構造全体に亀裂を生じさせる。当該腐食により、パッシベーションは適切に作用できなくなり、その結果、パワー半導体デバイスの破局的な絶縁破壊が起こるまで漏れ電流が増大していく。フィールドプレートまたはゲートランナのような終端領域におけるアルミニウム層が酸化アルミニウムになって上記のパッシベーションを破壊すると、さらなる劣化が引き起こされる。デバイスから水分を取り除くには、数時間にわたる乾燥のための高温が必要である。電圧階級が高くなると、電界も強くなり、それに従って腐食が加速する。ＳｉＣデバイスでは、シリコンと比較して１０倍高い大きさの電界がバルク中に見込まれる。これは、特にＳｉＣパワー半導体デバイスでは困難な問題を課すことになる。

【0007】

先行技術文献ＵＳ２０１４／００６１７３３ Ａ１には、半導体本体と半導体本体の表面上に形成されたパッシベーション層積層体とを備える半導体デバイスが記載されている。パッシベーション層積層体は、半導体本体の表面上のアモルファス半絶縁層と、アモルファス半絶縁層上の第１の窒化物層と、第１の窒化物層上の中間層と、中間層上の第２の窒化物層とを含む。中間層は、非ドープシリケートガラス（undoped silicate glass：ＵＳＧ）、リンドープシリケートガラス（phosphorous doped silicate glass：ＰＳＧ）、ホウ素ドープシリケートガラス（boron doped silicate glass：ＢＳＧ）、またはホウ素およびリンドープシリケートガラス（boron and phosphorous doped silicate glass：ＢＰＳＧ）などのシリケートガラスを含んでいてもよい。しかし、この先行技術文献に開示されている半導体デバイスでは、最上部の第２の窒化物層の方への湿気の流れを阻止するであろう手段は提供されていない。

【0008】

ＵＳ２００６／２２６４７９ Ａ１には、半導体デバイスが示されており、当該半導体デバイスは、半導体ウェハから離れる方向に誘電体層、シリコンガラス層、窒化シリコンまたは酸化物層の順序で積層されたパッシベーション層積層体を有する。誘電体層の上に配置されたシリコンガラス層は、ダイポール効果を無効にするもしくは減少させ、または誘電体層の境界面における表面電荷を除去する。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】ＵＳ２０１４／００６１７３３ Ａ１

【特許文献2】ＵＳ２００６／２２６４７９ Ａ１

【発明の概要】

【課題を解決するための手段】

【0010】

発明の開示
本発明の目的は、高湿度において頑強でありかつ長期信頼性を有する、パッシベーション層構造を有するパワー半導体デバイスを提供することである。

【0011】

本発明の目的は、請求項１に係るパワー半導体デバイスによって達成される。
本発明の半導体デバイスでは、シリコンまたは炭化ケイ素のようなワイドバンドギャップ材料でできていてもよい半導体ウェハが設けられる。まず、半絶縁層がウェハ上に配置され、続いて、基板を化学的および機械的に保護する窒化シリコン層が配置される。窒化シリコン層は、非ドープシリケートガラス層に付着し、それによって非ドープシリケートガラス層によって被覆され、その上に有機誘電体層が付着する。

【0012】

本発明のパワー半導体デバイスにおいて、半絶縁層、窒化シリコン層および有機誘電体層は、効率的なパッシベーションを提供する。

【0013】

窒化シリコン層と有機誘電体層との間の非ドープシリケートガラス層は、窒化シリコン層の方への湿気の流れのための障壁として作用する。ＰＳＧまたはＢＰＳＧなどの他の酸化シリコン層は湿気を効率的に阻止せず、非ドープシリケートガラス層が湿気を阻止するのに特に効率的である。また、本発明のパッシベーション層積層体では、有機誘電体層と非ドープシリケートガラス層との間に窒化シリコン層はない。言い換えれば、いずれの窒化シリコン層も上方の非ドープシリケートガラス層の下方にあり、すなわち、ウェハから最も離れているこのような窒化シリコン層である最上窒化シリコン層は、非ドープシリケートガラス層によって被覆されている。したがって、非ドープシリケートガラス層は、上側に向かって窒化シリコン層を保護する。したがって、有機誘電体層からのいかなる湿気も窒化シリコン層と接触する前に非ドープシリケートガラス層を通過しなければならず、窒化シリコン層の腐食および劣化による劣化を回避する。先行技術では、湿気を阻止するために有機層がしばしば使用される。しかし、発明者等は、湿気がデバイスの外側から生じるだけでなく、有機層にも蓄積され、そのため有機層自体から生じる可能性もあることを発見した。

【0014】

非ドープシリケートガラス層は、湿気を効率的に阻止することができる。ドープシリケートガラス層は、より多くの水分を吸収し、先行技術のデバイスについて上記した水分影響につながるであろう。先行技術のデバイスでは、ドープシリケートガラス層におけるドーパントが水分を有する酸（たとえば、リン酸）を形成し得て、終端構造に対して積極的に作用する。さらに、非ドープシリケートガラス層は水素を備え、非ドープシリケートガラス層における水素によりイオンを捕獲する（すなわち、集合効果）。

【0015】

有機誘電体層は、非ドープシリケートガラス層に存在するＯＨ結合により非ドープシリケートガラス層との優れた付着を確実にする。このようなＯＨ結合は、窒化物層またはドープ酸化シリコン層では利用できないため、先行技術のデバイスでは層同士の接合はそれほど確実ではない。

【0016】

少なくとも０．５μｍの窒化シリコン層は、効率的な電荷阻止を確実にする。ウェハと非ドープシリケートガラス層との間に窒化シリコン層がなければ、非ドープシリケートガラス層は正の電荷を取込み、それによってパッシベーション層の目的に矛盾することになるであろう。したがって、窒化シリコン層は、非ドープシリケートガラス層の下方に導入される。

【0017】

例示的な実施形態において、窒化シリコン層は、少なくとも０．７μｍまたは少なくとも０．９μｍの層厚みを有する。この実施形態では、窒化シリコン層のパッシベーション機能は効率的であり、湿気と窒化シリコン層との接触の防止は、窒化シリコン層の厚みが増すとともに特に重要になる。

【0018】

非ドープシリケートガラス層の上に、窒化物腐食のようないずれの水分影響も回避するためのさらなる窒化物層は配置されていない。したがって、非ドープシリケートガラス層とウェハとの間に窒化シリコン層が配置され、当該窒化シリコン層は、非ドープシリケートガラス層によって湿気から保護される。

【0019】

本発明の主題のさらなる好ましい実施形態は、従属請求項に開示されている。
例示的な実施形態において、シリケートガラス層は、少なくとも０．４μｍまたは少なくとも０．５μｍの層厚みを有する。シリケートガラス層の阻止機能は、厚みが増すとともに向上する。０．４μｍを上回る厚みで、シリケートガラス層は湿気を効率的に阻止することができる。

【0020】

例示的な実施形態において、有機誘電体層は、ポリイミド層、ポリベンゾオキサゾール層およびシリコーン層のうちの少なくとも１つを含む。これらの有機誘電体層は、外側からの湿気を効率的に阻止することができ、非ドープシリケートガラス層は、これらの有機誘電体層のうちのいずれか１つに蓄積され得る湿気を阻止する。

【0021】

例示的な実施形態において、半絶縁層は、半絶縁性多結晶シリコン層、アモルファスシリコン層、アモルファス窒化シリコン層またはダイヤモンド状炭素層である。

【0022】

有機誘電体層は、非ドープシリケートガラス層と直接接触している。有機誘電体層は、直下の非ドープシリケートガラス層と優れた密着性を有する。非ドープシリケートガラス層との間の密着性は、有機誘電体層と窒化シリコン層との間の直接的な接触と比較して優れている。

【0023】

本発明に係るパワー半導体デバイスは、請求項８に係る方法によって製造されてもよい。

【0024】

例示的な実施形態において、窒化シリコン層を形成するステップは、５００℃を上回る温度で第１の窒化シリコン層を形成する第１のステップと、５００℃を下回る温度（当該温度はウェハにおける最大温度である）で第２の窒化シリコン層を形成する第２のステップとを含む。５００℃を上回る温度で第１の窒化シリコン層を形成することにより高品質の窒化物層が得られ、５００℃を下回るウェハ温度、例示的には４２５℃を下回るウェハ温度で第２の窒化物層を形成することは、高成長率で実行することができる。このようにして、窒化シリコン層の品質が最も重要であるウェハの近くに高品質部分を有する厚い窒化シリコン層を得ることができる。

【0025】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第１の窒化シリコン層は、低圧化学蒸着またはスパッタリングによって形成される。

【0026】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第２の窒化シリコン層は、プラズマ強化化学蒸着またはスパッタリングによって形成される。

【0027】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第２の窒化シリコン層は、少なくとも０．５μｍまたは少なくとも０．７μｍまたは少なくとも０．９μｍの層厚みを有する。

【0028】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、非ドープシリケートガラス層は、５００℃を下回る温度でプラズマ強化化学蒸着またはスパッタリングによって形成される。

【0029】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、窒化シリコン層および非ドープシリケートガラス層は、単一のマスキング層を使用して選択的にエッチングされ、当該マスキング層は、窒化シリコン層、例示的には第１および第２の窒化シリコン層、ならびに非ドープシリケートガラス層のための同一のマスキング層である。これにより、窒化シリコン層全体が非ドープシリケートガラス層によって被覆されて、窒化シリコン層の方への湿気を最も効率的に阻止することが確実になる。

【0030】

添付の図面を参照して、本発明の詳細な実施形態について以下で説明する。

【図面の簡単な説明】

【0031】

【図1】本発明の実施形態に係る終端構造の部分断面図である。

【図2】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図3】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図4】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図5】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図6】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図7】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図8】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図9】図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。

【図10】本発明の別の実施形態に係るダイオードの部分断面図である。

【図11】本発明の別の実施形態に係る別のダイオードの部分断面図である。

【図12】本発明の別の実施形態に係るＭＯＳデバイス（ＭＯＳＦＥＴまたはＩＧＢＴ）の部分断面図である。

【発明を実施するための形態】

【0032】

図面で使用される参照符号およびそれらの意味は、符号の説明に要約されている。一般に、明細書全体を通して、同様の要素は同一の参照符号を有している。記載されている実施形態は、例示的であるよう意図されており、本発明の範囲を限定するものではない。

【0033】

好ましい実施形態の詳細な説明
図１には、本発明のパワー半導体デバイスの実施形態として終端構造が示されている。半導体ウェハＷは、例示的には、ＳｉＣでできている。半導体ウェハＷは、第１の主要側２と、第１の主要側の面に平行な、横方向に延在する第２の主要側３とを有する。半導体ウェハＷは、活性領域ＡＲと、活性領域ＡＲを側方から取囲む終端領域ＴＲとを有する。活性領域は、電界が活性に制御される領域であるのに対して、終端領域では、電界はデバイスのエッジに向かって減少する。

【0034】

図１０は、本発明のパワー半導体デバイスの実施形態としてｐｉｎダイオード１を示す。半導体ウェハＷは、第１の主要側２から第２の主要側３まで、ｐドープアノード層４と、ｎ⁻ドープドリフト層５と、ｎ⁻ドープドリフト層５のドーピング濃度よりも高いドーピング濃度を有するｎ^＋ドープカソード層６とをこの順序で備える。例示的には、カソード層のドーピング濃度は、５×１０^１８ｃｍ^−３以上である。アノード層４のドーピング濃度は、例示的には、５×１０^１６ｃｍ^−３以上である。ドリフト層５は、アノード層４と直接接触して、主要なｐｎ接合を形成している。第１の主要側２には、アノード層４とのオーミック接触を形成するようにアノード電極７が形成されている。半導体ウェハＷの第２の主要側３には、カソード層６とのオーミック接触を形成するようにカソード電極８が形成されている。パワー半導体デバイスの電圧階級によって、ドリフト層５の厚みは、例示的には、３０〜４００μｍの範囲内でさまざまであってもよい。

【0035】

例示的には、ウェハＷの第１の主要側の面に隣接する終端領域ＴＲ（図１０および図１１）には複数のｐ^＋ドープフローティングフィールドリングが配置されている。フローティングフィールドリングの各々は、リング状であり、活性領域ＡＲおよびアノード層を側方から取囲んでいる。また、各フローティングフィールドリング１００は、ドリフト層５と接触して、ｐｎ接合を形成している。例示的には、フローティングフィールドリング１００は、１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３、例示的には１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内のピークドーピング濃度を有する。エッジ終端構造におけるフローティングフィールドリングの数は、ハイパワー半導体デバイスの電圧階級によって、および、フローティングフィールドリングの深さによってさまざまであってもよい。フローティングフィールドリングの総数は、２００個までであってもよい。

【0036】

図１１に示されるように、パワーデバイスは、例示的には、第１の主要側２の終端領域ＴＲに、ｎ＋注入および／またはフィールドストッププレートを有するフィールドストップ層５２を備えていてもよい。フィールドストップ層５２は、電極７０と接触されてもよい。電極７０は、後述の二酸化シリコン層１１およびＰＳＧ層１２の主要部分の外縁を被覆してもよい。

【0037】

別の実施形態では、第１の主要側２に隣接する終端領域ＴＲに、半導体ウェハＷは、アノード層４に直接隣接した、すなわちアノード層４と直接接触した横方向ドーピング変化（ＶＬＤ）領域１０を有していてもよい（図１に図示）。ＶＬＤ領域にはｐ⁻ドープゾーンがあり、当該ゾーンではデバイスエッジ（図１における右側）まで外に向かってドーピングが減少しており、当該ゾーンはｐドープアノード層と直接接触、すなわち直接隣接している。図１に示されるように、終端領域ＴＲの外縁に向かって（図１における右側に向かって）、ＶＬＤ領域はドーピング濃度が減少しており、深さが減少している。終端領域におけるＶＬＤ領域の代わりにまたは加えて、デバイスは、接合終端拡張部（ＪＴＥ）、および、図１０および図１１に示されている、フィールドプレート拡張部を有していたり有していなかったりするフローティングフィールドリング終端部（ＦＦＲ）１００のような他の終端構造も備えていてもよい。

【0038】

終端領域ＴＲには、半導体ウェハＷの第１の主要側２の面上にパッシベーション層構造が配置されている。パッシベーション層積層体は、第１の主要側２から、半導体ウェハＷから離れる方向に、半絶縁層１３と、窒化シリコン層と、非ドープシリケートガラス層１６と、有機誘電体層１７とをこの順序で備える。半絶縁層１３は、例示的には、半絶縁性多結晶シリコン（ＳＩＰＯＳ）層またはアモルファスシリコン層またはアモルファス窒化シリコン層またはダイヤモンド状炭素層である。

【0039】

窒化シリコン層は、例示的には、第１の窒化シリコン層１４と、第２の窒化物層１５とを備えていてもよい。第１の窒化シリコン層１４は、５００℃を超える温度でＬＰＣＶＤまたはスパッタリングによって形成される高温窒化シリコン層である。堆積中のウェハ温度が高いために、第１の窒化シリコン層１４は高い結晶品質を有する。第１の窒化シリコン層１４の層厚みは、例示的には、５０ｎｍ〜４００ｎｍの範囲内、例示的には２００ｎｍまでである。第１の窒化シリコン層１４上に配置された第２の窒化シリコン層１５は、５００℃を下回るウェハ温度、例示的には４２５℃を下回るウェハ温度で堆積される低温窒化シリコン層である。第２の窒化シリコン層１５の層厚みは、例示的には、少なくとも０．５μｍ、または少なくとも０．７μｍ、または少なくとも０．９μｍである。第２の窒化シリコン層１５は、例示的な実施形態では、せいぜい２μｍまたはせいぜい１．６μｍの厚みを有していてもよい。例示的には、第１の窒化シリコン層１４の厚みは、第２の窒化シリコン層１５の厚みとともに、少なくとも５５０ｎｍである。

【0040】

非ドープシリケートガラス（ＵＳＧ）層１６が第２の窒化シリコン層１５上に配置され、それに付着している。ＵＳＧ層１６は、例示的には、少なくとも０．４μｍ、例示的には少なくとも１μｍの厚みを有する。ｐｉｎダイオードについて図１および図１１に示されているように、非ドープシリケートガラス層１６は、上側（ウェハＷから離れる方を向く側）および側面側（第１の主要側２に垂直な側）から第２の窒化シリコン層１５を被覆することによって保護している。これは、全ての側に対して非常に優れた保護を提供する。代替的に、非ドープシリケートガラス層１６は、上側からのみ第２の窒化シリコン層１５を被覆するが、側面側は等距離のところで終端されてもよく、その結果、第２の窒化シリコン層１５の側面側は非ドープシリケートガラス層１６によって突出されない（図１０）。このような構造は、製造が容易である。なぜなら、非ドープシリケートガラス層１６も第２の窒化シリコン層１５も単一のマスクを使用して作製することができるからである。第２の窒化シリコン層１５の側面側のみが被覆されないので、湿気からの保護に関する影響は受け入れられるものである。

【0041】

非ドープシリケートガラス層１６上に配置された有機誘電体層１７は、例示的には、ポリイミド（ＰＩ）層またはポリベンゾオキサゾール層またはシリコーン層またはそれらのいずれかの組み合わせである。有機誘電体層１７の厚みは、例示的には、１μｍ〜５μｍの範囲内である。

【0042】

活性領域ＡＲと終端領域ＴＲとの間の遷移領域および終端領域の外縁（すなわち、図１における右側）では、第１の主面上に二酸化シリコン層１１が配置されてもよく、二酸化シリコン層１１の上にリンシリケートガラス層（ＰＳＧ）１２が配置されてもよい。二酸化シリコン層１１およびＰＳＧ層１２の主要部分は、ウェハＷに向かう開口を有し、当該開口において半絶縁層１３は半導体ウェハＷの第１の主要側２と直接接触している。二酸化シリコン層１１は、直接（図１０、図１１）ｐアノード層４に接続されてもよく、または、終端領域におけるｐドープ層、例示的にはやはりアノード層４に接続されるＶＬＤ層１０を介して（図１、図１４）ｐアノード層４に接続されてもよい。

【0043】

図１２および図１３は、二酸化シリコン層１１およびＰＳＧ層１２がそれらの側面側に共通のエッジを形成する（すなわち、同一のマスクによって形成される）実施形態を示す。層１１，１２は、第１の主要側２の、第１の主要側２に平行な平面層として設計されてもよい。

【0044】

図１２は、本発明のパワー半導体デバイスの別の実施形態としてＭＯＳセルのための終端構造を示す。ＭＯＳセルは、（ドリフト層５よりも高くドープされる）ｎドープ層が第２の主要側に配置されるＭＯＳＦＥＴに属していてもよく、または、例示的にはドリフト層とコレクタ層との間にｎドープバッファ層を有する状態で、ｐドープコレクタ層が第２の主要側に配置されるＩＧＢＴ（裏面構造は図面には図示せず）に属していてもよい。ＩＧＢＴは、ｎドープ領域がｐドープコレクタ層と交互になっている逆導通ＩＧＢＴのような全ての種類の裏面構造を有し得る。図１２に示されるデバイスは、平面ゲート電極を備え、当該平面ゲート電極において、導電性ゲート層１８は絶縁層、例示的には二酸化シリコン層１１によってウェハＷ内のドープ層から絶縁されている。ゲート層１８は、別の絶縁層、例示的にはＰＳＧ層によって、上側、すなわちウェハＷから離れる方を向く側が絶縁されている。終端領域ＴＲにおいて、ゲートランナの形態のゲート接触部１９はゲート層１８と接触し得る。ゲート接触部１９は、アルミニウムでできていてもよい。ゲート接触部１９は、第２の窒化シリコン層１５および非ドープシリケートガラス層１６によって被覆されてもよい。これらの層１５，１６は、（デバイスがＩＧＢＴである場合にはエミッタ電極であり、またはデバイスがＭＯＳＦＥＴである場合にはソース電極である）アノード電極７からもゲート接触部１９を分離し得る。

【0045】

電極７は、アクティブ領域ＡＲにおいて、ｎドープソース層５０およびｐドープアノード層４と接触し、当該ｎドープソース層５０およびｐドープアノード層４は、ＩＧＢＴ／ＭＯＳＦＥＴではベース層またはカソード層と呼ばれてもよい。

【0046】

また、平面ゲート電極の代わりに、ゲート電極はトレンチゲート電極として形成されてもよく、ゲート電極は、ウェハの凹部に配置されることにより、第１の主要側２に平行な、ｎドープソース層５０およびｐドープアノード層４と同一の平面に配置される。

【0047】

本発明の終端構造は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはダイオードなどの、このような終端構造を必要とする、すなわち終端領域において電界が減少する全ての種類の半導体タイプにおいて実現されてもよい。

【0048】

次に、図２〜図１１を参照して、本発明に係るパワー半導体デバイスの製造方法について説明する。これらの図面は、デバイスの第１の主要側の構造のみを示している。第２の主要側３では、ダイオードもしくはＭＯＳＦＥＴの場合にはｎドープ層を形成するステップまたはＩＧＢＴの場合にはｐドープ層を形成するステップのような任意の適切な製造ステップで任意の設計が実現されてもよい。

【0049】

図２に示されるように、シリコンまたはワイドバンドギャップウェハ、例示的には炭化ケイ素ウェハであってもよいウェハが設けられる。半導体デバイスのタイプによって、ウェハの電気的に活性な領域および活性領域を取囲む終端領域における層が作製されていてもよい。例示的には、図２に示されるように、第１の主要側２に隣接する終端領域ＴＲには、横方向ドーピング変化（ＶＬＤ）領域１０が、アノード層４に直接隣接するように、すなわちアノード層４と直接接触するように形成されてもよい。しかし、接合終端拡張部（ＪＴＥ）、図面に例示的に示されている横方向ドーピング変化（ＶＬＤ）、およびフィールドプレート拡張部を有していたり有していなかったりするフローティングフィールドリング終端部（ＦＦＲ）１００（図１２および図１３に図示）のような当業者に公知の任意の終端構造が終端領域に作製されてもよい。

【0050】

終端構造の上には、パッシベーション層構造が終端領域ＴＲにおけるウェハの面の少なくとも一部に形成され、パッシベーション層構造を形成するステップは、半絶縁層１３を形成するステップと、半絶縁層１３の上に窒化シリコン層を形成するステップと、窒化シリコン層の上に非ドープシリケートガラス層１６を形成するステップと、非ドープシリケートガラス層１６の上に有機誘電体層１７を形成するステップとを含む。窒化シリコン層は、少なくとも０．５μｍの層厚みを有する。有機誘電体層１７は、非ドープシリケートガラス層１６に付着している。すなわち、有機誘電体層１７と非ドープシリケートガラス層１６との間には他の層はない。

【0051】

さらに、第１の主要側２の面上に二酸化シリコン層１１が形成されてもよく（図３）、二酸化シリコン層１１の上にリンシリケートガラス層（ＰＳＧ）１２が形成されてもよい（図４）。パッシベーション層構造は、主要部分の開口において二酸化シリコン層１１およびＰＳＧ層１２を突出させてもよい。この開口において、半絶縁層１３は、半導体ウェハＷの第１の主要側２と直接接触している（図６）。

【0052】

例示的にはＰＳＧガラス層１２の形成前または後に、アノード電極７として活性領域における第１の主要側２に電極が形成されてもよい（図５）。カソード電極８として第２の主要側３に電極が形成されてもよい。任意の適切な製造ステップにおいて電極金属化層７，８が形成されてもよい。高ｎドープフィールドストップ層５２の上には、ｐドープ終端層（たとえば、ＶＬＤ層１０またはフィールドリング１００）よりも活性領域ＡＲから遠く離れた、デバイスのエッジの方の終端領域ＴＲにおける第１の主要側２に別の電極７０が形成されてもよく、当該電極７０は、第１の主要電極７と同一のステップにおいて、第１の主要電極７と同一の材料から形成されてもよい。電極７０は、二酸化シリコン層１１およびＰＳＧ層１２の主要部分の外縁を被覆してもよい。

【0053】

例示的な実施形態では、窒化シリコン層を形成するステップは、５００℃を上回る温度、例示的には６００℃を上回る温度で第１の窒化シリコン層１４を形成する第１のステップ（図７）と、５００℃を下回る温度、例示的には４２５℃を下回る温度で第２の窒化シリコン層１５を形成する第２のステップ（図８）とを含む。５００℃を上回る温度で第１の窒化シリコン層１４を形成することにより高品質の窒化物層が得られ、５００℃を下回る温度で第２の窒化物層１５を形成することは、高成長率で実行することができる。このようにして、窒化シリコン層の品質が最も重要であるウェハの近くに高品質部分を有する厚い窒化シリコン層を得ることができる。例示的には、第１および第２の窒化シリコン層１４，１５の厚みは、合わせて少なくとも５５０ｎｍである。

【0054】

その後、非ドープシリケートガラス層１６が窒化シリコン層の上に直接形成される。すなわち、層同士が互いに付着する（図９）。ＵＳＧ層１６は、第２の窒化物層１５の場合と同一のマスクを使用して形成されてもよく、その結果、同一の側方境界まで延在する層が得られ、または、ＵＳＧ層１６は、上側（ウェハＷとは反対側）および側面側（すなわち、第１の主要側２に垂直な側）まで第２の窒化物層を被覆するように作製されてもよい。

【0055】

非ドープシリケートガラス層１６の上に、有機誘電体層１７が形成される（図９）。例示的には、有機誘電体層１７は、上側および側面側まで非ドープシリケートガラス層１６を被覆する。

【0056】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第１の窒化シリコン層１４は、低圧化学蒸着またはスパッタリングによって形成される。

【0057】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第２の窒化シリコン層１５は、プラズマ強化化学蒸着またはスパッタリングによって形成される。

【0058】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、第２の窒化シリコン層１５は、少なくとも０．５μｍまたは少なくとも０．７μｍまたは少なくとも０．９μｍの層厚みを有するように作製される。

【0059】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、非ドープシリケートガラス層１６は、５００℃を下回るウェハ温度、例示的には４２５℃を下回るウェハ温度でプラズマ強化化学蒸着またはスパッタリングによって形成される。

【0060】

本発明に係るパワー半導体デバイスの製造方法の例示的な実施形態において、窒化シリコン層１４，１５および非ドープシリケートガラス層１６は、同一の単一のマスキング層を使用して選択的にエッチングされる。これにより、窒化シリコン層全体が非ドープシリケートガラス層１６によって被覆されて、窒化シリコン層の方への湿気を最も効率的に阻止することが確実になる。

【0061】

上記の説明では、具体的な実施形態について説明した。しかし、上記の実施形態の代替例および変形例が可能である。

【0062】

上記の実施形態は、特定の導電型で説明した。上記の実施形態における半導体層の導電型は切り換えられてもよく、その結果、特定の実施形態では、ｐ型層として記載した全ての層がｎ型層になり、ｎ型層として記載した全ての層がｐ型層になるであろう。たとえば、変形実施形態では、ソース層５がｐドープ層であってもよく、ドリフト層５がｐドープ層であってもよく、カソード層６がｐドープ層であってもよい。

【0063】

なお、「備える」という語は他の要素またはステップを除外するものではなく、不定冠詞「ａ」または「ａｎ」は複数形を除外するものではない。また、さまざまな実施形態に関連付けて記載されている要素は、組み合わせられてもよい。

【符号の説明】

【0064】

１ ｐｉｎダイオード；２ 第１の主要側；３ 第２の主要側；４ （ｐドープ）アノード層；５ （ｎ⁻ドープ）ドリフト層；６ （ｎ^＋ドープ）カソード層；７ アノード電極；８ カソード電極；１０ 横方向ドーピング変化（ＶＬＤ）領域；１００ フィールドリング；１１ 二酸化シリコン層；１２ ＰＳＧ層；１３ 半絶縁層；１４ 第１の窒化シリコン層；１５ 第２の窒化シリコン層；１６ 非ドープシリケートガラス層；１７ 有機誘電体層；１８ ゲート層（ポリシリコン）；１９ ゲート接触部；５０ （ｎ＋ドープ）ソース層；５２ フィールドストップ層；７０ 電極；ＡＲ 活性領域；ＴＲ 終端領域；Ｗ 半導体ウェハ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】