特許 6873876 駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6873876

(24)【登録日】2021年4月23日

(45)【発行日】2021年5月19日

(54)【発明の名称】駆動回路

(51)【国際特許分類】

   H03K 17/06 20060101AFI20210510BHJP

   H03K 17/687 20060101ALI20210510BHJP

【ＦＩ】

   H03K17/06 063

   H03K17/687 F

【請求項の数】6

【全頁数】15

(21)【出願番号】特願2017-181532(P2017-181532)

(22)【出願日】2017年9月21日

(65)【公開番号】特開2019-57841(P2019-57841A)

(43)【公開日】2019年4月11日

【審査請求日】2019年7月30日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】滝田 貴之

(72)【発明者】

【氏名】三輪 亮太

(72)【発明者】

【氏名】清野 貴文

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開２０１３−１５８１６７（ＪＰ，Ａ）

【文献】 特開２００５−３０４２１８（ＪＰ，Ａ）

【文献】 特開２０１６−２０８５００（ＪＰ，Ａ）

【文献】 特開平０７−１１１４５０（ＪＰ，Ａ）

【文献】 特開２００７−２３５８１５（ＪＰ，Ａ）

【文献】 特開２００３−２１８６８７（ＪＰ，Ａ）

【文献】 特開２００９−０４４８１４（ＪＰ，Ａ）

【文献】 特開２００２−３０５２４９（ＪＰ，Ａ）

【文献】 特開２０１３−２１１８１７（ＪＰ，Ａ）

【文献】 特開２００３−３３８７１５（ＪＰ，Ａ）

【文献】 特開２００５−０２０３９２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／００−１７／７０

(57)【特許請求の範囲】

【請求項1】

ハイサイド駆動信号が入力され、前記ハイサイド駆動信号を所定の第１信号レベルにシフトした第１スイッチ信号を出力する第１レベルシフト回路と、
入力した信号のレベルを、前記所定の第１信号レベルとは異なるレベルである所定の第２信号レベルとなるようにシフトした、第２スイッチ信号を出力する第２レベルシフト回路と、
前記第１スイッチ信号に応じて第１電源電圧の供給経路の接続又は遮断のいずれか一方にスイッチングを行う第１スイッチ部と、互いに直列に接続された第１スイッチングトランジスタ及び第２スイッチングトランジスタを含むインバータ構造を有し、前記第１スイッチ部のスイッチングによって前記第１電源電圧と接続され、前記第２スイッチ信号に応じてゲート信号を出力する第２スイッチ部と、を有するプリドライバと、
前記第１電源電圧よりも低くなるように設定した第２電源電圧と接続され、前記ゲート信号に応じて供給された前記第２電源電圧によってハイサイド出力信号を生成し、前記ハイサイド出力信号を出力端子に出力するハイサイドトランジスタと、
前記第２スイッチ信号よりも前記第１スイッチ信号を遅延させるタイミング調整回路と、を有し、
前記第１スイッチ部は、前記第１電源電圧と前記第２スイッチ部の間に設けられ、ゲートに前記第１スイッチ信号が入力される、高耐圧トランジスタを有し、
前記第１スイッチングトランジスタは、前記高耐圧トランジスタと前記ハイサイドトランジスタの間に設けられ、ゲートに前記第２スイッチ信号が入力され、
前記第１スイッチングトランジスタは、前記高耐圧トランジスタの相互コンダクタンスよりも、大きな相互コンダクタンスを有する、
駆動回路。

【請求項2】

内部電源回路を有し、
前記内部電源回路は、前記第１電源電圧と接続され、前記第１電源電圧を内部電源電圧に変換し、
前記第２スイッチ部は、前記内部電源電圧によって生成された前記第２スイッチ信号の駆動電圧が入力される、
請求項１に記載の駆動回路。

【請求項3】

前記第２レベルシフト回路は、前記第１レベルシフト回路に直列に接続され、前記第１レベルシフト回路から入力された前記第１スイッチ信号を前記所定の第２信号レベルにシフトする、請求項１に記載の駆動回路。

【請求項4】

前記第２レベルシフト回路は、前記ハイサイド駆動信号が入力されるように、前記第１レベルシフト回路と並列に接続され、前記ハイサイド駆動信号を前記所定の第２信号レベルにシフトする、請求項１に記載の駆動回路。

【請求項5】

内部電源回路を有し、
前記内部電源回路は、前記第１電源電圧と接続され、前記第１電源電圧を基準電圧に変換し、
前記第１スイッチ部は、前記第１電源電圧と前記第２スイッチ部の間に設けられ、ゲートに前記第１スイッチ信号が入力される、高耐圧トランジスタを有し、
前記第２スイッチ部は、ゲートに前記基準電圧が入力され、ドレインが前記高耐圧トランジスタと接続され、ソースが前記ハイサイドトランジスタと接続されるソースフォロアトランジスタと、前記ソースフォロアトランジスタのソースと低電位ノードの間に接続され、前記第２スイッチ信号に応じてスイッチングを行うスイッチングトランジスタと、を有する、
請求項１に記載の駆動回路。

【請求項6】

入力端子から入力された入力信号に基づいて生成された、前記ハイサイド駆動信号と、ローサイド回路を駆動するローサイド駆動信号とに、所定のデッドタイムを生成するデッドタイムジェネレータを有し、
前記ローサイド回路は、前記ローサイド駆動信号に応じて供給された接地電圧によってローサイド出力信号を生成し、前記ローサイド出力信号を前記出力端子に出力する、
請求項１に記載の駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、駆動回路に関する。

【背景技術】

【0002】

従来、負荷装置を駆動する駆動回路に設けられた内部フローティング電源は、スイッチングによって生じたノイズの影響を抑えるため、ソースフォロア回路によって構成されることがある。ソースフォロア回路の電力供給能力が向上するように、トランジスタのサイズを大きくすると、ゲートドレイン間に生じた寄生容量によってドレインソース間の電流量が変化し、ｎ型のＤＭＯＳ等の高耐圧トランジスタによって構成されたハイサイドトランジスタのゲートの駆動電圧を不安定にすることがある。ゲートの駆動電圧が不安定になると、ハイサイドトランジスタは、負荷装置を駆動するためのハイサイド出力信号を安定的に出力できない。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５−２０３９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ハイサイドトランジスタのゲートに、より安定したゲート信号を供給することができ、負荷装置を駆動するためのハイサイド出力信号を安定的に出力することができる、駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の駆動回路は、第１レベルシフト回路、第２レベルシフト回路、プリドライバ、ハイサイドトランジスタ及びタイミング調整回路を有する。前記第１レベルシフト回路は、ハイサイド駆動信号が入力され、前記ハイサイド駆動信号を所定の第１信号レベルにシフトした第１スイッチ信号を出力する。前記第２レベルシフト回路は、入力した信号のレベルを、前記所定の第１信号レベルとは異なるレベルである所定の第２信号レベルとなるようにシフトした、第２スイッチ信号を出力する。前記プリドライバは、前記第１スイッチ信号に応じて第１電源電圧の供給経路の接続又は遮断のいずれか一方にスイッチングを行う第１スイッチ部と、互いに直列に接続された第１スイッチングトランジスタ及び第２スイッチングトランジスタを含むインバータ構造を有し、前記第１スイッチ部のスイッチングによって前記第１電源電圧と接続され、前記第２スイッチ信号に応じてゲート信号を出力する第２スイッチ部と、を有する。前記ハイサイドトランジスタは、前記第１電源電圧よりも低くなるように設定した第２電源電圧と接続され、前記ゲート信号に応じて供給された前記第２電源電圧によってハイサイド出力信号を生成し、前記ハイサイド出力信号を出力端子に出力する。前記タイミング調整回路は、前記第２スイッチ信号よりも前記第１スイッチ信号を遅延させる。前記第１スイッチ部は、前記第１電源電圧と前記第２スイッチ部の間に設けられ、ゲートに前記第１スイッチ信号が入力される、高耐圧トランジスタを有し、前記第１スイッチングトランジスタは、前記高耐圧トランジスタと前記ハイサイドトランジスタの間に設けられ、ゲートに前記第２スイッチ信号が入力され、前記第１スイッチングトランジスタは、前記高耐圧トランジスタの相互コンダクタンスよりも、大きな相互コンダクタンスを有する。

【図面の簡単な説明】

【0006】

【図1】実施形態に関わる、駆動回路の一例の回路図である。

【図2】実施形態に関わる、基準電圧回路の一例の回路図である。

【図3】実施形態に関わる、駆動回路の反転バッファの一例の回路図である。

【図4】実施形態に関わる、駆動回路の反転バッファの一例の回路図である。

【図5】実施形態の変形例１に関わる、駆動回路の一例の回路図である。

【図6】実施形態の変形例２に関わる、駆動回路の一例の回路図である。

【図7】実施形態の変形例３に関わる、駆動回路の一例の回路図である。

【図8】実施形態の変形例４に関わる、駆動回路の一例の回路図である。

【発明を実施するための形態】

【0007】

（実施形態）
以下、図面を参照して実施形態を説明する。

【0008】

図１は、実施形態に関わる、駆動回路１の一例の回路図である。図２は、実施形態に関わる、基準電圧回路４２の一例の回路図である。図３は、実施形態に関わる、駆動回路１の反転バッファＢ１の一例の回路図である。図４は、実施形態に関わる、駆動回路１の反転バッファＢ２の一例の回路図である。

【0009】

図１に示すように、デッドタイムジェネレータ２は、入力端子Ｖｉｎ、ハイサイド回路３及びローサイド回路４と接続される。ハイサイド回路３及びローサイド回路４は、出力端子Ｖｏｕｔに接続される。出力端子Ｖｏｕｔには、負荷装置が接続される。

【0010】

入力端子Ｖｉｎに入力される入力信号は、例えば、ＰＷＭ信号である。入力信号は、ＰＷＭ信号に限定されず、ＰＦＭ信号、クロック信号、又は、各種パルス信号等の信号であっても構わない。

【0011】

デッドタイムジェネレータ２は、入力端子Ｖｉｎから入力された入力信号に基づいて生成された、ハイサイド回路３を駆動するハイサイド駆動信号と、ローサイド回路４を駆動するローサイド駆動信号とに、所定のデッドタイムを生成する。所定のデッドタイムの長さは、ハイサイド回路３及びローサイド回路４が同時にオン状態にならないように、実験的又は経験的に設定される。

【0012】

まず、ハイサイド回路３の構成について、説明をする。

【0013】

ハイサイド回路３は、出力端子Ｖｏｕｔと接続され、ハイサイド駆動信号に応じ、Ｈｉｇｈレベルの駆動信号を出力端子Ｖｏｕｔに出力する。ハイサイド回路３は、第１レベルシフト回路であるレベルシフト回路１１、第２レベルシフト回路であるレベルシフト回路２１、タイミング調整回路３１、内部電源回路４１、プリドライバ５１、ハイサイドトランジスタ６１及びゲートソース間抵抗Ｒｇｓ１有する。ハイサイド回路３には、高電位の第１電源電圧ＨＶｄｄと、低電位の第２電源電圧ＨＶｓｓが接続される。

【0014】

レベルシフト回路１１は、デッドタイムジェネレータ２、レベルシフト回路２１及びタイミング調整回路３１と接続される。レベルシフト回路１１は、デッドタイムジェネレータ２からハイサイド駆動信号が入力され、ハイサイド駆動信号を所定の第１信号レベルにシフトした第１スイッチ信号であるスイッチ信号Ｓ１をレベルシフト回路２１及びタイミング調整回路３１に出力する。

【0015】

所定の第１信号レベルは、第１電源電圧ＨＶｄｄ及び第２電源電圧ＨＶｓｓの間のレベルである。

【0016】

スイッチ信号Ｓ１は、レベルシフト回路１１による信号レベルのシフトによってハイサイド駆動信号から所定の第１時間遅延する。

【0017】

レベルシフト回路２１は、レベルシフト回路１１と直列に接続され、レベルシフト回路１１から入力されたスイッチ信号Ｓ１を所定の第２信号レベルにシフトする。レベルシフト回路２１は、反転バッファＢ２と接続される。レベルシフト回路２１は、所定の第１信号レベル以下になるように設定した所定の第２信号レベルに、ハイサイド駆動信号の信号レベルをシフトした、第２スイッチ信号であるスイッチ信号Ｓ２を反転バッファＢ２に出力する。

【0018】

所定の第２信号レベルは、ハイサイド駆動信号の信号レベルよりも高くなるように設定され、かつ所定の第１信号レベル以下になるように設定される。

【0019】

スイッチ信号Ｓ２は、レベルシフト回路２１による信号レベルのシフトにより、スイッチ信号Ｓ１から所定の第２時間遅延する。

【0020】

タイミング調整回路３１は、反転バッファＢ１を介してプリドライバ５１と接続される。タイミング調整回路３１は、レベルシフト回路１１から入力されたスイッチ信号Ｓ１をさらに所定の第３時間遅延させて反転バッファＢ１に出力する。所定の第３時間は、高耐圧トランジスタ５２がスイッチングトランジスタ５３よりも遅れてオン状態になるように、経験的又は実験的に設定される。例えば、所定の第３時間は、所定の第２時間よりも長い時間に設定される。すなわち、タイミング調整回路３１は、スイッチ信号Ｓ２よりもスイッチ信号Ｓ１を遅延させる。

【0021】

内部電源回路４１は、第１電源電圧ＨＶｄｄと接続され、第１電源電圧ＨＶｄｄを内部電源電圧に変換する。内部電源回路４１は、入力端に第１電源電圧ＨＶｄｄが接続され、高電圧ノード４１ａに反転バッファＢ２の高電位入力端が接続され、低電圧ノード４１ｂに反転バッファＢ２の低電圧入力端及び出力端子Ｖｏｕｔが接続される。内部電源回路４１は、基準電圧回路４２、トランジスタ４３及び抵抗４４を有する。

【0022】

図２に示すように、基準電圧回路４２は、直列に接続された定電流源Ｉｒｅｆと基準抵抗Ｒｒｅｆを有する。定電流源Ｉｒｅｆは、一端が第１電源電圧ＨＶｄｄと接続され、他端が基準抵抗Ｒｒｅｆと接続される。基準抵抗Ｒｒｅｆは、一端が定電流源Ｉｒｅｆの他端と接続され、他端が低電圧ノード４１ｂと接続される。トランジスタ４３のゲートは、定電流源Ｉｒｅｆと基準抵抗Ｒｒｅｆの間に接続される。内部電源回路４１は、基準抵抗Ｒｒｅｆに定電流源Ｉｒｅｆを流すことで発生する基準電圧Ｖｒｅｆをトランジスタ４３に出力する。

【0023】

トランジスタ４３は、例えば、ｎ型のＤＭＯＳ等の高耐圧ＭＯＳＦＥＴによって構成される。トランジスタ４３は、ゲートが基準電圧回路４２と接続され、ドレインが第１電源電圧ＨＶｄｄと接続され、ソースが高電圧ノード４１ａと接続される。トランジスタ４３は、ソースフォロアとして動作し、基準電圧回路４２から供給された基準電圧Ｖｒｅｆを高電圧ノード４１ａに出力する。

【0024】

抵抗４４は、一端がトランジスタ４３のソースと接続され、他端が低電圧ノード４１ｂと接続される。抵抗４４は、トランジスタ４３に安定的に電流を流すことで高電圧ノード４１ａの出力を安定させる。

【0025】

図３に示すように、反転バッファＢ１は、例えば、ＣＭＯＳ構造のＭＯＳＦＥＴによって構成され、互いに直列に接続された、ｐ型のトランジスタＴｒ１とｎ型のトランジスタＴｒ２を有する。トランジスタＴｒ１、Ｔｒ２のゲートは、タイミング調整回路３１と接続される。トランジスタＴｒ１のソースは、第１電源電圧ＨＶｄｄと接続される。トランジスタＴｒ２のソースは、第２電源電圧ＨＶｓｓと接続される。トランジスタＴｒ１、Ｔｒ２のドレインは、プリドライバ５１と接続される。レベルシフト回路１１からスイッチ信号Ｓ１が入力されると、反転バッファＢ１は、スイッチ信号Ｓ１を反転した、第１スイッチ信号であるスイッチ信号Ｓ１ｉをプリドライバ５１に出力する。

【0026】

図４に示すように、反転バッファＢ２は、例えば、ＣＭＯＳ構造のＭＯＳＦＥＴによって構成され、互いに直列に接続された、ｐ型のトランジスタＴｒ３とｎ型のトランジスタＴｒ４を有する。トランジスタＴｒ３、Ｔｒ４のゲートは、レベルシフト回路２１と接続される。トランジスタＴｒ３のソースは、高電圧ノード４１ａと接続される。トランジスタＴｒ４のソースは、低電圧ノード４１ｂと接続される。トランジスタＴｒ３、Ｔｒ４のドレインは、プリドライバ５１と接続される。レベルシフト回路２１からスイッチ信号Ｓ２が入力されると、反転バッファＢ２は、スイッチ信号Ｓ２を反転した、第２スイッチ信号であるスイッチ信号Ｓ２ｉをプリドライバ５１に出力する。

【0027】

プリドライバ５１は、ハイサイドトランジスタ６１にゲート信号Ｇ１を出力する回路である。プリドライバ５１は、高耐圧トランジスタ５２、第１スイッチングトランジスタであるスイッチングトランジスタ５３、第２スイッチングトランジスタであるスイッチングトランジスタ５４を有する。

【0028】

高耐圧トランジスタ５２は、例えば、ｐ型のＤＭＯＳ等の高耐圧ＭＯＳＦＥＴである。高耐圧トランジスタ５２は、ゲートが反転バッファＢ１と接続され、ソースが第１電源電圧ＨＶｄｄと接続され、ドレインがスイッチングトランジスタ５３のソースと接続される。高耐圧トランジスタ５２は、第１スイッチ部であるスイッチ部Ｓｗ１を構成する。

【0029】

スイッチングトランジスタ５３、５４は、例えば、ＣＭＯＳ構造の低耐圧のＭＯＳＦＥＴによって構成され、互いに直列に接続されたｐ型のスイッチングトランジスタ５３と、ｎ型のスイッチングトランジスタ５４を有する。スイッチングトランジスタ５３は、高耐圧トランジスタ５２の相互コンダクタンスよりも、大きな相互コンダクタンスを有する。スイッチングトランジスタ５３、５４のゲートは、反転バッファＢ２と接続される。スイッチングトランジスタ５３のソースは、高耐圧トランジスタ５２のドレインと接続される。スイッチングトランジスタ５４のソースは、低電圧ノード４１ｂと接続される。スイッチングトランジスタ５３、５４のドレインは、ハイサイドトランジスタ６１と接続される。スイッチングトランジスタ５３、５４は、第２スイッチ部であるスイッチ部Ｓｗ２を構成する。

【0030】

すなわち、プリドライバ５１は、スイッチ信号Ｓ１ｉに応じて第１電源電圧ＨＶｄｄの供給経路の接続又は遮断のいずれか一方にスイッチングを行うスイッチ部Ｓｗ１と、スイッチ部Ｓｗ１のスイッチングによって第１電源電圧ＨＶｄｄと接続され、スイッチ信号Ｓ２ｉに応じてゲート信号Ｇ１を出力するスイッチ部Ｓｗ２と、を有する。

【0031】

また、スイッチ部Ｓｗ１は、第１電源電圧ＨＶｄｄとスイッチ部Ｓｗ２の間に設けられ、ゲートにスイッチ信号Ｓ１ｉが入力される、高耐圧トランジスタ５２を有する。スイッチ部Ｓｗ２は、互いに直列に接続されたスイッチングトランジスタ５３、５４を含む低耐圧のＣＭＯＳ構造を有する。スイッチングトランジスタ５３は、高耐圧トランジスタ５２とハイサイドトランジスタ６１の間に設けられ、ゲートにスイッチ信号Ｓ２ｉが入力される。スイッチ部Ｓｗ２は、内部電源電圧に基づいて生成されたスイッチ信号Ｓ２ｉの駆動電圧が入力される。

【0032】

ハイサイドトランジスタ６１は、例えば、ｎ型のＤＭＯＳ等の高耐圧ＭＯＳＦＥＴによって構成される。ハイサイドトランジスタ６１は、ゲートがスイッチングトランジスタ５３、５４のドレインと接続され、ソースが出力端子Ｖｏｕｔと接続され、ドレインが第２電源電圧ＨＶｓｓと接続される。

【0033】

すなわち、ハイサイドトランジスタ６１は、第１電源電圧ＨＶｄｄよりも低くなるように設定した第２電源電圧ＨＶｓｓと接続され、ゲート信号Ｇ１に応じて供給された第２電源電圧ＨＶｓｓによってハイサイド出力信号を生成し、ハイサイド出力信号を出力端子Ｖｏｕｔに出力する。

【0034】

ゲートソース間抵抗Ｒｇｓ１は、スイッチングトランジスタ５３、５４がＨｉＺ出力となった場合でも動作が安定するように、ハイサイドトランジスタ６１のゲートとソースの間に設けられる。

【0035】

次に、ローサイド回路４の構成について、説明をする。

【0036】

ローサイド回路４には、高電位の第３電源電圧ＬＶｄｄと、低電位の第４電源電圧ＬＶｓｓとが接続される。第４電源電圧ＬＶｓｓは、例えば、接地電圧である。

【0037】

ローサイド回路４は、ローサイド駆動信号に応じて供給された接地電圧によってローサイド出力信号を生成し、ローサイド出力信号を出力端子Ｖｏｕｔに出力する。ローサイド回路４は、反転バッファ７１、ローサイドトランジスタ８１及びゲートソース間抵抗Ｒｇｓ２を有する。

【0038】

反転バッファ７１は、デッドタイムジェネレータ２、ローサイドトランジスタ８１、第３電源電圧ＬＶｄｄ及び第４電源電圧ＬＶｓｓと接続される。反転バッファ７１は、デッドタイムジェネレータ２から入力されたローサイド駆動信号を反転してゲート信号Ｇ２ｉを生成し、ローサイドトランジスタ８１に出力する。

【0039】

ローサイドトランジスタ８１は、例えば、ｎ型のＤＭＯＳ等の高耐圧ＭＯＳＦＥＴである。ローサイドトランジスタ８１は、ゲートが反転バッファ７１と接続され、ソースが第４電源電圧ＬＶｓｓと接続され、ドレインが出力端子Ｖｏｕｔと接続される。

【0040】

ゲートソース間抵抗Ｒｇｓ２は、ローサイドトランジスタ８１の動作が反転バッファ７１の出力がＨｉＺとなった場合でも安定するように、ローサイドトランジスタ８１のゲートとソースの間に設けられる。

【0041】

（駆動回路１の動作）
まず、ハイサイド回路３の動作について説明をする。

【0042】

デッドタイムジェネレータ２がＨｉｇｈレベルのハイサイド駆動信号を出力すると、レベルシフト回路１１は、Ｈｉｇｈレベルのスイッチ信号Ｓ１を生成し、レベルシフト回路２１とタイミング調整回路３１に出力する。

【0043】

レベルシフト回路２１は、スイッチ信号Ｓ１の信号レベルをシフトし、スイッチ信号Ｓ２を生成して反転バッファＢ２に出力する。スイッチ信号Ｓ２は、スイッチ信号Ｓ１から所定の第２時間遅延する。

【0044】

Ｈｉｇｈレベルのスイッチ信号Ｓ２が入力されると、トランジスタＴｒ３がオフ状態になり、トランジスタＴｒ４がオン状態になり、反転バッファＢ２は、低電圧ノード４１ｂから供給されたＬｏｗレベルのスイッチ信号Ｓ２ｉを出力し、スイッチングトランジスタ５３をオン状態にする。

【0045】

また、タイミング調整回路３１では、スイッチ信号Ｓ１を所定の第３時間遅延させることによってタイミング調整を行い、反転バッファＢ１に、タイミング調整されたスイッチ信号Ｓ１を出力する。タイミング調整回路３１のタイミング調整により、スイッチ信号Ｓ１は、スイッチ信号Ｓ２よりも遅れる。

【0046】

Ｈｉｇｈレベルのスイッチ信号Ｓ１が入力されると、トランジスタＴｒ１がオフ状態になり、トランジスタＴｒ２がオン状態になり、反転バッファＢ１は、高耐圧トランジスタ５２に、Ｌｏｗレベルのスイッチ信号Ｓ１ｉを出力し、高耐圧トランジスタ５２をオン状態にする。

【0047】

高耐圧トランジスタ５２及びスイッチングトランジスタ５３がオン状態になると、ハイサイドトランジスタ６１には、スイッチングトランジスタ５３によって電圧制限された電圧のゲート信号Ｇ１が入力される。すると、ハイサイドトランジスタ６１は、オン状態になり、第２電源電圧ＨＶｓｓに基づくハイサイド出力信号を出力端子Ｖｏｕｔに出力する。

【0048】

デッドタイムジェネレータ２がＬｏｗレベルのハイサイド駆動信号を出力すると、高耐圧トランジスタ５２及びスイッチングトランジスタ５３がオフ状態、かつスイッチングトランジスタ５４がオン状態になる。ハイサイドトランジスタ６１は、オフ状態になり、第２電源電圧ＨＶｓｓと出力端子Ｖｏｕｔの接続を遮断する。

【0049】

次に、ローサイド回路４の動作について説明をする。

【0050】

デッドタイムジェネレータ２がＨｉｇｈレベルのローサイド駆動信号を出力すると、反転バッファ７１は、第４電源電圧ＬＶｓｓから供給されたＬｏｗレベルのゲート信号Ｇ２ｉをローサイドトランジスタ８１に出力する。ローサイドトランジスタ８１は、オフ状態になり、第４電源電圧ＬＶｓｓと出力端子Ｖｏｕｔの接続を遮断する。

【0051】

一方、デッドタイムジェネレータ２がＬｏｗレベルのローサイド駆動信号を出力すると、反転バッファ７１は、第３電源電圧ＬＶｄｄから供給されたＨｉｇｈレベルのゲート信号Ｇ２ｉをローサイドトランジスタ８１に出力する。ローサイドトランジスタ８１は、オン状態になり、ソースに接続された第４電源電圧ＬＶｓｓに基づくローサイド出力信号を出力端子Ｖｏｕｔに出力する。

【0052】

すなわち、駆動回路１は、入力信号に応じ、高電位に接続されたハイサイド回路３と、低電位に接続されたローサイド回路４を制御し、ハイサイドトランジスタ６１、ローサイドトランジスタ８１を交互に動作させることによって出力信号を生成し、負荷装置を駆動する。

【0053】

駆動回路１は、高耐圧トランジスタ５２よりも先にスイッチングトランジスタ５３がオン状態になるように構成され、かつ高耐圧トランジスタ５２の相互コンダクタンスよりもスイッチングトランジスタ５３の相互コンダクタンスが大きくなるように構成され、スイッチングトランジスタ５３のゲートソース間電圧の耐圧超過を防ぐことができる。

【0054】

また、駆動回路１は、スイッチングトランジスタ５３、５４を低耐圧のＣＭＯＳ構造によって構成し、より小型化することができる。

【0055】

また、駆動回路１は、レベルシフト回路１１による所定の第１時間を相殺した上でスイッチ信号Ｓ１とスイッチ信号Ｓ２のタイミング調整を行うことができる。

【0056】

また、従来のハイサイドトランジスタのゲートには、ブートストラップ技術、又は、チャージポンプ技術等によって生成された内部フローティング電源の電圧が印加されることがあるが、駆動回路１では、ハイサイドトランジスタ６１のゲートに、第１電源電圧ＨＶｄｄから供給される電力によって生成されたゲート信号Ｇ１の電圧が印加される。

【0057】

実施形態によれば、駆動回路１は、ハイサイドトランジスタ６１のゲートに、より安定したゲート信号Ｇ１を供給することができ、負荷装置を駆動するためのハイサイド出力信号を安定的に出力することができる。

【0058】

（実施形態の変形例１）
実施形態では、スイッチ部Ｓｗ２が、ＣＭＯＳ構造のスイッチングトランジスタ５３、５４を有するが、第２スイッチ部であるスイッチ部Ｓｗ２ａは、ソースフォロアトランジスタ５３ａとスイッチングトランジスタ５４を有しても構わない。

【0059】

図５は、実施形態の変形例１に関わる、駆動回路１ａの一例の回路図である。本変形例では、他の変形例と同じ構成については、説明を省略する。

【0060】

タイミング調整回路３１ａは、レベルシフト回路１１から入力されたスイッチ信号Ｓ１をさらに所定の第４時間遅延させて反転バッファＢ１に出力する。所定の第４時間は、高耐圧トランジスタ５２とスイッチングトランジスタ５４がタイミングを合わせて動作するように、経験的又は実験的に設定される。例えば、所定の第４時間は、所定の第２時間と同じ又は近い時間に設定される。すなわち、タイミング調整回路３１ａは、高耐圧トランジスタ５２とスイッチングトランジスタ５４が同時ONしないようにスイッチ信号Ｓ１、Ｓ２のタイミングを調整する。

【0061】

プリドライバ５１は、高耐圧トランジスタ５２とスイッチングトランジスタ５４の間に、ソースフォロアトランジスタ５３ａを有する。

【0062】

ソースフォロアトランジスタ５３ａは、例えば、ｎ型のＤＭＯＳ等の高耐圧ＭＯＳＦＥＴである。ソースフォロアトランジスタ５３ａは、ゲートが内部電源回路４１の基準電圧ノード４１ｃと接続され、ドレインが高耐圧トランジスタ５２のドレインと接続され、ソースがスイッチングトランジスタ５４のドレインと接続される。ハイサイドトランジスタ６１のゲートは、ソースフォロアトランジスタ５３ａとスイッチングトランジスタ５４の間に接続される。

【0063】

反転バッファＢ２は、スイッチングトランジスタ５４のゲートと接続される。

【0064】

デッドタイムジェネレータ２がＨｉｇｈレベルのハイサイド駆動信号を出力すると、レベルシフト回路１１は、Ｈｉｇｈレベルのスイッチ信号Ｓ１を生成し、レベルシフト回路２１とタイミング調整回路３１ａに出力する。

【0065】

タイミング調整回路３１ａは、スイッチ信号Ｓ１を所定の第４時間遅延させ、反転バッファＢ１に、タイミング調整されたスイッチ信号Ｓ１を出力する。タイミング調整回路３１ａのタイミング調整により、スイッチ信号Ｓ１は、スイッチ信号Ｓ２とのタイミングで高耐圧トランジスタ５２とスイッチングトランジスタ５４が同時ONしない状態となるように調整される。

【0066】

Ｈｉｇｈレベルのスイッチ信号Ｓ１が入力されると、反転バッファＢ１は、高耐圧トランジスタ５２に、Ｌｏｗレベルのスイッチ信号Ｓ１ｉを出力し、高耐圧トランジスタ５２をオン状態にする。ソースフォロアトランジスタ５３ａのドレインは、高耐圧トランジスタ５２のドレインと接続されており、ソースフォロアトランジスタ５３ａは、ゲートに入力した基準電圧Ｖｒｅｆに応じたソース電圧を出力する。

【0067】

レベルシフト回路２１は、スイッチ信号Ｓ１の信号レベルをシフトし、スイッチ信号Ｓ２を生成して反転バッファＢ２に出力する。

【0068】

Ｈｉｇｈレベルのスイッチ信号Ｓ２が入力されると、反転バッファＢ２は、Ｌｏｗレベルのスイッチ信号Ｓ２ｉを出力し、スイッチングトランジスタ５４をオフ状態にする。

【0069】

高耐圧トランジスタ５２がオン状態になり、かつスイッチングトランジスタ５４がオフ状態になると、ハイサイドトランジスタ６１には、ソースフォロアトランジスタ５３ａのソース電圧に応じたゲート信号Ｇ１が入力される。すると、ハイサイドトランジスタ６１は、オン状態になり、第２電源電圧ＨＶｓｓに基づく駆動信号を出力端子Ｖｏｕｔに出力する。

【0070】

デッドタイムジェネレータ２がＬｏｗレベルのハイサイド駆動信号を出力すると、スイッチングトランジスタ５４がオン状態になり、ゲート信号Ｇ１の電圧を引き下げる。また、高耐圧トランジスタ５２もオフ状態になり、第１電源電圧ＨＶｄｄとソースフォロアトランジスタ５３ａの接続を遮断する。ハイサイドトランジスタ６１は、オフ状態になり、第２電源電圧ＨＶｓｓと出力端子Ｖｏｕｔの接続を遮断する。

【0071】

すなわち、駆動回路１ａは、内部電源回路４１を有し、内部電源回路４１は、第１電源電圧ＨＶｄｄと接続され、第１電源電圧ＨＶｄｄを基準電圧Ｖｒｅｆに変換し、スイッチ部Ｓｗ１は、第１電源電圧ＨＶｄｄとスイッチ部Ｓｗ２ａの間に設けられ、ゲートにスイッチ信号Ｓ１ｉが入力される、高耐圧トランジスタ５２を有する。スイッチ部Ｓｗ２ａは、ゲートに基準電圧Ｖｒｅｆが入力され、ドレインが高耐圧トランジスタ５２と接続され、ソースがハイサイドトランジスタ６１と接続されるソースフォロアトランジスタ５３ａと、ソースフォロアトランジスタ５３ａのソースと低電圧ノード４１ｂの間に設けられ、スイッチ信号Ｓ２ｉに応じてスイッチングを行うスイッチングトランジスタ５４と、を有する。

【0072】

これにより、駆動回路１ａは、ハイサイドトランジスタ６１のゲートに、より安定したゲート信号Ｇ１を供給することができ、負荷装置を駆動するためのハイサイド出力信号を安定的に出力することができる。

【0073】

また、駆動回路１ａは、ソースフォロアトランジスタ５３ａが出力電圧を調整し、プリドライバ５１の破壊を防ぎ、プリドライバ５１内のトランジスタの相互コンダクタンスの設定自由度が向上し、また、動作タイミングの調整が容易である。

【0074】

（実施形態の変形例２）
実施形態及び実施形態の変形例１では、レベルシフト回路２１は、レベルシフト回路１１と直列に接続されるが、レベルシフト回路２１ａがレベルシフト回路１１と並列に接続されても構わない。

【0075】

図６は、実施形態の変形例２に関わる、駆動回路１ｂの一例の回路図である。本変形例では、他の変形例と同じ構成については、説明を省略する。

【0076】

駆動回路１ｂは、レベルシフト回路２１ａとタイミング調整回路３１ｂを有する。

【0077】

レベルシフト回路２１ａは、ハイサイド駆動信号が入力されるように、レベルシフト回路１１と並列になるように、デッドタイムジェネレータ２と接続され、ハイサイド駆動信号を所定の第２信号レベルにシフトし、スイッチ信号Ｓ２を生成してタイミング調整回路３１ｂに出力する。

【0078】

スイッチ信号Ｓ２は、レベルシフト回路２１ａによる信号レベルのシフトにより、スイッチ信号Ｓ１から所定の第２時間遅延する。

【0079】

タイミング調整回路３１ｂは、反転バッファＢ２を介してプリドライバ５１と接続される。タイミング調整回路３１ｂは、レベルシフト回路２１ａから入力されたスイッチ信号Ｓ２を所定の第５時間遅延させて反転バッファＢ２に出力する。所定の第５時間は、高耐圧トランジスタ５２のオン状態になるタイミングが、スイッチングトランジスタ５３のオン状態になるタイミングよりも遅れ過ぎないように、かつ高耐圧トランジスタ５２がスイッチングトランジスタ５３よりも遅れてオン状態になるように、経験的又は実験的に設定される。例えば、所定の第５時間は、所定の第１時間と所定の第２時間の差よりも短い時間に設定される。

【0080】

なお、実施形態の変形例２では、タイミング調整回路３１ｂによって高耐圧トランジスタ５２とスイッチングトランジスタ５３のオン状態になるタイミングを調整するが、さらに、タイミング調整回路３１ｂ１を設け、レベルシフト回路１１から入力されたスイッチ信号Ｓ１を所定時間遅延させ、反転バッファＢ１に出力しても構わない（図６の２点鎖線）。所定時間は、高耐圧トランジスタ５２のオン状態になるタイミングが、スイッチングトランジスタ５３のオン状態になるタイミングよりも遅れ過ぎないように、かつ高耐圧トランジスタ５２がスイッチングトランジスタ５３よりも遅れてオン状態になるように、経験的又は実験的に設定される。

【0081】

これにより、駆動回路１ｂは、ハイサイドトランジスタ６１のゲートに、より安定したゲート信号Ｇ１を供給することができ、負荷装置を駆動するためのハイサイド出力信号を安定的に出力することができる。

【0082】

また、駆動回路１ｂは、所定の第１時間を基準に、より簡単にローサイド回路４とのタイミング調整を行うことができる。

【0083】

（実施形態の変形例３）
実施形態の変形例１では、駆動回路１ａがスイッチ部Ｓｗ２ａを有し、実施形態の変形例２では、駆動回路１ｂがレベルシフト回路２１ａとタイミング調整回路３１ｂを有するが、駆動回路１ｃがスイッチ部Ｓｗ２ａ、レベルシフト回路２１ａ及びタイミング調整回路３１ｃを有しても構わない。

【0084】

図７は、実施形態の変形例３に関わる、駆動回路１ｃの一例の回路図である。本変形例では、他の変形例と同じ構成については、説明を省略する。

【0085】

図７に示すように、駆動回路１ｃは、スイッチ部Ｓｗ２ａ、レベルシフト回路２１ａ及びタイミング調整回路３１ｃを有する。

【0086】

タイミング調整回路３１ｃは、反転バッファＢ２を介してプリドライバ５１と接続される。タイミング調整回路３１ｃは、レベルシフト回路２１ａから入力されたスイッチ信号Ｓ２を所定の第６時間遅延させて反転バッファＢ２に出力する。所定の第６時間は、高耐圧トランジスタ５２とスイッチングトランジスタ５４がタイミングを合わせて動作するように、経験的又は実験的に設定される。

【0087】

これにより、駆動回路１ｃは、ハイサイドトランジスタ６１のゲートに、より安定したゲート信号Ｇ１を供給することができ、負荷装置を駆動するためのハイサイド出力信号を安定的に出力することができる。

【0088】

また、駆動回路１ｃは、ソースフォロアトランジスタ５３ａが出力電圧を調整し、プリドライバ５１の破壊を防ぎ、プリドライバ５１内のトランジスタの相互コンダクタンスの設定自由度が向上し、動作タイミングの調整が容易である。また、駆動回路１ｃは、所定の第１時間を基準に、より簡単にローサイド回路４とのタイミング調整を行うことができる。

【0089】

（実施形態の変形例４）
実施形態及び実施形態の変形例１〜３では、ローサイド回路４がローサイドトランジスタ８１を有するが、ローサイド回路４は、ローサイドトランジスタ８１を有しなくても構わない。

【0090】

図８は、実施形態の変形例４に関わる、駆動回路１ｄの一例の回路図である。本変形例では、他の変形例と同じ構成については、説明を省略する。

【0091】

駆動回路１ｄは、ダイオード９１を有する。

【0092】

ダイオード９１は、アノードが第４電源電圧ＬＶｓｓと接続され、カソードが出力端子Ｖｏｕｔと接続される。

【0093】

これにより、駆動回路１ｄは、ハイサイドトランジスタ６１のゲートに、より安定したゲート信号Ｇ１を供給することができ、負荷装置を駆動するための駆動信号を安定的に出力することができる。

【0094】

また、駆動回路１ｄは、より簡単な回路によって構成することができる。

【0095】

なお、実施形態及び変形例の駆動回路１、１ａ、１ｂ、１ｃ、１ｄは、例えば、ＤＣ−ＤＣコンバータ、モータドライバ又はＤ級アンプドライバに適用可能である。

【0096】

なお、高耐圧トランジスタ５２及びスイッチングトランジスタ５３、５４は、実施形態及び変形例とは逆の極性を有しても構わない。その場合、反転バッファＢ１、Ｂ２とプリドライバ５１の間に反転回路を設け、反転バッファＢ１、Ｂ２から出力されるスイッチ信号Ｓ１ｉ、Ｓ２ｉをさらに反転させる。

【0097】

本発明の実施形態を説明したが、これらの実施形態は、例として示したものであり、本発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0098】

１、１ａ、１ｂ、１ｃ、１ｄ・・・駆動回路、２・・・デッドタイムジェネレータ、３・・・ハイサイド回路、４・・・ローサイド回路、１１、２１、２１ａ・・・レベルシフト回路、３１、３１ａ、３１ｂ、３１ｃ・・・タイミング調整回路、４１・・・内部電源回路、４１ａ・・・高電圧ノード、４１ｂ・・・低電圧ノード、４１ｃ・・・基準電圧ノード、４２・・・基準電圧回路、４３、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４・・・トランジスタ、４４・・・抵抗、５１・・・プリドライバ、５２・・・高耐圧トランジスタ、５３、５４・・・スイッチングトランジスタ、５３ａ・・・ソースフォロアトランジスタ、６１・・・ハイサイドトランジスタ、７１、Ｂ１、Ｂ２・・・反転バッファ、８１・・・ローサイドトランジスタ、９１・・・ダイオード、Ｇ１、Ｇ２ｉ・・・ゲート信号、ＨＶｄｄ・・・第１電源電圧、ＨＶｓｓ・・・第２電源電圧、ＬＶｄｄ・・・第３電源電圧、ＬＶｓｓ・・・第４電源電圧、Ｉｒｅｆ・・・定電流源、Ｒｇｓ１、Ｒｇｓ２・・・ゲートソース間抵抗、Ｒｒｅｆ・・・基準抵抗、Ｓ１、Ｓ１ｉ、Ｓ２、Ｓ２ｉ・・・スイッチ信号、Ｓｗ１・・・第１スイッチ部、Ｓｗ２、Ｓｗ２ａ・・・第２スイッチ部、Ｖｉｎ・・・入力端子、Ｖｏｕｔ・・・出力端子、Ｖｒｅｆ・・・基準電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】