特許 6874110 ２次元シフトを含むＴＳＶ半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6874110

(24)【登録日】2021年4月23日

(45)【発行日】2021年5月19日

(54)【発明の名称】２次元シフトを含むＴＳＶ半導体デバイス

(51)【国際特許分類】

   H01L 25/065 20060101AFI20210510BHJP

   H01L 25/07 20060101ALI20210510BHJP

   H01L 25/18 20060101ALI20210510BHJP

【ＦＩ】

   H01L25/08 C

【請求項の数】24

【外国語出願】

【全頁数】18

(21)【出願番号】特願2019-227105(P2019-227105)

(22)【出願日】2019年12月17日

(65)【公開番号】特開2020-141126(P2020-141126A)

(43)【公開日】2020年9月3日

【審査請求日】2019年12月18日

(31)【優先権主張番号】16/287,737

(32)【優先日】2019年2月27日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】110002572

【氏名又は名称】特許業務法人平木国際特許事務所

(72)【発明者】

【氏名】平野 敏樹

(72)【発明者】

【氏名】ヴィピン アヤヌール−ヴィティッカテ

(72)【発明者】

【氏名】ナゲッシュ ヴォドラハッリ

【審査官】 多賀 和宏

(56)【参考文献】

【文献】 特開２０１６−０６２９５１（ＪＰ，Ａ）

【文献】 特開２００９−２７７８８３（ＪＰ，Ａ）

【文献】 特開２０１１−２２８４８４（ＪＰ，Ａ）

【文献】 特開２００５−１９７３３９（ＪＰ，Ａ）

【文献】 特表２０１８−５３３２２５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０３５７３１０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／００−２５／１８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
２次元オフセットを伴って互いの頂部に積層された複数の半導体ダイであって、前記半導体ダイの第１の群が、第１の軸に沿って互いに対してオフセットされており、前記複数の半導体ダイの第２の群が、前記第１の軸に非平行である第２の軸に沿って互いに対してオフセットされている、複数の半導体ダイと、
前記複数の半導体ダイの各半導体ダイ上の複数のダイボンドパッドと、
前記積層された複数の半導体ダイの異なるレベルで対応するダイボンドパッドを電気的に結合する複数の貫通シリコンビアと、を備える、半導体デバイス。

【請求項2】

前記第１及び第２の軸が、互いに直交する、請求項１に記載の半導体デバイス。

【請求項3】

前記第１及び第２の軸に沿った前記オフセットのシフトパターンは、各半導体ダイの前記ダイボンドパッドが、貫通シリコンビアを形成するために使用される前記積層体を貫通する単一の垂直孔によって露出されるように選択される、請求項１に記載の半導体デバイス。

【請求項4】

前記垂直孔が、前記第１の軸及び前記第２の軸に沿って延在する２次元の段付き側壁を伴って形成される、請求項３に記載の半導体デバイス。

【請求項5】

前記複数の貫通シリコンビアが、前記積層半導体ダイの頂部から遠位にある半導体ダイよりも、前記積層半導体ダイの前記頂部において大きい断面積を有する、請求項３に記載の半導体デバイス。

【請求項6】

前記積層ダイの前記頂部から遠位にある一対の隣接する積層ダイが、前記積層ダイの前記頂部により近い一対の積層ダイよりも、互いに対してより大きいオフセットを有する、請求項５に記載の半導体デバイス。

【請求項7】

前記複数の積層ダイが、５〜９個のダイを含み、３つのダイセットが、前記第１の軸に沿って互いに対してオフセットされており、前記３つのセットの各ダイが、前記第２の軸に沿って互いに対してオフセットされている、請求項１に記載の半導体デバイス。

【請求項8】

前記複数の積層ダイが、１０〜１６個のダイを含み、４つのダイセットが、前記第１の軸に沿って互いに対してオフセットされており、前記４つのセットの各ダイが、前記第２の軸に沿って互いに対してオフセットされている、請求項１に記載の半導体デバイス。

【請求項9】

前記複数の積層半導体ダイを互いに固着するための接着フィルム層を更に備える、請求項１に記載の半導体デバイス。

【請求項10】

前記複数の貫通シリコンビアが、前記接着フィルム層を貫通して形成される、請求項９に記載の半導体デバイス。

【請求項11】

半導体デバイスであって、
半導体ダイの積層体であって、前記半導体ダイの積層体の各半導体ダイが、前記積層体内の前記半導体ダイの表面にわたって分布された複数のダイボンドパッドを含む、半導体ダイの積層体と、
前記積層体の異なるレベル上の対応するダイボンドパッドを電気的に相互接続するための複数の貫通シリコンビアと、を備え、
前記積層体の前記レベルにおける前記複数のダイボンドパッドの対応するダイボンドパッドの単一の群が、第１の軸に沿って互いに対してオフセットされている第１の群のダイボンドパッドと、前記第１の軸に非平行である第２の軸に沿って互いに対してオフセットされている第２の群のダイボンドパッドと、を含む、半導体デバイス。

【請求項12】

前記複数のダイボンドパッドが、前記積層体内のそれぞれのダイ上で互いに同じ位置にあり、複数のダイが、前記第１の軸及び前記第２の軸に沿って互いからオフセットされている、請求項１１に記載の半導体デバイス。

【請求項13】

前記複数のダイボンドパッドが、前記積層体内のそれぞれのダイ上で互いに異なる位置にあり、複数のダイが互いに整列されている、請求項１１に記載の半導体デバイス。

【請求項14】

前記第１及び第２の軸に沿った前記オフセットのシフトパターンは、各半導体ダイのダイボンドパッドが、貫通シリコンビアを形成するために使用される前記積層体を貫通して単一の垂直孔によって露出されるように選択される、請求項１１に記載の半導体デバイス。

【請求項15】

前記垂直孔が、前記第１の軸及び前記第２の軸に沿って延在する２次元の段付き側壁を伴って形成される、請求項１４に記載の半導体デバイス。

【請求項16】

前記複数の貫通シリコンビアが、前記積層半導体ダイの頂部から遠位にある半導体ダイよりも、前記積層半導体ダイの前記頂部において大きい断面積を有する、請求項１４に記載の半導体デバイス。

【請求項17】

半導体デバイスを製造する方法であって、
（ａ）複数の半導体ウェハの各々に複数の半導体ダイを画定することであって、前記複数の半導体ダイの各半導体ダイが、複数のダイボンドパッドを含む、画定することと、
（ｂ）半導体ウェハのそれぞれの層を貫通する対応するダイボンドパッドの群が、第１及び第２の非平行な方向において互いにオフセットされるように、前記半導体ウェハを積層することと、
（ｃ）前記積層半導体ウェハを貫通して貫通シリコンビアを形成することであって、１つのシリコンビアが、対応するダイボンドパッドの前記群を電気的に接続する、形成することと、
（ｄ）前記積層ウェハから前記半導体デバイスをダイシングすることと、を含む、方法。

【請求項18】

前記半導体デバイスをダイシングする前記工程（ｄ）が、前記貫通シリコンビアを形成する前記工程（ｃ）の間に実行される、請求項１７に記載の方法。

【請求項19】

前記複数のウェハをキャリア上に載置する工程を更に含む、請求項１７に記載の方法。

【請求項20】

前記貫通シリコンビアを形成する前記工程が、前記対応するボンドパッドの表面を露出させる前記ウェハの積層体を貫通して単一の垂直孔を作り出す指向性エッチングを実行する工程を含む、請求項１７に記載の方法。

【請求項21】

前記対応するボンドパッドの露出した全ての表面に電気的な接続を作り出す前記垂直孔内に、金属堆積する工程を更に含む、請求項２０に記載の方法。

【請求項22】

前記半導体デバイスをダイシングする前記工程（ｄ）が、前記単一の垂直孔を作り出す前記指向性エッチングと同じ工程で実行される、請求項２０に記載の方法。

【請求項23】

対応するダイボンドパッドの群が互いからオフセットされるように、前記半導体ウェハを積層する前記工程（ｂ）が、前記第１及び第２の非平行な方向においてオフセットを伴って前記ウェハを積層する工程を含む、請求項１７に記載の方法。

【請求項24】

半導体デバイスであって、
半導体ダイの積層体であって、前記半導体ダイ積層体の各半導体ダイが、前記積層体内の前記半導体ダイの表面にわたって分布された複数のダイボンドパッドを含む、半導体ダイの積層体と、
対応するダイボンドパッドを、前記積層体の異なるレベル上で電気的に相互接続するためのビア手段と、
第１の軸に沿って、対応するダイボンドパッドの第１の群のダイボンドパッドを、第１の軸に沿って互いからオフセットするための手段、及び対応するダイボンドパッドの第２の群を、第２の軸に沿って互いからオフセットするための手段と、を備える、半導体デバイス。

【発明の詳細な説明】

【背景技術】

【0001】

ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶装置の必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな能力と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話、及びソリッドステートドライブを含む、多種多様な電子デバイスにおける使用に理想的なものにしてきた。

【0002】

半導体メモリは、半導体パッケージ内に提供され得、これは、半導体メモリを保護し、メモリとホストデバイスとの間の通信を可能にする。半導体パッケージの例としては、システムインパッケージ（ＳｉＰ）又はマルチチップモジュール（ＭＣＭ）が挙げられ、そこでは、複数のダイが、小型のフットプリント基板上に実装され、相互接続されている。このようなパッケージ内のダイは、多くの場合、ダイ積層体の段付き縁部に各ダイのダイボンドパッドが露出するように、段付きオフセットパターンで積層される。次いで、ワイヤボンドを、ダイ積層体内のダイの対応するダイボンドパッドの間及び基板に形成して、ダイ積層体内の選択ダイへの／選択ダイからの信号交換を可能にし得る。

【0003】

メモリ及びＩＣのいくつかの企業は、ワイヤボンディングから離れて、貫通シリコンビア（through silicon via、ＴＳＶ）を使用する新たな技術に移行しており、この技術では、ワイヤボンドは、ウェハ又はダイを貫通して上部から下部へと延びる金属トレース又は導電トレースによって置き換えられる。これにより、ウェハ又はチップを互いの頂部に積層し、電気的及び機械的に接合することを可能にする。ＴＳＶ相互接続は、より高いピンアウトカウント、より高いデータレートを可能にするより低いインピーダンス、ダイサイズの低減、及び相互接続長の低減などの多くの利点を有し、したがって待ち時間を改善する。

【0004】

ＴＳＶ接合の１つの方法は、１つの方向に段付きオフセットを伴ってダイを積層することと、次いで、積層体内に上面から下部ダイまでビアを作り出すことと、を含む。オフセットは、ダイ積層体内の各レベルでダイボンドパッドの各々へのアクセスを可能にする。しかしながら、ダイを一次元に沿ってシフトさせるプロセスは、段付き縁部において各ダイ上に大きな無駄な遮断領域をもたらすが、これは、ＴＳＶ又はＩＣ構成要素を縁部の遮断領域に構築することができないためである。

【図面の簡単な説明】

【0005】

【図1】本技術の実施形態による半導体デバイスを形成するためのフローチャートである。

【図2】本技術の実施形態による第１の半導体ウェハの第１の主面の平面図である。

【図3】本技術の実施形態による、図２に示すウェハからの半導体ダイの平面図である。

【図4】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図5】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図6】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図7】本技術の実施形態による、第２の方向におけるオフセットを伴って積層されているダイのセットの斜視図である。

【図8】本技術の実施形態による、第２の方向におけるオフセットを伴って積層されているダイのセットの斜視図である。

【図9】本技術の実施形態によるダイ積層体内のダイのそれぞれの上の単一のダイボンドパッドを示す斜視図である。

【図10】本技術の実施形態による２方向に千鳥状にずらしたダイ積層体の平面図である。

【図11】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図12】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図13】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図14】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図15】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図16】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図17】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図18】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図19】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図20】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図21】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図22】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図23】本技術の実施形態による完成した半導体デバイスの断面側面図である。

【図24】本技術の実施形態による完成した半導体デバイスの平面図である。

【発明を実施するための形態】

【0006】

ここで、本技術が、実施形態において２つの直交方向におけるオフセットを伴って積層された半導体ダイを含む半導体デバイスに関する図面を参照して説明される。次いで、積層体内のそれぞれのダイ上の対応するダイボンドパッドを接続するように、ＴＳＶを形成することができる。ダイを２つの方向にオフセットすることにより、全体の段付きオフセット、及び結果として、積層体が使用されていない遮断領域のサイズが低減される。

【0007】

本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の特許請求の範囲によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。

【0008】

本明細書で使用する場合、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例解目的のためであるに過ぎず、参照された項目が位置及び配向において交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態では、許容可能な製造許容差は、所与の寸法の±２．５％である。

【0009】

ここで、本技術の一実施形態を、図１のフローチャート及び図２〜２４の図面を参照して説明する。工程２００では、図２に示すように、半導体ウェハ１００が多数の半導体ダイ１０２に加工され得る。本技術にとって重要ではないが、半導体ウェ１００は、チョクラルスキー（Czochralski、ＣＺ）法又は浮遊ゾーン（floating zone、ＦＺ）法のいずれかに従って成長させた単結晶シリコンであり得るウェハ材料のインゴットとして開始してよい。ウェハ１００は、更なる実施形態において、他の材料で、及び他のプロセスによって形成されてもよい。

【0010】

半導体ウェハ１００は、インゴットから切断され、第１主面（活性表面）１０４及び表面１０４の反対側の第２主面（不活性表面、図示せず）の両方で研磨されて、平滑な表面を提供することができる。第１の主面１０４は、様々な加工工程を経て、ウェハ１００をそれぞれの半導体ダイ１０２に分割し、それぞれの半導体ダイ１０２の集積回路を第１の主面１０４の上及び／又は中に形成することができる。これらの様々な加工工程は、第１主面１０４上に露出されたダイボンドパッド１０６を含む金属接点を堆積させる工程を含んでもよい。金属化工程は、金属相互接続層及びビアをウェハ内に堆積させる工程を更に含んでもよい。これらの金属相互接続層及び金属ビアは、既知のとおり、集積回路へ及び集積回路から信号を伝達するため、並びに集積回路に構造的支持を提供するために提供され得る。

【0011】

図２のウェハ１００上に示される半導体ダイ１０２の数は、例解目的のためであり、ウェハ１００は、更なる実施形態では、示されているものよりも多くの半導体ダイ１０２を含んでもよい。同様に、図２及び３の半導体ダイ１０２上のボンドパッド１０６の数及びパターンは、例解目的のために示されており、ダイ１０２は、更なる実施形態では、示されているものとは異なるパターン及び異なる数のボンドパッド１０６を含んでもよい。以下に説明するように、ダイ１０２は、ダイボンドパッド１０６がダイ１０２の表面にわたって分布されることを可能にするＴＳＶを使用して積層され、電気的に相互接続される。

【0012】

半導体ダイ１０２は、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄ ＢｉＣＳ（ビットコストスケーリング）、Ｖ−ＮＡＮＤ、又は他の３Ｄフラッシュメモリなどのメモリダイであってもよい。しかしながら、ダイ１０２は、例えば、ＡＳＩＣなどのコントローラダイ、又はＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ、及びＧＤＤＲなどのＲＡＭを含む、他の種類のダイであってもよい。

【0013】

再び図１を参照すると、ウェハ１００が加工され、ダイ１０２が形成された後、ウェハ１００は、工程２０２において、裏返され、取り外し可能な接着剤でキャリア１０８（図４）上に載置されてもよい。キャリアは、例えば、ケイ素、二酸化ケイ素、ガラス、又はポリマーを含む、様々な材料のうちのいずれかであってもよい。工程２０６では、積層により、ウェハの裏の（不活性な）面にダイアタッチ膜（ＤＡＦ）の層を当てることができる。あるいは、液状接着剤をスピンコーティングによって裏面に塗布し、続いてベーキングプロセスを行うことができる。

【0014】

工程２０８、２１０、２１１、及び２１２では、図４〜１０を参照して説明されるように、追加のウェハ１００を２次元オフセットを伴って第１のウェハ１００上に積層することができる。追加のウェハ１００は、上述のように、ダイ１０２及びダイボンドパッド１０６を含むように製造されてもよい。特に、ダイ１０２及びダイボンドパッド１０６は、各ウェハ上の同じ対応する位置に形成されることが重要である。すなわち、ウェハ１００がいかなるオフセットも伴わずに（完全に互いに整列されて）積層された場合、各ウェハ上の対応するダイボンドパッドもまた、互いに完全に整列することになる。したがって、第１及び第２の隣接するウェハのオフセットは、第１及び第２のウェハにおける対応するダイボンドパッドの各対の同じオフセットをもたらす。

【0015】

図４は、キャリア１０８上に載置された個々のダイ１０２を示す。図４及び後続の図面は、キャリア１０８の一部分上に単一のダイ１０２のみを示しているが、実施形態では、ダイ１０２は、ダイ及びウェハが積層されたときに、スケールメリットを達成するように、依然としてウェハ１００の一部である（まだウェハからダイシングされていない）ことが理解される。実施形態では、キャリア１０８は、ウェハ１００と少なくとも同じ大きさであってもよい。以下に説明するように、更なる実施形態では、個々のダイ１０２は、積層前にウェハ１００からダイシングされ、その後、ダイシング後に２次元オフセットを伴って積層されてもよい。ウェハ１００は、図４に部分的に透明に示されている。ダイボンドパッド１０６は、キャリア１０８に面するウェハ１００の底面上で視認可能である。

【0016】

図５に示すように、工程２０８で、ダイ１０２を含む別のウェハ１００が、ウェハ及び対応するダイが第１の方向、例えばｙ方向にオフセットされるように、第１のウェハ１００上に積層されてもよい。本明細書で使用するとき、「対応する」ダイ及び「対応する」ダイボンドパッドは、ウェハがいかなるオフセットも伴わずに積層された場合に互いに直接整列するであろう、異なるレベルのウェハ内のダイ及びダイボンドパッドを指す。第２のウエハは、ｙ軸に沿って、数ミクロン、例えば、２μｍ〜５μｍなど、だけｙ軸に沿ってオフセットされてもよいが、更なる実施形態では、オフセットは、それよりも大きくても小さくてもよい。

【0017】

工程２１０では、新たに積層されたウェハの裏の（不活性な）面は、ウェハを薄くするためにバック研削プロセスを受けてもよく、工程２１１では、ＤＡＦ又は液体接着剤のいずれかの接着剤層が、不活性な面に塗布されてもよい。更なる実施形態では、新たに積層されるウェハは、ウェハがウェハ積層体に追加される前に、バック研削プロセス及びＤＡＦ層の塗布を受けてもよい。ウェハ積層体は、様々な数のウェハ１００を含み得る。工程２１２で別のウェハ１００が積層体に追加される場合、工程２０８、２１０及び２１１が追加のウェハに対して繰り返される。異なっていてもよい唯一のものは、以下に説明するようにオフセットの方向である。

【0018】

例えば、図６は、積層体に追加されて、第１の方向、すなわち、ｙ方向にオフセットされた追加の（第３の）ウェハ１００を示す。第３のウェハ１００は、第１及び第２のウェハ１００のオフセットと比較して、同じ又は異なるオフセットを伴って第２のウェハ１００の上部に載置されてもよい。

【0019】

図７は、ウェハ積層体に追加される追加のウェハ１００を示す。具体的には、図７は、例えば図６に示される第１の３枚のウェハセットの上部に載置された第２の３枚のウェハセットを示す。第２のウェハセットはまた、第１のセットのようにｙ軸に沿ってオフセットされてもよい。しかしながら、第２の３枚のウェハセットはまた、第１の３枚のウェハセットに対して、第２の方向、すなわち、ｘ軸に沿ってオフセットされる。第２の３枚のウェハセットは、ｘ軸に沿って、数ミクロン、例えば、２μｍ〜５μｍなど、だけｘ軸に沿ってオフセットされてもよいが、更なる実施形態では、オフセットは、それよりよりも大きくても小さくてもよい。第２の３枚のウェハセットは、第１の３枚のウェハセットの上に、ｙ軸に沿って位置合わせされてもよい。すなわち、第２のウェハセットの最下部のウェハは、ｙ軸に沿って第１のウェハセットの最下部のウェハの上に位置合わせされてもよい。しかしながら、更なる実施形態では、第２のウェハセットは、ｙ軸に沿って第１のウェハセットからオフセットされてもよい。

【0020】

図８は、第２の３枚のウェハセットに対してｘ軸に沿って再度オフセットされ得る、第２のセットの上部に載置された第３の３枚のウェハセットを示す。第２の３枚のウェハセットは、ｘ軸に沿って、数ミクロンだけ（例えば、２μｍ〜５μｍなど）、ｘ軸に沿ってオフセットされてもよいが、更なる実施形態では、オフセットは、それよりよりも大きくても小さくてもよい。第３の３枚のウェハセットは、ｙ軸に沿って第２の３枚のウェハセットの上に位置合わせされてもよいが、更なる実施形態では、ｙ軸に沿ってオフセットされてもよい。

【0021】

図８は、ｘ軸及びｙ軸に沿った２次元オフセットを有する積層体１１０内に配置されたウェハ１００のダイ１０２を示す。ここでも、上述のように、図８に示すダイ１０２は、依然として、それらのそれぞれのウェハ１００の一部であってもよい。実施形態では、ｘ軸及びｙ軸は互いに直交するが、更なる実施形態では、ｘ軸及びｙ軸は、互いに対して９０°以外の非直角を形成することが考えられる。図８の実施例では、ウェハは、ウェハのセットを形成するために、第１の方向におけるオフセットを伴って互いに積層され、次いで、これらのウェハのセットは、第２の方向におけるオフセットを伴って互いに積層される。積層体１１０内のウェハは、多種多様な他の構成のいずれかにおいて２次元オフセットで形成され得ることが理解される。

【0022】

図９は、積層体１１０内の異なるレベルのウェハ上のダイボンドパッド１０６（仮想線で示される）の対応するセットを示す。見て分かるように、ダイボンドパッド１０６のオフセットは、ダイ１０２及びウェハ１００のオフセットと一致する。

【0023】

背景技術セクションに記載されているように、単一の軸に沿ってＴＳＶ技術を使用してダイをオフセットすることが知られている。次に、無駄な領域は、各ダイのオフセット面積（オフセット幅にダイ縁部長さを乗じたもの）である。１次元オフセットでは、線形オフセットの総数はｎ−１であり、ｎはダイの数である。したがって、９つの積層ダイを含む例では、１次元オフセットにおけるオフセットの数は９−１＝８である。したがって、１０ｍｍのエッジ長を有する９つの積層ダイを含む従来の例では、それぞれ５μｍの個々のオフセットを有し、積層体の単一の縁部における無駄な面積の合計は、以下によって与えられる：
縁部での無駄な面積の合計＝（９−１）×５μｍ×１０ｍｍ＝０．４ｍｍ^２。

【0024】

この無駄な面積は、本技術の２次元オフセットを使用して低減される。図１０に示すように、２次元オフセットを使用して、同じ９つのダイのオフセットの総数は、ｘ方向で２、ｙ方向で２である。したがって、上記の例のように、同じエッジ寸法（１０ｍｍ）及び個々のオフセット（５μｍ）を仮定すると、積層体の単一の縁部における無駄な面積の合計は、以下によって与えられる：
縁部での無駄な面積の合計＝２×５μｍ×１０ｍｍ＝０．１ｍｍ^２。
この無駄な面積が２つのダイ縁部のそれぞれにあるため、無駄な面積の合計は、次のとおりである：
０．１ｍｍ^２×２＝０．２ｍｍ^２。
したがって、本技術の２次元積層方式は、従来のデバイスと比較して、ダイ積層体の無駄な面積の５０％低減をもたらす。この節約は、積層ウェハ全体にわたる全てのダイに対して生じる。

【0025】

積層されるウェハ（又はダイ）の数が、上記のものとは異なっていてもよいことが理解される。例えば、更なる一実施例では、ｘ軸及びｙ軸に沿ってオフセットされた１６個のウェハ（又はダイ）が存在してもよい。そのような実施例では、第１の軸に沿ってオフセットされた４つのウェハ（又はダイ）のセットが存在してもよく、次いで、これらのウェハのセットは、第２の軸に沿って互いにオフセットされてもよい。更なる実施形態では、積層体１１０内に他の数のウェハ（又はダイ）が存在してもよい。

【0026】

再び図１を参照すると、積層体１１０に全てのウェハ１００が追加されると、工程２１４で、キャリア１０８を積層体１１０に保持する接着剤を加熱するか、ないしは別の方法で克服することによって、積層体１１０からキャリア１０８を除去することができる。工程２１４は、以下に説明するように、この工程がスキップされて、後の除去のためにキャリアが無傷のままでもよいので、破線で示されている。ある特定の実施形態では、工程２１６で、電気絶縁体１１４（図１５）は、積層体１１０の最上部のウェハ１００の露出面に塗布されてもよい。絶縁体１１４は、様々な誘電体フィルムのいずれかであってもよい。工程２１６は、更なる実施形態では、絶縁体を塗布する工程がスキップされ得るため、破線で示されている。

【0027】

工程２２０では、ＴＳＶ１３０が、積層体１１０内の最上層ウェハの表面を貫通し、かつ、積層体内のウェハのそれぞれを貫通して下方に形成されて、積層体内の各対応するダイボンドパッドを互いに電気的に結合することができる。工程２２０の更なる詳細は、工程２２４〜２３６及び図１１〜１９を参照して説明される。図１１〜１９は、明確にするための単一のＴＳＶ１３０の形成を示す。しかしながら、ＴＳＶ１３０は、積層体１１０内の対応するダイボンドパッドの各セットを電気的に結合するために、例えば、上部ウェハ１００内の各ダイボンドパッド１０６で積層体１１０を貫通して形成することができる。図１１〜１９はまた、各半導体ウェハ１００に固着されたＤＡＦ層１１８を示す。

【0028】

工程２２４では、フォトレジスト層１１２（図１１）が、絶縁体１１４の上に塗布されてもよく、又は、絶縁体１１４が省略されている場合は、積層体１１０内の最上層ウェハ１００の表面上に直接塗布されてもよい。フォトレジスト層１１２は、ＴＳＶ１３０が形成されるべき積層体１１０の区画上のフォトレジストの領域を除去することによってパターン形成され得る。

【0029】

工程２２６では、ビア１１６が、フォトレジスト層１１２の除去された領域で、対応するダイボンドパッド１０６において、積層体１１０まで下方に形成される。図１２〜１５は、１つのこのようなビア１１６の側面図、縁部図、平面図、及び斜視図を示す。図示のように、ビア１１６は、それぞれの連続するウェハレベルを貫通して下方にエッチングされて、ビアが最後の（最下層の）ウェハ１００上のダイボンドパッド１０６に到達するまで、交互に、シリコン及びＤＡＦ層を貫通して、エッチングすることができる。

【0030】

ウェハは、上記のようにオフセットされて、各半導体ダイのダイボンドパッドがビア１１６によって露出されるように、第１及び第２の軸に沿ったシフトパターンを画定してもよい。具体的には、ビア１１６は、対応するダイボンドパッドの各セット内の各ダイボンドパッド１０６の一部が露出するように、２次元の段付き様式でｘ軸に沿って、かつｙ軸に沿って延在する側壁で形成され得る。図１４は、（例えば、図１３の眺めから一番上のダイの底面上の）最上部のダイボンドパッド１０６を示す積層体１１０の平面図である。一実施例では、各ビア１１６は、７０μｍの正方形であってもよいが、更なる実施形態では、各ビアのサイズ及びアスペクト比は、これとは異なってもよい。

【0031】

一実施例では、ビア１１６は、ディープ反応性イオンエッチング（ＤＲＩＥ）又は他の異方性エッチング法によってエッチングされてもよい。図１４はまた、９（最上層のウェハ１００）から下に１（最下層のウェハ１００）まで番号が付けられた対応するボンドパッドの１セット内のボンドパッドを示し、ビア１１６が、対応する９つのボンドパッドのセット内のボンドパッドのそれぞれの一部を積層体１１０を貫通して下方に露出させることを示す。図１５は、積層体１１０を貫通してエッチングされた２次元的にエッチングされたビア１１６（ダイボンドパッド１０６及びビア１１６が積層体１１０の各レベルで視認可能であるようにわずかに透明で示されている）を示す斜視図である。各ダイ１０２は、ＤＡＦの層１１８が取り付けられた状態で示されている。

【0032】

工程２３０では、フォトレジスト層を除去した後、図１６に示すように、共形誘電体層１２０が塗布されて、ビア１１６の垂直壁及び水平壁を電気絶縁体で裏打ちすることができる。誘電体層１２０は、例えば、熱酸化、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着、原子層堆積、又は他の技法によって塗布された、二酸化ケイ素、アルミナ、ポリマー又は他の材料などの、既知の方法によって塗布された既知の材料であってもよい。

【0033】

工程２３２では、図１７に示すように、方向性誘電体層エッチングを実行して、水平面上の共形層１２０、すなわち、ビア１１６内のダイボンドパッド１０６をエッチングで除去することができる。例えば、イオンビームエッチングを含む、様々な方法が、指向性誘電体エッチング工程２３２を行うために知られている。エッチング工程２３２の後で、ビア１１６内の対応するボンドパッド１０６のそれぞれが、積層体１１０内のウェハ１００のレベルを貫通して露出される。

【0034】

上述のように、ウェハ１００は、ｘ軸及び／又はｙ軸に沿って同じ又は異なるオフセットで互いからオフセットされてもよい。一実施形態では、（キャリア１０８に最も近い）積層体１１０の底部に向かうウェハのうちの１つ以上は、積層体１１０の頂部により近いウェハ１００に対してより大きなオフセットを有する。これにより、ビア１１６内の好ましいアスペクト比が可能となる。

【0035】

工程２３４では、図１８に示すように、シード層１２４を、ビア１１６内の全ての表面上に堆積することができる。知られているように、シード層１２４は、物理蒸着（ＰＶＤ）又はエレクトログラフティング（ｅＧ）を含む様々な技法によって堆積された銅などの様々な導電性材料のいずれかであってもよい。工程２３６では、図１９に示すように、電気導体１２６をシード層の上に形成して、ビア１１６を充填し、ＴＳＶ１３０の形成を完了することができる。電気導体１２６は、例えば、電気めっきを含む様々なプロセスによって、又は毛管現象を使用してはんだで塗布される、銅又はタングステンなどの様々な導電性材料であってもよい。いかなる余剰な金属も、もしあれば、リフトオフ、ドライエッチング又はウェットエッチング法などの既知のプロセスによって除去されてもよい。

【0036】

ＴＳＶ１３０が積層体１１０の表面にわたって製造されると、キャリア１０８を除去することができる（既に行われていない場合）。その後、工程２４０で、ウェハ積層体１１０から個々の半導体デバイスをダイシングして、完成した半導体デバイス１５０を形成することができ、そのうちの１つが図２３に示される。

【0037】

一実施形態では、この時点で、半導体デバイス１５０（図２３）は、ブレード、レーザー、ウォータージェットなどの既知の切断方法を使用して、積層体１１０からダイシングしてもよい。積層体１１０は、ダイシング用テープの上に裏返し、固着してもよい。キャリア１０８は除去してもよく、次いで、ピックアンドプレースロボットが、個々の半導体デバイス１５０を、プリント回路板又は基板などのホストデバイスに移送することができる。

【0038】

本技術の更なる実施形態では、別個のダイシング工程２４０を省略することができ、個々の半導体デバイスは、ＴＳＶ製造プロセスの一部としてウェハ積層体１１０からダイシングされてもよい。ここで、このような実施形態について、図２０〜２３を参照して説明する。

【0039】

半導体デバイスのダイシングがＴＳＶ１３０形成の一部として達成される実施形態では、上記のように、フォトレジスト層１１２は、工程２２４において、積層体１１０内の絶縁体１１４又は最上層ウェハ１００の表面上に、塗布することができる。しかしながら、この実施形態では、フォトレジスト内のパターンは、ｘ軸及びｙ軸に沿って延在する開放ライン１３４（図２０）を更に含む。フォトレジスト内にパターン形成されたこれらの開放ライン１３４は、積層体１１０内のウェハ１００の縁部まで延在してもよく、ウェハ積層体１１０からダイシングされる各半導体デバイスの完成した長さ及び幅を画定し得る。実施形態では、ライン１３４は、例えば、１０μｍ〜２０μｍの幅であってもよいが、これらは、更なる実施形態では、それよりも広くても狭くてもよい。

【0040】

工程２２６では、図２１に示すように、ダイシング面１３８は、積層体１１０内のウェハ及びＤＡＦ層のそれぞれを貫通して下方に形成してもよい。ダイシング面は、ビア１１６が形成されるのと同じディープ反応性イオンエッチング法、又は他の方法で、フォトレジスト１１２内の開放ライン１３４に形成してもよい。工程２３０では、図２２に示すように、ダイシング面１３８は、共形酸化物層絶縁体１４０で裏打ちしてもよい。酸化物層１４０は、共形酸化物層１２０がビア１１６内に形成されるのと同じ方法で塗布してもよい。

【0041】

その後、ＴＳＶ１３０は、上述のように完了することができる。積層体１１０は、裏返してダイシングテープに貼り付けることができ、キャリア１０８を除去して、図２３の側断面図に示す完成した半導体デバイス１５０を提供することができる。ピックアンドプレースロボットは、個々の半導体デバイス１５０を、プリント回路板又は基板などのホストデバイスに移送することができる。ダイシング面１３８によって画定される廃棄領域縁部１４４は、廃棄してもよく、又は隣接するダイの一部であってもよい。上述したように、１次元オフセットを有する従来のＴＳＶ設計と比較して、廃棄物領域縁部１４４内の半導体材料の量は少なくなる。

【0042】

図２４は、ＴＳＶ１３０を示す半導体デバイス１５０の平面図を示す。工程２４４では、半導体デバイス１５０をプリント回路板などのホストデバイスに固着できるようにするために、はんだボール１５２をＴＳＶに塗布することができる。更なる実施形態では、はんだボール１５２を塗布する工程２４４は省略されてもよい。

【0043】

実施形態では、各半導体デバイス１５０は、積層ウェハから製作される。しかしながら、示されるように、ダイ１０２は、ウェハ１００からダイシングされ、その後、上記のように形成された２次元オフセット及びＴＳＶ１３０と共に積層されてもよい。

【0044】

上記の実施形態では、積層体１１０内のウェハ及びダイは、互いからオフセットされる。やはり述べたように、ダイボンドパッド１０６はまた、ウェハ及び／又はダイ内のオフセットが、積層体１１０のそれぞれのレベル上の対応するダイボンドパッドと同じオフセットをもたらすように、各ダイ及びウェハ内で精度高く整列される。しかしながら、更なる実施形態では、ウェハ１００内のダイ１０２は、異なるウェハ上のダイボンドパッドが互いに整列しないように製造してもよい。代わりに、対応するダイボンドパッドには、ｘ軸及びｙ軸に沿って互いに対して二次元オフセットが提供されている。

【0045】

このような実施形態では、ウェハ１００及び／又はダイ１０２は、互いに直接整列された、すなわち、オフセットを伴わない積層体１１０内に積層されてもよい。２次元オフセットは、異なるウェハ内のダイボンドパッドの制御されたオフセット位置によって達成される。したがって、例えば、積層体１１０内のウェハ１００及びダイ１０２は、互いに直接整列されてもよく、図９に示す全ての対応するダイボンドパッド１０６の２次元オフセットを依然として達成することができる。

【0046】

要約すると、本技術は、２次元オフセットを伴って互いに重なり合って積層された複数の半導体ダイであって、半導体ダイの第１の群が、第１の軸に沿って互いに対してオフセットされ、複数の半導体ダイの第２の群が、第１の軸に対して非平行である第２の軸に沿って互いに対してオフセットされた、複数の半導体ダイと、複数の半導体ダイのそれぞれの半導体ダイ上の複数のダイボンドパッドと、積層された複数の半導体ダイの異なるレベルで対応するダイボンドパッドを電気的に結合する複数の貫通シリコンビアと、を備える、半導体デバイスに関する。

【0047】

別の実施例では、本技術は、半導体ダイの積層体であって、半導体ダイの積層体の各半導体ダイが、積層体内の半導体ダイの表面にわたって分布した複数のダイボンドパッドを含む、半導体ダイの積層体の各半導体ダイと、積層体上の異なるレベル上の対応するダイボンドパッドを電気的に相互接続するための複数の貫通シリコンビアと、を備え、積層体のレベルでの複数のダイボンドパッドの対応するダイボンドパッドの単一の群が、第１の軸に沿って互いに対してオフセットされた第１の群のダイボンドパッドと、第１の軸に非平行である第２の軸に沿って互いに対してオフセットされた第２の群のダイボンドパッドと、を含む、半導体デバイスに関する。

【0048】

更なる実施例では、本技術は、（ａ）複数の半導体ウェハのそれぞれ内に複数の半導体ダイを画定することであって、複数の半導体ダイのそれぞれの半導体ダイが、複数のダイボンドパッドを含む、複数の半導体ダイを画定することと、（ｂ）半導体ウェハのそれぞれの層を貫通する対応するダイボンドパッドの群が、第１の方向及び第２の非平行な方向において互いからオフセットされるように、半導体ウェハを積層することと、（ｃ）積層半導体ウェハを貫通して貫通シリコンビアであって、１つのシリコンビアが、対応するダイボンドパッドの群を電気的に接続する貫通シリコンビアを形成することと、（ｄ）積層ウェハから半導体デバイスをダイシングすることと、を含む、半導体デバイスの製造方法に関する。

【0049】

別の実施例では、本技術は、半導体ダイの積層体であって、半導体ダイの積層体の各半導体ダイが、積層体内の半導体ダイの表面にわたって分布した複数のダイボンドパッドを含む、半導体ダイの積層体と、異なるレベルの積層体上の対応するダイボンドパッドを電気的に相互接続するためのビア手段と、対応するダイボンドパッドの第１の群を、第１の軸に沿って互いから積層体のレベルでオフセットするための手段と、対応するダイボンドパッドの第２の群のダイボンドパッドを、第２の軸に沿って互いから積層体のレベルでオフセットするための手段と、を備える、半導体デバイスに関する。

【0050】

前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】