【図1】本技術の実施形態による半導体デバイスを形成するためのフローチャートである。

【図2】本技術の実施形態による第１の半導体ウェハの第１の主面の平面図である。

【図3】本技術の実施形態による、図２に示すウェハからの半導体ダイの平面図である。

【図4】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図5】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図6】本技術の実施形態による、第１の方向におけるオフセットを伴って積層されたダイの斜視図である。

【図7】本技術の実施形態による、第２の方向におけるオフセットを伴って積層されているダイのセットの斜視図である。

【図8】本技術の実施形態による、第２の方向におけるオフセットを伴って積層されているダイのセットの斜視図である。

【図9】本技術の実施形態によるダイ積層体内のダイのそれぞれの上の単一のダイボンドパッドを示す斜視図である。

【図10】本技術の実施形態による２方向に千鳥状にずらしたダイ積層体の平面図である。

【図11】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図12】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図13】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図14】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図15】本技術の実施形態による、ダイ積層体の異なるレベルを貫通するビアの製造を示す、断面側面図、縁部図、及び斜視図である。

【図16】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図17】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図18】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図19】本技術の実施形態による、ダイ積層体の異なるレベルでダイボンドパッドを接続する貫通シリコンビアの製造を示す断面側面図である。

【図20】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図21】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図22】本技術の実施形態による、ウェハ積層体からのデバイスの貫通シリコンビア及びダイシングの同時製造を伴う半導体デバイスの断面側面図である。

【図23】本技術の実施形態による完成した半導体デバイスの断面側面図である。

【図24】本技術の実施形態による完成した半導体デバイスの平面図である。