特許 6874974 不具合判定装置、電源装置、不具合判定装置の判定方法及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6874974

(24)【登録日】2021年4月26日

(45)【発行日】2021年5月19日

(54)【発明の名称】不具合判定装置、電源装置、不具合判定装置の判定方法及びプログラム

(51)【国際特許分類】

   H03K 17/00 20060101AFI20210510BHJP

   H02M 3/00 20060101ALI20210510BHJP

   H03K 17/687 20060101ALI20210510BHJP

【ＦＩ】

   H03K17/00 B

   H02M3/00 W

   H03K17/687 A

【請求項の数】5

【全頁数】15

(21)【出願番号】特願2017-53982(P2017-53982)

(22)【出願日】2017年3月21日

(65)【公開番号】特開2018-157450(P2018-157450A)

(43)【公開日】2018年10月4日

【審査請求日】2020年2月7日

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100134544

【弁理士】

【氏名又は名称】森 隆一郎

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(72)【発明者】

【氏名】西山 一郎

【審査官】 渡井 高広

(56)【参考文献】

【文献】 特開２０１５−１００２４０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０２７０７００（ＵＳ，Ａ１）

【文献】 特開２０１４−１６６１２４（ＪＰ，Ａ）

【文献】 特開２０１２−２４４７１８（ＪＰ，Ａ）

【文献】 特開２０１３−１６４７８３（ＪＰ，Ａ）

【文献】 特開２００１−１６８６３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／００

Ｈ０３Ｋ １７／６８７

Ｈ０２Ｍ ３／００

(57)【特許請求の範囲】

【請求項1】

入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、
前記入力端子と前記出力端子との間の接続状態を制御する接続状態制御信号、及び、前記比較結果信号に基づいて、前記スイッチ部における不具合の有無を判定する不具合判定部と、
遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、
前記第１論理ゲートが演算した前記論理積と、前記接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、
を備え、
前記不具合判定部は、
前記第２論理ゲートが演算した演算結果に基づいて、前記不具合の有無を判定する、
不具合判定装置。

【請求項2】

前記不具合は、
前記スイッチ部の前記入力端子と前記出力端子との間の短絡である、
請求項１に記載の不具合判定装置。

【請求項3】

請求項１または請求項２に記載の不具合判定装置と、
入力端子、出力端子及び制御端子を有し、前記入力端子にアノードが接続され前記出力端子にカソードが接続されたダイオードを有するスイッチ部、及び、前記制御端子に入力する接続状態制御信号に基づいて、前記入力端子と前記出力端子との間の接続状態を制御する制御部を備えるＯＲｉｎｇ回路と、
を備える電源装置。

【請求項4】

入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、前記第１論理ゲートが演算した前記論理積と、接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、を備える不具合判定装置の判定方法であって、
前記入力端子と前記出力端子との間の接続状態を制御する前記接続状態制御信号、前記比較結果信号、及び、前記第２論理ゲートが演算した演算結果に基づいて、前記スイッチ部における不具合の有無を判定すること、
を含む不具合判定装置の判定方法。

【請求項5】

入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、前記第１論理ゲートが演算した前記論理積と、接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、を備える不具合判定装置のコンピュータに、
前記入力端子と前記出力端子との間の接続状態を制御する前記接続状態制御信号、前記比較結果信号、及び、前記第２論理ゲートが演算した演算結果に基づいて、前記スイッチ部における不具合の有無を判定すること、
を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不具合判定装置、電源装置、不具合判定装置の判定方法及びプログラムに関する。

【背景技術】

【0002】

さまざまな電気機器が普及しており、それらの電気機器には電源回路が搭載されている場合がある。
特許文献１には、関連する技術として、１つの直流主電源から複数のインバータに並列に電力給電するように構成された電力変換装置において、インバータの短絡モード不良を検出し、直流主電源を停止させる技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０８−１６８２６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、電気機器の中には、その電気機器における負荷への電力の供給が一時たりとも断たれることが許されない、すなわち、負荷へ電力を常に供給し続けなければならない電気機器が存在する。
そのような電気機器では、複数の電源回路を備える冗長電源システムが使用される場合がある。冗長電源システムでは、他の電源回路に不具合が発生した場合に、不具合が発生した電源回路から自電源回路を切り離してその不具合の影響を受けないようにするＯＲｉｎｇ回路が備えられることがある。他の電源回路に不具合が発生した場合に、ＯＲｉｎｇ回路を用いて他の電源回路から自電源回路を確実に切り離すために、ＯＲｉｎｇ回路におけるスイッチ部に不具合が発生したことをより正確に判定することのできる技術が求められていた。

【0005】

本発明は、上記の課題を解決することのできる不具合判定装置、電源装置、不具合判定装置の判定方法及びプログラムを提供することを目的としている。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本発明は、入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、前記入力端子と前記出力端子との間の接続状態を制御する接続状態制御信号、及び、前記比較結果信号に基づいて、前記スイッチ部における不具合の有無を判定する不具合判定部と、遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、前記第１論理ゲートが演算した前記論理積と、前記接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、を備え、前記不具合判定部は、前記第２論理ゲートが演算した演算結果に基づいて、前記不具合の有無を判定する、不具合判定装置である。

【0007】

また、本発明は、上記の不具合判定装置と、入力端子、出力端子及び制御端子を有し、前記入力端子にアノードが接続され前記出力端子にカソードが接続されたダイオードを有するスイッチ部、及び、前記制御端子に入力する接続状態制御信号に基づいて、前記入力端子と前記出力端子との間の接続状態を制御する制御部を備えるＯＲｉｎｇ回路と、を備える電源装置である。

【0008】

また、本発明は、入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、前記第１論理ゲートが演算した前記論理積と、接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、を備える不具合判定装置の判定方法であって、前記入力端子と前記出力端子との間の接続状態を制御する前記接続状態制御信号、前記比較結果信号、及び、前記第２論理ゲートが演算した演算結果に基づいて、前記スイッチ部における不具合の有無を判定すること、を含む不具合判定装置の判定方法である。

【0009】

また、本発明は、入力端子、出力端子及び制御端子を有するスイッチ部とダイオードとを有するＯＲｉｎｇ回路におけるダイオードの順方向電圧に基づいて設定される基準電圧と、前記入力端子と前記出力端子との間の電圧とを比較し、比較した結果に応じた比較結果信号を出力するコンパレータと、遅延回路によって遅延した起動信号に係る信号と、前記比較結果信号との論理積を演算する第１論理ゲートと、前記第１論理ゲートが演算した前記論理積と、接続状態制御信号に係る信号との論理積を演算する第２論理ゲートと、を備える不具合判定装置のコンピュータに、前記入力端子と前記出力端子との間の接続状態を制御する前記接続状態制御信号、前記比較結果信号、及び、前記第２論理ゲートが演算した演算結果に基づいて、前記スイッチ部における不具合の有無を判定すること、を実行させるプログラムである。

【発明の効果】

【0010】

本発明によれば、電源システムにおいて、ＯＲｉｎｇ回路におけるスイッチ部に不具合が発生したことをより正確に判定することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態による電源システムの構成の一例を示す図である。

【図2】本発明の一実施形態によるＤＣ／ＤＣコンバータの構成の一例を示す図である。

【図3】本発明の一実施形態によるＯＲｉｎｇ回路の構成の一例を示す図である。

【図4】本発明の一実施形態による負荷の構成の一例を示す図である。

【図5】本発明の一実施形態による不具合判定装置の構成の一例を示す図である。

【図6】本発明の一実施形態による電源システムの正常時の信号波形の一例を示す図である。

【図7】本発明の一実施形態による電源システムの不具合発生時の信号波形の一例を示す図である。

【図8】本発明の実施形態による不具合判定装置の最小構成を示す図である。

【図9】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0012】

＜実施形態＞
本発明の一実施形態による電源システム１の構成について説明する。
本発明の一実施形態による電源システム１は、図１に示すように、複数の電源装置２、負荷３と、を備える。電源システム１では、負荷３に常に電力を供給できるように電源装置２を複数備え、冗長性を持たせている。

【0013】

電源装置２のそれぞれは、コンバータ部１０と、ＯＲｉｎｇ回路２０と、不具合判定装置３０と、を備える。

【0014】

コンバータ部１０は、図２に示すように、ＤＣ／ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ／Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータ１０１と、コンデンサ１０２と、を備える。

【0015】

ＤＣ／ＤＣコンバータ１０１は、直流電圧Ｖｉを受ける。ＤＣ／ＤＣコンバータ１０１は、受けた直流電圧Ｖｉを所定の直流電圧Ｖｏに変換する。ＤＣ／ＤＣコンバータ１０１は、変換後の直流電圧Ｖｏを出力する。なお、直流電圧Ｖｏは、後述するダイオード２０１ｂの順方向電圧ＶＦよりも高い電圧である。

【0016】

コンデンサ１０２は、ＤＣ／ＤＣコンバータ１０１が出力する直流電圧Ｖｏを安定させるためのコンデンサである。コンデンサ１０２の第１端子は、ＤＣ／ＤＣコンバータ１０１の出力端子に接続される。コンデンサ１０２の第２端子は、グラウンドＧＮＤに接続される。

【0017】

ＯＲｉｎｇ回路２０は、図３に示すように、スイッチ部２０１と、ＯＲｉｎｇ制御部２０２（制御部）と、を備える。
スイッチ部２０１は、スイッチ素子２０１ａと、ダイオード２０１ｂと、を備える。

【0018】

スイッチ素子２０１ａは、入力端子ＩＮと、出力端子ＯＵＴと、制御端子Ｇと、を有する。入力端子ＩＮは、ＤＣ／ＤＣコンバータ１０１の出力端子に接続される。出力端子ＯＵＴは、負荷３に接続される。制御端子Ｇは、ＯＲｉｎｇ制御部２０２に接続される。
スイッチ素子２０１ａは、制御端子Ｇに入力される接続状態制御信号ＳＷ＿ＯＮに基づいて、入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が決定される。接続状態とは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが短絡状態または開放状態のことである。

【0019】

ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間に接続される。具体的には、ダイオード２０１ｂのアノードは、スイッチ素子２０１ａの入力端子ＩＮに接続される。また、ダイオード２０１ｂのカソードは、スイッチ素子２０１ａの出力端子ＯＵＴに接続される。
ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが短絡状態である場合、動作しない。すなわち、ダイオード２０１ｂのアノードとカソードの間の電圧は０ボルトとなり、ダイオード２０１ｂは電流を流さない。また、ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが開放状態である場合、動作する。すなわち、ダイオード２０１ｂのアノードとカソードの間の電圧はダイオード２０１ｂの順方向電圧ＶＦとなり、ダイオード２０１ｂは電流を流す。

【0020】

ＯＲｉｎｇ制御部２０２（制御部）は、スイッチ素子２０１ａにおける接続状態を制御する。
具体的には、ＯＲｉｎｇ制御部２０２は、スイッチ素子２０１ａの制御端子Ｇに接続状態制御信号ＳＷ＿ＯＮを入力する。スイッチ素子２０１ａは、制御端子Ｇに入力される接続状態制御信号ＳＷ＿ＯＮに応じた接続状態になる。
本発明の実施形態においては、例えば、スイッチ素子２０１ａの制御端子ＧにＨｉｇｈレベルの接続状態制御信号ＳＷ＿ＯＮが入力されると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が短絡状態となる。また、スイッチ素子２０１ａの制御端子ＧにＬｏｗレベルの接続状態制御信号ＳＷ＿ＯＮが入力されると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が開放状態となる。
また、本発明の別の実施形態においては、例えば、スイッチ素子２０１ａの制御端子ＧにＨｉｇｈレベルの接続状態制御信号ＳＷ＿ＯＮが入力されると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が開放状態となる。また、スイッチ素子２０１ａの制御端子ＧにＬｏｗレベルの接続状態制御信号ＳＷ＿ＯＮが入力されると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が短絡状態となる。

【0021】

また、具体的には、例えば、スイッチ素子２０１ａがエンハンスメント形のｎＭＯＳトランジスタ２０１ａであるものとする。ｎＭＯＳトランジスタ２０１ａの入力端子ＩＮは、図３に示すように、ｎＭＯＳトランジスタ２０１ａの基板に接続される。ここでの基板とは、ボディ、バルク、バックゲート、場合によっては、アイランド、ｐウェル、ｐサブストレートなどと呼ばれることもある、ｎＭＯＳトランジスタ２０１ａが形成される領域のことである。このとき、ｎＭＯＳトランジスタ２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間に、入力端子ＩＮ側がアノードで出力端子ＯＵＴ側がカソードの寄生ダイオードが存在する。スイッチ素子２０１ａがｎＭＯＳトランジスタ２０１ａである場合、この寄生ダイオードがダイオード２０１ｂとして機能する。
後述する例のように、負荷３が抵抗負荷であり、第１端子が出力端子ＯＵＴに接続され、第２端子がグラウンドＧＮＤに接続されているものとする。この場合、入力端子ＩＮの電位は、出力端子ＯＵＴの電位よりも高くなる。
ゲート−ソース間電圧ＶＧＳ、ドレイン−ソース間電圧ＶＤＳ、ｎＭＯＳトランジスタ２０１ａのしきい値電圧ＶＴＨとする。ＯＲｉｎｇ制御部２０２は、電圧の関係が（ＶＤＳ≧ＶＧＳ−ＶＴＨ）の条件を満足する接続状態制御信号ＳＷ＿ＯＮをスイッチ素子２０１ａの制御端子Ｇに入力する。すると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が短絡状態となる。また、電圧の関係が（ＶＤＳ＜ＶＧＳ−ＶＴＨ）の条件を満足すると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が開放状態となる。

【0022】

また、具体的には、例えば、スイッチ素子２０１ａがエンハンスメント形のｐＭＯＳトランジスタ２０１ａであるものとする。ｐＭＯＳトランジスタ２０１ａの入力端子ＩＮは、ｐＭＯＳトランジスタ２０１ａの基板に接続される。ここでの基板とは、ボディ、バルク、バックゲート、場合によっては、アイランド、ｎウェル、ｎサブストレートなどと呼ばれることもある、ｐＭＯＳトランジスタ２０１ａが形成される領域のことである。このとき、ｐＭＯＳトランジスタ２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間に、入力端子ＩＮ側がカソードで出力端子ＯＵＴ側がアノードの寄生ダイオードが存在する。後述する例のように、負荷３が抵抗負荷であり、第１端子が出力端子ＯＵＴに接続され、第２端子がグラウンドＧＮＤに接続されているものとする。この場合、寄生ダイオードは、動作しない。
ゲート−ソース間電圧ＶＧＳ、ドレイン−ソース間電圧ＶＤＳ、ｎＭＯＳトランジスタ２０１ａのしきい値電圧ＶＴＨとする。ＯＲｉｎｇ制御部２０２は、電圧の関係が（絶対値ＶＤＳ≧絶対値（ＶＧＳ−ＶＴＨ））の条件を満足する接続状態制御信号ＳＷ＿ＯＮをスイッチ素子２０１ａの制御端子Ｇに入力する。すると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が短絡状態となる。また、電圧の関係が（絶対値ＶＤＳ＜絶対値（ＶＧＳ−ＶＴＨ））の条件を満足すると、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の接続状態が開放状態となる。
また、ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間に接続される。具体的には、ダイオード２０１ｂのアノードは、スイッチ素子２０１ａの入力端子ＩＮに接続される。また、ダイオード２０１ｂのカソードは、スイッチ素子２０１ａの出力端子ＯＵＴに接続される。
ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが短絡状態である場合、動作しない。すなわち、ダイオード２０１ｂのアノードとカソードの間の電圧は０ボルトとなり、ダイオード２０１ｂは電流を流さない。また、ダイオード２０１ｂは、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが開放状態である場合、動作する。すなわち、ダイオード２０１ｂのアノードとカソードの間の電圧はダイオード２０１ｂの順方向電圧ＶＦとなり、ダイオード２０１ｂは電流を流す。

【0023】

負荷３は、図１に示すように、複数の電源装置２のそれぞれに共通の負荷である。負荷３は、図４に示すように、例えば、抵抗負荷３である。抵抗負荷３の第１端子は、スイッチ素子２０１ａの出力端子ＯＵＴに接続される。抵抗負荷３の第２端子は、グラウンドＧＮＤに接続される。

【0024】

不具合判定装置３０は、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生しているか否かを判定する装置である。不具合判定装置３０は、図５に示すように、コンパレータ３０１と、電圧源３０２と、遅延回路３０３と、ＡＮＤゲート３０４（第１論理ゲート）と、ＩＮＶゲート３０５と、ＡＮＤゲート３０６（第２論理ゲート）と、ラッチ回路３０７と、不具合判定部３０８と、を備える。

【0025】

コンパレータ３０１は、電圧源３０２が出力する直流電圧Ｖｒｅｆと、ダイオード２０１ｂの出力端子ＯＵＴと入力端子ＩＮとの間の電圧とを比較する。コンパレータ３０１は、第１入力端子と、第２入力端子と、出力端子と、を備える。第１入力端子は、電圧源３０２の出力端子に接続される。第２入力端子は、図示していない差動増幅器の出力端子に接続される。出力端子は、ＡＮＤゲート３０４の第１入力端子に接続される。コンパレータ３０１は、比較結果に応じたＨｉｇｈレベルの電圧、または、Ｌｏｗレベルの電圧をＡＮＤゲート３０４に出力する。

【0026】

具体的には、例えば、スイッチ素子２０１ａの出力端子ＯＵＴにおける電圧を基準とした入力端子ＩＮにおける電圧を電圧ΔＶとする。スイッチ素子２０１ａが短絡状態である場合、電圧ΔＶは０ボルトである。このとき、スイッチ素子２０１ａの入力端子ＩＮにおける電圧は、直流電圧Ｖｏである。また、スイッチ素子２０１ａの出力端子ＯＵＴにおける電圧も直流電圧Ｖｏである。スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴのそれぞれを、図示していない差動入力端子（ディファレンシャル入力）と単出力端子（シングルエンド出力）とを有する差動増幅器の差動入力端子のそれぞれに接続する。差動増幅器の単出力端子のバイアス電圧を０ボルトに設定し、または、差動増幅器における信号経路にデカップリンコンデンサ、バイパスコンデンサなどと呼ばれる直流電圧を遮断するコンデンサを挿入する。そして、コンパレータ３０１の第１入力端子に、電圧源３０２の出力を接続し、コンパレータ３０１の第２入力端子に、差動増幅器の単出力端子を接続する。
このようにして、コンパレータ３０１の第１入力端子に、直流電圧Ｖｒｅｆが印加され、コンパレータ３０１の第２入力端子に単出力端子に、差動入力端子間の電圧ΔＶそのもの、または、差動入力端子間の電圧ΔＶを差動増幅器の増幅率Ａｖで増幅した電圧ＡｖΔＶを印加する。

【0027】

なお、コンパレータ３０１の第２入力端子に電圧ΔＶが印加される場合、電圧ΔＶは、スイッチ素子２０１ａが短絡状態では、０ボルトとなる。また、コンパレータ３０１の第２入力端子に電圧ΔＶが入力される場合、電圧ΔＶは、スイッチ素子２０１ａが開放状態では、ダイオード２０１ｂの順方向電圧ＶＦとなる。そのため、直流電圧Ｖｒｅｆは、０ボルトとダイオード２０１ｂの順方向電圧ＶＦとの間の電圧（例えば、電圧（ＶＦ／２））に設定される。
コンパレータ３０１は、例えば、電圧ΔＶが直流電圧Ｖｒｅｆよりも高い場合、出力端子を介して、Ｌｏｗレベルの電圧をＡＮＤゲート３０４に出力する。また、コンパレータ３０１は、例えば、電圧ΔＶが直流電圧Ｖｒｅｆよりも低い場合、出力端子を介して、Ｈｉｇｈレベルの電圧をＡＮＤゲート３０４に出力する。

【0028】

また、コンパレータ３０１の第２入力端子に電圧ＡｖΔＶが入力される場合、電圧ＡｖΔＶは、スイッチ素子２０１ａが短絡状態では、０ボルトとなる。また、コンパレータ３０１の第２入力端子に電圧ＡｖΔＶが印加される場合、電圧ＡｖΔＶは、スイッチ素子２０１ａが開放状態では、電圧ＡｖＶＦとなる。そのため、直流電圧Ｖｒｅｆは、０ボルトと電圧ＡｖＶＦとの間の電圧（例えば、電圧（ＡｖＶＦ／２））に設定される。
コンパレータ３０１は、例えば、電圧ＡｖΔＶが直流電圧Ｖｒｅｆよりも高い場合、出力端子を介して、Ｌｏｗレベルの電圧をＡＮＤゲート３０４に出力する。また、コンパレータ３０１は、例えば、電圧ＡｖΔＶが直流電圧Ｖｒｅｆよりも低い場合、出力端子を介して、Ｈｉｇｈレベルの電圧をＡＮＤゲート３０４に出力する。

【0029】

また、本発明の別の実施形態では、具体的には、スイッチ素子２０１ａの出力端子ＯＵＴにおける電圧を基準とした入力端子ＩＮにおける電圧を電圧ΔＶとする。コンパレータ３０１の第１入力端子に、電圧源３０２の出力を接続し、コンパレータ３０１の第２入力端子に、スイッチ素子２０１ａの出力端子ＯＵＴを接続する。このようにして、コンパレータ３０１の入力端子に、直流電圧Ｖｒｅｆと、スイッチ素子２０１ａの出力における直流電圧（Ｖｏ−ΔＶ）とを印加する。なお、コンパレータ３０１の入力端子に直流電圧（Ｖｏ−ΔＶ）が印加される場合、直流電圧（Ｖｏ−ΔＶ）は、スイッチ素子２０１ａが短絡状態では、直流電圧Ｖｏとなる。また、コンパレータ３０１の入力端子に直流電圧（Ｖｏ−ΔＶ）が印加される場合、直流電圧（Ｖｏ−ΔＶ）は、スイッチ素子２０１ａが開放状態では、直流電圧（Ｖｏ−ＶＦ）となる。そのため、直流電圧Ｖｒｅｆは、直流電圧Ｖｏと直流電圧（Ｖｏ−ＶＦ）との間の直流電圧（例えば、直流電圧（Ｖｏ−（ＶＦ／２）））に設定される。
コンパレータ３０１は、例えば、直流電圧Ｖｏが直流電圧Ｖｒｅｆよりも高い場合、出力端子を介して、Ｌｏｗレベルの電圧をＡＮＤゲート３０４に出力する。また、コンパレータ３０１は、例えば、直流電圧Ｖｏが直流電圧Ｖｒｅｆよりも低い場合、出力端子を介して、Ｈｉｇｈレベルの電圧をＡＮＤゲート３０４に出力する。

【0030】

遅延回路３０３は、入力端子と、出力端子と、を備える。遅延回路３０３は、入力端子から起動信号ＰＳ＿ＯＮを受ける。遅延回路３０３は、受けた起動信号ＰＳ＿ＯＮを、所定の時間（例えば、時間（ｔ１−ｔ０））だけ遅延させて出力端子からＡＮＤゲート３０４に出力する。

【0031】

ＡＮＤゲート３０４は、第１入力端子と、第２入力端子と、出力端子と、を備える。ＡＮＤゲート３０４の第１入力端子には、コンパレータ３０１の出力端子が接続され、Ｈｉｇｈレベルの電圧またはＬｏｗレベルの電圧が印加される。ＡＮＤゲート３０４の第２入力端子には、遅延回路３０３の出力端子が接続され、起動信号ＰＳ＿ＯＮが印加される。ＡＮＤゲート３０４は、入力端子に印加された電圧について論理積を演算する。ＡＮＤゲート３０４は、演算結果を出力端子からＡＮＤゲート３０６に出力する。

【0032】

ＩＮＶゲート３０５は、入力端子から接続状態制御信号ＳＷ＿ＯＮを受ける。ＩＮＶゲート３０５は、受けた接続状態制御信号ＳＷ＿ＯＮを反転させた反転信号を出力端子からＡＮＤゲート３０６に出力する。

【0033】

ＡＮＤゲート３０６は、第１入力端子と、第２入力端子と、出力端子と、を備える。ＡＮＤゲート３０６の第１入力端子には、ＡＮＤゲート３０４の出力端子が接続され、ＡＮＤゲート３０４の演算結果を示すＨｉｇｈレベルの電圧またはＬｏｗレベルの電圧が印加される。ＡＮＤゲート３０６の第２入力端子には、ＩＮＶゲート３０５の出力端子が接続され、接続状態制御信号ＳＷ＿ＯＮを反転させた反転信号が印加される。ＡＮＤゲート３０６は、入力端子に印加された電圧について論理積を演算する。ＡＮＤゲート３０６は、演算結果を出力端子からラッチ回路３０７に出力する。

【0034】

ラッチ回路３０７は、入力端子と、出力端子と、を備える。ラッチ回路３０７は、入力端子からＡＮＤゲート３０６の演算結果を受ける。ラッチ回路３０７は、受けた演算結果を保持する。ラッチ回路３０７は、保持した演算結果を出力端子から不具合判定部３０８に出力する。

【0035】

不具合判定部３０８は、入力端子と、出力端子と、を備える。不具合判定部３０８は、入力端子からラッチ回路３０７が保持した演算結果を受ける。不具合判定部３０８は、受けた演算結果に基づいて、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生したか否かを判定する。
具体的には、不具合判定部３０８は、接続状態制御信号ＳＷ＿ＯＮがＬｏｗレベルである場合に、電圧ΔＶが０ボルトであるか電圧ＶＦであるかを判定する。より具体的には、不具合判定部３０８は、時刻ｔ２と時刻ｔ３との間におけるラッチ回路３０７の出力端子の電圧がＬｏｗレベルの電圧であるかＨｉｇｈレベルの電圧であるかを特定する。不具合判定部３０８は、ラッチ回路３０７の出力端子の電圧がＬｏｗレベルの電圧である場合、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合は発生していないと判定する。また、不具合判定部３０８は、ラッチ回路３０７の出力端子の電圧がＨｉｇｈレベルの電圧である場合、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生していると判定する。

【0036】

次に、本発明の一実施形態による電源システム１の正常時の動作について説明する。
なお、時刻ｔ０において、起動信号ＰＳ＿ＯＮは、Ｌｏｗレベルの信号である。また、時刻ｔ０において、接続状態制御信号ＳＷ＿ＯＮは、Ｌｏｗレベルの信号である。

【0037】

図６は、本発明の一実施形態による電源システム１の正常時の信号波形を示す図である。
時刻ｔ０は、電源装置２の起動前の状態を示し、起動信号ＰＳ＿ＯＮは、時刻ｔ１までＬｏｗレベルの信号、すなわち、電源装置２はオフ状態である。したがって、電源装置２の出力端子における電圧は０ボルトであり、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶは０ボルトとなる。

【0038】

時刻ｔ１において起動信号ＰＳ＿ＯＮがＬｏｗレベルからＨｉｇｈレベルへ変化すると、電源装置２は起動する。電源装置２が起動すると、電源装置２の出力端子における電圧は直流電圧Ｖｏとなる。直流電圧Ｖｏは、ダイオード２０１ｂの順方向電圧ＶＦよりも高い電圧である。そのため、電源装置２が起動すると、ダイオード２０１ｂにおいて順方向電圧ＶＦが発生し、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶは電圧ＶＦとなる。このとき、負荷３には、直流電圧（Ｖｏ−ＶＦ）の電圧が印加される。

【0039】

コンパレータ３０１は、時刻ｔ１まで、出力端子からＡＮＤゲート３０４の第１入力端子にＨｉｇｈレベルの電圧を出力する。時刻ｔ１において、電圧ΔＶが０ボルトから電圧ＶＦに変化すると、コンパレータ３０１は、時刻ｔ１以降、出力端子からＡＮＤゲート３０４の第１入力端子にＬｏｗレベルの電圧を出力する。
また、時刻ｔ１において、起動信号ＰＳ＿ＯＮは、ＬｏｗレベルからＨｉｇｈレベルに変化する。遅延回路３０３が遅延させる遅延時間を遅延時間Ｔ１とすると、遅延回路３０３は、時刻（ｔ１＋Ｔ１）によって示される時刻ｔ２まで、出力端子からＡＮＤゲート３０４の第２入力端子にＬｏｗレベルの電圧を出力し、時刻ｔ２以降、Ｈｉｇｈレベルの電圧を出力する。
したがって、ＡＮＤゲート３０４は、時刻ｔ２以降、出力端子からＡＮＤゲート３０６の第１入力端子にＬｏｗレベルの電圧を出力する。

【0040】

また、時刻ｔ３において、接続状態制御信号ＳＷ＿ＯＮは、ＬｏｗレベルからＨｉｇｈレベルに変化する。したがって、ＩＮＶゲート３０５は、時刻ｔ３まで、出力端子からＡＮＤゲート３０６の第２入力端子にＨｉｇｈレベルの電圧を出力し、時刻ｔ３以降、Ｌｏｗレベルの電圧を出力する。
したがって、ＡＮＤゲート３０６は、時刻ｔ０以降、出力端子からラッチ回路３０７の入力端子にＬｏｗレベルの電圧を出力する。

【0041】

ラッチ回路３０７は、時刻ｔ０以降、ＡＮＤゲート３０６からＬｏｗレベルの電圧を受ける。ラッチ回路３０７は、受けた電圧を保持する。ラッチ回路３０７は、受けた電圧を不具合判定部３０８に出力する。

【0042】

不具合判定部３０８は、時刻ｔ０以降、ラッチ回路３０７からＬｏｗレベルの電圧を受ける。不具合判定部３０８は、時刻ｔ０以降、受けた電圧に基づいて、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生したか否かを判定する。
この場合、不具合判定部３０８は、時刻ｔ２と時刻ｔ３との間におけるラッチ回路３０７の出力端子の電圧がＬｏｗレベルであるため、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合は発生していないと判定する。

【0043】

次に、本発明の一実施形態による電源システム１の不具合発生時の動作について説明する。ここでの不具合は、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとが制御端子Ｇに印加する接続状態制御信号ＳＷ＿ＯＮと無関係に短絡状態となる不具合である。
なお、時刻ｔ０において、起動信号ＰＳ＿ＯＮは、Ｌｏｗレベルの信号である。また、時刻ｔ０において、接続状態制御信号ＳＷ＿ＯＮは、Ｌｏｗレベルの信号である。

【0044】

図７は、本発明の一実施形態による電源システム１の不具合発生時の信号波形を示す図である。
時刻ｔ０は、電源装置２の起動前の状態を示し、起動信号ＰＳ＿ＯＮは、時刻ｔ１までＬｏｗレベルの信号、すなわち、電源装置２はオフ状態である。したがって、電源装置２の出力端子における電圧は０ボルトであり、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶは０ボルトとなる。

【0045】

時刻ｔ１において起動信号ＰＳ＿ＯＮがＬｏｗレベルからＨｉｇｈレベルへ変化すると、電源装置２は起動する。電源装置２が起動すると、電源装置２の出力端子における電圧は直流電圧Ｖｏとなる。直流電圧Ｖｏは、ダイオード２０１ｂの順方向電圧ＶＦよりも高い電圧である。スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間は、短絡状態である。そのため、電源装置２が起動しても、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶは０ボルトである。このとき、負荷３には、直流電圧Ｖｏの電圧が印加される。

【0046】

時刻ｔ０以降、電圧ΔＶは０ボルトである。この場合、コンパレータ３０１は、時刻ｔ０以降、出力端子からＡＮＤゲート３０４の第１入力端子にＨｉｇｈレベルの電圧を出力する。
また、時刻ｔ１において、起動信号ＰＳ＿ＯＮは、ＬｏｗレベルからＨｉｇｈレベルに変化する。遅延回路３０３が遅延させる遅延時間を遅延時間Ｔ１とすると、遅延回路３０３は、時刻（ｔ１＋Ｔ１）によって示される時刻ｔ２まで、出力端子からＡＮＤゲート３０４の第２入力端子にＬｏｗレベルの電圧を出力し、時刻ｔ２以降、Ｈｉｇｈレベルの電圧を出力する。
したがって、ＡＮＤゲート３０４は、時刻ｔ２まで、出力端子からＡＮＤゲート３０６の第１入力端子にＬｏｗレベルの電圧を出力し、時刻ｔ２以降、Ｈｉｇｈレベルの電圧を出力する。

【0047】

また、時刻ｔ３において、接続状態制御信号ＳＷ＿ＯＮは、ＬｏｗレベルからＨｉｇｈレベルに変化する。したがって、ＩＮＶゲート３０５は、時刻ｔ３まで、出力端子からＡＮＤゲート３０６の第２入力端子にＨｉｇｈレベルの電圧を出力し、時刻ｔ３以降、Ｌｏｗレベルの電圧を出力する。
したがって、ＡＮＤゲート３０６は、時刻ｔ２まで、出力端子からラッチ回路３０７の入力端子にＬｏｗレベルの電圧を出力する。また、ＡＮＤゲート３０６は、時刻ｔ２以降時刻ｔ３まで、Ｈｉｇｈレベルの電圧を出力する。ＡＮＤゲート３０６は、時刻ｔ３以降、Ｌｏｗレベルの電圧を出力する。

【0048】

ラッチ回路３０７は、時刻ｔ２まで、ＡＮＤゲート３０６からＬｏｗレベルの電圧を受ける。また、ラッチ回路３０７は、時刻ｔ２以降時刻ｔ３まで、ＡＮＤゲート３０６からＨｉｇｈレベルの電圧を受ける。また、ラッチ回路３０７は、時刻ｔ３以降、ＡＮＤゲート３０６からＬｏｗレベルの電圧を受ける。ラッチ回路３０７は、時刻ｔ０以降、受けた電圧を保持する。ラッチ回路３０７は、受けた電圧を不具合判定部３０８に出力する。

【0049】

不具合判定部３０８は、時刻ｔ２まで、ラッチ回路３０７からＬｏｗレベルの電圧を受ける。また、不具合判定部３０８は、時刻ｔ２以降、ラッチ回路３０７からＨｉｇｈレベルの電圧を受ける。不具合判定部３０８は、時刻ｔ０以降、受けた電圧に基づいて、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生したか否かを判定する。
この場合、不具合判定部３０８は、時刻ｔ２と時刻ｔ３との間におけるラッチ回路３０７の出力端子の電圧がＨｉｇｈレベルであるため、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生していると判定する。不具合判定部３０８は、スイッチ素子２０１ａの入力端子ＩＮと出力端子ＯＵＴとの間で短絡の不具合が発生していると判定した場合、電源装置２をＯＦＦ状態にする制御を行うものであってもよい。

【0050】

以上、本発明の一実施形態による電源システム１について説明した。電源システム１において、不具合判定装置３０は、コンパレータ３０１と、不具合判定部３０８と、を備える。コンパレータ３０１は、入力端子ＩＮ、出力端子ＯＵＴ及び制御端子Ｇを有するスイッチ部２０１の入力端子ＩＮと出力端子ＯＵＴとの間のダイオード２０１ｂの順方向電圧ＶＦに基づいて設定される基準電圧Ｖｒｅｆと、入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶとを比較する。コンパレータ３０１は、比較した結果に応じた比較結果信号を出力する。不具合判定部３０８は、入力端子ＩＮと出力端子ＯＵＴとの間の接続状態を制御する接続状態制御信号ＳＷ＿ＯＮ、比較結果信号、及び、自電源装置２を起動させる起動信号に基づいて、スイッチ部２０１における不具合の有無を判定する。
このようにすれば、電源システム１において、ＯＲｉｎｇ回路２０におけるスイッチ部２０１に不具合が発生したことをより正確に判定することができる。

【0051】

次に、本発明の実施形態による最小構成の不具合判定装置３０について説明する。
本発明の実施形態による最小構成の不具合判定装置３０は、図８に示すように、コンパレータ３０１と、不具合判定部３０８と、を備える。
コンパレータ３０１は、入力端子ＩＮ、出力端子ＯＵＴ及び制御端子Ｇを有するスイッチ部２０１の入力端子ＩＮと出力端子ＯＵＴとの間のダイオード２０１ｂの順方向電圧ＶＦに基づいて設定される基準電圧Ｖｒｅｆと、入力端子ＩＮと出力端子ＯＵＴとの間の電圧ΔＶとを比較する。コンパレータ３０１は、比較した結果に応じた比較結果信号を出力する。
不具合判定部３０８は、入力端子ＩＮと出力端子ＯＵＴとの間の接続状態を制御する接続状態制御信号ＳＷ＿ＯＮ、比較結果信号、及び、自電源装置２を起動させる起動信号に基づいて、スイッチ部２０１における不具合の有無を判定する。
このようにすれば、電源システム１において、ＯＲｉｎｇ回路２０におけるスイッチ部２０１に不具合が発生したことをより正確に判定することができる。

【0052】

なお、本発明の実施形態における記憶部や記憶装置（レジスタ、ラッチを含む）は、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部や記憶装置は、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

【0053】

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0054】

本発明の実施形態における記憶部のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、記憶部のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。

【0055】

本発明の実施形態について説明したが、上述の電源システム１、電源装置２、不具合判定装置３０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図９は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図９に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の電源システム１、電源装置２、不具合判定装置３０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

【0056】

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

【0057】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0058】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、追加、種々の省略、置き換え、変更を行ってよい。

【符号の説明】

【0059】

１・・・電源システム
２・・・電源装置
３・・・負荷
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・コンバータ部
２０・・・ＯＲｉｎｇ回路
３０・・・不具合判定装置
１０１・・・ＤＣ／ＤＣコンバータ
１０２・・・コンデンサ
２０１・・・スイッチ部
２０１ａ・・・スイッチ素子
２０１ｂ・・・ダイオード
２０２・・・ＯＲｉｎｇ制御部
３０１・・・コンパレータ
３０２・・・電圧源
３０３・・・遅延回路
３０４、３０６・・・ＡＮＤゲート
３０５・・・ＩＮＶゲート
３０７・・・ラッチ回路
３０８・・・不具合判定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】