特許 6875422 モールド経由の冷却チャネルを有する半導体デバイスアセンブリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6875422

(24)【登録日】2021年4月26日

(45)【発行日】2021年5月26日

(54)【発明の名称】モールド経由の冷却チャネルを有する半導体デバイスアセンブリ

(51)【国際特許分類】

   H01L 23/473 20060101AFI20210517BHJP

   H01L 25/065 20060101ALI20210517BHJP

   H01L 25/07 20060101ALI20210517BHJP

   H01L 25/18 20060101ALI20210517BHJP

【ＦＩ】

   H01L23/46 Z

   H01L25/08 B

【請求項の数】32

【全頁数】15

(21)【出願番号】特願2018-562310(P2018-562310)

(86)(22)【出願日】2017年6月8日

(65)【公表番号】特表2019-517735(P2019-517735A)

(43)【公表日】2019年6月24日

(86)【国際出願番号】US2017036560

(87)【国際公開番号】WO2017218290

(87)【国際公開日】20171221

【審査請求日】2018年11月28日

(31)【優先権主張番号】15/181,212

(32)【優先日】2016年6月13日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】ビッツ，ブラッドリー アール．

(72)【発明者】

【氏名】リ，シャオ

(72)【発明者】

【氏名】ガンディ，ジャスプリート エス．

【審査官】 豊島 洋介

(56)【参考文献】

【文献】 米国特許出願公開第２０１５／００６９６３５（ＵＳ，Ａ１）

【文献】 特開２００７−３２４５４４（ＪＰ，Ａ）

【文献】 特開２００８−１１３０１０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２３／２９

２３／３４ −２３／３６

２３／３７３−２３／４２７

２３／４４

２３／４６７−２３／４７３

２５／００ −２５／０７

２５／１０ −２５／１１

２５／１６ −２５／１８

(57)【特許請求の範囲】

【請求項1】

基底領域および前記基底領域に隣接する周辺領域を有する第１の半導体ダイと、
前記基底領域上にある少なくとも１つの第２の半導体ダイと、
前記第１および第２の半導体ダイに結合された熱移動デバイスと、
を含み、
前記熱移動デバイスは、
前記第２の半導体ダイを少なくとも部分的に囲む封入材料と、
前記封入材料中に形成され、前記第１の半導体ダイの前記周辺領域に隣接する空洞を少なくとも部分的に画定するビアと、
前記空洞を少なくとも部分的に充填する作動流体と、
を含み、
前記第１の半導体ダイの前記周辺領域は活性表面を含み、前記活性表面は前記作動流体に直接接触している、
半導体デバイスアセンブリ。

【請求項2】

前記封入材料は上部表面を含み、
前記空洞は、前記上部表面に形成された開口を含み、
前記熱移動デバイスは、前記上部表面に結合され且つ前記空洞の前記開口を覆う放熱体をさらに含む、
請求項１に記載の半導体デバイスアセンブリ。

【請求項3】

基底領域および前記基底領域に隣接する周辺領域を有する第１の半導体ダイと、
前記基底領域上にある少なくとも１つの第２の半導体ダイと、
前記第１および第２の半導体ダイに結合された熱移動デバイスと、
を含み、
前記熱移動デバイスは、
前記第２の半導体ダイを少なくとも部分的に囲む封入材料と、
前記封入材料中に形成され、前記第１の半導体ダイの前記周辺領域に隣接する空洞を少なくとも部分的に画定するビアと、
前記空洞を少なくとも部分的に充填する作動流体と、
を含み、
前記ビアは界面材料を含み、
前記界面材料は、前記第１の半導体ダイの前記周辺領域と前記作動流体との間にあり、
前記作動流体は前記界面材料の一方の面に直接接触しており、
前記第１の半導体ダイの前記周辺領域は活性表面を含み、前記活性表面は前記界面材料の他方の面に直接接触している、
半導体デバイスアセンブリ。

【請求項4】

前記第１の半導体ダイの前記周辺領域は導電性フィーチャを含み、
前記導電性フィーチャは前記作動流体に直接接触している、
請求項１に記載の半導体デバイスアセンブリ。

【請求項5】

前記封入材料は上部表面を含み、
前記空洞は前記上部表面に形成された開口を含み、
前記熱移動デバイスは、前記上部表面に結合され且つ前記開口を介して前記空洞と流体連結する凝縮器構造をさらに含む、
請求項１に記載の半導体デバイスアセンブリ。

【請求項6】

前記凝縮器構造は外壁を含み、
前記外壁は内部コンパートメントを画定し、
前記作動流体は前記内部コンパートメントを少なくとも部分的に充填する、
請求項５に記載の半導体デバイスアセンブリ。

【請求項7】

前記第２の半導体ダイは外周を有し、
前記封入材料は前記外周と前記空洞との間の側壁部分を含む、
請求項１に記載の半導体デバイスアセンブリ。

【請求項8】

前記空洞は前記第２の半導体ダイの前記外周を囲むチャネルである、
請求項７に記載の半導体デバイスアセンブリ。

【請求項9】

前記空洞は第１の穴であり、
前記封入材料は、前記第１の穴に近い第２の穴を少なくとも部分的に画定し、
前記作動流体は、前記第２の穴を少なくとも部分的に充填する、
請求項１に記載の半導体デバイスアセンブリ。

【請求項10】

前記第２の半導体ダイは、第１の辺および前記第１の辺の反対側の第２の辺を含み、
前記空洞は、前記第２の半導体ダイの前記第１の辺にわたって延びる第１のトレンチであり、
前記封入材料は、前記第２の半導体ダイの前記第２の辺にわたって延びる第２のトレンチを少なくとも部分的に画定し、
前記作動流体は、前記第２のトレンチを少なくとも部分的に充填する、
請求項１に記載の半導体デバイスアセンブリ。

【請求項11】

前記空洞は第１の空洞であり、
前記封入材料は、前記第２の半導体ダイの上の上部領域を含み、
前記封入材料は前記上部領域中の第２の空洞を画定し、
前記作動流体は、前記第２の空洞を少なくとも部分的に充填する、
請求項１に記載の半導体デバイスアセンブリ。

【請求項12】

第１のダイおよび前記第１のダイの上の第２のダイの積層を含む複数の半導体ダイと、
前記複数の半導体ダイを少なくとも部分的に封入する封入材料であって、前記封入材料は、前記第１のダイの周辺領域上に位置する空洞を画定する第１および第２の側壁を含み、前記周辺領域は活性表面を含む、封入材料と、
前記空洞を少なくとも部分的に充填する熱導体であって、前記活性表面に直接接触している熱導体と、
を含む半導体デバイスアセンブリ。

【請求項13】

前記熱導体は誘電性流体を含む、
請求項１２に記載の半導体デバイスアセンブリ。

【請求項14】

前記空洞は第１の空洞であり、
前記封入材料は、前記第２のダイの積層の第２の領域上に位置する第２の空洞を画定する第３および第４の側壁をさらに含み、
前記第１のダイの前記周辺領域は、前記第２のダイの積層の前記第２の領域の周辺である、
請求項１２に記載の半導体デバイスアセンブリ。

【請求項15】

前記熱導体は誘電性流体を含み、
前記誘電性流体は前記第１および第２の空洞を少なくとも部分的に充填する、
請求項１４に記載の半導体デバイスアセンブリ。

【請求項16】

前記熱導体は固体充填材料を含み、
前記固体充填材料は前記第１および第２の空洞を少なくとも部分的に充填する、
請求項１４に記載の半導体デバイスアセンブリ。

【請求項17】

前記熱導体は固体充填材料を含む、
請求項１２に記載の半導体デバイスアセンブリ。

【請求項18】

前記封入材料は上部表面をさらに含み、
前記第１のダイの前記周辺領域は前記上部表面よりも下にあり、
前記空洞は前記周辺領域と前記封入材料の前記上部表面との間に延び、
前記半導体デバイスアセンブリは、前記上部表面に結合された放熱体をさらに含む、
請求項１２に記載の半導体デバイスアセンブリ。

【請求項19】

前記熱導体は固体充填材料を含み、
前記固体充填材料は前記第１のダイの前記周辺領域を前記放熱体に熱的に結合する、
請求項１８に記載の半導体デバイスアセンブリ。

【請求項20】

前記固体充填材料は、前記放熱体および前記第１のダイの前記周辺領域の少なくとも１つにはんだ付けされている、
請求項１９に記載の半導体デバイスアセンブリ。

【請求項21】

前記熱導体は誘電性流体を含み、
前記誘電性流体は前記第１のダイの前記周辺領域を前記放熱体に熱的に結合する、
請求項１８に記載の半導体デバイスアセンブリ。

【請求項22】

前記第２のダイがメモリダイである、
請求項１２に記載の半導体デバイスアセンブリ。

【請求項23】

前記第１のダイがロジックダイである、
請求項２２に記載の半導体デバイスアセンブリ。

【請求項24】

半導体ダイの積層を封入材料中に少なくとも部分的に封入することであって、前記半導体ダイの積層は、第１のダイおよび前記第１のダイの上の第２のダイの積層を有する複数の半導体ダイを含む、ことと、
前記封入材料中にビアを形成することと、
を含み、
前記ビアを形成することは、
前記封入材料中に空洞を形成することであって、前記空洞は前記第１のダイの周辺領域上に位置し、前記周辺領域は活性表面を含む、ことと、
少なくとも前記空洞の中に熱導体を堆積することであって、前記熱導体は前記活性表面と接触している、ことと、
を含む、半導体デバイスアセンブリを製造する方法。

【請求項25】

前記熱導体を堆積することは、作動流体を前記空洞内に注入することを含む、
請求項２４に記載の方法。

【請求項26】

前記空洞の開口の上に放熱体を配置することと、
前記放熱体を前記封入材料に結合することと、
をさらに含む請求項２４に記載の方法。

【請求項27】

前記放熱体は、前記空洞と熱伝導する内部コンパートメントを有する凝縮器構造であり、
前記熱導体を堆積することは、作動流体を前記空洞内および前記内部コンパートメント内に注入することを含む、
請求項２６に記載の方法。

【請求項28】

前記熱導体を堆積することは、固体充填材料を前記空洞内に堆積することを含む、
請求項２４に記載の方法。

【請求項29】

前記ビアを形成することは、前記固体充填材料を前記空洞の中の前記周辺領域の表面にはんだ付けすることをさらに含む、
請求項２８に記載の方法。

【請求項30】

前記空洞を形成することは、パッケージケーシング中にチャネルを形成することを含み、
前記パッケージケーシングは、前記半導体ダイの積層を少なくとも部分的に囲む、
請求項２４に記載の方法。

【請求項31】

前記封入材料を半導体ウェハの上に形成することと、
前記封入材料中に複数のチャネルを形成することと、
をさらに含み、
前記チャネルのうちの１つは前記空洞を含む、
請求項２４に記載の方法。

【請求項32】

アレイに配置された複数の半導体ダイの上に前記封入材料を形成することと、
前記封入材料中に複数のチャネルを形成することと、
をさらに含み、
前記チャネルのうちの１つは前記空洞を含む、
請求項２４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

開示された実施形態は、半導体デバイスアセンブリに関し、特に、モールド経由の冷却チャネルを有するパッケージケーシングを有する半導体デバイスアセンブリに関する。

【背景技術】

【0002】

メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージされた半導体ダイは、一般に基板に搭載されプラスチック保護カバーに入れられた半導体ダイを含む。ダイは、メモリセル、プロセッサ回路、およびイメージャデバイスなどの機能的機構ならびに電気的に機能的機構に接続されたボンドパッドを含む。ダイがより高いレベルの回路に接続されることができるように、ボンドパッドは、保護カバーの外の端子に電気的に接続されることができる。

【0003】

半導体製造業者は、電子デバイスのスペースの制限内に合わせるためにダイパッケージのサイズを小さくし続けているが、動作パラメータに合わせるために各パッケージの機能キャパシティも増大させている。パッケージによって覆われる表面領域（すなわち、パッケージの「実装面積」）を実質的に増大させずに半導体パッケージの処理能力を増大させるための１つのアプローチは、１つのパッケージ中で複数の半導体ダイを互いに重なり合うように垂直方向に積層することである。このように垂直に積層されたパッケージ中のダイは、シリコン貫通電極（ＴＳＶ）を用いて個々のダイのボンドパッドを隣接するダイのボンドパッドに電気的に接続することによって、内部接続されることができる。垂直に積層されたパッケージでは、生成された熱を放散することが難しい。このため、個々のダイ、個々のダイの間の接点およびパッケージ全体で動作温度が上昇する。このため、積層されたダイは多くの種類のデバイスの最大動作温度（Ｔ_ｍａｘ）より高い温度に達することになる可能性がある。

【図面の簡単な説明】

【0004】

【図1A】本技術の実施形態に従って構成された冷却チャネルを有する半導体デバイスアセンブリを示す断面図である。

【図1B】本技術の実施形態に従って構成された冷却チャネルを有する半導体デバイスアセンブリを示す上面図である。

【図2】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す上面図である。

【図3】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す上面図である。

【図4】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す断面図である。

【図5】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す断面図である。

【図6】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す断面図である。

【図7】本技術の実施形態に従って構成されたモールド経由および他の冷却機構を有する半導体デバイスアセンブリを示す断面図である。

【図8】本技術の実施形態に従った半導体デバイスを含むシステムを示す概略図である。

【発明を実施するための形態】

【0005】

パッケージケーシングの封入材料（encapsulant）（例えばオーバーモールド）中に形成されたモールド経由の冷却チャネルを有する半導体デバイスアセンブリのいくつかの実施形態の具体的な詳細が以下に記載される。以下に記載される様々な実施形態では、モールド経由の冷却チャネルは、半導体デバイスアセンブリの１つ以上の半導体ダイからの熱移動を容易にすることができる熱導体を含む。「半導体デバイス」の語は、一般に、半導体材料を含むソリッドステートデバイスを指す。半導体デバイスは、例えば、半導体基板、ウェハー、または、ウェハーもしくは基板から単一化されたダイを含むことができる。開示を通して、半導体デバイスは、一般に、半導体ダイとの関連で記載されるが、半導体デバイスは、半導体ダイに限定されない。

【0006】

「半導体デバイスパッケージ」の語は、共通のパッケージに含められる１つ以上の半導体デバイスの配列を指すことができる。半導体パッケージは、部分的または全体的に少なくとも１つの半導体デバイスを封入する筐体もしくはケーシングを含むことができる。半導体デバイスパッケージは、１つ以上の半導体デバイスを有し、ケーシングに取り付けられているか、あるいは含められているインターポーザー基板を含むこともできる。「半導体デバイスアセンブリ」の語は、１つ以上の半導体デバイス、半導体デバイスパッケージ、および／または基板（例えば、インターポーザー基板、支持基板、もしくは他の適切な基板）のアセンブリを指すことができる。半導体デバイスアセンブリは、例えば、個々のパッケージ形態、ストリップもしくはマトリクス形態、および／またはウェハーパネル形態で製造されることができる。本明細書で使用するように、「垂直の」、「横の」、「上部（upper）」および「下部（lower）」の語は、図面中に示された方向を考慮して半導体デバイス中の機構の相対的な方向または位置を指すことができる。例えば、「上部」もしくは「最上の」は、他の機構よりもページの上端の近くに位置する機構を指すことができる。しかしながら、上端／下端、上の（over）／下の（under）、上側（above）／下側（below）、上（up）／下（down）、および、左／右が配置に応じて入れ替えられることができる反転されたまたは傾いた（inclined）配置などの他の配置を有する半導体デバイスを含めるように、これらの語は広く解釈されるべきである。

【0007】

図１Ａは、本技術の実施形態に従って構成された半導体アセンブリ１００（「アセンブリ１００」）の断面図であり、図１Ｂはその上面図である。図１Ａを参照すると、アセンブリ１００は、パッケージ支持基板１０２（例えばインターポーザー）、支持基板１０２の上の第１の半導体ダイ１０４、第１のダイ１０４に搭載された複数の第２の半導体ダイ１０６、ならびに、第１のダイ１０４および第２のダイ１０６の上の熱移動デバイス（ＴＴＤ）１０８を含む。第１のダイ１０４は、底領域（基底領域）１１８および周辺領域１２０（当業者には「ポーチ」もしくは「棚」として知られる）を含む。第２のダイ１０６は、底領域１１８の上に積層１２４（「ダイの積層１２４」）で配置される。

【0008】

ＴＴＤ１０８は、上部表面１１２を有する封入材料１１０、上部表面１１２に形成されたビア１４８、および、上部表面１１２に結合された放熱体（例えばカバー１０５）を含む。封入材料１１０は、ダイの積層１２４および第１のダイ１０４の周辺領域１２０の外側部分１０７を少なくとも部分的に囲む保護ケーシング１５３を形成する。ケーシング１５３は、内部および外部の側壁部分１１４ａおよび１１４ｂ（集合的に「側壁１１４」）を含む。側壁１１４は、穴、トレンチ、孔（空洞）、もしくは封入材料１１０中の同様の機構（フィーチャ）などの、孔（空洞）もしくは冷却チャネル１５０を少なくとも部分的に定義（画定）する。チャネル１５０は、封入材料１１０の上部表面１１２の近傍に隙間（開口）１５２を有する。孔（空洞）１５０は上部表面１１２からチャネルの底に位置する下部表面１１３まで延びる。いくつかの実施形態では、下部表面１１３は第１のダイ１０４の活性表面（active surface）であっても良い。以下に記載する１つの実施形態では、活性表面は、第１のダイ１０４上に封入材料１１０が形成される前に第１のダイ１０４の周辺領域１２０に形成された金属トレースもしくはコンタクトパッドなどの導電性機構（導電性フィーチャ）の表面であり得る。以下に記載する他の実施形態では、下部表面１１３は、周辺領域１２０で活性表面を少なくとも部分的に覆う熱導体もしくは誘電性のスペーサー材料などの界面材料（図示せず）の表面であっても良い。

【0009】

ビア１４８は、チャネル１５０を少なくとも部分的に満たし、チャネル１５０の底で直接、下部表面１１３に接触する熱導体を含む。図１Ａでは、熱導体は、カバー１０５に第１のダイ１０４の周辺領域１２０を熱的に結合するように構成された作動流体１２２（例えば、誘電性流体）である。カバー１０５は封入材料１１０の上部表面１１２に接着剤１２３で取り付けられることができる。好適な接着剤は、例えば、熱界面材料（「ＴＩＭ」）、あるいは、例えば、導電性材料および／または相変化材料がドープされたシリコーンベースのグリース、ゲル、もしくは接着剤を含む他の接着剤を含むことができる。カバー１０５は、凝縮器、ヒートシンク、ヒートスプレッダ、および／または熱を消散するための他の構造を含むことができる。作動流体１２２は、一般に導電性ではない誘電性液体もしくは油（例えば、シリコンオイル）などの誘電性流体であり得る。例えば、作動流体１２２は、パーフルオロカーボン、ヒドロフルオロエーテル、フルオロケトン、および／または、電気抵抗を増大させ作動流体１２２がアセンブリ１００の電気的動作に干渉することを防ぐその他の構成要素からなる。１つの実施形態では作動流体１２２は、ミネソタ州メープルウッドの３Ｍ Ｃｏｍｐａｎｙから入手可能なＮｏｖｅｃ Ｅｎｇｉｎｅｅｒｅｄ Ｆｌｕｉｄ（登録商標）とすることができる。以下に記載する様々な実施形態では、作動流体１２２およびカバー１０５は、第１のダイ１０４の周辺領域１２０からアセンブリ１００の外部の周囲環境に熱を移動させるように構成された液浸冷却システムの一部を形成する。

【0010】

封入材料１１０は、エポキシ樹脂あるいは、トランスファー成形または圧縮成型によってケーシング１５３を形成するために形作られ得るかもしくは成形され得る他の適切な材料を含むことができる。封入材料１１０は、適切な熱伝導性、密着性、耐薬品性、強度、および／またはその他の性質を有するように選択される様々な添加物（例えば、結合剤、硬化促進剤（cure promoter）、アルミナ充填剤などのシリカ充填剤など）を含むことができる。チャネル１５０は、エッチング、レーザカッティング、切断（sawing）もしくはダイの積層１２４および第１のダイ１０４の周辺領域１２０に隣接する封入材料１１０の一部を除去する他の方法によって形成されることができる。いくつかの実施形態では、チャネル１５０は、約２００〜約１０００μｍの範囲（例えば、５００μｍ）の幅ｗ_１、および約５００〜約１５００μｍの範囲（例えば、７００μｍもしくは１１００μｍ）の高さｈ_１を有し得る。

【0011】

第１のダイ１０４および第２のダイ１０６は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、集積回路メモリのその他の形式、処理回路、イメージングコンポーネントおよび／または他の半導体フィーチャなどの、様々な種類の半導体コンポーネントならびに機能フィーチャを含むことができる。様々な実施形態では、例えば、アセンブリ１００は、積層された第２のダイ１０６がＤＲＡＭダイもしくはデータストレージを提供する他のメモリダイであり、第１のダイ１０４がＨＭＣ中のメモリ制御（例えば、ＤＲＡＭ制御）を提供する高速ロジックダイであるハイブリッドメモリキューブ（ＨＭＣ）として構成されることができる。他の実施形態では、第１のダイ１０４および第２のダイ１０６は、他の半導体コンポーネントを含むことができ、かつ／または、半導体コンポーネントのダイの積層１２４中の個々の第２のダイ１０６は異なっていても良い。図１Ａに説明されている実施形態では、第１のダイ１０４は周辺領域１２０に形成された集積回路１２８を含む。１つの実施形態では、周辺領域１２０中の集積回路１２８の一部分は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路などの、動作の間に比較的大量の熱を生成する１つ以上の回路コンポーネントを含むことができる。関連する実施形態では、動作の間に比較的少量の熱を生成する回路コンポーネントは、周辺領域から遠いところおよび／またはダイの積層１２４のすぐ下に位置することができる。

【0012】

ダイの積層１２４は、複数の導電素子（導電要素）１３０（例えば、銅柱、はんだバンプおよび／または他の伝導性フィーチャ）によって、パッケージ支持基板１０２に且つ互いに電気的に結合されることができる。第１のダイ１０４および第２のダイ１０６の各々は、導電素子１３０の反対側と結合される複数のシリコン貫通ビア（ＴＳＶ）１３１を含むことができる。電気的通信に加えて、導電素子１３０およびＴＳＶ１３１は、ダイの積層１２４からカバー１０５に向かって熱を少なくとも縦方向に移動させる。いくつかの実施形態では、アセンブリ１００は、ダイの積層１２４を通した熱移動をさらに簡単にするために、第１のダイ１０４と第２のダイ１０６の間の隙間に複数の熱伝導素子もしくは「ダミー素子」（図示せず）を含むこともできる。このようなダミー素子は、第１のダイ１０４および第２のダイ１０６の機能的回路に電気的に結合されていないことを除いて、導電素子１３０および／またはＴＳＶ１３１と少なくとも一般に形状と組成が同様であり得る。

【0013】

アセンブリ１００は、機械的支持および導電素子１３０間の電気的隔離を提供するために、各々の第２のダイ１０６の間、および、第１のダイ１０４と第２のダイ１０６の間にアンダーフィル材料１３４をさらに含むことができる。アンダーフィル材料１３４は第１のダイ１０４に近い領域中にダイの積層１２４から外側に延びるフィレット１３６を形成することができる。いくつかの実施形態では、封入材料１１０はフィレット１３６の形状に適合することができる。他の実施形態では、ビア１４８の相対幅ｗ_１を増大させるために、フィレット１３６は部分的にエッチングされるか除去されることができる。

【0014】

図１Ｂは、説明のためにアセンブリ１００からカバー１０５（図１Ａ）を除いたチャネル１５０をより詳細に示している。作動流体１２２（図１Ａ）は、封入材料１１０中の隙間（開口）１５２を介して、チャネル１５０中で下部表面１１３上に注入されることができる。図１Ｂでは、チャネル１５０は、ダイの積層１２４（隠線で示される）の外周Ｐ_１を囲んでいる。他の実施形態では、チャネル１５０はダイの積層１２４を完全には囲まない。例えば、図２に示す１つの実施形態では、ビア２４８ａのチャネルは封入材料１１０中に形成された細長いトレンチ２５０ａであることができ、ダイの積層１２４の全てよりも少ない辺（例えば、左側の辺２２５ａ）に広がる。いくつかの実施形態では、ダイの積層１２４の１つ以上の他の辺（例えば、右側の辺２２５ｂ）にわたって他のビア２４８ｂが形成され得る。ビア２４８ｂは、トレンチ２５０ａ（集合的に「トレンチ２５０」）と同様のトレンチ２５０ｂに形成され得る。図２の例では、複数のトレンチ２５０は互いに横方向に間隔を空けられ、両方とも作動流体１２２（図１Ａ）で満たされている。封入材料１１０は、トレンチ２５０の間に延び、ダイの積層１２４の反対側の辺２２５ｃおよび２２５ｄに沿った、外側の側壁部分２１４ａおよび２１４ｂ（集合的に「側壁２１４」）を含むことができる。

【0015】

図３に示す他の実施形態では、ビア３４８ａの孔は、封入材料１１０中に形成された穴３５０ａ（例えば、円形の穴、四角い穴、もしくは長方形の穴）であり得る。穴３５０ａは、隣接するビア３４８ｂの他の穴３５０ｂの近くに位置することができる。図３では、他のビア３４８ｃおよび対応する穴３５０ｃが封入材料１１０中に形成され、ダイの積層１２４の様々な辺に沿って配置される。封入材料１１０は、個々の穴３５０ａ〜ｃの間に個々のセパレータ部分３１４（「セパレータ３１４」）を含み、個々のビア３４８ａ〜ｃを互いに間隔を空ける。個々の穴３５０ａ〜ｃは、各々が作動流体１２２（図１Ａ）で満たされ得る。以下に記載する１つの実施形態では、穴、トレンチ、チャネル、および／または他の孔が、ダイの積層１２４の上に位置する封入材料の上部領域３１５に形成されることができる。

【0016】

様々な実施形態では、形状、サイズ（例えば幅）、位置および／または封入材料中のチャネルの数は、封入材料１１０の付着強度を増大するように選択されることができる。図１Ａに戻ると、いくつかの実施形態では、ダイの積層１２４の外周Ｐ_１（図１Ｂ）に沿って分布された、より小さいチャネル１５０および／またはより少ない数のより小さいチャネルは、封入材料１１０とアセンブリ１００の様々なコンポーネント（カバー１０５、支持基板１０２、第１のダイ１０４、１つ以上の第２のダイ１０６および／またはフィレット１３６など）の間の表面対表面の接触を増大させることができる。追加的もしくは代替的に、封入材料１１０中に形成される、１つ以上の側壁１１４、側壁２１４（図２）、セパレータ３１４（図３）および／または他の機構（フィーチャ）は、適切な補強構造を提供するために大きさを調整され、かつ／または配置される。いくつかの実施形態では、増大された表面対表面接触および／または補強構造は、カバー１０５が封入材料１１０の上に取り付けられるとき、および／または作動流体１２２がチャネル中もしくはビアの他の液体保持機構（fluid-containing feature）に注入されるときなどの製造中に、封入材料が崩壊、折り畳み、および／または剥離することを防ぐことができる。

【0017】

図４は、本技術の他の実施形態に従って構成された半導体デバイスアセンブリ４００（「アセンブリ４００」）の断面図である。アセンブリ４００は、一般に、図１Ａ〜図３を参照しながら以上に記載した半導体デバイスアセンブリと同様の機構を含むことができる。例えば、アセンブリ４００は封入材料１１０中に形成されたビア４４８を有するＴＴＤ４０８を含む。しかし、図４では、ＴＴＤ４０８は封入材料１１０の上部表面１１２に結合された凝縮器構造４０５（「凝縮器４０５」）を含む。

【0018】

凝縮器４０５は、例えばＴＩＭ等の接着剤（図示せず）を用いて上部表面１１２に取り
付けられ得る。凝縮器４０５は、内部表面４６５を有する外壁４６２、および内部表面４６５に位置する凝縮領域４６８を含む。外壁４６２は、隙間（開口）１５２を介して封入材料１１０中のチャネル１５０に流体的（fluidly）に結合された、孔（空洞）もしくは内部コンパートメント４６７を画定する。いくつかの実施形態では、外壁４６２は、銅、アルミニウム、セラミック材料、もしくは適した高い熱伝導性を有する他の材料などの熱伝導物質で形成され得る。１つの実施形態では、外壁４６２はコンパートメント４６７の形状を画定するために圧着され（crimped）または曲げられた押し出し金属から形成される。他の実施形態では、コンパートメント４６７は、ろう付けもしくは他の金属接合法により接合された導電性金属部材から形成される。

【0019】

いくつかの実施形態では、凝縮器４０５は、外壁４６２に取り付けられたか外壁４６２に一体化して形成された他の構造および／または機構を含むことができる。例えば、凝縮器４０５は、導電性のフィンなどの追加的なヒートシンク（図示せず）を含むことができるか、あるいは、外壁４６２は半導体材料（例えばシリコン）から作られることができる。いくつかの実施形態では、外壁４６２は、隙間（開口）４７２（隙間（開口）４７２を通して作動流体１２２が封入材料１１０中のコンパートメント４６７およびチャネル１５０中に分注される）を有する注入口４７０を含むことができる。流体注入口４７０はＴＴＤ４０８の内部孔（内部空洞）を封止する（例えば、熱的に密閉する）プラグ４７４（例えば、金属もしくはプラスチックのプラグ）で覆われても良い。いくつかの実施形態では、作動流体１２２が注入口４７０を通して補充できるようにプラグ４７４は隙間（開口）４７２から除去可能であり得る。他の実施形態では、外壁４６２は取り外せないように密閉されることができる。

【0020】

凝縮領域４６８はチャネル１５０の上の内部表面４６５、および、封入材料１１０の上部表面１１２の一部にわたって延びる。いくつかの実施形態では、凝縮領域４６８は、凝縮した（すなわち液相の）液体を内部表面４６５に沿って逃がして液体を凝縮領域４６８の下に位置する液体の容器に戻すように構成されたウィッキング機構（例えばメッシュ）を含むことができる。図４では、作動流体１２２はチャネル１５０を完全に満たしており、少なくとも部分的にコンパートメント４６７を満たしている。他の実施形態では、作動流体１２２はコンパートメント４６７を完全に満たすことができる。代替的に、コンパートメント４６７は一般に空であり、チャネル１５０が作動流体１２２で部分的もしくは完全に満たされることができる。

【0021】

ビア４４８は、第１のダイ１０４の周辺領域１２０の表面４１９の上およびチャネル１５０中の側壁１１４の上に、界面材料もしくは熱伝導ライナー４８０をさらに含む。いくつかの実施形態では、熱伝導ライナー４８０は無電解めっきもしくは電解めっきした銅（例えば、多孔質銅）、はんだペースト、および／または焼結銀ペーストを含むことができる。熱伝導ライナーの材料は、熱移動を容易にするための高い熱伝導性を有するように選択され得る。例えば、銅、はんだペーストおよび焼結銀ペーストは、各々、３００Ｗ／ｍｋ、５８Ｗ／ｍｋ、および１７５Ｗ／ｍｋの熱伝導性を有することができる。追加的もしくは代替的な実施形態では、熱伝導ライナー４８０は等方性／異方性接着剤、セラミック材料、もしくはＴＩＭを含むことができる。いくつかの実施形態では、熱伝導ライナー４８０は、極薄の防湿バリア（ultrathin moisture barrier）および／またはＣＶＤ蒸着されたパリレンなどの誘電体バリアで覆われることができる。

【0022】

動作では、アセンブリ４００が高温になるまで熱されるかつ／または動作するので、矢印Ｆにより示すように、第１のダイ１０４は周辺領域１２０からチャネル１５０の近くの作動流体１２２に熱を移動させる。いくつかの実施形態では、ダイの積層１２４によって生成された熱も、積層１２４の上にある封入材料１１０の上部領域４１５を通して作動流体１２２に移動され得る。作動流体１２２がその蒸発温度より上まで熱されると、矢印Ｈで示すように流体は蒸発する。気相の流体は凝縮領域４６８中に拡散し、凝縮領域４６８で比較的低い温度に起因して凝縮する。作動流体１２２が凝縮すると、その潜熱が凝縮器４０５の外壁４６２に移動する。このため、次に、潜熱がアセンブリ４００の外部の外部環境に移動する。凝縮した作動流体１２２が再加熱され、チャネル１５０およびコンパートメント４６７中で気化し、再び、凝縮領域４６８中で凝縮することにより、気化冷却が継続される。

【0023】

図５は、本技術の他の実施形態に従って構成された半導体デバイスアセンブリ５００（「アセンブリ５００」）の断面図である。アセンブリ５００は、一般に、図１Ａ〜図４を参照しながら以上に記載した半導体デバイスアセンブリと同様の機構を含むことができる。例えば、アセンブリ５００は，封入材料５１０、および、封入材料５１０中に形成されて作動流体１２２で満たされたチャネル５５０を伴うビア５４８を有するＴＴＤ５０８を含む。しかし、図５では、ビア５４８は、チャネル５５０の底で第１のダイ１０４の周辺領域１２０を覆うスペーサー材料５５８（例えば、誘電材料）を含む。スペーサー材料５５８は封入材料５１０の一部を含むことができる。いくつかの実施形態では、スペーサー材料５５８は、封入材料５１０中にチャネル５５０を形成した後の残りの封入材料５１０の一部であり得る。様々な実施形態では、フィルムアシスト成形（film assist molding）、キャビティダイレクト射出成形（cavity direct injection molding）などの封入処理の間に、チャネル５５０は部分的もしくは全体的に形成されるか成形される。他の実施形態では、機械的、化学的および／またはレーザアプローチを用いたダイスカット、エッチング、切除、および／または他の材料除去プロセスを通してなど、封入の後でチャネル５５０が形成されることができる。様々な実施形態では、個々のパッケージ形態中、ストリップもしくはマトリクス形態中、および／またはウェハーパネル形態中にチャネルがある場合、チャネルが封入材料中に形成されることができる。

【0024】

スペーサー材料５５８は、周辺領域１２０を電気的に絶縁しながら、作動流体１２２と第１のダイ１０４の周辺領域１２０の間に熱伝導パスを提供するために構成されることができる。スペーサー材料５５８は、周辺領域１２０の活性表面を電気的に絶縁するように構成された厚さおよび／または組成を有することができる。いくつかの実施形態では、作動流体１２２が従来の誘電性流体よりも電気的に伝導性がある場合に、スペーサー材料５５８は電気的絶縁を提供することができる。このような実施形態では、作動流体１２２はエチレングリコールもしくは電気伝導性を増大させる傾向のある他の構成要素を含むことができる。

【0025】

図６は、本技術の他の実施形態に従って構成された半導体デバイスアセンブリ６００（「アセンブリ６００」）の断面図である。アセンブリ６００は、一般に、図１Ａ〜図５を参照しながら以上に記載した半導体デバイスアセンブリと同様の機構を含むことができる。例えば、アセンブリ６００は、封入材料６１０中に形成されて作動流体１２２で満たされた第１のチャネル６５０ａを伴う第１のビア６４８ａを有するＴＴＤ６０８を含む。しかし、図６では、ＴＴＤ６０８は、ダイの積層１２４の上の封入材料６１０の上部領域６１５に形成された複数の第２のビア６４８ｂを含む。第２のビア６４８ｂの各々は、上部領域６１５中で相対する側壁部分６１４間に位置する対応する第２のチャネル６５０ｂ中に延びる。第２のチャネル６５０ｂは作動流体１２２で満たされている。ビア６４８ａおよび６４８ｂの各々は、対応するチャネル６５０ａおよび６５０ｂの底にスペーサー材料６５８を含む。他の実施形態では、スペーサー材料６５８は第１のビア６４８ａおよび／または第２のビア６４８ｂから除外され得る。代替的に、個々のビア６４８ａおよび６４８ｂは、スペーサー材料６５８に加えてもしくはスペーサー材料６５８の代わりに、金属ライナーを含むことができる。

【0026】

図７は、本技術の他の実施形態に従って構成された半導体デバイスアセンブリ７００（「アセンブリ７００」）の断面図である。アセンブリ７００は、一般に、図１Ａ〜図６を参照しながら以上に記載した半導体デバイスアセンブリと同様の機構を含むことができる。例えば、アセンブリ７００は、封入材料７１０中に形成されたチャネル７５０を伴うビア７４８を有するＴＴＤ７０８を含む。しかし、図７では、チャネル７５０は、作動流体１２２（図１）の代わりに固体充填材料７２２を含む熱導体で満たされる。固体充填材料７２２は、カバー１０５と第１のダイ１０４の周辺領域１２０の間に延びる、銅コアはんだボール（copper core solder ball）などの金属コア７４５を含むことができる。金属コア７４５は、第１の導電性材料７３６ａにより周辺領域１２０に結合された下部部分７４６、および、第２の導電性材料７３６ｂによりカバー１０５の内部表面７２９に結合された上部部分７４７を有する。第１および第２の導電性材料は、例えば、金属はんだ、導電性ペースト、ＴＩＭなどを含むことができる。図７では、第１のダイ１０４の周辺領域１２０は、第１の導電性材料７３６ａが取り付けられる（例えば、はんだ付けされる）表面を提供するコンタクトパッド７２６（例えば、金属パッド）を含む。いくつかの実施形態では、コンタクトパッド７２６は、集積回路１２８もしくは第１のダイ１０４の他の電気的機構に電気的に接続されていないダミーパッドであり得る。

【0027】

他の実施形態では、アセンブリ７００は、封入材料７１０の上部領域７１５中に形成され、ビア７５０と同様に固体充填材料（図示せず）で満たされた１つ以上の追加的なビア７５１（隠線で示される）を含むことができる。追加的なビア７５１は、ダイの積層１２４の最上の第２のダイ１０６に接触するために上部領域７１５を完全に通って延びることができるし、または、上述のように、ビア７５１と最上の第２のダイ１０６の間にスペーサー材料を残すために上部領域７１５を部分的に通って延びることができる。

【0028】

図１Ａ〜図７を参照しながら以上に記載した積層された半導体デバイスアセンブリの任意の１つは、無数のより大きなかつ／またはより複雑な任意のシステム中に含まれることができる。そのような例示的な例は図８に概略的に示すシステム８９０である。システム８９０は、半導体デバイスアセンブリ８００、電源８９２、ドライバ８９４、プロセッサ８９６および／または他のサブシステムもしくはコンポーネント８９８を含むことができる。半導体デバイスアセンブリ８００は、一般に、図１Ａ〜図７を参照しながら以上に記載した半導体デバイスアセンブリと同様の機構を含むことができ、従って、熱の放散を促進する様々な機構を含むことができる。結果として得られるシステム８９０は、メモリストレージ、データ処理、および／またはその他の好適な機能などの多種多様の機能の任意のものを実行できる。従って、例示的なシステム８９０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルレコーダー、およびデジタルオーディオプレーヤー）、コンピュータ、乗り物、電化製品および他の製品を含むことができるが、これらに限定されない。システム８９０のコンポーネントは、１つのユニットに収納され得るか、または、複数の（例えば、通信ネットワークを通して）相互接続されたユニットにわたって分配されて収納され得る。システム８９０のコンポーネントは、リモートデバイスおよび任意の多種多様のコンピュータ読み取り可能なメディアも含むことができる。

【0029】

以上から、説明のために本明細書に本技術の特定の実施形態が記載されたが、本開示から離れることなく様々な修正が行われ得ることが理解されるであろう。さらに、多くの半導体ダイアセンブリの実施形態がＨＭＣを参照しながら記載されたが、他の実施形態では、半導体ダイアセンブリは他のメモリデバイスもしくは他の種類の積層されたダイアセンブリとして構成されることができる。加えて、特定の実施形態に関連して記載された新たな技術の特定の態様は、他の実施形態と組み合わせられるか、もしくは、他の実施形態から除去されることができる。さらに、新たな技術の特定の実施形態に関連した利点がこれらの実施形態に照らして記載されたが、他の実施形態もそのような利点を示すことができ、また、本技術の範囲に入るために全ての実施形態がこのような利点を示す必要はない。従って、本開示および関連する技術は、本明細書に明示的に示していないか記載していない他の実施形態を含むことができる。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】