特許 6875823 データ送受信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6875823

(24)【登録日】2021年4月27日

(45)【発行日】2021年5月26日

(54)【発明の名称】データ送受信装置

(51)【国際特許分類】

   H04L 7/04 20060101AFI20210517BHJP

   H04L 7/00 20060101ALI20210517BHJP

【ＦＩ】

   H04L7/04 400

   H04L7/00 160

【請求項の数】6

【全頁数】16

(21)【出願番号】特願2016-206916(P2016-206916)

(22)【出願日】2016年10月21日

(65)【公開番号】特開2018-67877(P2018-67877A)

(43)【公開日】2018年4月26日

【審査請求日】2019年9月20日

(73)【特許権者】

【識別番号】000005049

【氏名又は名称】シャープ株式会社

(74)【代理人】

【識別番号】100147304

【弁理士】

【氏名又は名称】井上 知哉

(74)【代理人】

【識別番号】100148493

【弁理士】

【氏名又は名称】加藤 浩二

(72)【発明者】

【氏名】加藤 文章

(72)【発明者】

【氏名】久原 太志

(72)【発明者】

【氏名】八木 裕

【審査官】 吉江 一明

(56)【参考文献】

【文献】 特開２００８−１７７７６５（ＪＰ，Ａ）

【文献】 特開２００８−０６１１３２（ＪＰ，Ａ）

【文献】 国際公開第２００９／１１８８８４（ＷＯ，Ａ１）

【文献】 特開２０１０−２５８６７１（ＪＰ，Ａ）

【文献】 特開２００５−３０３６３１（ＪＰ，Ａ）

【文献】 特開２００１−３０８８３９（ＪＰ，Ａ）

【文献】 特開２０１１−０９１７４５（ＪＰ，Ａ）

【文献】 特開２０１１−０３５４７３（ＪＰ，Ａ）

【文献】 特開平０８−０９８２８４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０１９５４００（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ７／０４

Ｈ０４Ｌ ７／００

(57)【特許請求の範囲】

【請求項1】

送信部と受信部との間で調歩同期方式によるシリアル通信を行ない、スタートビットとストップビットとの間に所定ビット数のデータを配したデータ列を送受信するデータ送受信装置において、
前記送信部は所定周期で発振する第１クロックを出力する第１クロック出力部を有し、前記受信部は所定周期で発振する第２クロックを出力する第２クロック出力部を有し、前記受信部が受信エラーを検知した場合に、
前記受信部が前記第１クロックと前記第２クロックとの周期のズレ量を検出するとともに補正し、前記第１クロックと前記第２クロックとを同期させて前記受信部から前記送信部へ前記受信エラーを検知したデータ列の再送信要求信号を送信し、前記送信部から前記受信部へ前記データ列の再送信を行うことを特徴とするデータ送受信装置。

【請求項2】

送信部と受信部との間で調歩同期方式によるシリアル通信を行ない、スタートビットとストップビットとの間に所定ビット数のデータを配したデータ列を送受信するデータ送受信装置において、
前記送信部は所定周期で発振する第１クロックを出力する第１クロック出力部を有し、前記受信部は所定周期で発振する第２クロックを出力する第２クロック出力部を有し、前記受信部が受信エラーを検知した場合に、
前記受信部が前記第１クロックと前記第２クロックとの周期のズレ量を検出し、前記受信部から前記送信部へ前記受信エラーを検知したデータ列の再送信要求信号を送信し、前記再送信要求信号は前記ズレ量を含み、前記送信部が前記ズレ量に基づいて前記第１クロックと前記第２クロックとの周期のズレ量を補正し、前記送信部から前記受信部へ前記データ列の再送信を行うことを特徴とするデータ送受信装置。

【請求項3】

前記受信部から前記送信部へ送信する前記再送信要求信号のボーレートまたはデータビット数は、前記受信部が前記受信エラーを検知したときのデータ列のボーレートまたはデータビット数よりも小さいことを特徴とする請求項２に記載のデータ送受信装置。

【請求項4】

送信部と受信部との間で調歩同期方式によるシリアル通信を行ない、スタートビットとストップビットとの間に所定ビット数のデータを配したデータ列を送受信するデータ送受信装置において、
前記送信部は所定周期で発振する第１クロックを出力する第１クロック出力部を有し、前記受信部は所定周期で発振する第２クロックを出力する第２クロック出力部を有し、前記受信部が受信エラーを検知した場合に、
前記受信部から前記送信部へ前記受信エラーを検知したデータ列の再送信要求信号を送信し、
前記再送信要求信号は前記第１クロックと前記第２クロックとの周期のズレ量を検出するための補正量測定信号を含み、
前記送信部が前記補正量測定信号に基づいて前記第１クロックと前記第２クロックとの周期のズレ量を検出するとともに補正し、前記第１クロックと前記第２クロックとを同期させて、前記送信部から前記受信部へ前記データ列の再送信を行うことを特徴とするデータ送受信装置。

【請求項5】

前記スタートビットの周期に基づいて前記ズレ量を検出することを特徴とする請求項１〜請求項４のいずれかに記載のデータ送受信装置。

【請求項6】

前記データ列が前記ストップビットに連続するとともに前記ストップビットと同レベルの複数ビットから成る空白期間を有することを特徴とする請求項５に記載のデータ送受信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は調歩同期方式によりシリアル通信を行うデータ送受信装置に関する。

【背景技術】

【0002】

従来のデータ送受信装置は特許文献１に開示される。このデータ送受信装置は送信部と受信部とを有し、送信部と受信部との間で調歩同期方式によりシリアル通信を行う。送信部は所定周期で発振してクロックを発生するクロック発生部を有する。送信部は所定ビット数のデータを有するデータ列を受信部に送信する。

【0003】

送信部から送信されるデータ列の先頭にはスタートビットが付加されており、受信部は受信したスタートビットのビット幅に相当するパルスを検出し、このビット幅の周期を有するクロックを生成する。これにより、送信部と受信部とのクロックを確実に同期させ、送信部から受信部へデータ列を正常に送信することができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平１１−１７７５４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１に開示されたデータ送受信装置によると、スタートビットのパルス幅を検出して、そのパルス幅からクロックを生成するクロック生成手段を必要とするため、データ送受信装置が複雑な構成になる問題があった。

【0006】

本発明は、上記問題点に鑑み、簡易な構成で送信部と受信部とのクロックを同期させてデータ列を確実に送信できるデータ送受信装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために本発明のデータ送受信装置は、送信部と受信部との間で調歩同期方式によるシリアル通信を行ない、スタートビットとストップビットとの間に所定ビット数のデータを配したデータ列を送受信するデータ送受信装置において、前記送信部は所定周期で発振する第１クロックを出力する第１クロック出力部を有し、前記受信部は所定周期で発振する第２クロックを出力する第２クロック出力部を有し、前記受信部が受信エラーを検知した場合に、前記送信部又は前記受信部が前記第１クロックと前記第２クロックとの周期のズレ量を補正し、前記第１クロックと前記第２クロックとを同期させて前記送信部から前記受信部へ前記データ列の再送信を行うことを特徴している。

【0008】

また、本発明は上記構成のデータ送受信装置において、前記受信部が前記ズレ量を検出し、前記送信部が前記ズレ量を補正することを特徴としている。

【0009】

また、本発明は上記構成のデータ送受信装置において、前記受信部が前記ズレ量を検出するとともに前記ズレ量を補正することを特徴としている。

【0010】

また、本発明は上記構成のデータ送受信装置において、前記送信部が前記ズレ量を検出するとともに前記ズレ量を補正することを特徴としている。

【0011】

また、本発明は上記構成のデータ送受信装置において、前記スタートビットの周期に基づいて前記ズレ量を検出することを特徴としている。

【0012】

また、本発明は上記構成のデータ送受信装置において、前記データ列が前記ストップビットに連続するとともに前記ストップビットと同レベルの複数ビットから成る空白期間を有することを特徴としている。

【0013】

また、本発明は上記構成のデータ送受信装置において、前記空白期間が前記データ列のビット数の１／２以上のビット数から成ることを特徴としている。

【0014】

また、本発明は上記構成のデータ送受信装置において、前記受信部から前記送信部に送信された所定のパルス幅のパルス信号から成る補正量測定用信号に基づいて前記ズレ量を検出することを特徴としている。

【発明の効果】

【0015】

本発明のデータ送受信装置によると、受信部が受信エラーを検知した場合に、送信部又は受信部が第１クロックと第２クロックとの周期のズレ量を補正し、第１クロックと第２クロックとを同期させて送信部から受信部へデータ列の再送信を行う。これにより、簡易な構成で送信部の第１クロックと受信部の第２クロックとを同期させて受信部によりデータ列を確実に受信することができる。

【図面の簡単な説明】

【0016】

【図1】本発明の第１実施形態のデータ送受信装置を備えた冷蔵庫を示す側面断面図。

【図2】本発明の第１実施形態のデータ送受信装置を備えた冷蔵庫の操作パネルを示す正面図。

【図3】本発明の第１実施形態のデータ送受信装置を備えた冷蔵庫の構成を示すブロック図。

【図4】本発明の第１実施形態に係るデータ送受信装置が送受信するデータ列を説明する図。

【図5】本発明の第１実施形態に係る第１、第２クロック出力部から出力する第１、第２クロックの周期を説明する図。

【図6】本発明の第１実施形態に係るデータ送受信装置が送受信するデータ列の周期を説明する図。

【図7】本発明の第１実施形態に係るデータ送受信装置の動作を示す図。

【図8】本発明の第２実施形態に係るデータ送受信装置の動作を示す図。

【図9】本発明の第３実施形態に係るデータ送受信装置の動作を示す図。

【図10】本発明の第５実施形態に係るデータ送受信装置の動作を示す図。

【発明を実施するための形態】

【0017】

＜第１実施形態＞
以下に図面を参照して本発明の実施形態を説明する。図１は第１実施形態のデータ送受信装置を備えた冷蔵庫１を示す側面断面図である。冷蔵庫１は断熱箱体２の上方から順に冷蔵室３、冷凍室４、野菜室５が設けられる。

【0018】

冷蔵室３は貯蔵物を冷蔵保存し、冷凍室４は貯蔵物を冷凍保存する。野菜室５は冷蔵室３よりも高温に維持され、野菜等の貯蔵物を冷蔵保存する。断熱箱体２の背面下部には電装ボックス３７が配される。

【0019】

冷蔵室３は一端を枢支される回動式の扉３ａによって開閉される。扉３ａの前面には操作パネル４０（図２参照）が配される。冷凍室４及び野菜室５はそれぞれ収納ケース（不図示）と一体に形成される引出式の扉４ａ、５ａによって開閉される。

【0020】

冷凍室４及び冷蔵室３の背面にはダンパ３５を介して連通する冷気通路７、８が設けられる。冷気通路７には冷却器３１及び送風機３２が配され、冷凍室４に臨む吐出口７ａが開口する。冷気通路８には冷蔵室３に臨む吐出口８ａが開口する。

【0021】

野菜室５の後方には機械室６が設けられ、機械室６内には冷凍サイクルを運転する圧縮機３０が設置される。圧縮機３０には冷媒が流通する冷媒管（不図示）を介して凝縮器（不図示）、キャピラリチューブ（不図示）、冷却器３１が順に接続され、圧縮機３０に戻る。これにより、冷凍サイクルが運転され、冷却器３１が冷気通路７を流通する空気と熱交換して冷気が生成される。

【0022】

送風機３２を駆動すると冷気通路７に空気が流通する。この時、ダンパ３５を開くと冷気通路８に冷気が流通する。冷気通路７、８を流通する冷気はそれぞれ吐出口７ａ、８ａを介して冷凍室４及び冷蔵室３に吐出される。

【0023】

冷凍室４には冷気を冷気通路７に戻す戻り口（不図示）が設けられる。冷蔵室３には野菜室５に連通する連通路（不図示）が導出され、野菜室５には冷気を冷気通路７に戻す戻り口（不図示）が設けられる。

【0024】

図２は扉３ａの前面に設けた操作パネル４０の正面図を示している。操作パネル４０は複数の操作キーを有する操作部４１と、表示パネル４３及び複数のインジケータ４４を有した表示部４２とを備えている。

【0025】

操作部４１は冷蔵庫１の冷蔵室３や冷凍室４の温度設定等のユーザ設定条件を入力する。表示パネル４３は液晶パネル等により形成され、設定温度等を表示する。インジケータ４４は操作パネル４０の背面に配したＬＥＤの発光によって動作中の運転モード等を表示する。これにより、表示部４２は冷蔵庫１の動作状態を表示により報知する。また、表示部４２は操作部４１による設定時に入力状態の表示を行う。

【0026】

図３は冷蔵庫１のデータ送受信装置６０を示すブロック図である。データ送受信装置６０は操作部４１で入力された操作コマンド信号を電装ボックス３７内に収納された制御基板２０に送信する。データ送受信装置６０は送信部６１と受信部６２とを有し、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter ）によって調歩同期方式によるシリアル通信を行う。なお、送信部６１と受信部６２は共に送受信可能であり、半二重通信による双方向通信が可能である。送信部６１が受信状態となるときは、受信部６２が送信状態となる。

【0027】

送信部６１は操作パネル４０の背後に配される制御基板１０を備えている。受信部６２は電装ボックス３７（図１参照）内に配される制御基板２０を備えている。制御基板１０にはマイクロコンピュータ１１が設けられ、制御基板２０にはマイクロコンピュータ２１が設けられる。

【0028】

マイクロコンピュータ１１は各部を制御するＣＰＵ１２を有し、ＣＰＵ１２には記憶部１３、クロック出力部（第１クロック出力部）１５、Ｉ／Ｆ１４が接続される。マイクロコンピュータ１１は操作部４１の駆動を制御する。

【0029】

マイクロコンピュータ２１は各部を制御するＣＰＵ２２を有し、ＣＰＵ２２には記憶部２３、クロック出力部（第２クロック出力部）２５、Ｉ／Ｆ２４が接続される。マイクロコンピュータ２１は記憶部２３に記憶された設定状態に基づいて圧縮機３０、送風機３２及びダンパ３５の駆動を制御する。

【0030】

クロック出力部１５、２５はマイクロコンピュータ１１、２１の内部クロックであり、例えば、抵抗とコンデンサによる発振回路から成る。クロック出力部２５は所定の周期Ｔ１で発振する第１クロックを出力し、クロック出力部２５は所定の周期Ｔ２で発振する第２クロックを出力する。

【0031】

また、クロック出力部１５、２５はマイクロコンピュータ１１、２１からの制御によって第１クロック、第２クロックの周期Ｔ１、Ｔ２を変更可能である。例えば、クロック出力部１５、２５が発振回路の出力クロックを分周する分周回路を備えている場合に、分周比をマイクロコンピュータ１１、２１からの信号によって任意に設定することで第１クロック、第２クロックの周期Ｔ１、Ｔ２を変更することができる。

【0032】

記憶部１３、２３はＲＯＭ及びＲＡＭから成り、それぞれＣＰＵ１２、２２によって実行される制御プログラムや各種データを格納する。また、記憶部１３、２３はＣＰＵ１２、２２による演算の一時記憶を行う。Ｉ／Ｆ１４、２４は通信線１８を介して互いにシリアル通信を行う。

【0033】

図４は送信部６１と受信部６２間で送受信されるデータ列を説明する図である。図４（ａ）はデータ列のビット構造を示している。図４（ｂ）及び図４（ｃ）はそれぞれ第１クロック及び第２クロックを示している。

【0034】

データ列は送信部６１と受信部６２間で送受信される通信データに複数含まれており、データ列毎に順次送信される。データ列は複数ビットから成るデータＤ０〜Ｄ７を有する。また、データＤ０〜Ｄ７の前にスタートビットＳ１が付加され、データＤ０〜Ｄ７の後にパリティビットＰ及びストップビットＳ２が順に付加されている。また、データ列の最後尾にはストップビットＳ２に連続した複数ビットから成る空白期間Ｂが付加されている。

【0035】

スタートビットＳ１はローレベル「０」の信号であり１ビットから成る。受信部６２はスタートビットＳ１を検知してデータＤ０〜Ｄ７の始まりを認識する。

【0036】

ストップビットＳ２はハイレベル「１」の信号であり１ビットから成る。受信部６２はストップビットＳ２を検知してデータＤ０〜Ｄ７の終わりを認識する。なお、ストップビットＳ２を１．５ビットあるいは２ビットとしてもよい。

【0037】

データＤ０〜Ｄ７は夫々ローレベル「０」又はハイレベル「１」の信号を組み合わせて構成され、全部で８ビット（１バイト）から成る。

【0038】

パリティビットＰはデータＤ０〜Ｄ７が正常に送られたか否かを検査するために付加されており、１ビットから成る。パリティビットＰは偶数パリティ又は奇数パリティを選択することができる。

【0039】

空白期間Ｂは後述するクロックのズレ量検出の精度向上を目的としており、例えば、１１ビットから成る。また、空白期間Ｂにおいて全てストップビットＳ２と同レベル、すなわちハイレベル「１」の信号が選択されている。これにより、受信部６２はハイレベル「１」の信号を所定数連続して受信した際に空白期間Ｂであることを検知することができる。そして、空白期間Ｂの後にローレベル「０」の信号を検知したときに次のデータ列のスタートビットＳ１を受信したことを認識することができる。

【0040】

送信部６１はクロック出力部１５で出力される第１クロックの周期Ｔ１に基づいてデータ列を１ビットずつ送信する。

【0041】

一方、受信部６２はクロック出力部２５で出力される第２クロックの周期Ｔ２に基づいて送信部６１から送信されたデータ列を１ビットずつ受信する。周期Ｔ１と周期Ｔ２とは一致する必要があり、両者のズレ量が所定量以上発生すると送信部６１と受信部６２との同期が外れてデータ列を正常に送信することができない。

【0042】

図５は第１、第２クロックの周期を説明する図である。クロック出力部１５、２５で出力される第１、第２クロックは同一の周期Ｔ’の基準クロックを出力するように設定されている。

【0043】

しかし、クロック出力部１５、２５はマイクロコンピュータ１１、２１の内部クロックであるため、個々の発振回路の素子ばらつきや冷蔵庫１の使用環境や使用年数により、第１、第２クロックの周期Ｔ１、Ｔ２が基準クロックの周期Ｔ’から夫々ずれる場合がある。周期Ｔ１と周期Ｔ２との間にズレ量が発生した場合に、以下の方法によりズレ量を補正する。

【0044】

図６はデータ列の送受信状態を説明する図である。送信部６１は複数のデータ列を順次送信する。受信部６２のＣＰＵ２２は複数のデータ列のスタートビットＳ１の周期Ｔｓを第２クロックのカウント数Ｎ２により測定する。データ列は送信部６１から第１クロックに基づいて送信され、スタートビットＳ１の周期Ｔｓ間は第１クロックの所定のカウント数Ｎ１になっている。これにより、第１クロックに対する第２クロックのズレ量δはＴ２／Ｔ１＝Ｎ１／Ｎ２で表わされる。

【0045】

ＣＰＵ２２はクロック出力部２５が出力する第２クロックの周期Ｔ２に対してズレ量δを補正する。即ち、第２クロックのズレ量δを補正して周期をＴ２／δにする。これにより、第１クロックと第２クロックとを同期させることができる。

【0046】

なお、空白期間Ｂが長ければ送信部６１から受信部６２へのデータＤ０〜Ｄ７の送信速度は低下する。しかし、スタートビットＳ１の周期Ｔｓが長くなるため、周期Ｔｓの測定誤差を低減してズレ量δの検出精度を向上することができる。

【0047】

また、スタートビットＳ１、データＤ０〜Ｄ７、パリティビットＰ及びストップビットＳ２の合計のビット数よりも長いビット数により空白期間Ｂを形成すると、スタートビットＳ１を確実に検出できるためより望ましい。即ち、空白期間Ｂをデータ列のビット数の１／２以上のビット数に形成するとよい。

【0048】

なお、データが符号化によりハイレベル「１」の連続するビット数を所定数以下にできる場合は、空白期間Ｂを該所定数よりも長いビット数に形成してもよい。また、スタートビットＳ１の検出精度は低下するが、データ列から空白期間Ｂを省いてもよい。

【0049】

また、スタートビットの周期Ｔｓからズレ量δを検出したが、空白期間Ｂの時間からズレ量δを導出してもよい。また、第１クロックの周期Ｔ１と第２クロックの周期Ｔ２との比をズレ量δとしているが、周期Ｔ１と周期Ｔ２との差Ｔｘ（図５参照）をズレ量としてもよい。

【0050】

図７はデータ送受信装置６０の動作を示す図である。例えば、操作部４１から温度を下げる操作が入力されると、制御基板１０から制御基板に２０に操作コマンド信号を送信して圧縮機３０等が制御される。

【0051】

ステップ＃１１で送信部６１のＣＰＵ１２はＩ／Ｆ１４から通信線１８を介して受信部６２に対して複数のデータ列を含む操作コマンド信号（通信データ）を送信する。Ｉ／Ｆ１４から送信された操作コマンド信号はＩ／Ｆ２４で受信されてＣＰＵ２２に転送される。

【0052】

ステップ＃１２でＣＰＵ２２は操作コマンド信号を正常に受信できたか否かを判断する。正常に操作コマンド信号を受信できた場合、ステップ＃１４で送信部６１に正常に操作コマンド信号が正常に受信できたことを知らせる正常受信信号を送信する。

【0053】

一方、第１クロックの周期Ｔ１と受信部６２の第２クロックの周期Ｔ２とが同期しない場合、受信部６２は操作コマンド信号を正常に受信できない。このため、ステップ＃１２でＣＰＵ２２はパリティチェック等によって受信エラーと判定する。

【0054】

ＣＰＵ２２は受信エラーと判定すると、ステップ＃２１で続いて次に受信するデータ列のスタートビットＳ１の周期Ｔｓを測定して周期Ｔ１と周期Ｔ２のズレ量δを検出する。ズレ量δは記憶部２３に記憶される。

【0055】

次に、ステップ＃２３で受信部６２はクロック出力部２５が出力する第２クロックの周期Ｔ２に対してズレ量δを補正して周期をＴ２／δにする。そして、ステップ＃２５で受信部６２はズレ量δを補正した第２クロックに基づいて送信部６１に操作コマンド信号の再送信を要求する再送信要求信号を送信する。

【0056】

送信部６１は第２クロックが第１クロックに一致するように補正されているため再送信要求信号を正常に受信することができる。これにより、ステップ＃２６で送信部６１はＩ／Ｆ１４から通信線１８を介して受信部６２に対して操作コマンド信号を再送信する。

【0057】

Ｉ／Ｆ１４から送信された操作コマンド信号はＩ／Ｆ２４で受信されてＣＰＵ２２に転送される。ＣＰＵ２２はズレ量δを補正した第２クロックが第１クロックに一致するため正常に操作コマンド信号を受信することができる。そして、ＣＰＵ２２は受信した操作コマンド信号に従って、圧縮機３０を制御運転する。

【0058】

本実施形態によると、受信部６２が受信エラーを検知した場合に、受信部６２により第１クロックと第２クロックとの周期のズレ量δを検出する。そして、受信部６２によりズレ量δを補正し、第１クロックと第２クロックとを同期させて送信部６１から受信部６２へデータ列の再送信を行う。

【0059】

これにより、第１クロックと第２クロックとの周期のズレ量δを補正してデータ列を再送信するため、簡易な構成で第１クロックと第２クロックとを同期させて受信部６２によりデータ列を確実に受信することができる。従って、受信エラーが発生してもデータ列の送受信を継続して行うことができる。

【0060】

また、スタートビットＳ１の周期Ｔｓに基づいてズレ量δを検出する。これにより、周期Ｔｓのビット数が大きいため周期Ｔｓを精度よく検出でき、ズレ量δを正確に検出できる。従って、第１クロックと第２クロックとを確実に同期させることができる。

【0061】

また、データ列がストップビットＳ２に連続したハイレベルの複数ビットから成る空白期間Ｂを有する。これにより、スタートビットＳ１を正確に検知することができ、周期Ｔｓ及びズレ量δをより正確に検出できる。

【0062】

また、空白期間Ｂがデータ列のビット数の１／２以上のビット数から成るので、スタートビットＳ１をより正確に検知することができる。

【0063】

＜第２実施形態＞
図８は第２実施形態に係るデータ送受信装置６０の動作を示す図である。なお、第１実施形態と同一部分は同一符号を付して説明を省略する。本実施形態は送信部６１側でズレ量δを補正する点が第１実施形態と異なる。

【0064】

ステップ＃１２で受信部６２のＣＰＵ２２が受信エラーと判定すると、ステップ＃２１で受信部６２は第１実施形態と同様に周期Ｔ１と周期Ｔ２のズレ量δを検出する。

【0065】

次に、ステップ＃２２で受信部６２はズレ量δのデータを送信部６１に送信する。この時、受信部６２はボーレートを所定値に下げて送信する。また、送信部６１は受信部６２から正常受信を知らせる信号を所定期間受信しないタイムアウト発生時に、ボーレートを所定値に下げて待機する。これにより、送信部６１がズレ量δのデータを受信することができる。

【0066】

ステップ＃２３では送信部６１のＣＰＵ１２は受信したズレ量δに基づいてクロック出力部１５が出力する第１クロックのズレ量δを補正して周期をＴ１・δにする。そして、ステップ＃２６で送信部６１はズレ量δを補正した第１クロックに基づいて操作コマンド信号を再送信する。

【0067】

Ｉ／Ｆ１４から送信された操作コマンド信号はＩ／Ｆ２４で受信されてＣＰＵ２２に転送される。ＣＰＵ２２はズレ量δを補正した第１クロックが第２クロックに一致するため正常に操作コマンド信号を受信することができる。

【0068】

本実施形態によると、第１実施形態と同様の効果を得ることができる。また、ズレ量δの検出を受信部６２で行い、ズレ量δの補正を送信部６１で行う。このため、各マイクロコンピュータ１１、２１の処理を分散して負担を軽減することができる。また、受信部６２のマイクロコンピュータ２１の性能が低い場合でも送信部６１のマイクロコンピュータ１１によりズレ量δを補正してデータ列の送受信を行うことができる。

【0069】

本実施形態において、ステップ＃２２でボーレートを下げずに第１実施形態と同様に受信部６２により第２クロックに対してズレ量δを補正して送信してもよい（Ｔ２／δ）。この時、ステップ＃２６以降では送信部６１により第１クロックに対してズレ量δを補正して送信を行う。これにより、マイクロコンピュータ１１、２１の処理を分散できる。

【0070】

また、ステップ＃２２でデータ列のデータのビット数を下げて（例えば、４ビット）ズレ量δのデータを送信してもよい。これにより、データ長が短くなるため受信エラーの発生を回避し、送信部６１がズレ量δのデータを受信することができる。

【0071】

＜第３実施形態＞
図９は第３実施形態に係るデータ送受信装置６０の動作を示す図である。なお、第１実施形態と同一部分は同一符号を付して説明を省略する。本実施形態は送信部６１側でズレ量δを検出して補正する点が第１実施形態と異なる。

【0072】

ステップ＃１２で受信部６２のＣＰＵ２２が受信エラーと判定すると、ステップ＃１３で受信部６２は送信部６１に補正量測定用信号を送信する。補正量測定用信号は第１実施形態で上述したような第１クロックと第２クロックとの周期のズレ量δを検出することができるデータ列を用いる。

【0073】

送信部６１は第１クロックと第２クロックが同期していないため受信部６２から送信された補正量測定用信号の受信エラーとなる。このため、ステップ＃２１で送信部６１のＣＰＵ１２は順次受信するデータ列のスタートビットＳ１の周期Ｔｓを測定し、ズレ量δを検出して記憶部１３に記憶する。

【0074】

ステップ＃２３では送信部６１のＣＰＵ１２は受信したズレ量δに基づいてクロック出力部１５が出力する第１クロックのズレ量δを補正して周期をＴ１・δにする。そして、ステップ＃２６で送信部６１はズレ量δを補正した第１クロックに基づいて操作コマンド信号を再送信する。

【0075】

本実施形態によると、第１実施形態と同様の効果を得ることができる。また、受信部６２のマイクロコンピュータ２１の性能が低い場合でも送信部６１のマイクロコンピュータ１１によりズレ量δを補正してデータ列の送受信を行うことができる。

【0076】

＜第４実施形態＞
次に第４実施形態を説明する。本実施形態は第３実施形態に対してズレ量測定信号の構成が異なっている。その他の部分は第３実施形態と同様である。

【0077】

図９のステップ＃１２で受信部６２のＣＰＵ２２が受信エラーと判定すると、ステップ＃１３で受信部６２は送信部６１に所定のパルス幅のパルス信号から成る補正量測定用信号を送信する。補正量測定用信号のパルス幅は予め決められたカウント数Ｎ２０の第２クロックにより生成される。

【0078】

ステップ＃２１で送信部６１のＣＰＵ１２は受信した補正量測定用信号のパルス幅からズレ量δを検出する。即ち、補正量測定用信号のパルス幅は第１クロックのカウント数Ｎ１０により検出される。第１クロックの周期Ｔ１及び第２クロックの周期Ｔ２からＴ１・Ｎ１０＝Ｔ２・Ｎ２０が成立する。これにより、ズレ量δはＴ２／Ｔ１＝Ｎ１０／Ｎ２０で表わされる。

【0079】

ステップ＃２３では送信部６１のＣＰＵ１２は受信したズレ量δに基づいてクロック出力部１５が出力する第１クロックのズレ量δを補正して周期をＴ１・δする。そして、ステップ＃２６で送信部６１はズレ量δを補正した第１クロックに基づいて操作コマンド信号を再送信する。

【0080】

本実施形態によると、第３実施形態と同様の効果を得ることができる。なお、本実施形態において、補正量測定用信号を１３ビット以上のビット数にしてＵＡＲＴ以外の通信によって送信すると望ましく、１６ビットにするとより望ましい。これにより、補正量測定用信号のパルス幅の検出精度を向上することができる。

【0081】

＜第５実施形態＞
図１０は第５実施形態に係るデータ送受信装置６０の動作を示す図である。なお、第１実施形態と同一部分は同一符号を付して説明を省略する。本実施形態は受信部６２が正常に操作コマンド信号を受信するまで送信部６２の記憶部１３に予め記憶された複数のズレ予想量δｈに基づいて第１クロックを補正する点が第１実施形態と異なる。

【0082】

図１０のステップ＃１２で受信部６２のＣＰＵ２２が受信エラーと判定すると、ステップ＃２１で受信部６２は送信部６１に操作コマンド信号の再送信を要求する再送信要求信号を送信する。この時、受信部６２はボーレートを所定値に下げて送信する。また、送信部６１は受信部６２から正常受信を知らせる信号を所定期間受信しないタイムアウト発生時に、ボーレートを所定値に下げて待機する。これにより、送信部６１が受信部６２からの再送信要求信号を受信することができる。

【0083】

また、タイムアウト発生時に、送信部６１は受信部６２からの再送信要求信号の受信を待たずに、ステップ＃２２に移行してもよい。

【0084】

ステップ＃２２では再送信が必要と判断した送信部６１のＣＰＵ１２が予め記憶されたズレ予想量δｈに基づいてクロック出力部１５が出力する第１クロックを補正して周期をＴ１・δｈにする。そして、ステップ＃１１に戻り、送信部６１は補正した第１クロックに基づいて操作コマンド信号を再送信する。

【0085】

ステップ＃１２でＣＰＵ２２が操作コマンド信号を正常に受信できたと判断するまで、受信部６２及び送信部６１はステップ♯１１〜ステップ♯２２を繰り返して第１クロックを補正する。

【0086】

ステップ＃１２で受信部６２のＣＰＵ２２が正常に受信したと判定すると、ステップ＃１４で受信部６２は送信部６１に操作コマンド信号を正常に受信したことを知らせる信号を送信する。受信部６２からの正常受信信号を受信した送信部６１は、設定されているズレ予想量δｈを記憶し、以後はこのズレ予想量δｈによって第１クロックを補正する。

【0087】

ここで、ズレ予想量δｈは第１クロックと第２クロックの最大ズレ量に基づいて決定され、最大ズレ量は第１クロック、第２クロックの仕様により予め定められた周波数の範囲から導出される。例えば、第１クロックの周波数の範囲が１．２ｋＨｚの周波数に対して−４％より大きく＋４％より小さい範囲にあり、第２クロックの周波数の範囲が１．２ｋＨｚの周波数に対して−６％より大きく＋６％より小さい範囲にある場合に、最大ズレ量は１０．６％＝（１．２×１．０４）／（１．２×０．９４）と導出される。

【0088】

また、補正後の第１クロックは第２クロックに一致させなくてもズレ量δが誤差の範囲内（許容ズレ量の範囲内）に有れば受信部６２は正常に操作コマンドを受信することができる。

【0089】

例えば、図４（ａ）のデータ列では、スタートビットＳ１からストップビットＳ２まで図４（ｂ）の第１クロックで１１クロック分の長さがある。このとき、図４（ａ）のデータ列のスタートビットＳ１の始まり（立ち下がり）に図４（ｃ）の第２クロックの立ち上がりを同期させ、図４（ｃ）の第２クロックの１クロック目の立ち下がりによりスタートビットＳ１の中央（５０％）でビット認識を開始する。また、第２クロックの１１クロック目の立ち下がりによりストップビットＳ２の中央（５０％）でビット認識を行っている。

【0090】

すなわち、図４（ｃ）の第２クロックの同期開始から、ストップビットＳ２のビット認識までは、１０．５クロックの長さとなる。そして、ストップビットＳ２を正常にビット認識するためには、ストップビットＳ２の中央に対して、クロック周期の±５０％未満である必要がある。

【0091】

従って、クロック１周期当たりの許容ズレ量は、±５０％÷１０．５＝±４．７％となる。換言すれば、ズレ量δが−４．７％より大きく＋４．７％より小さい範囲内であればズレ量δは誤差の範囲内にある。

【0092】

つまり、ステップ＃２２において送信部６１が補正するズレ予想量δｈは最大ズレ量の範囲内であるとともに、補正後の第１クロックと第２クロックのズレ量δが誤差の範囲内にあれば受信部６２は正常に操作コマンド信号を受信することができる。

【0093】

従って、ズレ予想量δｈを上記許容ズレ量以下（例えば、４％）毎に刻みながら最大ズレ量の範囲内で第１クロックを補正することにより、補正後の第１クロックと第２クロックとのズレ量δを確実に誤差の範囲に補正することができる。

【0094】

具体的には、ステップ＃２２で送信部６１が補正するズレ予想量δｈを０％、＋４％、−４％、＋８％、−８％、＋１２％、−１２％のいずれかの値に設定することで、受信部６２は正常に操作コマンド信号を受信することができる。ズレ予想量δｈの設定順序は任意であるが、０％から順に上記の並びのように徐々に大きくしてもよい。また、前回正常受信した時のズレ予想量δｈを初期値としてもよい。

【0095】

本実施形態によると、ズレ予想量δｈを誤差として許容できる許容ズレ量以下の値毎に刻みながら、最大ズレ量の範囲内で第１クロックの補正を繰り返す。これにより、第２〜４の実施形態と同様に第１クロックと第２クロックとの周期のズレ量δを補正して確実にデータ列の送受信を行うことができる。また、ズレ量δ検出のための信号や処理を用意しなくても、第１クロックと第２クロックとのズレ量δを補正することができる。

【0096】

また、その他の実施形態において、ＣＰＵ１２、２２を冷蔵庫１のＡＣ電源に含まれるＡＣクロックに接続し、ＡＣクロックから共通の第１、第２クロックを生成してもよい。この場合、第１、第２クロックは周期のズレが発生しないため、送信部６１と受信部６２とを確実に同期させることができる。また、制御基板上にタイマを設けて第１、第２クロックを生成してもよい。

【0097】

また、送信部６１と受信部６２とが同一の制御基板上に設けられていてもよい。この時、基準クロックの周期Ｔ’に対する第１クロック及び第２クロックの周期Ｔ１、Ｔ２のズレ量を予め測定して記憶し、通信時に第１クロック及び第２クロックをそれぞれ補正してもよい。

【0098】

また、データ送受信装置６０が冷蔵庫１に設けられるが、電子レンジ、洗濯機等の他の電気機器に設けられていてもよい。

【産業上の利用可能性】

【0099】

本発明によると、複数のマイクロコンピュータを備えた冷蔵庫、電子レンジ、洗濯機等の電気機器に利用することができる。

【符号の説明】

【0100】

１ 冷蔵庫
２ 断熱箱体
３ 冷蔵室
３ａ、４ａ、５ａ 扉
４ 冷凍室
５ 野菜室
６ 機械室
７、８ 冷気通路
１０、２０ 制御基板
１１、２１ マイクロコンピュータ
１２、２２ ＣＰＵ
１３、２３ 記憶部
１４、２４ 通信部
１５、２５ クロック出力部（第１、第２クロック出力部）
１８ 通信線
３０ 圧縮機
３１ 冷却器
３２ 送風機
３５ ダンパ
３７ 電装ボックス
４０ 操作パネル
４１ 操作部
４２ 表示部
４３ 表示パネル
４４ インジケータ
６０ データ送受信装置
６１ 送信部
６２ 受信部
Ｂ 空白期間
Ｄ０〜Ｄ７ データ
Ｐ パリティビット
Ｓ１ スタートビット
Ｓ２ ストップビット
Ｔ１、Ｔ２ 周期
Ｔｓ スタートビットの周期
Ｔｘ 差
δ ズレ量
δｈ ズレ予想量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】