特許 6876281 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6876281

(24)【登録日】2021年4月28日

(45)【発行日】2021年5月26日

(54)【発明の名称】積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法

(51)【国際特許分類】

   G06G 7/60 20060101AFI20210517BHJP

   H01L 21/8239 20060101ALI20210517BHJP

   H01L 27/105 20060101ALI20210517BHJP

   H01L 29/82 20060101ALI20210517BHJP

   H01L 43/08 20060101ALI20210517BHJP

   H01L 21/82 20060101ALI20210517BHJP

   H01L 21/822 20060101ALI20210517BHJP

   H01L 27/04 20060101ALI20210517BHJP

   G06N 3/063 20060101ALI20210517BHJP

【ＦＩ】

   G06G7/60

   H01L27/105 447

   H01L29/82 Z

   H01L43/08 Z

   H01L21/82 F

   H01L27/04 V

   G06N3/063

【請求項の数】19

【全頁数】23

(21)【出願番号】特願2019-562958(P2019-562958)

(86)(22)【出願日】2018年12月12日

(86)【国際出願番号】JP2018045726

(87)【国際公開番号】WO2019131142

(87)【国際公開日】20190704

【審査請求日】2020年6月26日

(31)【優先権主張番号】特願2017-254701(P2017-254701)

(32)【優先日】2017年12月28日

(33)【優先権主張国】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100163496

【弁理士】

【氏名又は名称】荒 則彦

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田 雅人

(74)【代理人】

【識別番号】100169694

【弁理士】

【氏名又は名称】荻野 彰広

(72)【発明者】

【氏名】柴田 竜雄

【審査官】 三橋 竜太郎

(56)【参考文献】

【文献】 特開２０１０−０８１１７２（ＪＰ，Ａ）

【文献】 特開２０１１−１８５９１８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｇ １／００−９９／００

Ｇ０６Ｎ ３／００−９９／００

Ｈ０１Ｌ ２７／１５−４３／１４

Ｈ０１Ｌ ２１／８２

(57)【特許請求の範囲】

【請求項1】

積演算部と、和演算部とを備え、
前記積演算部は、複数の積演算素子を備え、
前記複数の積演算素子のそれぞれは、抵抗変化素子であり、
前記和演算部は、前記複数の積演算素子からの出力の合計値を検出する出力検出器を備え、
前記抵抗変化素子はフューズ部を備え、
前記フューズ部は、前記抵抗変化素子からの出力電流が増加する故障が前記抵抗変化素子に発生した場合に断線し、
前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有し、
前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアをさらに有し、
前記ビアは、小径部と大径部とを備え、
前記出力電流は、前記小径部、前記大径部の順、または、前記大径部、前記小径部の順に、前記小径部と前記大径部とを流れ、
前記小径部が、前記フューズ部として機能する、
積和演算器。

【請求項2】

前記フューズ部が断線した後における前記抵抗変化素子からの前記出力電流は、前記抵抗変化素子の正常動作時における前記抵抗変化素子からの前記出力電流よりも減少する、 請求項１に記載の積和演算器。

【請求項3】

前記フューズ部は、前記読み出し端子に備えられている、
請求項１に記載の積和演算器。

【請求項4】

前記フューズ部は、前記共通端子に備えられている、
請求項１に記載の積和演算器。

【請求項5】

前記抵抗変化素子は、磁気抵抗効果を示す磁気抵抗効果素子であり、
前記磁気抵抗効果素子は、
磁壁を有する磁化自由層と、
磁化方向が固定された磁化固定層と、
前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有する、
請求項１または請求項２に記載の積和演算器。

【請求項6】

前記読み出し端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記出力電流が流れる方向に垂直な前記フューズ部の断面積は、前記出力電流が流れる方向に垂直な前記配線部の断面積よりも小さい、
請求項３に記載の積和演算器。

【請求項7】

前記読み出し端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記出力電流が増加する故障が前記抵抗変化素子に発生した場合に、前記フューズ部は、前記配線部よりも断線しやすい、
請求項３に記載の積和演算器。

【請求項8】

前記読み出し端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記フューズ部の材料の融点は、前記配線部の材料の融点よりも低い、
請求項４に記載の積和演算器。

【請求項9】

前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とをさらに有し、 前記フューズ部は、前記磁化固定層よりも前記読み出し端子の側に配置されている、 請求項５に記載の積和演算器。

【請求項10】

前記共通端子は、小径部と大径部とを備え、
前記出力電流は、前記小径部、前記大径部の順、または、前記大径部、前記小径部の順に、前記小径部と前記大径部とを流れ、
前記小径部が、前記フューズ部として機能する、
請求項４に記載の積和演算器。

【請求項11】

前記共通端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記出力電流が流れる方向に垂直な前記フューズ部の断面積は、前記出力電流が流れる方向に垂直な前記配線部の断面積よりも小さい、
請求項４に記載の積和演算器。

【請求項12】

前記共通端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記出力電流が増加する故障が前記抵抗変化素子に発生した場合に、前記フューズ部は、前記配線部よりも断線しやすい、
請求項４に記載の積和演算器。

【請求項13】

前記共通端子は、配線部をさらに備え、
前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、
前記フューズ部の材料の融点は、前記配線部の材料の融点よりも低い、
請求項４に記載の積和演算器。

【請求項14】

積演算部と、和演算部とを備え、
前記積演算部は、複数の積演算素子を備え、
前記複数の積演算素子のそれぞれは、抵抗変化素子であり、
前記和演算部は、前記複数の積演算素子からの出力の合計値を検出する出力検出器を備え、
前記抵抗変化素子はフューズ部を備え、
前記フューズ部は、前記抵抗変化素子からの出力電流が増加する故障が前記抵抗変化素子に発生した場合に断線し、
前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有し、
前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアおよび低融点材料層をさらに有し、
前記出力電流は、前記ビア、前記低融点材料層の順、または、前記低融点材料層、前記ビアの順に、前記ビアと前記低融点材料層とを流れ、
前記低融点材料層が、前記フューズ部として機能する、
積和演算器。

【請求項15】

積演算部と、和演算部とを備え、
前記積演算部は、複数の積演算素子を備え、
前記複数の積演算素子のそれぞれは、抵抗変化素子であり、
前記和演算部は、前記複数の積演算素子からの出力の合計値を検出する出力検出器を備え、
前記抵抗変化素子はフューズ部を備え、
前記フューズ部は、前記抵抗変化素子からの出力電流が増加する故障が前記抵抗変化素子に発生した場合に断線し、
前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有し、
前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアをさらに有し、
前記ビアは、配線材料部と、前記配線材料部よりも低い融点を有する低融点材料部とを備え、
前記出力電流は、前記配線材料部、前記低融点材料部の順、または、前記低融点材料部、前記配線材料部の順に、前記配線材料部と前記低融点材料部とを流れ、
前記低融点材料部が、前記フューズ部として機能する、
積和演算器。

【請求項16】

積演算部と、和演算部とを備え、
前記積演算部は、複数の積演算素子を備え、
前記複数の積演算素子のそれぞれは、抵抗変化素子であり、
前記和演算部は、前記複数の積演算素子からの出力の合計値を検出する出力検出器を備え、
前記抵抗変化素子のそれぞれは、前記出力検出器に接続される出力ラインに接続され、
前記抵抗変化素子のそれぞれは、前記出力ラインを基準に、互いに並列な位置関係にあり、
前記抵抗変化素子のそれぞれは、書き込み端子と、共通端子と、読み出し端子とを有し、
前記抵抗変化素子のそれぞれの前記書き込み端子又は前記読出し端子は、フューズ部を備え、
前記フューズ部は、前記抵抗変化素子からの出力電流が増加する故障が前記抵抗変化素子に発生した場合に断線する、
積和演算器。

【請求項17】

請求項１から請求項１６のいずれか一項に記載の積和演算器を備えるニューロモーフィックデバイス。

【請求項18】

請求項１または請求項２に記載の積和演算器を備えるニューロモーフィックデバイスであって、
前記抵抗変化素子は、書き込み端子と共通端子と読み出し端子とを有する共に、
前記抵抗変化素子は、磁壁を有する磁化自由層と、磁化方向が固定された磁化固定層と、前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有する、磁気抵抗効果を示す磁気抵抗効果素子であり、
前記フューズ部は、前記共通端子に備えられており、
前記フューズ部は、前記磁化自由層、前記磁化固定層及び非磁性層よりもニューロモーフィックデバイスの外表面の近くに配置している、ニューロモーフィックデバイス。

【請求項19】

請求項１に記載の積和演算器の使用方法であって、
前記複数の積演算素子に対し、前記抵抗変化素子の読み出し電圧よりも大きい電圧をかける第１ステップと、
前記複数の積演算素子の少なくとも１つに対して前記読み出し電圧をかける第２ステップとを含む、
積和演算器の使用方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法に関する。本願は、２０１７年１２月２８日に、日本に出願された特願２０１７−２５４７０１号に基づき優先権を主張し、その内容をここに援用する。

【背景技術】

【0002】

従来から、ＲＲＡＭ（登録商標）ベースアナログニューロモーフィックシステムにおけるグレースケール画像認識のための最適化された学習スキームが知られている（例えば非特許文献１参照）。この文献には、アナログニューロモーフィックシステムが、組み立てられた抵抗スイッチングメモリアレイを基礎として開発される旨が記載されている。この文献では、新規なトレーニングスキームが、セグメント化されたシナプスの挙動を利用することによって、アナログシステムの性能を最適化するために提案される。また、この文献では、このスキームが、グレースケール画像認識に対して適用される。
また、神経系を模倣したニューラルネットワークを抵抗変化素子のアレイを用いて実現する研究が進められている。ニューロモーフィックデバイス（ＮＭＤ）では、前段から次の段へとウエイトをかけて足し合わせる積和演算を行う。そこで、連続的に抵抗が変化する抵抗変化素子を複数組み合わせ、それぞれの抵抗値を重みとして入力信号に対する積演算を行い、そこから出力される電流の総和をとることで和演算を行う様々なタイプの積和演算器、およびそれを利用したＮＭＤの開発がすすめられている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／１８３５７３号

【非特許文献】

【0004】

【非特許文献1】Ｚｈｅ Ｃｈｅｎ他著、「ＲＲＡＭベースアナログニューロモーフィックシステムにおけるグレースケール画像認識のための最適化された学習スキーム（ＯｐｔｉｍｉｚｅｄＬｅａｒｎｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｇｒａｙｓｃａｌｅ Ｉｍａｇｅ Ｒｅｃｏｇｎｉｔｉｏｎ ｉｎ ａ ＲＲＡＭ Ｂａｓｅｄ Ａｎａｌｏｇ Ｎｅｕｒｏｍｏｒｐｈｉｃ Ｓｙｓｔｅｍ）」、２０１５年、ＩＥＥＥ、ｐ．１７．７．１−ｐ．１７．７．４

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、非特許文献１では、ニューラルネットワークの性能を大きく損なうおそれがある故障を検知する手法について検討されていない。抵抗変化素子が故障し、抵抗が小さくなると、積和演算時に故障した抵抗変化素子の重みが大きくネットワークに影響してしまうおそれがある。したがって、ニューラルネットワークではショートによる抵抗変化素子の故障を回避することは非常に重要である。

【0006】

上述した問題点に鑑み、本発明は、ニューラルネットワークに適用される場合に、素子故障が発生した際にニューラルネットワークが性能が大きく損なわれるおそれを抑制することができる積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様の積和演算器は、積演算部と、和演算部とを備え、前記積演算部は、複数の積演算素子を備え、前記複数の積演算素子のそれぞれは、抵抗変化素子であり、前記和演算部は、前記複数の積演算素子からの出力の合計値を検出する出力検出器を備え、前記抵抗変化素子はフューズ部を備え、前記フューズ部は、前記抵抗変化素子からの出力電流が増加する故障が前記抵抗変化素子に発生した場合に断線する。

【0008】

本発明の一態様の積和演算器では、前記フューズ部が断線した後における前記抵抗変化素子からの前記出力電流は、前記抵抗変化素子の正常動作時における前記抵抗変化素子からの前記出力電流よりも減少してもよい。

【0009】

本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とを有してもよい。

【0010】

本発明の一態様の積和演算器では、前記フューズ部は、前記読み出し端子に備えられていてもよい。

【0011】

本発明の一態様の積和演算器では、前記フューズ部は、前記共通端子に備えられていてもよい。

【0012】

本発明の一態様の積和演算器では、前記抵抗変化素子は、磁気抵抗効果を示す磁気抵抗効果素子であり、前記磁気抵抗効果素子は、磁壁を有する磁化自由層と、磁化方向が固定された磁化固定層と、前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有してもよい。

【0013】

本発明の一態様の積和演算器では、前記読み出し端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記出力電流が流れる方向に垂直な前記フューズ部の断面積は、前記出力電流が流れる方向に垂直な前記配線部の断面積よりも小さくてもよい。

【0014】

本発明の一態様の積和演算器では、前記読み出し端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記出力電流が増加する故障が前記抵抗変化素子に発生した場合に、前記フューズ部は、前記配線部よりも断線しやすくてもよい。

【0015】

本発明の一態様の積和演算器では、前記読み出し端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記フューズ部の材料の融点は、前記配線部の材料の融点よりも低くてもよい。

【0016】

本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子と、共通端子と、読み出し端子とをさらに有し、前記フューズ部は、前記磁化固定層よりも前記読み出し端子の側に配置されていてもよい。

【0017】

本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアをさらに有し、前記ビアは、小径部と大径部とを備え、前記出力電流は、前記小径部、前記大径部の順、または、前記大径部、前記小径部の順に、前記小径部と前記大径部とを流れ、前記小径部が、前記フューズ部として機能してもよい。

【0018】

本発明の一態様の積和演算器では、前記共通端子（ＡＢ）は、小径部と大径部とを備え、前記出力電流は、前記小径部、前記大径部の順、または、前記大径部、前記小径部の順に、前記小径部と前記大径部とを流れ、前記小径部が、前記フューズ部としてとして機能してもよい。

【0019】

本発明の一態様の積和演算器では、前記共通端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記出力電流が流れる方向に垂直な前記フューズ部の断面積は、前記出力電流が流れる方向に垂直な前記配線部の断面積よりも小さくてもよい。

【0020】

本発明の一態様の積和演算器では、前記共通端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記出力電流が増加する故障が前記抵抗変化素子に発生した場合に、前記フューズ部は、前記配線部よりも断線しやすくてもよい。

【0021】

本発明の一態様の積和演算器では、前記共通端子は、配線部をさらに備え、前記出力電流は、前記配線部、前記フューズ部の順、または、前記フューズ部、前記配線部の順に、前記配線部と前記フューズ部とを流れ、前記フューズ部の材料の融点は、前記配線部の材料の融点よりも低くてもよい。

【0022】

本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアおよび低融点材料層をさらに有し、前記出力電流は、前記ビア、前記低融点材料層の順、または、前記低融点材料層、前記ビアの順に、前記ビアと前記低融点材料層とを流れ、前記低融点材料層が、前記フューズ部として機能してもよい。

【0023】

本発明の一態様の積和演算器では、前記抵抗変化素子は、書き込み端子または共通端子と、読み出し端子とを接続するビアをさらに有し、前記ビアは、配線材料部と、前記配線材料部よりも低い融点を有する低融点材料部とを備え、前記出力電流は、前記配線材料部、前記低融点材料部の順、または、前記低融点材料部、前記配線材料部の順に、前記配線材料部と前記低融点材料部とを流れ、前記低融点材料部が、前記フューズ部として機能してもよい。

【0024】

本発明の一態様のニューロモーフィックデバイスは、前記積和演算器を備える。

【0025】

本発明の一態様のニューロモーフィックデバイスは、前記積和演算器を備え、前記抵抗変化素子は、書き込み端子と共通端子と読み出し端子とを有する共に、前記抵抗変化素子は、磁壁を有する磁化自由層と、磁化方向が固定された磁化固定層と、前記磁化自由層と前記磁化固定層とに挟まれた非磁性層とを有する、磁気抵抗効果を示す磁気抵抗効果素子であり、前記フューズ部は、前記共通端子に備えられており、前記フューズ部は、前記磁化自由層、前記磁化固定層及び非磁性層よりもニューロモーフィックデバイスの外表面の近くに配置している。

【0026】

本発明の一態様の積和演算器の使用方法は、前記複数の積演算素子に対し、前記抵抗変化素子の読み出し電圧よりも大きい電圧をかける第１ステップと、前記複数の積演算素子の少なくとも１つに対して前記読み出し電圧をかける第２ステップとを含む。

【発明の効果】

【0027】

本発明によれば、ニューラルネットワークに適用される場合に、抵抗変化素子に故障が発生した際にニューラルネットワークの性能が大きく損なわれるおそれを抑制することができる積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法を提供することができる。

【図面の簡単な説明】

【0028】

【図1】第１実施形態の積和演算器の構成の一例を示す図である。

【図2】第１実施形態の積和演算器に適用可能な抵抗変化素子の第１例を示す斜視図である。

【図3】読み出し端子を介する磁気抵抗効果素子からの出力電流の変化などを説明するための図である。

【図4】第１実施形態の積和演算器に適用可能な抵抗変化素子の第２例を示す斜視図である。

【図5】第１実施形態の積和演算器に適用可能な抵抗変化素子の第３例を示す斜視図である。

【図6】第１実施形態の積和演算器に適用可能な抵抗変化素子の第４例を示す斜視図である。

【図7】第１実施形態の積和演算器に適用可能な抵抗変化素子の第５例を示す断面図である。

【図8】第１実施形態の積和演算器に適用可能な抵抗変化素子の第６例を示す断面図である。

【図9】第１実施形態の積和演算器の適用例を示す図である。

【図10】第３実施形態の積和演算器の構成の一例を示す図である。

【図11】第３実施形態の積和演算器に適用可能な抵抗変化素子の一例の構成を示す図である。

【発明を実施するための形態】

【0029】

以下、図面を参照し、本発明の積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法の実施形態について説明する。

【0030】

＜第１実施形態＞（抵抗変化素子が磁気抵抗効果素子、破壊工程なし）
図１は第１実施形態の積和演算器１の構成の一例を示す図である。
図１に示す例では、第１実施形態の積和演算器１が、積演算部１０と、和演算部１１とを備えている。積演算部１０は、カラム１０Ａと、カラム１０Ｂとを備えている。
図１に示す例では、積演算部１０が、２つのカラム１０Ａと、１０Ｂを備えているが、他の例では、積演算部１０が、３個以上の数のカラム１０Ａ、１０Ｂ、…を備えていてもよい。

【0031】

図１に示す例では、カラム１０Ａが、積演算素子１０ＡＡと、積演算素子１０ＡＢと、積演算素子１０ＡＣとを備えている。カラム１０Ｂが、積演算素子１０ＢＡと、積演算素子１０ＢＢと、積演算素子１０ＢＣとを備えている。
図１に示す例では、カラム１０Ａが３つの積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣを備え、カラム１０Ｂが３つの積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣを備えているが、他の例では、カラム１０Ａが、３個以外の複数の積演算素子を備え、カラム１０Ｂが、３個以外の複数の積演算素子を備えてもよい。

【0032】

図１に示す例では、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれは、読み出し端子と、書き込み端子と、共通端子とを備える抵抗変化素子である。
積演算素子１０ＡＡ、１０ＢＡの読み出し端子は、ラインＬ１１に接続されている。積演算素子１０ＡＡ、１０ＢＡの書き込み端子は、ラインＬ１２に接続されている。
積演算素子１０ＡＢ、１０ＢＢの読み出し端子は、ラインＬ２１に接続されている。積演算素子１０ＡＢ、１０ＢＢの書き込み端子は、ラインＬ２２に接続されている。
積演算素子１０ＡＣ、１０ＢＣの読み出し端子は、ラインＬ３１に接続されている。積演算素子１０ＡＣ、１０ＢＣの書き込み端子は、ラインＬ３２に接続されている。
積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣの共通端子は、ラインＭ１に接続されている。積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣの共通端子は、ラインＭ２に接続されている。
和演算部１１は、積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣからの出力の合計値を検出する出力検出器１１Ａと、積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣからの出力の合計値を検出する出力検出器１１Ｂとを備えている。出力検出器１１ＡはラインＭ１に配置されている。出力検出器１１ＢはラインＭ２に配置されている。
図１に示す例では、出力検出器１１Ａが、積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣからの出力電流値を検出し、出力検出器１１Ｂが、積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣからの出力電流値を検出する。他の例では、出力検出器１１Ａが、積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣからの出力を電荷として検出し、出力検出器１１Ｂが、積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣからの出力を電荷として検出してもよい。

【0033】

（抵抗変化素子）
本発明において積演算素子として用いられる抵抗変化素子は、外部からの刺激（電流、電圧、磁場など）に対して可逆的に電気抵抗が変化する素子である。かかる抵抗変化素子としては例えば、抵抗変化型メモリ（ＲＲＡＭ）素子、相変化メモリ（ＰＣＲＡＭ）素子、異方性磁気抵抗効果（ＡＭＲ）素子、トンネル磁気抵抗効果（ＴＭＲ）素子、巨大磁気抵抗効果（ＧＭＲ）素子などが挙げられる。

【0034】

図２は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第１例を示す斜視図である。
図２に示す例では、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
磁気抵抗効果素子Ａは、磁壁ＤＷを有する磁化自由層Ａ１と、磁化方向が固定された磁化固定層Ａ２と、非磁性層Ａ３とを有する。非磁性層Ａ３は、磁化自由層Ａ１と磁化固定層Ａ２とに挟まれている。磁化自由層Ａ１は、磁壁ＤＷの一方の側に第１領域Ａ１１を有し、磁壁ＤＷの他方の側に第２領域Ａ１２を有する。第１領域Ａ１１には、書き込み端子ＡＡが設けられている。第２領域Ａ１２には、共通端子ＡＢが設けられている。磁化固定層Ａ２には、読み出し端子ＡＣが設けられている。

【0035】

磁壁ＤＷの移動量（移動距離）は、書き込み端子ＡＡと共通端子ＡＢとの間に流す書き込み電流の大きさ、時間を調整することによって可変に制御することができる。書き込み電流の大きさ、時間は例えば、パルス数あるいはパルス幅によって磁壁ＤＷの移動量（移動距離）を設定することもできる。磁壁ＤＷの駆動（移動）によって磁化固定層Ａ２と磁化自由層Ａ１のそれぞれの磁化方向が平行な（あるいは反平行な）部分の面積が連続的に変化すると、磁化方向が平行な部分の面積率と磁化方向が反平行な部分の面積率との比が連続的に変化し、磁気抵抗効果素子において線形に近い抵抗変化が得られる。
また、データの読み出しは、読み出し端子ＡＣと共通端子ＡＢとの間に電流を流して、磁化方向が平行な部分の面積率と磁化方向が反平行な部分の面積率との比に応じた抵抗を検出することで行うことができる（例えば、特許文献１参照）。

【0036】

［磁化固定層Ａ２］
磁化固定層Ａ２は、磁化が第１の方向（例えば図２の左向き）に配向し、固定された層である。ここで、磁化が固定されるとは、書き込み電流を用いた書き込み前後において磁化方向が変化しない（磁化が固定されている）ことを意味する。

【0037】

図２に示す例では、磁化固定層Ａ２は磁化が面内磁気異方性（面内磁化容易軸）を有する面内磁化膜である。磁化固定層Ａ２は、面内磁化膜に限られず、垂直磁気異方性（垂直磁化容易軸）を有する垂直磁化膜であってもよい。

【0038】

磁化固定層Ａ２が面内磁化膜であると、高いＭＲ比（磁気抵抗変化率）を有し、読み込み時にスピントランスファートルク（ＳＴＴ）による影響を受けにくく、読み取り電圧を大きくできる。一方、素子を微小化したい場合には磁気異方性が大きく、反磁界が小さい、垂直磁化膜を用いることが好ましい。

【0039】

磁化固定層Ａ２には、公知の材料を用いることができる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属及びこれらの金属を１種以上含み強磁性を示す合金を用いることができる。またこれらの金属と、Ｂ、Ｃ、及びＮのうちの１種以上の元素とを含む合金を用いることもできる。具体的には、Ｃｏ−ＦｅやＣｏ−Ｆｅ−Ｂが挙げられる。

【0040】

また磁化固定層Ａ２には、Ｃｏ_２ＦｅＳｉなどのホイスラー合金を用いることもできる。ホイスラー合金は、Ｘ_２ＹＺの化学組成をもつ金属間化合物を含み、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、Ｙは、Ｍｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属でありＸの元素種をとることもでき、Ｚは、ＩＩＩ族からＶ族の典型元素である。例えば、Ｃｏ_２ＦｅＳｉ、Ｃｏ_２ＭｎＳｉやＣｏ_２Ｍｎ_１−ａＦｅ_ａＡｌ_ｂＳｉ_１−ｂなどが挙げられる。

【0041】

また磁化固定層Ａ２は強磁性層、非磁性層から成るシンセティック構造、あるいは反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。後者においてはシンセティック構造において磁化固定層Ａ２の磁化方向は反強磁性層によって強く保持される。そのため、磁化固定層Ａ２の磁化が外部からの影響を受けにくくなる。

【0042】

磁化固定層Ａ２の磁化をＸＹ面内に配向させる（磁化固定層Ａ２を面内磁化膜にする）場合は、例えば、ＮｉＦｅを用いることが好ましい。一方で磁化固定層Ａ２の磁化をＺ方向に配向させる（磁化固定層Ａ２を垂直磁化膜にする）場合は、例えば、Ｃｏ／Ｎｉ積層膜、Ｃｏ／Ｐｔ積層膜等を用いることが好ましい。例えば、磁化固定層Ａ２を［Ｃｏ（０．２４ｎｍ）／Ｐｔ（０．１６ｎｍ）］_６／Ｒｕ（０．９ｎｍ）／［Ｐｔ（０．１６ｎｍ）／Ｃｏ（０．１６ｎｍ）］_４／Ｔａ（０．２ｎｍ）／ＦｅＢ（１．０ｎｍ）とすると、垂直磁化膜となる。

【0043】

［非磁性層Ａ３］
非磁性層Ａ３は、磁化固定層Ａ２の下面に設けられている。磁気抵抗効果素子Ａは、非磁性層Ａ３を介して磁化固定層Ａ２に対する磁化自由層Ａ１の磁化状態の変化を抵抗値変化として読み出す。すなわち、磁化固定層Ａ２、非磁性層Ａ３及び磁化自由層Ａ１は磁気抵抗効果素子Ａとして機能し、非磁性層Ａ３が絶縁体からなる場合はトンネル磁気抵抗効果（ＴＭＲ）素子と似た構成であり、非磁性層２が金属からなる場合は巨大磁気抵抗効果（ＧＭＲ）素子と似た構成である。

【0044】

非磁性層Ａ３の材料としては、磁気抵抗効果素子Ａの非磁性層に用いることができる公知の材料を用いることができる。非磁性層Ａ３が絶縁体からなる場合（トンネルバリア層である場合）、その材料としてＡｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＭｇＡｌ_２Ｏ_４、ＺｎＡｌ_２Ｏ_４、ＭｇＧａ_２Ｏ_４、ＺｎＧａ_２Ｏ_４、ＭｇＩｎ_２Ｏ_４、ＺｎＩｎ_２Ｏ_４、及び、これらの材料の多層膜や混合組成膜等を用いることができる。またこれらの他にも、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も用いることができる。これらの中でも、ＭｇＯやＭｇＡｌ_２Ｏ_４はコヒーレントトンネルが実現できる材料であるため、磁気抵抗比（ＭＲ比）を大きくとることができる。一方で、非磁性層２が金属からなる場合は、その材料としてＣｕ、Ａｌ、Ａｇ等を用いることができる。
非磁性層Ａ３が絶縁体からなる場合（トンネルバリア層である場合）、その厚みは、例えば２５Å以上である。

【0045】

［磁化自由層Ａ１］
磁化自由層Ａ１は磁壁駆動型（移動型）ＭＲＡＭの磁壁駆動層に相当する。
磁化自由層Ａ１は強磁性体材料からなり、その内部の磁化の向きは反転可能である。磁化自由層Ａ１は、磁化が磁化固定層Ａ２と逆向きの第２の方向に配向した第１領域Ａ１１と、磁化が第１の方向と同じ向きに配向した第２領域Ａ１２と、これらの領域の界面をなす磁壁ＤＷとを有する。磁壁ＤＷを挟んで第１領域Ａ１１と第２領域Ａ１２の磁化の向きは反対である。磁壁ＤＷは、磁化自由層Ａ１における第１領域Ａ１１と第２領域Ａ１２の構成比率が変化することで移動する。

【0046】

磁化自由層Ａ１の材料には、公知の材料を用いることができ、特に軟磁性材料を適用できる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮのうちの１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅが、磁化自由層Ａ１の材料として挙げられる。

【0047】

磁化自由層Ａ１の材料には、飽和磁化が小さい材料を用いることもできる。例えば、（ＭｎＧａ）Ａｓや（ＩｎＦｅ）Ａｓ、あるいはＣｏ／Ｔｂ多層膜やＧｄＦｅＣｏのように飽和磁化が小さい材料を用いると、小さい電流密度で磁化自由層Ａ１の磁壁ＤＷを駆動させることができる。また、これらの材料を用いると、磁壁ＤＷの駆動速度が遅くなる。

【0048】

ＮｉＦｅのような磁気異方性が弱い材料は、磁壁ＤＷの駆動速度が速く、１００ｍ／ｓｅｃ以上の速度で磁壁ＤＷが動作する。つまり、磁壁ＤＷは１０ｎｓｅｃのパルスで、１μｍの距離を移動する。したがって、磁化自由層Ａ１を素子内でアナログ的に動かす場合には、高価な半導体回路を用いて微小なパルスを印加するか、集積度を犠牲にして磁化自由層を十分長くするなどの対応が必要となる。これに対し、磁壁ＤＷの駆動速度が遅い材料の場合には、十分長いパルス電流を印加する場合や磁化自由層Ａ１の長さが短い場合でも、アナログメモリを形成することが可能である。

【0049】

磁化自由層Ａ１には、Ｍｎ_３Ｘ（Ｘ＝Ｇａ，Ｇｅ）の垂直磁化膜やＣｏ／Ｎｉ，Ｃｏ／Ｐｔなどの多層膜による垂直磁化膜を用いることが好ましい。これらの材料は磁壁駆動のための電流密度が小さくても磁壁ＤＷを駆動させることが可能である。
磁壁ＤＷの層は、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄ、ＣｏＣｒＰｔからなる群から選択されるいずれかを含む。

【0050】

磁化自由層Ａ１が長手方向に延在する長さは６０ｎｍ以上であることが好ましい。６０ｎｍ未満では単磁区になりやすく、磁化自由層Ａ１内に磁壁ＤＷが形成されにくい。

【0051】

磁化自由層Ａ１の厚さは磁壁駆動層として機能する限り、特に制限はないが、例えば、２ｎｍ〜６０ｎｍとすることができる。磁化自由層Ａ１の厚さが６０ｎｍ以上になると、積層方向に磁壁が形成される可能性が高まる。ただし、積層方向に磁壁が形成されるか否かは、磁化自由層Ａ１の形状異方性とのバランスによって生じる。磁化自由層Ａ１の厚さが６０ｎｍ未満であれば、磁壁ＤＷができることは考えにくい。

【0052】

磁化自由層Ａ１は、層の側面に磁壁ＤＷの移動を止める磁壁ピン止め部を有してもよい。例えば、磁化自由層Ａ１の磁壁ＤＷの移動を止めたい位置に、凹凸、溝、膨らみ、くびれ、切り欠きなどを設けると、磁壁の移動を止める（ピンする）ことができる。磁壁ピン止め部を有すると、閾値以上の電流を流さないとそれ以上磁壁が移動しない構成とすることができ、出力信号をアナログ的ではなく、多値化し易くなる。

【0053】

例えば、磁壁ピン止め部を所定の距離ごとに形成することにより、磁壁ＤＷをより安定的に保持することができ、安定的な多値記録を可能にし、より安定的に多値化された出力信号を読み出すことを可能にする。

【0054】

図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１のうち、平面視において磁化固定層Ａ２に重ならない両端部のそれぞれに、第１領域Ａ１１の磁化と同じ第１の方向の磁化を有する第１磁化供給層Ａ４、及び、第２領域Ａ１２の磁化と同じ第２の方向の磁化を有する第２磁化供給層Ａ５を有する。
第１磁化供給層Ａ４及び第２磁化供給層Ａ５の材料としては、磁化固定層Ａ２に使える強磁性材料と同じ材料を用いることができる。

【0055】

図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１に接すると共に磁化自由層Ａ１の長手方向に対して交差する方向に延在するスピン軌道トルク（ＳＯＴ）配線を用いてもよい。スピン軌道トルク配線は、電流が流れるとスピンホール効果によって純スピン流が生成される材料からなるものである。
かかる構成を有することにより、磁化が固定された層としての磁化供給層を設置することがなくても、スピン軌道トルク配線の両端に電流を流すことにより磁化自由層Ａ１に磁壁を導入することができ、また、スピン軌道トルク配線を介して磁化自由層Ａ１に電流を流すことで、磁壁を移動させることができる。

【0056】

また、図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１と電気的に絶縁されていると共に、磁化自由層Ａ１に対して交差する方向に延在する磁場印加配線を用いてもよい。磁場印加配線に電流を流すことによりアンペールの法則により磁場が発生する。磁場印加配線に流す電流の向きによって、発生する磁場の向きを逆向きにすることができる。そのため、磁化自由層Ａ１の端部に面内磁化を供給可能に配置することによって、磁場印加配線に流す電流の向きに応じて磁化自由層Ａ１の端部に互いに逆向きの面内磁化方向のうちの一方の面内磁化方向の磁化を供給することができる。また、磁化自由層Ａ１の端部に垂直磁化を供給可能に配置することによって、磁場印加配線に流す電流の向きに応じて磁化自由層Ａ１の端部に互いに逆向きの垂直磁化方向のうちの一方の垂直磁化方向の磁化を供給することができる。

【0057】

また、図２に示す例では、磁壁ＤＷを形成するために、磁化自由層Ａ１の両端部のいずれにも磁化が固定された層として第１磁化供給層Ａ４及び第２磁化供給層Ａ５を用いたが、いずれか一方又は両方に、磁化自由層Ａ１に絶縁層を介して接続された電圧印加端子を用いてもよい。磁化固定層Ａ２と電圧印加端子との間に電圧を印加すると、磁化自由層Ａ１の磁化の一部が電圧の影響を受ける。例えば、電圧印加端子から電圧をパルスで印加すると磁化の一部は、電圧印加時には磁化自由層Ａ１の磁化の方向に対して直交する方向に配向し、電圧印加が止まったタイミングでは磁化自由層Ａ１の磁化は第１の方向か又はその逆方向の第２の方向に配向する。この直交する方向に配向した磁化が第１の方向か又はその逆方向の第２の方向に倒れるかは等確率であり、パルス電圧を印加するタイミング、回数、周期を調整することで、磁化の一部を第１の方向から第２の方向に配向させることができる。

【0058】

磁化自由層Ａ１と非磁性層Ａ３の間に磁気結合層を設置してもよい。磁気結合層とは、磁化自由層Ａ１の磁化状態を転写する層である。磁化自由層Ａ１の主たる機能は磁壁を駆動させるための層であり、磁化固定層Ａ１と非磁性層Ａ２を介して生じる磁気抵抗効果に適した材料を選択できるとは限らない。一般的に、非磁性層Ａ２を用いたコヒーレントトンネル効果を生じさせるためには、磁化固定層Ａ１や磁気結合層はＢＣＣ構造の強磁性材料が良いことが知られている。特に、磁化固定層Ａ１や磁気結合層の材料として、Ｃｏ−Ｆｅ−Ｂの組成の材料がスパッタによって作成した際に大きな出力が得られることが知られている。

【0059】

図２に示す例では、読み出し端子ＡＣが、フューズ部ＡＣ１と、フューズ部ＡＣ１の両側に配置された配線部ＡＣ２、ＡＣ３とを備えている。磁気抵抗効果素子Ａからの出力電流が読み出し端子ＡＣを介して出力される場合、出力電流は、配線部ＡＣ２、フューズ部ＡＣ１、配線部ＡＣ３の順（つまり、図２の上向き）に、フューズ部ＡＣ１と配線部ＡＣ２、ＡＣ３とを流れるか、あるいは、配線部ＡＣ３、フューズ部ＡＣ１、配線部ＡＣ２の順（つまり、図２の下向き）に、フューズ部ＡＣ１と配線部ＡＣ２、ＡＣ３とを流れる。

【0060】

図２に示す例では、出力電流が流れる方向に垂直なフューズ部ＡＣ１の断面積は、出力電流が流れる方向に垂直な配線部ＡＣ２、ＡＣ３の断面積よりも小さく設定されている。
つまり、フューズ部ＡＣ１は、配線部ＡＣ２、ＡＣ３よりも断線しやすく構成されている。
図２に示す例では、フューズ部ＡＣ１の断面積を配線部ＡＣ２、ＡＣ３の断面積よりも小さくすることによって、フューズ部ＡＣ１が、配線部ＡＣ２、ＡＣ３よりも断線しやすく構成されているが、他の例では、フューズ部ＡＣ１をミアンダ型に形成したり、網目状に形成したりすることによって、フューズ部ＡＣ１を配線部ＡＣ２、ＡＣ３よりも断線しやすく構成してもよい。
さらに他の例では、フューズ部ＡＣ１の材料の融点を配線部ＡＣ２、ＡＣ３の材料の融点よりも低くすることによって、フューズ部ＡＣ１を配線部ＡＣ２、ＡＣ３よりも断線しやすく構成してもよい。

【0061】

また、図２に示す例では、フューズ部ＡＣ１は、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図２の上側）に配置されている。そのため、フューズ部ＡＣ１の断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0062】

図３は読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流の変化などを説明するための図である。図３において、縦軸は、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流を示す。横軸は、磁気抵抗効果素子Ａの状態（抵抗値の大きさ）を示す。
磁気抵抗効果素子Ａの正常動作時であって、磁気抵抗効果素子Ａの抵抗値が最も高い時には、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が最小値Ｍｉｎになる。
磁気抵抗効果素子Ａの正常動作時には、磁気抵抗効果素子Ａの抵抗値が低くなるに従って、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が大きくなる。
磁気抵抗効果素子Ａの正常動作時であって、磁気抵抗効果素子Ａの抵抗値が最も低い時には、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が最大値Ｍａｘになる。

【0063】

図３に示す例では、磁気抵抗効果素子Ａの正常動作時に、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が値Ｉ１になる。
読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生すると、図３の上向きの矢印で示すように、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が増加する。

【0064】

図３に示す例では、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が値Ｉ２まで増加すると、磁気抵抗効果素子Ａの読み出し端子ＡＣのフューズ部ＡＣ１が断線する。その結果、図３の下向きの矢印で示すように、読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流が、値Ｉ３まで減少する（詳細には、ゼロまで減少する）。
つまり、図３に示す例では、フューズ部ＡＣ１が断線した後における読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流は、磁気抵抗効果素子Ａの正常動作時における読み出し端子ＡＣを介する磁気抵抗効果素子Ａからの出力電流よりも減少する。

【0065】

図４は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第２例を示す斜視図である。
図４に示す例では、図２に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
図４に示す例では、図２に示す例とは異なり、共通端子ＡＢが、フューズ部ＡＢ１と、フューズ部ＡＢ１の両側に配置された配線部ＡＢ２、ＡＢ３とを備えている。磁気抵抗効果素子Ａからの出力電流が共通端子ＡＢを介して出力される場合、出力電流は、配線部ＡＢ２、フューズ部ＡＢ１、配線部ＡＢ３の順（つまり、図４の右向き）に、フューズ部ＡＢ１と配線部ＡＢ２、ＡＢ３とを流れるか、あるいは、配線部ＡＢ３、フューズ部ＡＢ１、配線部ＡＢ２の順（つまり、図４の左向き）に、フューズ部ＡＢ１と配線部ＡＢ２、ＡＢ３とを流れる。

【0066】

図４に示す例では、出力電流が流れる方向に垂直なフューズ部ＡＢ１の断面積は、出力電流が流れる方向に垂直な配線部ＡＢ２、ＡＢ３の断面積よりも小さく設定されている。
つまり、フューズ部ＡＢ１は、配線部ＡＢ２、ＡＢ３よりも断線しやすく構成されている。
図４に示す例では、フューズ部ＡＢ１の断面積を配線部ＡＢ２、ＡＢ３の断面積よりも小さくすることによって、フューズ部ＡＢ１が、配線部ＡＢ２、ＡＢ３よりも断線しやすく構成されているが、他の例では、フューズ部ＡＢ１をミアンダ型に形成したり、網目状に形成したりすることによって、フューズ部ＡＢ１を配線部ＡＢ２、ＡＢ３よりも断線しやすく構成してもよい。
さらに他の例では、フューズ部ＡＢ１の材料の融点を配線部ＡＢ２、ＡＢ３の材料の融点よりも低くすることによって、フューズ部ＡＢ１を配線部ＡＢ２、ＡＢ３よりも断線しやすく構成してもよい。

【0067】

図５は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第３例を示す斜視図である。
図５に示す例では、図２に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
磁気抵抗効果素子Ａは、書き込み端子ＡＡまたは共通端子ＡＢと、読み出し端子ＡＣとを接続するビアＡＤを有する。詳細には、ビアＡＤは、磁化固定層Ａ２と読み出し端子ＡＣとを接続する。また、ビアＡＤは、小径部ＡＤ１と、小径部ＡＤ１の両側に配置された大径部ＡＤ２、ＡＤ３とを備えている。磁気抵抗効果素子Ａからの出力電流がビアＡＤを介して出力される場合、出力電流は、大径部ＡＤ２、小径部ＡＤ１、大径部ＡＤ３の順（つまり、図５の下向き）に、小径部ＡＤ１と大径部ＡＤ２、ＡＤ３とを流れるか、あるいは、大径部ＡＤ３、小径部ＡＤ１、大径部ＡＤ２の順（つまり、図５の上向き）に、小径部ＡＤ１と大径部ＡＤ２、ＡＤ３とを流れる。
小径部ＡＤ１は、ビアＡＤを介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生した場合に断線するフューズ部として機能する。

【0068】

図５に示す例では、出力電流が流れる方向に垂直な小径部ＡＤ１の断面積は、出力電流が流れる方向に垂直な大径部ＡＤ２、ＡＤ３の断面積よりも小さく設定されている。つまり、小径部ＡＤ１は、大径部ＡＤ２、ＡＤ３よりも断線しやすく構成されている。
図５に示す例では、小径部ＡＤ１の断面積を大径部ＡＤ２、ＡＤ３の断面積よりも小さくすることによって、小径部ＡＤ１が、大径部ＡＤ２、ＡＤ３よりも断線しやすく構成されているが、他の例では、小径部ＡＤ１をミアンダ型に形成したり、網目状に形成したりすることによって、小径部ＡＤ１を大径部ＡＤ２、ＡＤ３よりも断線しやすく構成してもよい。
さらに他の例では、小径部ＡＤ１の材料の融点を大径部ＡＤ２、ＡＤ３の材料の融点よりも低くすることによって、小径部ＡＤ１を大径部ＡＤ２、ＡＤ３よりも断線しやすく構成してもよい。

【0069】

また、図５に示す例では、小径部ＡＤ１は、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図５の上側）に配置されている。そのため、小径部ＡＤ１の断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0070】

また、ビアＡＤが小径部ＡＤ１と大径部ＡＤ２、ＡＤ３とを備えるのに加えて、共通端子ＡＢが小径部と大径部とを備え、共通端子ＡＢの小径部がフューズ部として機能してもよい。

【0071】

図６は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第４例を示す斜視図である。
図６に示す例では、図２に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
磁気抵抗効果素子Ａは、書き込み端子ＡＡまたは共通端子ＡＢと、読み出し端子ＡＣとを接続するビアＡＤおよび低融点材料層ＡＥを有する。詳細には、ビアＡＤおよび低融点材料層ＡＥは、磁化固定層Ａ２と読み出し端子ＡＣとを接続する。磁気抵抗効果素子Ａからの出力電流がビアＡＤおよび低融点材料層ＡＥを介して出力される場合、出力電流は、ビアＡＤ、低融点材料層ＡＥの順（つまり、図６の下向き）に、ビアＡＤと低融点材料層ＡＥとを流れるか、あるいは、低融点材料層ＡＥ、ビアＡＤの順（つまり、図６の上向き）に、ビアＡＤと低融点材料層ＡＥとを流れる。
低融点材料層ＡＥは、低融点材料層ＡＥを介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生した場合に断線するフューズ部として機能する。

【0072】

図６に示す例では、低融点材料層ＡＥの融点がビアＡＤの材料の融点よりも低く設定されている。つまり、低融点材料層ＡＥは、ビアＡＤよりも断線しやすく構成されている。
図６に示す例では、低融点材料層ＡＥの融点をビアＡＤの材料の融点よりも低くすることによって、低融点材料層ＡＥがビアＡＤよりも断線しやすく構成されているが、他の例では、低融点材料層ＡＥをミアンダ型に形成したり、網目状に形成したりすることによって、低融点材料層ＡＥをビアＡＤよりも断線しやすく構成してもよい。

【0073】

また、図６に示す例では、低融点材料層ＡＥは、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図６の上側）に配置されている。そのため、低融点材料層ＡＥの断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0074】

図７は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第５例を示す断面図である。
図７に示す例では、図２に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
磁気抵抗効果素子Ａは、書き込み端子ＡＡまたは共通端子ＡＢと（図６参照）、読み出し端子ＡＣとを接続するビアＡＤ、低融点材料層ＡＥおよびＳｉＯｘ層ＡＦを有する。詳細には、ビアＡＤ、低融点材料層ＡＥおよびＳｉＯｘ層ＡＦは、磁化固定層Ａ２と読み出し端子ＡＣとを接続する。磁気抵抗効果素子Ａからの出力電流がビアＡＤおよび低融点材料層ＡＥを介して出力される場合、出力電流は、ビアＡＤ、低融点材料層ＡＥの順（つまり、図７の下向き）に、ビアＡＤと低融点材料層ＡＥとを流れるか、あるいは、低融点材料層ＡＥ、ビアＡＤの順（つまり、図７の上向き）に、ビアＡＤと低融点材料層ＡＥとを流れる。
低融点材料層ＡＥは、低融点材料層ＡＥを介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生した場合に断線するフューズ部として機能する。

【0075】

図７に示す例では、低融点材料層ＡＥの融点がビアＡＤの材料の融点よりも低く設定されている。つまり、低融点材料層ＡＥは、ビアＡＤよりも断線しやすく構成されている。
図７に示す例では、低融点材料層ＡＥの融点をビアＡＤの材料の融点よりも低くすることによって、低融点材料層ＡＥがビアＡＤよりも断線しやすく構成されているが、他の例では、低融点材料層ＡＥをミアンダ型に形成したり、網目状に形成したりすることによって、低融点材料層ＡＥをビアＡＤよりも断線しやすく構成してもよい。

【0076】

また、図７に示す例では、低融点材料層ＡＥは、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図７の上側）に配置されている。そのため、低融点材料層ＡＥの断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0077】

図８は第１実施形態の積和演算器１に適用可能な抵抗変化素子の第６例を示す断面図である。
図８に示す例では、図２に示す例と同様に、抵抗変化素子が、磁気抵抗効果を示す磁気抵抗効果素子Ａである。
磁気抵抗効果素子Ａは、書き込み端子ＡＡまたは共通端子ＡＢと（図６参照）、読み出し端子ＡＣとを接続するビアＡＤおよびＳｉＯｘ層ＡＦを有する。詳細には、ビアＡＤおよびＳｉＯｘ層ＡＦは、磁化固定層Ａ２と読み出し端子ＡＣとを接続する。また、ビアＡＤは、配線材料部ＡＤ４と、配線材料部ＡＤ４よりも低い融点を有する低融点材料部ＡＤ５とを備えている。
磁気抵抗効果素子Ａからの出力電流がビアＡＤの配線材料部ＡＤ４および低融点材料部ＡＤ５を介して出力される場合、出力電流は、配線材料部ＡＤ４、低融点材料部ＡＤ５の順（つまり、図８の下向き）に、配線材料部ＡＤ４と低融点材料部ＡＤ５とを流れるか、あるいは、低融点材料部ＡＤ５、配線材料部ＡＤ４の順（つまり、図８の上向き）に、配線材料部ＡＤ４と低融点材料部ＡＤ５とを流れる。
低融点材料部ＡＤ５は、低融点材料部ＡＤ５を介する磁気抵抗効果素子Ａからの出力電流が増加する故障が磁気抵抗効果素子Ａに発生した場合に断線するフューズ部として機能する。

【0078】

図８に示す例では、低融点材料部ＡＤ５の融点が配線材料部ＡＤ４の融点よりも低く設定されている。つまり、低融点材料部ＡＤ５は、配線材料部ＡＤ４よりも断線しやすく構成されている。
図８に示す例では、低融点材料部ＡＤ５の融点を配線材料部ＡＤ４の融点よりも低くすることによって、低融点材料部ＡＤ５が配線材料部ＡＤ４よりも断線しやすく構成されているが、他の例では、低融点材料部ＡＤ５をミアンダ型に形成したり、網目状に形成したりすることによって、低融点材料部ＡＤ５を配線材料部ＡＤ４よりも断線しやすく構成してもよい。

【0079】

また、図８に示す例では、低融点材料部ＡＤ５は、磁化固定層Ａ２よりも読み出し端子ＡＣの側（図８の上側）に配置されている。そのため、低融点材料部ＡＤ５の断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0080】

図９は第１実施形態の積和演算器１の適用例を示す図である。
図９に示す例では、第１実施形態の積和演算器１が、ニューロモーフィックデバイス１００に適用されている。ニューロモーフィックデバイス１００は、入力層１０１と、隠れ層１０２と、出力層１０３と、第１実施形態の積和演算器１と、積和演算器２とを備えている。積和演算器２は、図１に示す第１実施形態の積和演算器１と同様に複数の積演算素子を有する。
入力層１０１は、例えば４つのノード１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄを備えている。隠れ層１０２は、例えば３つのノード１０２Ａ、１０２Ｂ、１０２Ｃを備えている。出力層１０３は、例えば３つのノード１０３Ａ、１０３Ｂ、１０３Ｃを備えている。
積和演算器１は、入力層１０１と隠れ層１０２との間に配置され、入力層１０１の４つのノード１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄと、隠れ層１０２の３つのノード１０２Ａ、１０２Ｂ、１０２Ｃとを接続する。積和演算器１は、図１に示す積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣの抵抗値を変更することによって、重みを変更する。
隠れ層１０２と出力層１０３との間には、積和演算器２が配置されている。積和演算器２は、隠れ層１０２の３つのノード１０２Ａ、１０２Ｂ、１０２Ｃと、出力層１０３の３つのノード１０３Ａ、１０３Ｂ、１０３Ｃとを接続する。積和演算器２は、複数の積演算素子の抵抗値を変更することによって、重みを変更する。
隠れ層１０２は、活性化関数（例えばシグモイド関数）を使用する。

【0081】

本発明者は、鋭意研究において、積和演算器１を構成する積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣの特性が何らかの要因で変化すると（詳細には、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣが故障すると）、ニューロモーフィックデバイス１００の機能が低下することを見い出した。
特に、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣがショートモードで故障した場合（つまり、出力電流が大きくなる故障が積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣに発生した場合）に、積和演算器１の積和演算機能や、ニューラルネットワークとしての性能が大きく損なわれることを見い出した。
詳細には、本発明者は、鋭意研究において、出力電流が大きくなる故障が積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣに発生した場合には、出力電流が小さくなる故障が積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣに発生した場合よりも、積和演算器１の積和演算機能や、ニューラルネットワークとしての性能が損なわれる度合いが大きいことを見い出した。これは故障した抵抗変化素子に電流が集中して大量に流れることによって、他の抵抗変化素子の重み（他の抵抗変化素子からの電流）が回路上で見えなくなるためである。

【0082】

なお、ニューロモーフィックデバイスが備える積和演算器において、フューズ部が共通端子に備えられており、フューズ部が、抵抗変化素子である磁気抵抗効果素子の心臓部（磁化自由層、磁化固定層及び非磁性層）よりもニューロモーフィックデバイスの外表面側に備えた構成とすることにより、フューズ部が機能して断線した際にもその影響が小さいものとなる。

【0083】

そこで、第１実施形態の積和演算器１では、上述したように、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣ（抵抗変化素子、磁気抵抗効果素子Ａ）からの出力電流が増加する故障が積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣに発生した場合に断線するフューズ機能が備えられている。
そのため、第１実施形態の積和演算器１によれば、ニューラルネットワークの性能が大きく損なわれるおそれを抑制することができる。

【0084】

また、第１実施形態の積和演算器１では、上述したように、フューズ機能を有する部分が、磁化固定層Ａ２よりも読み出し端子ＡＣの側に配置されている。そのため、フューズ機能を有する部分の断線の影響が書き込み端子ＡＡの側におよんでしまうおそれを抑制することができる。

【0085】

＜第２実施形態＞（抵抗変化素子が磁気抵抗効果素子、破壊工程あり）
以下、本発明の積和演算器の第２実施形態について説明する。
第２実施形態の積和演算器１は、後述する点を除き、上述した第１実施形態の積和演算器１と同様に構成されている。従って、第２実施形態の積和演算器１によれば、後述する点を除き、上述した第１実施形態の積和演算器１と同様の効果を奏することができる。

【0086】

上述した第１実施形態の積和演算器１では、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれに対して読み出し電圧よりも大きい電圧がかけられないが、第２実施形態の積和演算器１では、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれに対して読み出し電圧よりも大きい電圧がかけられる。
「読み出し電圧」とは、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣが磁気抵抗効果素子として用いられる場合であって、磁気抵抗効果素子に書き込まれているデータを読み出す場合に磁気抵抗効果素子に対してかけられる電圧である。
第２実施形態の積和演算器１の使用時には、まず、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれに対し、読み出し電圧よりも大きい電圧がかけられる。その結果、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのうちの不安定な素子（つまり、出力電流が増加する故障を生じるおそれがある素子）が、予め破壊される。そのため、第２実施形態の積和演算器１によれば、出力電流が増加する故障を生じることに伴って、ニューラルネットワークの性能が大きく損なわれてしまうおそれを抑制することができる。
次いで、第２実施形態の積和演算器１の使用時には、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのうちの破壊しなかった素子が、通常に動作させられる。つまり、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣの少なくとも１つに対して読み出し電圧がかけられる。

【0087】

＜第３実施形態＞（抵抗変化素子が一般的な可変抵抗、破壊工程なし）
以下、本発明の積和演算器の第３実施形態について説明する。
第３実施形態の積和演算器１は、後述する点を除き、上述した第１実施形態の積和演算器１と同様に構成されている。従って、第３実施形態の積和演算器１によれば、後述する点を除き、上述した第１実施形態の積和演算器１と同様の効果を奏することができる。

【0088】

図１０は第３実施形態の積和演算器１の構成の一例を示す図である。
第１実施形態の積和演算器１では、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣが磁気抵抗効果素子Ａによって構成されているが、第３実施形態の積和演算器１では、積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣが任意の抵抗変化素子（可変抵抗）によって構成されている。

【0089】

図１１は第３実施形態の積和演算器１に適用可能な抵抗変化素子Ｂの一例の構成を示す図である。
図１に示す例では、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれが、読み出し端子ＡＣと、書き込み端子ＡＡと、共通端子ＡＢとを備える磁気抵抗効果素子Ａであるが、図１０および図１１に示す例では、複数の積演算素子１０ＡＡ〜１０ＡＣ、１０ＢＡ〜１０ＢＣのそれぞれが、第１端子Ｂ１と、第２端子Ｂ２とを備える抵抗変化素子Ｂである。抵抗変化素子Ｂは、抵抗変化部Ｂ３と、フューズ部Ｂ４とをさらに備えている。抵抗変化部Ｂ３の一端は、第１端子Ｂ１に接続され、抵抗変化部Ｂ３の他端は、フューズ部Ｂ４を介して第２端子Ｂ２に接続されている。
図１０に示す例では、積演算素子１０ＡＡ、１０ＢＡの第１端子は、ラインＬ１１に接続されている。積演算素子１０ＡＢ、１０ＢＢの第１端子は、ラインＬ２１に接続されている。積演算素子１０ＡＣ、１０ＢＣの第１端子は、ラインＬ３１に接続されている。
積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣの第２端子は、ラインＭ１に接続されている。積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣの第２端子は、ラインＭ２に接続されている。
和演算部１１は、積演算素子１０ＡＡ、１０ＡＢ、１０ＡＣの第２端子からの出力の合計値を検出する出力検出器１１Ａと、積演算素子１０ＢＡ、１０ＢＢ、１０ＢＣの第２端子からの出力の合計値を検出する出力検出器１１Ｂとを備えている。

【0090】

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各実施形態に記載の構成を組み合わせてもよい。

【0091】

例えば、以上に示した実施形態に係る各装置（例えば、積和演算器１）の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体（記憶媒体）に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、処理を行ってもよい。
なお、ここでいう「コンピュータシステム」とは、オペレーティング・システム（ＯＳ：Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）あるいは周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。また、記録媒体としては、例えば、一時的にデータを記録する記録媒体であってもよい。

【0092】

さらに、「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークあるいは電話回線等の通信回線を介してプログラムが送信された場合のサーバあるいはクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記のプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）あるいは電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
コンピュータでは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサがメモリに記憶されたプログラムを読み出して実行する。

【符号の説明】

【0093】

１…積和演算器、２…積和演算器、１０…積演算部、１０Ａ…カラム、１０ＡＡ…積演算素子、１０ＡＢ…積演算素子、１０ＡＣ…積演算素子、１０Ｂ…カラム、１０ＢＡ…積演算素子、１０ＢＢ…積演算素子、１０ＢＣ…積演算素子、１１…和演算部、１１Ａ…出力検出器、１１Ｂ…出力検出器、１００…ニューロモーフィックデバイス、１０１…入力層、１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ…ノード、１０２…隠れ層、１０２Ａ、１０２Ｂ、１０２Ｃ…ノード、１０３…出力層、１０３Ａ、１０３Ｂ、１０３Ｃ…ノード、Ａ…磁気抵抗効果素子、ＡＡ…書き込み端子、ＡＢ…共通端子、ＡＢ１…フューズ部、ＡＢ２、ＡＢ３…配線部、ＡＣ…読み出し端子、ＡＣ１…フューズ部、ＡＣ２、ＡＣ３…配線部、ＡＤ…ビア、ＡＤ１…小径部、ＡＤ２…大径部、ＡＤ３…大径部、ＡＤ４…配線材料部、ＡＤ５…低融点材料部、ＡＥ…低融点材料層、ＡＦ…ＳｉＯｘ層、Ａ１…磁化自由層、Ａ１１…第１領域、Ａ１２…第２領域、Ａ２…磁化固定層、Ａ３…非磁性層、Ｂ…抵抗変化素子、Ｂ１…第１端子、Ｂ２…第２端子、Ｂ３…抵抗変化部、Ｂ４…フューズ部、ＤＷ…磁壁、Ｌ１１…ライン、Ｌ１２…ライン、Ｌ２１…ライン、Ｌ２２…ライン、Ｌ３１…ライン、Ｌ３２…ライン、Ｍ１…ライン、Ｍ２…ライン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】