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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6876500
(24)【登録日】2021年4月28日
(45)【発行日】2021年5月26日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20210517BHJP
H01L 29/788 20060101ALI20210517BHJP
H01L 29/792 20060101ALI20210517BHJP
H01L 27/11568 20170101ALI20210517BHJP
H01L 21/318 20060101ALI20210517BHJP
H01L 21/316 20060101ALI20210517BHJP
【ＦＩ】
H01L29/78 371
H01L27/11568
H01L21/318 B
H01L21/316 S
H01L21/316 M
H01L21/316 U
H01L21/316 X
【請求項の数】15
【全頁数】39
(21)【出願番号】特願2017-82900(P2017-82900)
(22)【出願日】2017年4月19日
(65)【公開番号】特開2018-182191(P2018-182191A)
(43)【公開日】2018年11月15日
【審査請求日】2019年10月18日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】門島 勝
(72)【発明者】
【氏名】井上 真雄
【審査官】
加藤 俊哉
(56)【参考文献】
【文献】
米国特許出願公開第２００９／０１７５０８９（ＵＳ，Ａ１）
【文献】
特開２０１６−０７２４７０（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１５／０１８７９６０（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２０１３／０３１３６２８（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００８／０２９０４００（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３１６
Ｈ０１Ｌ ２１／３１８
Ｈ０１Ｌ ２７／１１５６８
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面に、絶縁膜部を形成する工程、
（ｃ）前記絶縁膜部上に、導電膜を形成する工程、
（ｄ）前記導電膜および前記絶縁膜部をパターニングすることにより、前記導電膜からなるゲート電極を形成し、前記ゲート電極と前記半導体基板との間の部分の前記絶縁膜部からなるゲート絶縁膜を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面に、シリコンおよび酸素を含有する第１絶縁膜を形成する工程、
（ｂ２）前記第１絶縁膜上に、シリコンおよび窒素を含有する第２絶縁膜を形成する工程、
（ｂ３）前記第２絶縁膜上に、シリコンおよび酸素を含有する第３絶縁膜を形成する工程、
（ｂ４）前記第３絶縁膜上に、シリコンおよび窒素を含有する第４絶縁膜を形成する工程、
（ｂ５）前記第４絶縁膜上に、シリコンおよび酸素を含有する第５絶縁膜を形成する工程、
を含み、
前記（ｂ１）工程、前記（ｂ２）工程、前記（ｂ３）工程、前記（ｂ４）工程、および、前記（ｂ５）工程により、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜からなる前記絶縁膜部が形成され、
前記第２絶縁膜は、下層絶縁膜と上層絶縁膜とからなり、
前記（ｂ２）工程では、異なる成膜条件にて、前記下層絶縁膜と前記上層絶縁膜とを形成し、
前記（ｂ３）工程では、前記上層絶縁膜の少なくとも一部を酸化することにより、前記第３絶縁膜を形成する、半導体装置の製造方法。
（ｂ）前記半導体基板の主面に、絶縁膜部を形成する工程、
（ｃ）前記絶縁膜部上に、導電膜を形成する工程、
（ｄ）前記導電膜および前記絶縁膜部をパターニングすることにより、前記導電膜からなるゲート電極を形成し、前記ゲート電極と前記半導体基板との間の部分の前記絶縁膜部からなるゲート絶縁膜を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面に、シリコンおよび酸素を含有する第１絶縁膜を形成する工程、
（ｂ２）前記第１絶縁膜上に、シリコンおよび窒素を含有する第２絶縁膜を形成する工程、
（ｂ３）前記第２絶縁膜上に、シリコンおよび酸素を含有する第３絶縁膜を形成する工程、
（ｂ４）前記第３絶縁膜上に、シリコンおよび窒素を含有する第４絶縁膜を形成する工程、
（ｂ５）前記第４絶縁膜上に、シリコンおよび酸素を含有する第５絶縁膜を形成する工程、
を含み、
前記（ｂ１）工程、前記（ｂ２）工程、前記（ｂ３）工程、前記（ｂ４）工程、および、前記（ｂ５）工程により、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜からなる前記絶縁膜部が形成され、
前記第２絶縁膜は、下層絶縁膜と上層絶縁膜とからなり、
前記（ｂ２）工程では、異なる成膜条件にて、前記下層絶縁膜と前記上層絶縁膜とを形成し、
前記（ｂ３）工程では、前記上層絶縁膜の少なくとも一部を酸化することにより、前記第３絶縁膜を形成する、半導体装置の製造方法。
【請求項2】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、原子層堆積法により、前記第２絶縁膜を形成する、半導体装置の製造方法。
前記（ｂ２）工程では、原子層堆積法により、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項3】
請求項１記載の半導体装置の製造方法において、
前記（ｂ４）工程では、減圧化学気相成長法により、前記第４絶縁膜を形成する、半導体装置の製造方法。
前記（ｂ４）工程では、減圧化学気相成長法により、前記第４絶縁膜を形成する、半導体装置の製造方法。
【請求項4】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より低温で成膜する、半導体装置の製造方法。
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より低温で成膜する、半導体装置の製造方法。
【請求項5】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より少ない流量のアンモニアガスで成膜する、半導体装置の製造方法。
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より少ない流量のアンモニアガスで成膜する、半導体装置の製造方法。
【請求項6】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より低温で、かつ、少ない流量のアンモニアガスで成膜する、半導体装置の製造方法。
前記（ｂ２）工程では、前記上層絶縁膜は、前記下層絶縁膜より低温で、かつ、少ない流量のアンモニアガスで成膜する、半導体装置の製造方法。
【請求項7】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記上層絶縁膜は、５００℃以下で成膜し、前記下層絶縁膜は、前記上層絶縁膜の成膜温度よりも２５℃以上高温で成膜する、半導体装置の製造方法。
前記（ｂ２）工程では、前記上層絶縁膜は、５００℃以下で成膜し、前記下層絶縁膜は、前記上層絶縁膜の成膜温度よりも２５℃以上高温で成膜する、半導体装置の製造方法。
【請求項8】
請求項１記載の半導体装置の製造方法において、
前記（ｂ３）工程では、水を含む処理液を用いて前記上層絶縁膜の上面を処理することにより、前記第３絶縁膜を形成する、半導体装置の製造方法。
前記（ｂ３）工程では、水を含む処理液を用いて前記上層絶縁膜の上面を処理することにより、前記第３絶縁膜を形成する、半導体装置の製造方法。
【請求項9】
請求項８記載の半導体装置の製造方法において、
前記処理液は、純水である、半導体装置の製造方法。
前記処理液は、純水である、半導体装置の製造方法。
【請求項10】
請求項８記載の半導体装置の製造方法において、
前記処理液は、オゾン水を含む、半導体装置の製造方法。
前記処理液は、オゾン水を含む、半導体装置の製造方法。
【請求項11】
請求項８記載の半導体装置の製造方法において、
前記処理液は、過酸化水素水を含む、半導体装置の製造方法。
前記処理液は、過酸化水素水を含む、半導体装置の製造方法。
【請求項12】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄く、
前記第４絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄く、
前記第４絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚い、半導体装置の製造方法。
【請求項13】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜は、窒化シリコンからなり、
前記第３絶縁膜は、酸化シリコンからなり、
前記第４絶縁膜は、窒化シリコンからなり、
前記第５絶縁膜は、酸化シリコンからなる、半導体装置の製造方法。
前記第１絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜は、窒化シリコンからなり、
前記第３絶縁膜は、酸化シリコンからなり、
前記第４絶縁膜は、窒化シリコンからなり、
前記第５絶縁膜は、酸化シリコンからなる、半導体装置の製造方法。
【請求項14】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は、電荷を蓄積する第１電荷蓄積部であり、
前記第４絶縁膜は、電荷を蓄積する第２電荷蓄積部である、半導体装置の製造方法。
前記第２絶縁膜は、電荷を蓄積する第１電荷蓄積部であり、
前記第４絶縁膜は、電荷を蓄積する第２電荷蓄積部である、半導体装置の製造方法。
【請求項15】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極および前記ゲート絶縁膜により不揮発性メモリが形成され、
前記不揮発性メモリは、前記半導体基板から前記ゲート絶縁膜に電子が注入されることにより、データが書き込まれ、前記半導体基板から前記ゲート絶縁膜にホールが注入されることにより、データが消去される、半導体装置の製造方法。
前記ゲート電極および前記ゲート絶縁膜により不揮発性メモリが形成され、
前記不揮発性メモリは、前記半導体基板から前記ゲート絶縁膜に電子が注入されることにより、データが書き込まれ、前記半導体基板から前記ゲート絶縁膜にホールが注入されることにより、データが消去される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、不揮発性メモリを混載する半導体装置および半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１６−７２４７０号公報（特許文献１）には、不揮発性メモリを混載した半導体装置の製造方法において、電荷蓄積部の厚さ方向の途中に、薄い酸化膜からなる絶縁膜を、水を含む処理液により形成することが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６−７２４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本願発明者は、不揮発性メモリを混載した半導体装置および半導体装置の製造方法において、電荷蓄積部の厚さ方向の途中に、薄い酸化膜からなる絶縁膜を形成することを検討している。
【0005】
上記半導体装置および半導体装置の製造方法において、半導体装置の性能性向上が望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態による半導体装置は、半導体基板上に形成された絶縁膜部を有している。前記絶縁膜部は、シリコンおよび酸素を含有する第１絶縁膜と、前記第１絶縁膜上に形成され、シリコンおよび窒素を含有する第２絶縁膜と、前記第２絶縁膜上に形成され、シリコンおよび酸素を含有する第３絶縁膜と、前記第３絶縁膜上に形成され、シリコンおよび窒素を含有する第４絶縁膜と、前記第４絶縁膜上に形成され、シリコンおよび酸素を含有する第５絶縁膜からなる。そして、前記第２絶縁膜は、下層絶縁膜と上層絶縁膜とからなる。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【0009】
【図1】本実施の形態の半導体装置の要部断面図である。
【図2】本実施の形態の半導体装置の要部断面図である。
【図3】不揮発性メモリのメモリアレイ構造と動作条件の一例を示す説明図である。
【図4】本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図5】本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図6】本実施の形態の半導体装置の製造工程中の要部断面図である。
【図22】検討例１の半導体装置の要部断面図である。
【図23】検討例１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。
【図24】検討例１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図25】検討例２の半導体装置の要部断面図である。
【図26】検討例２の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。
【図27】検討例２の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図28】本実施の形態の半導体装置の要部断面図である。
【図29】本実施の形態の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。
【図30】本実施の形態の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図31】本実施の形態および検討例２の半導体装置における、データ保持期間による閾値電圧の変化率を示すグラフである。
【図32】本実施の形態の半導体装置の製造工程中における、電荷蓄積膜の成膜温度の時間変化を示すグラフである。
【図33】本実施の形態の半導体装置の製造工程中における、電荷蓄積膜の酸化量を示すグラフである。
【図34】変形例１の半導体装置の製造工程中における、電荷蓄積膜の成膜温度の時間変化を示すグラフである。
【図35】変形例２の半導体装置の製造工程中における、電荷蓄積膜の成膜温度の時間変化を示すグラフである。
【図36】変形例２の半導体装置の製造工程中における、電荷蓄積膜をＡＬＤ法により成膜する際の流量の時間変化を示すグラフである。
【図37】変形例３の半導体装置の製造工程中における、電荷蓄積膜の成膜温度の時間変化を示すグラフである。
【図38】変形例３の半導体装置の製造工程中における、電荷蓄積膜をＡＬＤ法により成膜する際の流量の時間変化を示すグラフである。
【図39】変形例４の半導体装置の要部断面図である。
【図40】変形例４の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図41】変形例４の半導体装置の製造工程中における、電荷蓄積膜の膜厚変化を示す要部断面図である。
【図42】変形例４の半導体装置の製造工程中における、絶縁膜の膜厚変化を示す要部断面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0011】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0012】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0013】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0014】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0015】
（実施の形態）本実施の形態について、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型の書き換え可能な不揮発性メモリを有する半導体装置を例に説明する。
【0016】
不揮発性メモリとは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態に係る不揮発性メモリは、ＭＯＮＯＳ型トランジスタから構成される。
【0017】
ＭＯＮＯＳ型トランジスタの書き込み動作および消去動作には、例えば、ファウラーノルドハイム（ＦＮ）型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【0018】
＜半導体装置の構造＞以下、実施の形態の半導体装置ＣＨＰ１の構造を、図面を参照して説明する。図１および図２は、実施の形態の半導体装置の要部断面図である。図２は、実施の形態の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。なお、図２では、理解を簡単にするため、層間絶縁膜ＩＬ１などＭＯＮＯＳ型トランジスタＭＣ上の部分、および、シリサイド膜ＣＳの図示を省略している。
【0019】
図１に示すように、実施の形態の半導体装置ＣＨＰ１は、メモリ形成領域ＭＲを有し、図示しないが、メモリ形成領域ＭＲには不揮発性メモリセルがアレイ状に形成されている。
【0020】
なお、図示はしないが、半導体装置ＣＨＰ１は、主回路形成領域も有する。前記主回路形成領域には、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。
【0021】
このような低耐圧ＭＩＳＦＥＴが形成される領域としては、例えば、ＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）の形成領域などが考えられる。低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。
【0022】
また、図示しないが、主回路形成領域には、高耐圧ＭＩＳＦＥＴが形成されている。このような高耐圧ＭＩＳＦＥＴが形成される領域としては、例えば、アナログ回路の形成領域やＩ／Ｏ回路が形成されている領域などが考えられる。高耐圧ＭＩＳＦＥＴは、例えば、５Ｖ程度の電源電圧で動作する。
【0024】
図１に示すように、半導体装置ＣＨＰ１は、半導体基板ＳＢを有し、半導体基板ＳＢの主面としての上面ＰＳには、素子を分離する素子分離領域ＳＴＩが形成されている。また、素子分離領域ＳＴＩによって分離された活性領域が、メモリ形成領域ＭＲとなっている。
【0025】
すなわち、メモリ形成領域ＭＲは、半導体基板ＳＢの上面ＰＳの一部の領域である。メモリ形成領域ＭＲにおいて、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。また、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分には、ｐ型半導体領域ＶＭＧが形成されている。
【0026】
なお、「ｐ型」とは、主要な電荷担体が正孔（ホール）である導電型を意味する。
【0027】
次に、図１に示すＭＯＮＯＳ型トランジスタＭＣについて説明する。ＭＯＮＯＳ型トランジスタＭＣは、ｐ型ウェルＰＷＭと、ｐ型半導体領域ＶＭＧと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭとを有している。
【0028】
すなわち、不揮発性メモリは、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭにより構成されている。不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢのｐ型ウェルＰＷＭ、すなわち、ｐ型半導体領域ＶＭＧから、ゲート絶縁膜ＧＩＭに電子が注入されることにより、データが書き込まれる。
【0029】
また、不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢのｐ型ウェルＰＷＭ、すなわち、ｐ型半導体領域ＶＭＧから、ゲート絶縁膜ＧＩＭにホールが注入されることにより、データが消去される。
【0030】
なお、「ｎ-型」および「ｎ＋型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【0031】
図１に示すように、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成され、ｐ型ウェルＰＷＭ上には、絶縁膜部ＩＦＰからなるゲート絶縁膜ＧＩＭが形成されている。すなわち、ゲート絶縁膜ＧＩＭは、半導体基板ＳＢの上面ＰＳに形成されている。そして、ゲート絶縁膜ＧＩＭ上には、導電膜ＣＦ１からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧ、すなわち導電膜ＣＦ１は、好ましくはポリシリコン膜からなる。
【0032】
ゲート電極ＣＧの両側面には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ-型半導体領域ＬＤＭが形成されており、平面視において、ｎ-型半導体領域ＬＤＭの外側に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ＋型半導体領域ＮＤＭが形成されている。
【0033】
ｎ＋型半導体領域ＮＤＭは、ｎ-型半導体領域ＬＤＭと接触しており、ｎ＋型半導体領域ＮＤＭにおける不純物濃度は、ｎ-型半導体領域ＬＤＭにおける不純物濃度よりも高い。また、ゲート絶縁膜ＧＩＭの直下に位置する部分のｐ型ウェルＰＷＭの上層部には、チャネル領域が形成されている。ゲート電極ＣＧの上面、および、ｎ＋型半導体領域ＮＤＭの上面には、低抵抗化を図るため、シリサイド膜ＣＳが形成されている。
【0034】
サイドウォールスペーサＳＷは、ＭＯＮＯＳ型トランジスタＭＣの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域の各々は、ｎ-型半導体領域ＬＤＭおよびｎ＋型半導体領域ＮＤＭより形成されている。
【0035】
この際、ゲート電極ＣＧ下の部分のソース領域、および、ゲート電極ＣＧの端部下の部分のドレイン領域をｎ-型半導体領域ＬＤＭとすることで、ゲート電極ＣＧの端部下における電界集中を抑制することができる。
【0036】
図２に示すように、ゲート絶縁膜ＧＩＭは、絶縁膜部ＩＦＰからなる。絶縁膜部ＩＦＰは、半導体基板ＳＢの上面ＰＳに形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された電荷蓄積部ＥＣＰと、電荷蓄積部ＥＣＰ上に形成された絶縁膜ＩＦ２とにより構成されている。
【0037】
さらに、電荷蓄積部ＥＣＰは、電荷蓄積膜ＥＣ１と、電荷蓄積膜ＥＣ１上に形成された絶縁膜ＩＦＥと、絶縁膜ＩＦＥ上に形成された電荷蓄積膜ＥＣ２とからなる。
【0038】
絶縁膜ＩＦ１は、ボトム酸化膜としての絶縁膜である一方、絶縁膜ＩＦ２は、トップ酸化膜としての絶縁膜である。また、電荷蓄積膜ＥＣ１は、電荷を蓄積する第１電荷蓄積部であり、電荷蓄積膜ＥＣ２は、電荷を蓄積する第２電荷蓄積部である。
【0040】
絶縁膜ＩＦ１は、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンからなる。電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有する絶縁膜であり、好ましくは窒化シリコンからなる。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンまたは酸窒化シリコンからなる。電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する絶縁膜であり、好ましくは窒化シリコンからなる。絶縁膜ＩＦ２は、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンからなる。
【0041】
また、電荷蓄積膜ＥＣ１２は、電荷蓄積膜ＥＣ１１よりも膜密度（原子密度）の低い窒化シリコン膜、または、電荷蓄積膜ＥＣ１１よりも酸素密度の高い窒化シリコン膜である。なお、膜密度が低い窒化シリコン膜は、膜中に酸素が取り込まれやすく、結果として酸素密度の高い窒化シリコン膜となる。
【0042】
以上より、後述の図３０に示すように、絶縁膜ＩＦ１、絶縁膜ＩＦＥおよび絶縁膜ＩＦ２の各々のバンドギャップは、電荷蓄積膜ＥＣ１１、電荷蓄積膜ＥＣ１２および電荷蓄積膜ＥＣ２のいずれのバンドギャップよりも大きい。そして、電荷蓄積膜ＥＣ１１、電荷蓄積膜ＥＣ１２および電荷蓄積膜ＥＣ２のいずれのバンドギャップ中にも不純物準位などの電子トラップ位置が存在している。その結果、電荷蓄積膜ＥＣ１１、電荷蓄積膜ＥＣ１２および電荷蓄積膜ＥＣ２に電荷を蓄積することができる。
【0043】
なお、本実施の形態に係る電荷蓄積膜ＥＣ１２の膜厚ＴＨＥ１２は、電荷蓄積膜ＥＣ１１の膜厚ＴＨＥ１１に比して、できるだけ小さいことが好ましい。詳細は後述するが、窒化シリコン膜の膜密度が高いと、不純物や空隙に由来するエネルギー的に浅い電子トラップ位置の数が少ない。そのため、絶縁膜ＩＦ１を通過して、半導体基板ＳＢへ漏れるトンネル確率が少なくなり、データ保持特性に優れる。従って、電荷保持部ＥＣＰの中で、膜密度の高い電荷蓄積膜ＥＣ１１の割合を電荷蓄積膜ＥＣ１２よりも大きくすることで、データ保持特性を向上させることができる。
【0044】
また、電荷蓄積膜ＥＣ２の膜厚ＴＨＥ２は、電荷蓄積膜ＥＣ１の膜厚ＴＨＥ１よりも大きくすることが好ましい。これにより、絶縁膜ＩＦＥを電荷蓄積部ＥＣＰの厚さ方向の中央位置よりも半導体基板ＳＢ側に配置することができる。
【0045】
絶縁膜ＩＦＥを設ける主目的は、データ保持特性を向上させることである。一方、データ保持特性とトレードオフの関係にあるのが、電荷の注入効率である。本実施の形態におけるメモリセルは、電荷蓄積部ＥＣＰの中で電荷蓄積膜ＥＣ１の膜厚ＴＨＥ１を電荷蓄積膜ＥＣ２の膜厚ＴＨＥ２よりも相対的に小さくすることにより、絶縁膜ＩＦＥを設けた場合においても、基板側から電荷蓄積膜ＥＣ２に電荷を注入する際の効率を向上させることができる。
【0046】
また、絶縁膜ＩＦＥの膜厚ＴＨＩＥは、電荷蓄積膜ＥＣ１の膜厚ＴＨＥ１よりも小さくし、電荷蓄積部ＥＣＰの中で絶縁膜ＩＦＥの膜厚ＴＨＩＥを相対的に小さくすることが好適である。これにより、半導体基板ＳＢから、電荷蓄積膜ＥＣ２に、電子またはホールを、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥをトンネルさせて容易に注入することができる。
【0047】
なお、絶縁膜ＩＦＥの膜厚ＴＨＩＥは、絶縁膜ＩＦ１の膜厚ＴＨ１よりも小さい。これにより、ボトム酸化膜としての絶縁膜ＩＦ１の厚さを確保することができる。また、ボトム酸化膜としての絶縁膜ＩＦ１の膜厚ＴＨ１は、半導体基板ＳＢから電荷蓄積膜ＥＣ１へのホールのダイレクト・トンネル消去動作を可能にするため、２ｎｍ程度が好ましい。
【0048】
以上の観点から、絶縁膜ＩＦＥの膜厚ＴＨＩＥは０．１〜０．５ｎｍ、電荷蓄積膜ＥＣ１の膜厚ＴＨＥ１は１．５〜２．０ｎｍ、電荷蓄積膜ＥＣ２の膜厚ＴＨＥ２は６ｎｍ程度が好ましい。また、電荷蓄積膜ＥＣ１を構成する電荷蓄積膜ＥＣ１１の膜厚ＴＨＥ１１は１．０〜２．０ｎｍ、電荷蓄積膜ＥＣ１２の膜厚ＴＨＥ１２は０．１〜０．５ｎｍであることが好ましい。
【0049】
詳細は後述するが、絶縁膜ＩＦＥを十分に形成するため、電荷蓄積膜ＥＣ１１の膜厚ＴＨＥ１１を１．０ｎｍ、電荷蓄積膜ＥＣ１２の膜厚ＴＨＥ１２を０．５ｎｍ、絶縁膜ＩＦＥの膜厚ＴＨＩＥを０．５ｎｍとするのがより好適である。
【0050】
また、図１に示すように、半導体基板ＳＢ上には、ＭＯＮＯＳ型トランジスタＭＣを覆うように、絶縁膜ＳＮＦが形成されている。絶縁膜ＳＮＦは、好ましくは窒化シリコンなどからなる。
【0051】
絶縁膜ＳＮＦ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、好ましくは、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【0052】
層間絶縁膜ＩＬ１にはコンタクトホールＣＮＴが形成され、そのコンタクトホールＣＮＴ内に、導体膜からなるプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。
【0053】
図１では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧを構成するバリア導体膜は、好ましくは、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、好ましくはタングステン（Ｗ）膜とすることができる。
【0054】
プラグＰＧは、ｎ＋型半導体領域ＮＤＭ上に形成されており、図示は省略するが、ゲート電極ＣＧ上にも形成されている。そして、プラグＰＧは、ｎ＋型半導体領域ＮＤＭと、電気的に接続されており、図示は省略するが、ゲート電極ＣＧとも、電気的に接続されている。
【0055】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成され、層間絶縁膜ＩＬ２に形成された配線溝には、好ましくは銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線ＭＬ１が形成されている。
【0056】
また、第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、好ましくはタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【0057】
＜不揮発性メモリの動作＞本実施の形態における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について説明する。
【0058】
図３は、不揮発性メモリのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図３において、セルトランジスタＣＴ１〜ＣＴ８のそれぞれは、図１に示すＭＯＮＯＳ型トランジスタＭＣから構成されるメモリセルに対応している。セルトランジスタＣＴ１〜ＣＴ４の各々のゲート電極は、ワード線ＷＬ１に接続され、セルトランジスタＣＴ５〜ＣＴ８の各々のゲート電極は、ワード線ＷＬ２に接続されている。
【0059】
セルトランジスタＣＴ１およびセルトランジスタＣＴ５の各々のソース領域は、ソース線ＳＬ１に接続され、セルトランジスタＣＴ２およびセルトランジスタＣＴ６の各々のソース領域は、ソース線ＳＬ２に接続されている。また、セルトランジスタＣＴ３およびセルトランジスタＣＴ７の各々のソース領域は、ソース線ＳＬ３に接続され、セルトランジスタＣＴ４およびセルトランジスタＣＴ８の各々のソース領域は、ソース線ＳＬ４に接続されている。
【0060】
セルトランジスタＣＴ１およびセルトランジスタＣＴ５の各々のドレイン領域は、データ線ＤＬ１に接続され、セルトランジスタＣＴ２およびセルトランジスタＣＴ６の各々のドレイン領域は、データ線ＤＬ２に接続されている。また、セルトランジスタＣＴ３およびセルトランジスタＣＴ７の各々のドレイン領域は、データ線ＤＬ３に接続され、セルトランジスタＣＴ４およびセルトランジスタＣＴ８の各々のドレイン領域は、データ線ＤＬ４に接続されている。
【0061】
セルトランジスタＣＴ１、セルトランジスタＣＴ２、セルトランジスタＣＴ５およびセルトランジスタＣＴ６の各々のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３、セルトランジスタＣＴ４、セルトランジスタＣＴ７およびセルトランジスタＣＴ８の各々のバックゲートは、ウェルＷＥ２に接続されている。
【0062】
図３では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図３において、例えばセルトランジスタＣＴ１およびセルトランジスタＣＴ２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。
【0063】
次に、図３を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【0064】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１およびセルトランジスタＣＴ２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１およびソース線ＳＬ２の電位を１．５Ｖ、データ線ＤＬ１およびデータ線ＤＬ２をフローティング（図３ではＦと表記）にする。その結果、セルトランジスタＣＴ１およびセルトランジスタＣＴ２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。
【0065】
この際、消去を行わない他のメモリセル（非選択メモリセル）としてのセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３およびソース線ＳＬ４の電位を１．５Ｖ、データ線ＤＬ３およびデータ線ＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜ＣＴ８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【0066】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行われる。
【0067】
この際、書き込みを行わない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜ＣＴ８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜ＳＬ４の電位を１．５Ｖ、データ線ＤＬ２〜ＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されないようにする。
【0068】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“０”が書き込まれトランジスタの閾値電圧が高くなっており、セルトランジスタＣＴ２がデータ“１”となってトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１およびセルトランジスタＣＴ２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１およびソース線ＳＬ２の電位を０Ｖ、データ線ＤＬ１およびデータ線ＤＬ２の電位を１．０Ｖにする。これにより、セルトランジスタＣＴ１およびセルトランジスタＣＴ２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。
【0069】
また、読み出しを行わない他のセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３およびソース線ＳＬ４の電位を０Ｖ、データ線ＤＬ３およびデータ線ＤＬ４の電位を０Ｖにして、セルトランジスタＣＴ３〜ＣＴ８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【0070】
＜半導体装置の製造方法＞次に、本実施の形態の半導体装置の製造方法について説明する。
【0071】
図４および図５は、実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２１は、実施の形態の半導体装置の製造工程中の要部断面図である。図５は、図４のステップＳ４に含まれる工程を示す。図７〜図１０、図１２〜図１４、図１６および図１８は、実施の形態の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭが形成される領域の周辺を拡大して示す拡大断面図である。なお、図７〜図１０、図１２〜図１４、図１６および図１８では、理解を簡単にするため、層間絶縁膜ＩＬ１などＭＯＮＯＳ型トランジスタＭＣ上の部分、および、シリサイド膜ＣＳの図示を省略している。
【0072】
本実施の形態においては、メモリ形成領域ＭＲにｎチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成することもできる。
【0073】
まず、図６に示すように、半導体基板ＳＢを用意する（図４のステップＳ１）。このステップＳ１では、例えばホウ素（Ｂ）などのｐ型の不純物を導入した、好ましくは１〜１０Ωｃｍ程度の比抵抗を有するシリコン単結晶からなる半導体基板ＳＢを用意する。この際、半導体基板ＳＢは、略円盤形状をした半導体ウエハの状態になっている。
【0074】
次に、図６に示すように、素子分離領域ＳＴＩを形成する（図４のステップＳ２）。このステップＳ２では、好ましくは、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて素子分離領域ＳＴＩを形成する。以下では、ＳＴＩ法を用いて素子分離領域ＳＴＩを形成する方法について、説明する。
【0075】
このＳＴＩ法では、まず、半導体基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＳＢ上に、好ましくは酸化シリコン膜からなる絶縁膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、半導体基板ＳＢ上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にのみ絶縁膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【0077】
このステップＳ３では、まず、図６および図７に示すように、好ましくはパターニングされたレジスト膜（図示せず）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに導入する。
【0078】
このステップＳ３では、次に、図６および図７に示すように、半導体基板ＳＢに、例えばヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、メモリ形成領域ＭＲにおいて、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分にｐ型半導体領域ＶＭＧを形成する。
【0079】
この時のｐ型不純物イオンの打ち込みエネルギーは、好ましくは２０ｋｅＶ程度であり、ドーズ量は、好ましくは１．５×１０１３ｃｍ-２程度とすることができる。この際、イオン注入される不純物の種類、または、イオン注入の条件を調整することにより、ＭＯＮＯＳ型トランジスタＭＣの閾値電圧を調整することができる。
【0080】
なお、「ｎ型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【0082】
特に、本実施の形態にあっては、図４のステップＳ４の工程は、半導体基板ＳＢの上面ＰＳに絶縁膜ＩＦ１を形成する工程（図５のステップＳ２１）と、絶縁膜ＩＦ１上に電荷蓄積膜ＥＣ１１を形成する工程（図５のステップＳ２２）と、電荷蓄積膜ＥＣ１１上に電荷蓄積膜ＥＣ１２ａを形成する工程（図５のステップＳ２３）と、を含む。続いて、図４のステップＳ４の工程は、電荷蓄積膜ＥＣ１２ａ上に絶縁膜ＩＦＥを形成する工程（図５のステップＳ２４）と、絶縁膜ＩＦＥ上に電荷蓄積膜ＥＣ２ａを形成する工程（図５のステップＳ２５）と、電荷蓄積膜ＥＣ２ａ上に絶縁膜ＩＦ２を形成する工程（図５のステップＳ２６）と、を含む。
【0083】
まず、図８に示すように、絶縁膜ＩＦ１を形成する（図５のステップＳ２１）。このステップＳ２１では、メモリ形成領域ＭＲにおいて、半導体基板ＳＢの上面ＰＳに、すなわち、ｐ型ウェルＰＷＭ上に絶縁膜ＩＦ１を形成する。
【0084】
絶縁膜ＩＦ１は、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンからなる。好適には、絶縁膜ＩＦ１を、ＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。
【0085】
ＩＳＳＧ酸化法とは、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば、８００〜１１００℃の温度に加熱したシリコンからなる半導体基板の表面でラジカル酸化反応をさせることにより、半導体基板の表面に酸化シリコンからなる酸化膜を形成する方法である。
【0086】
ＩＳＳＧ酸化法における酸化力は、ラジカル酸化反応を用いるため、例えば熱酸化法などにおける酸化力に比べて高い。したがって、ＩＳＳＧ酸化法を用いることにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ１を形成することができる。前述の通り、絶縁膜ＩＦ１の膜厚ＴＨ１は、２ｎｍ程度である。
【0088】
電荷蓄積膜ＥＣ１１は、シリコンおよび窒素を含有する絶縁膜であり、好ましくは窒化シリコンからなる。電荷蓄積膜ＥＣ１１は、以下に説明するＡＬＤ（Atomic Layer Deposition：原子層堆積）法により形成する。
【0089】
ＡＬＤ法とは、例えば、第一前駆体ガスの分子を化学吸着させて１原子層を形成する工程と、余剰の第一前駆体ガスの分子を除去する工程と、第二前駆体ガスの分子を第一前駆体ガスの分子と反応させて、生成物による膜を形成する工程と、余剰の第二前駆体ガスの分子を除去する工程とを順次に繰返す（ＡＬＤサイクル）ことによって、１原子層ずつ積み上げて成膜する方法である。
【0090】
ステップＳ２２におけるＡＬＤ法の概略について説明する。まず、半導体基板ＳＢを５００℃〜６００℃に加熱し、半導体基板ＳＢ上に、第１の反応ガスであるジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを供給し、半導体基板ＳＢの絶縁膜ＩＦ１上に十分吸着させた後、未吸着のジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを半導体基板ＳＢ上より除去する。
【0091】
次に、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスと反応する第２の反応ガスであるアンモニア（ＮＨ３）ガスを半導体基板ＳＢ上に供給し、半導体基板ＳＢの絶縁膜ＩＦ１上に吸着したジクロロシラン（ＳｉＨ２Ｃｌ２）ガスと反応させて、絶縁膜ＩＦ１上に窒化シリコン膜を形成する。この後、未反応のアンモニア（ＮＨ３）ガスを半導体ＳＢ上より除去する。
【0092】
以上の第１の反応ガスの供給と除去、第２の反応ガスの供給と除去を所定回数繰り返すことにより、絶縁膜ＩＦ１上に均質で高密度の窒化シリコンからなる電荷蓄積膜ＥＣ１１を制御性よく形成することができる。前述の通り、電荷蓄積膜ＥＣ１１の膜厚ＴＨＥ１１は、１．０〜２．０ｎｍ程度である。
【0093】
また、電荷蓄積膜ＥＣ１１は、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成することができ、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：減圧化学気相成長）法により形成することもできる。あるいは、電荷蓄積膜ＥＣ１１を、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することもできる。
【0094】
但し、薄膜生成においては、同じ温度で比較した場合、ＬＰＣＶＤ法よりもＡＬＤ法の方が窒化シリコンの生成反応が効率よく起こり、例えば、塩素等が膜中に残存しにくくなることから、均質で膜密度の高い窒化シリコン膜を形成することができる。その結果、ＬＰＣＶＤ法よりもＡＬＤ法の方が均一な薄膜形成を行うことができる。従って、電荷蓄積膜ＥＣ１１は、ＡＬＤ法によって形成することが好適である。
【0096】
ここで、電荷蓄積膜ＥＣ１２ａとは、酸化処理前の電荷蓄積膜ＥＣ１２のことである。本実施の形態に係る絶縁膜ＩＦＥは、次のステップＳ２４にて、電荷蓄積膜の一部（表層部）を酸化することにより生成することから、酸化されて絶縁膜ＩＦＥになる部分と酸化されず絶縁膜ＩＦＥの下に電荷蓄積膜ＥＣ１２として残存する部分とを含む酸化処理前の電荷蓄積膜を電荷蓄積膜ＥＣ１２ａと表すこととした。
【0097】
このステップＳ２３では、メモリ形成領域ＭＲにおいて、電荷蓄積膜ＥＣ１１上に電荷蓄積膜ＥＣ１２ａを形成する。
【0098】
電荷蓄積膜ＥＣ１２ａは、シリコンおよび窒素を含有する絶縁膜であり、好ましくは窒化シリコンからなる。電荷蓄積膜ＥＣ１２は、以下の手順によりＡＬＤ法により形成する。
【0099】
まず、半導体基板ＳＢをステップＳ２２よりも低温である４００℃〜５００℃に加熱し、半導体基板ＳＢ上に、第１の反応ガスであるジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを供給し、半導体基板ＳＢの電荷蓄積膜ＥＣ１１上に十分吸着させた後、未吸着のジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを半導体基板ＳＢ上より除去する。
【0100】
次に、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスと反応する第２の反応ガスであるアンモニア（ＮＨ３）ガスを半導体基板ＳＢ上に供給し、半導体基板ＳＢの電荷蓄積膜ＥＣ１１上に吸着したジクロロシラン（ＳｉＨ２Ｃｌ２）ガスと反応させて、電荷蓄積膜ＥＣ１１上に窒化シリコン膜を形成する。この後、未反応のアンモニア（ＮＨ３）ガスを半導体ＳＢ上より除去する。
【0101】
以上の第１の反応ガスの供給と除去、第２の反応ガスの供給と除去を所定回数繰り返すことにより、電荷蓄積膜ＥＣ１１上に均質で高密度の窒化シリコンからなる電荷蓄積膜ＥＣ１２ａを制御性よく形成することができる。電荷蓄積膜ＥＣ１２ａの膜厚ＴＨＥ１２ａは、０．２〜１．０ｎｍ程度である。
【0102】
また、電荷蓄積膜ＥＣ１２ａは、電荷蓄積膜ＥＣ１１と同様に、例えばＣＶＤ法により形成することもでき、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することもできる。あるいは、電荷蓄積膜ＥＣ１２ａを、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。
【0103】
但し、前述の通り、ＬＰＣＶＤ法よりもＡＬＤ法の方が均一な薄膜形成を行うことができることから、電荷蓄積膜ＥＣ１２ａは、ＡＬＤ法によって形成することが好適である。
【0104】
なお、以上のように、ステップＳ２２で形成する電荷蓄積膜ＥＣ１１の成膜温度よりもステップＳ２３で形成する電荷蓄積膜ＥＣ１２ａの成膜温度の方が低いため、電荷蓄積膜ＥＣ１２ａは、電荷蓄積膜ＥＣ１１よりも膜密度（原子密度）の低い絶縁膜として形成される。また、前述の通り、膜密度が低い窒化シリコン膜は、膜中に酸素が取り込まれやすく、結果として酸素密度の高い窒化シリコン膜となる。
【0105】
次に、図１１および図１２に示すように、水を含む処理液を用いた液処理、すなわち湿式処理により、絶縁膜ＩＦＥを形成する（図５のステップＳ２４）。このステップＳ２４では、メモリ形成領域ＭＲにおいて、電荷蓄積膜ＥＣ１２ａ上に、絶縁膜ＩＦＥを形成する。
【0106】
絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンまたは酸窒化シリコンからなる。以下では、枚葉式の液処理装置を用いて、半導体基板を１枚ずつ液処理、すなわち湿式処理する方法について説明する。
【0107】
まず、ステップＳ２３が行われた後の半導体基板ＳＢを、液処理装置（図示せず）に設けられたウエハステージ（図示せず）により保持する。次に、ウエハステージとともに半導体基板ＳＢを回転させた状態で、液処理装置に設けられたノズル（図示せず）から半導体基板ＳＢの上面ＰＳに、好ましくは３０秒程度、処理液として、好ましくは室温すなわち２３℃に維持された純水を供給する。
【0108】
そして、供給された処理液により、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１２ａの上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１２ａの一部（表層部）を酸化して、膜厚ＴＨＩＥを有する絶縁膜ＩＦＥを形成する。この際、図１１および図１２に示すように、電荷蓄積膜ＥＣ１２ａのうち、酸化されなかった部分が電荷蓄積膜ＥＣ１２として絶縁膜ＩＦＥの下に残存する。
【0109】
このような液処理により形成される絶縁膜ＩＦＥの膜厚ＴＨＩＥは少なくとも１原子層以上に相当する大きさであって、０．１〜０．５ｎｍ程度である。従って、酸化処理前の電荷蓄積膜ＥＣ１２ａの膜厚ＴＨＥ１２ａを０．２〜１．０ｎｍとした場合、酸化されずに絶縁膜ＩＦＥの下に残存する電荷蓄積膜ＥＣ１２の膜厚ＴＨＥ１２が０．１〜０．５ｎｍ程度となる。電荷蓄積膜ＥＣ１１上に残存する電荷蓄積膜ＥＣ１２および電荷蓄積膜ＥＣ１１によって、電荷蓄積膜ＥＣ１が形成される。
【0110】
そして、処理液の供給を停止した後、好ましくは２０秒程度、さらに半導体基板ＳＢを回転して振り切り乾燥し、乾燥処理を行う。その後、半導体基板ＳＢの回転を停止し、半導体基板ＳＢをウエハステージから取り外す。
【0111】
ここで、水を含む処理液とは、酸化膜を形成するための処理液である。処理液として純水を用いる場合、半導体基板ＳＢに上面ＰＳに供給される処理液の温度を、室温すなわち２３℃以上で、かつ、１００℃以下とすることができる。また、純水の定義であるが、室温における純水の比抵抗を、好適には、１０ＭΩｃｍ以上とすることができ、より好適には、１８ＭΩｃｍ以上とすることができる。
【0112】
なお、例えば、絶縁膜ＩＦＥを大気中で放置することによる自然酸化法、あるいは、熱酸化法またはＣＶＤ法により形成することも考えられる。しかしながら、前者では２４時間程度の処理時間が必要となり半導体装置の製造工程におけるスループットが低下する。後者では、酸化膜の膜厚が数ｎｍ以上となり、薄い酸化膜の形成が難しいという問題がある。
【0113】
一方、上記の液処理により形成される絶縁膜ＩＦＥの膜厚ＴＨＩＥは、少なくとも１原子層以上に相当する大きさであって、０．１〜０．５ｎｍ程度である一方で、トンネル現象により電子またはホールが通過できる上限の膜厚よりも小さい。また、絶縁膜ＩＦＥの膜厚ＴＨＩＥは、電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２からなる電荷蓄積膜ＥＣ１の膜厚ＴＨＥ１よりも小さい。
【0114】
これにより、半導体基板ＳＢから電荷蓄積膜ＥＣ２に電子またはホールを容易に注入することができ、かつ、注入された電子またはホールが電荷蓄積膜ＥＣ２から半導体基板ＳＢに逃げないようにすることができる。
【0115】
以上より、ステップＳ２４では、上記した液処理により、短時間で膜厚制御性よく極薄の絶縁膜ＩＦＥを形成することができる。
【0116】
また、処理液により半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１２ａの上面に付着した異物を除去することができ、その結果、電荷蓄積膜ＥＣ１２の上面を滑らかにすることができる。そのため、ＭＯＮＯＳ型トランジスタの信頼性を向上させることができる。
【0117】
なお、酸化膜を形成するための処理液として、後述する変形例で説明するように、オゾン（Ｏ３）水、過酸化水素（Ｈ２Ｏ２）水を含む処理液など、水を含む各種の処理液を用いることができる。
【0118】
上記した例では、枚葉式の液処理装置を用いて、半導体基板を１枚ずつ液処理、すなわち湿式処理する方法について説明した。しかし、枚葉式の液処理装置に代え、バッチ式の液処理装置を用いて、複数の半導体基板を同時に液処理、すなわち湿式処理してもよい。
【0120】
ここで、電荷蓄積膜ＥＣ２ａとは、酸化処理前の電荷蓄積膜ＥＣ２のことである。本実施の形態に係る絶縁膜ＩＦ２は、次のステップＳ２６にて、電荷蓄積膜の一部（表層部）を酸化することにより生成することから、酸化されて絶縁膜ＩＦ２になる部分と酸化されず絶縁膜ＩＦ２の下に電荷蓄積膜ＥＣ２として残存する部分とを含む酸化処理前の電荷蓄積膜を電荷蓄積膜ＥＣ２ａと表すこととした。
【0121】
電荷蓄積膜ＥＣ２ａは、シリコンおよび窒素を含有する絶縁膜であり、好ましくは窒化シリコンからなる。電荷蓄積膜ＥＣ２ａを、例えばＣＶＤ法により形成することができ、好適には、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ法により６５０℃程度で形成することができる。
【0122】
あるいは、電荷蓄積膜ＥＣ２ａは、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＡＬＤ法、または、シラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することもできる。
【0123】
電荷蓄積膜ＥＣ２ａの膜厚ＴＨＥ２ａは、好ましくは９ｎｍ程度であり、このような膜厚の窒化シリコン膜を形成する場合、成膜速度および膜質の観点から、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ法が好適である。
【0125】
絶縁膜ＩＦ２は、シリコンおよび酸素を含有する絶縁膜であり、好ましくは酸化シリコンからなる。好適には、絶縁膜ＩＦ２を、ウェット酸化法などの熱酸化法、または、ＩＳＳＧ酸化法により形成することができる。ウェット酸化法は、酸素ガスに脱イオン水蒸気を加えたガス中で熱処理を行う方法である。あるいは、好適には、絶縁膜ＩＦ２を、ＨＴＯ（High Temperature Oxide）法により形成することができる。
【0126】
本実施の形態にあっては、例えば窒化シリコンからなる電荷蓄積膜ＥＣ２ａの上面を酸化処理することにより、電荷蓄積膜ＥＣ２ａの一部（表層部）を酸化して、膜厚ＴＨ２を有する絶縁膜ＩＦ２を形成する。この際、図１４に示すように、電荷蓄積膜ＥＣ２ａのうち、酸化されなかった部分が電荷蓄積膜ＥＣ２として絶縁膜ＩＦ２の下に残存する。
【0127】
このような酸化処理により形成される絶縁膜ＩＦ２の膜厚ＴＨ２は３ｎｍ程度である。従って、酸化処理前の電荷蓄積膜ＥＣ２ａの膜厚ＴＨＥ２ａを９ｎｍ程度とした場合、酸化されずに絶縁膜ＩＦ２の下に残存する電荷蓄積膜ＥＣ２の膜厚ＴＨＥ２が、６ｎｍ程度となる。
【0128】
これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ２を形成することができる。
【0129】
以上のようにして、半導体基板ＳＢの上面ＰＳに、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１１と、電荷蓄積膜ＥＣ１２と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＩＦ２と、を含む絶縁膜部ＩＦＰを形成することができる。また、絶縁膜部ＩＦＰには、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２とからなる電荷蓄積部ＥＣＰが形成されている。
【0130】
次に、図１５および図１６に示すように、導電膜ＣＦ１を形成する（図４のステップＳ５）。このステップＳ５では、メモリ形成領域ＭＲにおいて、絶縁膜部ＩＦＰ上に、ゲート電極用の導電膜ＣＦ１を形成する。
【0131】
好適には、導電膜ＣＦ１は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜ＣＦ１を、ＣＶＤ法などを用いて形成することができる。導電膜ＣＦ１の膜厚を、絶縁膜部ＩＦＰを覆うのに十分な程度の大きさとすることができる。また、導電膜ＣＦ１の成膜時は導電膜ＣＦ１をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【0132】
導電膜ＣＦ１として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【0133】
不純物は、導電膜ＣＦ１の成膜時または成膜後に導入することができる。導電膜ＣＦ１の成膜時に不純物を導入する場合には、導電膜ＣＦ１の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜ＣＦ１を成膜することができる。
【0134】
一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜ＣＦ１を形成することができる。
【0135】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、例えばホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【0137】
このステップＳ６では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。レジスト膜は、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜により覆われ、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域以外の領域に配置された部分の導電膜ＣＦ１が、レジスト膜から露出するように、パターニングされる。
【0138】
このステップＳ６では、次に、図１７および図１８に示すように、パターニングされたレジスト膜（図示せず）をマスクとして用いて、導電膜ＣＦ１および絶縁膜部ＩＦＰを、好ましくはドライエッチングなどによりエッチングしてパターニングする。あるいは、導電膜ＣＦ１をドライエッチングによりエッチングしてパターニングした後、絶縁膜部ＩＦＰをウェットエッチングによりエッチングしてパターニングしてもよい。
【0139】
これにより、メモリ形成領域ＭＲにおいて、導電膜ＣＦ１からなるゲート電極ＣＧが形成され、ゲート電極ＣＧと半導体基板ＳＢのｐ型ウェルＰＷＭとの間の部分の絶縁膜部ＩＦＰからなるゲート絶縁膜ＧＩＭが形成される。
【0140】
すなわち、ゲート電極ＣＧは、メモリ形成領域ＭＲにおいて、半導体基板ＳＢのｐ型ウェルＰＷＭ上に、ゲート絶縁膜ＧＩＭを介して形成される。その後、パターニングされたレジスト膜（図示せず）を、好ましくはアッシングにより除去する。
【0141】
次に、図１９に示すように、ｎ-型半導体領域ＬＤＭを形成する（図４のステップＳ７）。このステップＳ７では、まず、図１９に示すように、メモリ形成領域ＭＲにおいて、ゲート電極ＣＧをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【0142】
これにより、メモリ形成領域ＭＲにおいて、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ-型半導体領域ＬＤＭがそれぞれ形成される。ｎ-型半導体領域ＬＤＭは、ゲート電極ＣＧの両側面にそれぞれ整合して形成される。
【0143】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、メモリ形成領域ＭＲにおいて、ゲート電極ＣＧをマスクとして用いて、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【0145】
このステップＳ８では、まず、半導体基板ＳＢの上面ＰＳ全面に、サイドウォールスペーサ用の絶縁膜を形成する。絶縁膜は、好ましくは、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。この際、メモリ形成領域ＭＲでは、絶縁膜は、ｎ-型半導体領域ＬＤＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。
【0146】
このステップＳ８では、次に、図２０に示すように、絶縁膜を、好ましくは異方性エッチングによりエッチバックして、メモリ形成領域ＭＲにおいて、ゲート電極ＣＧの側面に選択的に絶縁膜を残すことにより、ゲート電極ＣＧの側面に、絶縁膜からなるサイドウォールスペーサＳＷを形成する。これにより、後述するステップＳ９で形成されるｎ＋型半導体領域ＮＤＭは、ゲート電極ＣＧと電気的に絶縁されることになる。
【0147】
次に、図２０に示すように、ｎ＋型半導体領域ＮＤＭを形成する（図４のステップＳ９）。このステップＳ９では、メモリ形成領域ＭＲにおいて、ゲート電極ＣＧおよびサイドウォールスペーサＳＷをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【0148】
これにより、メモリ形成領域ＭＲにおいて、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ＋型半導体領域ＮＤＭが形成される。ｎ＋型半導体領域ＮＤＭは、メモリ形成領域ＭＲにおいて、サイドウォールスペーサＳＷに整合して形成される。
【0149】
これにより、図２０に示すように、メモリ形成領域ＭＲにおいて、ｐ型ウェルＰＷＭと、ｐ型半導体領域ＶＭＧと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ-型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭと、により、ＭＯＮＯＳ型トランジスタＭＣが形成される。また、ＭＯＮＯＳ型トランジスタＭＣにより、不揮発性メモリとしてのメモリセルが形成される。
【0150】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、メモリ形成領域ＭＲにおいて、ゲート電極ＣＧおよびサイドウォールスペーサＳＷをマスクとして用いて、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【0152】
このステップＳ１０では、まず、図２１に示すように、シリサイド膜ＣＳを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ＋型半導体領域ＮＤＭ、ゲート電極ＣＧ、および、サイドウォールスペーサＳＷを覆うように、金属膜を形成する。
【0153】
金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板ＳＢに熱処理を施すことによって、ｎ＋型半導体領域ＮＤＭおよびゲート電極ＣＧの各々の上層部を、金属膜と反応させる。その後、未反応の金属膜を除去する。
【0154】
このようないわゆるサリサイド（Salicide：Self-Aligned Silicide）プロセスを行うことによって、図２１に示すように、ｎ＋型半導体領域ＮＤＭおよびゲート電極ＣＧの各々の上に、シリサイド膜ＣＳがそれぞれ形成される。シリサイド膜ＣＳは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【0155】
このステップＳ１０では、次に、図２１に示すように、絶縁膜ＳＮＦを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ＋型半導体領域ＮＤＭ、ゲート電極ＣＧ、および、サイドウォールスペーサＳＷを覆うように、絶縁膜ＳＮＦを形成する。絶縁膜ＳＮＦは、好ましくは窒化シリコンからなる。絶縁膜ＳＮＦを、好ましくはＣＶＤ法により形成することができる。
【0156】
このステップＳ１０では、次に、図２１に示すように、絶縁膜ＳＮＦ上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、好ましくは、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１を、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬ１の上面を平坦化する。
【0157】
このステップＳ１０では、次に、図２１に示すように、層間絶縁膜ＩＬ１を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜ＩＬ１上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、例えば導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【0158】
プラグＰＧを形成するには、好ましくは、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ１上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。
【0159】
それから、このバリア導体膜上に、例えばタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【0160】
コンタクトホールＣＮＴ、および、それに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＮＤＭ上に形成され、図示は省略するが、ゲート電極ＣＧ上などにも形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域ＮＤＭ上のシリサイド膜ＣＳの一部が露出され、図示は省略するが、ゲート電極ＣＧ上のシリサイド膜ＣＳの一部も露出される。
【0162】
このステップＳ１１では、まず、図２１に示すように、プラグＰＧを形成した層間絶縁膜ＩＬ１上に、好ましくは酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ２上に銅（Ｃｕ）膜を形成する。
【0163】
その後、配線溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、好ましくはＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された配線溝内にだけ銅膜を残す。これにより、配線ＭＬ１を形成することができる。このようにして、本実施の形態の半導体装置を形成することができる。
【0164】
なお、本実施の形態では、銅膜よりなる配線ＭＬ１を形成する例について説明したが、例えば、アルミニウム（Ａｌ）膜よりなる配線ＭＬ１を形成してもよい。
【0165】
＜検討例の説明＞本願発明者が検討した検討例の半導体装置について説明する。
【0166】
図２２は、検討例１の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。図２３は、検討例１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。図２４は、検討例１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【0167】
図２５は、検討例２の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。図２６は、検討例２の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。図２７は、検討例２の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【0168】
（検討例１）検討例１の半導体装置では、ゲート絶縁膜ＧＩＭは、半導体基板ＳＢの上面ＰＳに形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された電荷蓄積膜ＥＣ１００と、電荷蓄積膜ＥＣ１００上に形成された絶縁膜ＩＦ２と、を含む。電荷蓄積膜ＥＣ１００により、電荷蓄積部ＥＣＰ１００が形成される。
【0169】
絶縁膜ＩＦ１は、好ましくは酸化シリコンからなり、電荷蓄積膜ＥＣ１００は、好ましくは窒化シリコンからなり、絶縁膜ＩＦ２は、好ましくは酸化シリコンからなる。したがって、ゲート絶縁膜ＧＩＭは、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜とも称される構造を有する。
【0170】
電荷蓄積膜ＥＣ１００のバンドギャップ中において、絶縁膜ＩＦ１と絶縁膜ＩＦ２との界面付近には、不純物準位などからなる電子トラップ位置ＥＴ１００が形成されている。
【0171】
ボトム酸化膜としての絶縁膜ＩＦ１の膜厚ＴＨ１は、好ましくは２ｎｍ程度と小さく、半導体基板ＳＢから電荷蓄積膜ＥＣ１００へのホールのダイレクト・トンネル消去動作を可能にしている。
【0172】
また、電荷蓄積膜ＥＣ１００の膜厚ＴＨＥ１００は、例えば１６ｎｍであり、トップ酸化膜としての絶縁膜ＩＦ２の膜厚ＴＨ２は、例えば３ｎｍ程度である。
【0173】
検討例１の半導体装置では、電荷蓄積部ＥＣＰ１００が１層の電荷蓄積膜ＥＣ１００からなる。このような場合、ホールが絶縁膜ＩＦ１を直接トンネルして消去動作を行う動作、すなわちダイレクト・トンネル消去動作を可能とするためには、絶縁膜ＩＦ１の膜厚ＴＨ１を好ましくは２ｎｍ程度に小さくする必要がある。
【0174】
しかし、このように膜厚ＴＨ１を小さくすると、電荷蓄積膜ＥＣ１００のうち絶縁膜ＩＦ１との界面付近に形成される電子トラップ位置ＥＴ１００と、半導体基板ＳＢの上面との距離が短くなる。そのため、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ１００から半導体基板ＳＢにトンネルしやすく、データ保持特性を向上させることができない。
【0175】
そのため、検討例１の半導体装置の適用範囲は、例えば、８５℃の使用温度で、１０年のデータ保持期間および１０万回のデータ書き換え回数を可能とする、いわゆる民生品用途に限られる。また、検討例１の半導体装置では、消去状態においては、電荷蓄積膜ＥＣ１００から半導体基板ＳＢにホールがトンネルして逃げやすい。
【0176】
（検討例２）一方、検討例２の半導体装置では、図２７に示すように、電荷蓄積部ＥＣＰが、２層の電荷蓄積膜ＥＣ１０１および電荷蓄積膜ＥＣ２と、その間に配置された絶縁膜ＩＦＥとからなる。絶縁膜ＩＦＥは、好ましくは酸化シリコンからなる。
【0177】
電荷蓄積膜ＥＣ１０１は、好ましくは４００℃程度の低温でのＡＬＤ法により形成している。また、電荷蓄積膜ＥＣ２は、好ましくは６００℃程度の高温でのＬＰＣＶＤ法により形成している。
【0178】
また、絶縁膜ＩＦＥは、電荷蓄積膜ＥＣ１０１の上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１０１の一部を酸化して形成している。それ以外は、上記検討例１と同様である。
【0179】
図２７に示すように、絶縁膜ＩＦ１、絶縁膜ＩＦＥおよび絶縁膜ＩＦ２の各々のバンドギャップは、それぞれ絶縁膜からなる電荷蓄積膜ＥＣ１０１および電荷蓄積膜ＥＣ２のいずれのバンドギャップよりも大きい。
【0180】
また、電荷蓄積膜ＥＣ１０１のバンドギャップ中において、絶縁膜ＩＦ１との界面付近には、不純物準位などからなる電子トラップ位置ＥＴ１０１が形成されている。同様に、電荷蓄積膜ＥＣ２のバンドギャップ中において、絶縁膜ＩＦＥとの界面付近には、不純物準位などからなる電子トラップ位置ＥＴ２が形成されている。
【0181】
従って、検討例２では、電荷蓄積膜ＥＣ１０１中に形成された電子トラップ位置ＥＴ１０１、および、電荷蓄積膜ＥＣ２中に形成された電子トラップ位置ＥＴ２に、電子からなる電荷を蓄積することができる。
【0182】
また、検討例２の半導体装置において、絶縁膜ＩＦ１の膜厚ＴＨ１を２．０ｎｍとし、電荷蓄積膜ＥＣ１０１の膜厚ＴＨＥ１０１を１．５ｎｍとし、絶縁膜ＩＦＥの膜厚ＴＨＩＥを０．５ｎｍとすると、これらの膜厚の合計である、電荷蓄積膜ＥＣ２と半導体基板ＳＢとの距離ＤＳＴを４．０ｎｍとすることができる。一方、検討例１の半導体装置において、電荷蓄積膜ＥＣ１００と半導体基板ＳＢとの距離は、絶縁膜ＩＦ１の膜厚ＴＨ１に等しく、２ｎｍ程度である。
【0183】
検討例２の電子トラップ位置ＥＴ２に蓄積された電荷は、検討例１の電子トラップ位置ＥＴ１００に蓄積された電荷に比べて、書込み状態、すなわち電子注入後のデータ保持時に半導体基板ＳＢにトンネルしにくいことから、検討例２の半導体装置は検討例１の半導体装置に比べてデータ保持特性を向上させることができる。
【0184】
また、絶縁膜ＩＦＥの膜厚ＴＨＩＥは、電荷蓄積膜ＥＣ１０１の膜厚ＴＨＥ１０１よりも小さい。これにより、電荷蓄積部ＥＣＰの中で絶縁膜ＩＦＥの膜厚ＴＨＩＥを相対的に小さくすることができる。そのため、半導体基板ＳＢから、電荷蓄積膜ＥＣ２に、電子またはホールを、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１０１および絶縁膜ＩＦＥをトンネルさせて容易に注入することができる。
【0185】
さらに、電荷蓄積膜ＥＣ２の膜厚ＴＨＥ２は、電荷蓄積膜ＥＣ１０１の膜厚ＴＨＥ１０１よりも大きく、電荷蓄積部ＥＣＰの中で電荷蓄積膜ＥＣ１０１の膜厚ＴＨＥ１０１を相対的に小さくすることができる。これにより、データを消去する際に、半導体基板ＳＢのｐ型ウェルＰＷＭから電荷蓄積膜ＥＣ２にホールを注入する効率を向上させることができる。
【0186】
すなわち、絶縁膜ＩＦＥを設け、電荷蓄積膜ＥＣ１０１の膜厚ＴＨＥ１０１を小さくすることにより、半導体基板ＳＢの上面ＰＳから電荷蓄積膜ＥＣ２の下面までの距離ＤＳＴを、データ保持特性を向上させつつ、電子およびホールの注入効率を向上させることが可能な、適度な距離に調整することができる。
【0187】
具体的には、検討例１において半導体基板ＳＢの上面から２ｎｍ程度離れた位置に配置されていた電子トラップ位置を、検討例２では、半導体基板ＳＢの上面から４ｎｍ程度離れた位置まで遠ざけることができる。そのため、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ２から半導体基板ＳＢにトンネルしにくく、検討例２の半導体装置は検討例１の半導体装置に比べてデータ保持特性を向上させることができる。
【0188】
ここで、検討例２では、絶縁膜ＩＦＥをできるだけ薄く形成する必要があるため、電荷蓄積膜ＥＣ１０１の一部（表層部）を酸化して絶縁膜ＩＦＥを形成する。そのため、電荷蓄積膜ＥＣ１０１を膜密度が低く、ある程度酸化されやすい窒化シリコン膜として形成していた。その結果、電荷蓄積膜ＥＣ１０１にはエネルギー的に浅い電子トラップ位置がある程度多く形成される（例えば、電子トラップ位置ＥＴ１０１ｓ）。
【0189】
その結果、電子トラップ位置ＥＴ１０１ｓに捕獲された電子が、直接トンネル効果によって絶縁膜ＩＦ１を通過して、半導体基板ＳＢへと漏れてしまい、データ保持特性が低下してしまう現象が検討例２の半導体装置で発生することがわかった。このため、浅い電子トラップ位置ＥＴ１０１ｓができるだけ形成されないようにすることが望ましい。
【0190】
一方で、電荷蓄積膜ＥＣ１０１の膜密度を高めると、窒化シリコン膜中の不純物や空隙に由来するエネルギー的に浅い電子トラップ位置ＥＴ１０１ｓの数が減少し、上記問題は解消する。しかしながら、電荷蓄積膜ＥＣ１０１の膜密度が高くなると、窒化シリコン膜の空隙が減少し、電荷蓄積膜ＥＣ１０１が酸化されにくくなるという副次的な効果を生じる。従って、電荷蓄積膜ＥＣ１０１の膜密度を高めた場合には、絶縁膜ＩＦＥを十分に形成することができなくなり、その結果、絶縁膜ＩＦＥと電荷蓄積膜ＥＣ２との界面付近に形成される電子トラップ位置ＥＴ２が減少し、データ保持特性が低下してしまうという問題が生じてしまう。
【0191】
＜本実施の形態の主要な特徴＞以下、本実施の形態に係る半導体装置について、検討例と比較しながら説明する。
【0192】
（半導体装置の構造）図２８は、本実施の形態に係る半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。図２９は、本実施の形態に係る半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。図３０は、本実施の形態に係る半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【0193】
以上に説明した検討例１および検討例２に対して、本実施の形態に係る半導体装置では、図２８に示すように、電荷蓄積部ＥＣＰにおいて、電荷蓄積膜ＥＣ１を電荷蓄積膜ＥＣ１１および蓄積膜ＥＣ１１上に形成された電荷蓄積膜ＥＣ１２（ＥＣ１２ａ）の２層構造とする。そして、電荷蓄積膜ＥＣ１２ａは、電荷蓄積膜ＥＣ１１よりも膜密度の低い、または、電荷蓄積膜ＥＣ１１よりも酸素密度の高い絶縁膜として形成する。
【0194】
従って、半導体基板ＳＢに最も近い電荷蓄積膜ＥＣ１１の膜密度を高めることで、電荷蓄積膜ＥＣ１１におけるエネルギー的に浅い電子トラップ位置を減らすことができる。その結果、エネルギー的に浅い電子トラップ位置に捕獲された電子が、直接トンネル効果によって絶縁膜ＩＦ１を通過して、半導体基板ＳＢへと漏れるという事態を防止し、データ保持特性を向上することができる。
【0195】
特に、後述する図３３に示すように、本実施の形態の電荷蓄積膜ＥＣ１１は検討例２の電荷蓄積膜ＥＣ１０１よりも膜密度（原子密度）の高い窒化シリコン膜からなる。その結果、電荷蓄積膜ＥＣ１１を構成する窒化シリコン膜中の不純物や空隙に由来するエネルギー的に浅い電子トラップ位置の数は、検討例２の電荷蓄積膜ＥＣ１０１に比べて減少している。
【0196】
従って、検討例２の半導体装置に比べて、半導体基板ＳＢに最も近い電荷蓄積膜ＥＣ１１に捕獲された電子が、絶縁膜ＩＦ１を通過して、半導体基板ＳＢへ漏れるといった事態を防止することができる。その結果、本実施の形態の半導体装置は、検討例２の半導体装置に比べて、データ保持特性を向上させることができる。
【0197】
仮に、電荷蓄積膜ＥＣ１２に存在するエネルギー的に浅い電子トラップ位置に電子が捕獲された場合であっても、電荷蓄積膜ＥＣ１１の分だけ半導体基板ＳＢよりも距離が離れているため、トンネル現象により絶縁膜ＩＦ１を通過して半導体基板ＳＢへ漏れる可能性を低減させることができ、検討例２に比べてデータ保持特性を向上させることができる。
【0198】
一方で、図２８に示すように、本実施の形態の電荷蓄積膜ＥＣ１２ａ（ＥＣ１２）は、電荷蓄積膜ＥＣ１１よりも膜密度が低いので、空隙の多い、酸化されやすい窒化シリコン膜として形成される。従って、電荷蓄積膜ＥＣ１２ａの一部（表層部）を酸化して絶縁膜ＩＦＥを十分に形成することができる。その結果、絶縁膜ＩＦＥと電荷蓄積膜ＥＣ２との界面付近に形成される電子トラップ位置ＥＴ２の数を十分に確保することができ、データ保持特性を向上させることができる。
【0199】
このように、本実施の形態では、電荷蓄積膜ＥＣ１１の膜密度を高くしたことにより電荷蓄積膜ＥＣ１１における浅い電子トラップ位置を減らしたことと、電荷蓄積膜ＥＣ１２ａ（ＥＣ１２）の膜密度を低くしたことにより絶縁膜ＩＦＥを十分に形成することができたこととで、データ保持特性を向上させることができる。
【0200】
なお、図１０および図１２に示すように、本実施の形態にあっては、電荷蓄積膜ＥＣ１としての膜厚ＴＨＥ１を確保すると共に、絶縁膜ＩＦＥを十分に形成するために、電荷蓄積膜ＥＣ１１の膜厚ＴＨＥ１１を１．０ｎｍとし、酸化前の電荷蓄積膜ＥＣ１２ａの膜厚ＴＨＥ１２ａを１．０ｎｍとする。その結果、電荷蓄積膜ＥＣ１２ａの一部（表層部）が酸化された結果、膜厚ＴＨＩＥ０．５ｎｍの絶縁膜ＩＦＥが形成され、残存する電荷蓄積膜ＥＣ１２の膜厚ＴＨＥ１２が０．５ｎｍとなるのが好適である。
【0201】
（閾値電圧の変化率）次に、本実施の形態の半導体装置閾値電圧の変化率について、検討例２の半導体装置と対比しながら説明する。
【0202】
図３１は、検討例２および本実施の形態の半導体装置における閾値電圧の変化率を説明するためのグラフである。図３１の横軸は、データ保持期間を示し、縦軸は、書込時および消去時のメモリセルの閾値電圧を示す。
【0203】
検討例２の半導体装置では、前述の通り、浅い電子トラップ位置ＥＴ１０１ｓが存在するため、書き込み状態、すなわち、電子注入後のデータ保持時に、トンネル現象により電子が電荷蓄積膜ＥＣ１０１から半導体基板ＳＢに漏れやすい。従って、データ保持期間の経過に伴って閾値電圧が変化する割合、すなわち、変化率が大きくなる。
【0204】
その結果、図３１に示すように、検討例２の半導体装置では、所定のデータ保持期間経過後においても、書込時および消去時のメモリセルの閾値電圧の差を一定以上に確保するため、書込電圧を高くして電荷蓄積膜ＥＣ１０１および電荷蓄積膜ＥＣ２に十分な電子を注入しておく必要がある。
【0205】
一方、本実施の形態に係る半導体装置にあっては、電荷蓄積膜ＥＣ１１は検討例２の電荷蓄積膜ＥＣ１０１よりも膜密度（原子密度）の高い窒化シリコン膜からなる。その結果、電荷蓄積膜ＥＣ１１を構成する窒化シリコン膜中の不純物や空隙に由来するエネルギー的に浅い電子トラップ位置の数は、検討例２の電荷蓄積膜ＥＣ１０１に比べて減少している。
【0206】
従って、半導体基板ＳＢに最も近い電荷蓄積膜ＥＣ１１に捕獲された電子が、絶縁膜ＩＦ１を通過して、半導体基板ＳＢへ漏れるトンネル確率が小さくなるため、閾値電圧の変化率を小さくすることができる。
【0207】
その結果、図３１に示すように、本実施の形態に係る半導体装置にあっては、検討例２に比べて、書込電圧を低下させることができる。
【0208】
（成膜温度による膜質制御）以下、本実施の形態に係る電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの製造工程について詳細に説明する。
【0209】
図３２は、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜温度の時間変化を表すグラフである。
【0210】
前述のように、本実施の形態にあっては、電荷蓄積膜ＥＣ１を電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２（ＥＣ１２ａ）の２層とし、半導体基板ＳＢに最も近い電荷蓄積膜ＥＣ１１を電荷蓄積膜ＥＣ１２ａよりも膜密度の高い絶縁膜として形成する。すなわち、一部（表層部）を酸化して絶縁膜ＩＦＥを形成する電荷蓄積膜ＥＣ１２ａを電荷蓄積膜ＥＣ１１よりも膜密度の低い絶縁膜として形成する。
【0211】
一般に、ＡＬＤ法においては、成膜温度または反応ガスの流量により、形成される膜の膜密度を変化させることができる。そこで、本実施の形態では、電荷蓄積膜ＥＣ１１の成膜温度と電荷蓄積膜ＥＣ１２ａの成膜温度とを変化させることとした。成膜温度を高くすると、半導体基板ＳＢに吸着したジクロロシランガスとアンモニアガスとの反応性が向上し、高密度な膜を形成することができる。
【0212】
具体的には、図３２に示すように、電荷蓄積膜ＥＣ１２ａを形成するステップＳ２３よりも高温条件下で電荷蓄積膜ＥＣ１１を形成する（図５のステップＳ２２）。その後、電荷蓄積膜ＥＣ１１を形成するステップＳ２２よりも低温条件下で電荷蓄積膜ＥＣ１２ａを形成する（図５のステップＳ２３）。以上より、電荷蓄積膜ＥＣ１１を電荷蓄積膜ＥＣ１２ａよりも膜密度の高い絶縁膜として形成することができる。
【0213】
なお、成膜温度については、電荷蓄積膜ＥＣ１２ａと電荷蓄積膜ＥＣ１１との膜密度の差をつけるために、電荷蓄積膜ＥＣ１２ａを形成するステップＳ２３の成膜温度を５００℃以下とし、電荷蓄積膜ＥＣ１１を形成するステップＳ２２の成膜温度は、電荷蓄積膜ＥＣ１２ａを形成するステップＳ２３よりも２５℃以上高温であることが好ましい。さらに、絶縁膜ＩＦＥを十分に形成するために、電荷蓄積膜ＥＣ１１を形成するステップＳ２２の成膜温度を５００℃〜６００℃、電荷蓄積膜ＥＣ１２ａを形成するステップＳ２３の成膜温度を４００℃〜５００℃とすることが好適である。
【0214】
また、本実施の形態では、同一のＡＬＤ装置内でステップＳ２２およびステップＳ２３を行う。具体的には、図３２に示すように、ＡＬＤ装置に半導体基板ＳＢを搬入し、半導体基板ＳＢの温度を５００℃〜６００℃という条件下でＡＬＤ法により窒化シリコン膜からなる電荷蓄積膜ＥＣ１１を形成する（図５のステップＳ２２）。
【0215】
その後、半導体基板ＳＢの温度を低下させ、４００℃〜５００℃という条件下で、ＡＬＤ法により窒化シリコン膜からなる電荷蓄積膜ＥＣ１２ａを形成する（図５のステップＳ２３）。最後に、半導体基板ＳＢの温度を低下させ、ＡＬＤ装置から半導体基板ＳＢを搬出する。
【0216】
以上のように、同一のＡＬＤ装置内で電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａを連続形成することで、半導体装置のスループットを向上し、半導体装置の製造コストを低減することができる。
【0217】
（膜密度と酸化量の関係）ここで、ＡＬＤ法における成膜温度による膜密度の変化と酸化量との関係について確認した。具体的には、ＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）のスペクトルを測定し、ＳｉＯ２のピーク強度から表面の酸化量を比較した。
【0218】
図３３には、左から、液処理した検討例２の電荷蓄積膜ＥＣ１０１、液処理した本実施の形態の電荷蓄積膜ＥＣ１１、液処理前の本実施の形態の電荷蓄積膜ＥＣ１２ａ（未処理）、および、液処理した本実施の形態の電荷蓄積膜ＥＣ１２ａの各表面の酸化量の相対値を夫々示す。ここで、酸化量の相対値とは、液処理した検討例２の電荷蓄積膜ＥＣ１０１のＸＰＳスペクトル中のＳｉＯ２のピーク強度を１として、他のピーク強度と比較したものである。
【0219】
図３３に示すように、液処理した電荷蓄積膜ＥＣ１１の酸化量（図３３の左から２番目）が、液処理した電荷蓄積膜ＥＣ１２ａ（図３３の右端）の酸化量に比べて小さくなっている。電荷蓄積膜ＥＣ１２ａを構成する窒化シリコン膜は、膜密度が高ければ高いほど、空隙や不純物が少なく、酸化されにくくなる。従って、図３３の結果は、電荷蓄積膜ＥＣ１１を電荷蓄積膜ＥＣ１２ａよりも高い成膜温度で形成したことにより、電荷蓄積膜ＥＣ１１が電荷蓄積膜ＥＣ１２ａよりも高い膜密度で形成されたことを反映している。
【0220】
一方で、上記結果から、電荷蓄積膜ＥＣ１１は酸化されにくいため、電荷蓄積膜ＥＣ１１の上面を液処理したとしても、絶縁膜ＩＦＥを十分に形成することができないということがわかる。
【0221】
なお、図３３に示すように、液処理した電荷蓄積膜ＥＣ１２ａ（図３３の右端）の酸化量は、液処理した検討例２の電荷蓄積膜ＥＣ１０１の酸化量とほぼ同じである。従って、電荷蓄積膜ＥＣ１２ａの膜密度は、検討例２の電荷蓄積膜ＥＣ１０１と同等であり、電荷蓄積膜ＥＣ１２ａの上面を液処理することによって、絶縁膜ＩＦＥを十分に形成することができるということがわかる。
【0222】
なお、図３３の右から２番目に、参考として液処理を行っていない電荷蓄積膜ＥＣ１２ａの値を示したが、ＸＰＳ測定時に大気曝露したことにより、電荷蓄積膜ＥＣ１２ａの表面が多少酸化されたものと考えられる。
【0223】
＜変形例の説明＞（変形例１）
変形例１は、上記実施の形態の電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜条件に対する変形例である。図３４は、変形例１の半導体装置の製造方法において、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜温度の時間変化を表すグラフである。
【0224】
上記実施の形態にあっては、同一のＡＬＤ装置内で電荷蓄積膜ＥＣ１１の形成（ステップＳ２２）と電荷蓄積膜ＥＣ１２ａの形成（ステップＳ２３）とを連続して行っている。それに対して、図３４に示すように、変形例１では、ステップＳ２２において半導体基板ＳＢに電荷蓄積膜ＥＣ１１を形成した後に、一旦半導体基板ＳＢをＡＬＤ装置から搬出する。その後、半導体基板ＳＢを同一のＡＬＤ装置、または、別のＡＬＤ装置に搬入し、ステップＳ２３を行い、電荷蓄積膜ＥＣ１２ａを形成している。
【0225】
この際、ステップＳ２２の後に搬出した半導体基板ＳＢを、好ましくは窒素ガス等の不活性ガス中で保管した後に、ステップＳ２３を行う装置に搬入することによって、電荷蓄積膜ＥＣ１１の表面汚染を最小限に留めることもできる。
【0226】
但し、電荷蓄積膜ＥＣ１１の表面汚染を防止し、電荷蓄積膜ＥＣ１１とＥＣ１２ａとの界面から不純物や空隙を排除するという観点から、本実施の形態のように、真空を破らずに電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａを連続形成することが好適である。
【0227】
（変形例２）変形例２は、上記実施の形態および変形例１の電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜条件に対する変形例である。ここでは、上記実施の形態の変形例として説明する。
【0228】
図３５は、変形例２の半導体装置の製造方法において、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜温度の時間変化を表すグラフである。図３６は、変形例２の半導体装置の製造方法において、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜において、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスおよびアンモニア（ＮＨ３）ガスの流量の時間変化を表すグラフである。
【0229】
上記実施の形態と同様に、電荷蓄積膜ＥＣ１２ａは、電荷蓄積膜ＥＣ１１よりも膜密度（原子密度）の低い絶縁膜として形成する。そこで変形例２では、図５に示す電荷蓄積膜ＥＣ１１を成膜するステップＳ２２と、電荷蓄積膜ＥＣ１２ａを成膜するステップＳ２３とにおいて、成膜温度を一定にする代わりに、反応ガスの流量を変化させることとした。
【0230】
具体的には、図３５に示すように、ＡＬＤ法による電荷蓄積膜ＥＣ１１の成膜および電荷蓄積膜ＥＣ１２ａの成膜において、温度４００℃〜６００℃の任意の温度を選択し、その温度で一定となるようにする。
【0231】
その上で、図３６に示すように、ＡＬＤ法による成膜において、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスの流量および供給時間を、電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａで等しくする一方で、電荷蓄積膜ＥＣ１１では電荷蓄積膜ＥＣ１２ａに比べてアンモニア（ＮＨ３）ガスの流量を多く、また、アンモニアガスの供給時間を長くする。
【0232】
その結果、半導体基板ＳＢ上に吸着したジクロロシランガスとアンモニアガスとの反応において、ジクロロシランガスにアンモニアガスが衝突しやすくなり、未反応のジクロロシランが減少するので、電荷蓄積膜ＥＣ１１は、窒化シリコン膜としての膜密度が高くなる。
【0233】
従って、反応ガスの流量をコントロールすることにより膜密度を制御でき、電荷蓄積膜ＥＣ１２ａよりも膜密度の高い電荷蓄積膜ＥＣ１１を形成することができる。
【0234】
なお、形成される膜の膜密度は、流量変化に比べて、温度変化による影響の方が大きい。従って、変形例２よりも、上記実施の形態の方が膜密度を制御性よく変化させることができる。
【0235】
（変形例３）変形例３は、上記実施の形態、変形例１ならびに変形例２の電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜条件に対する変形例である。ここでは、上記実施の形態の変形例として説明する。
【0236】
図３７は、変形例３の半導体装置の製造方法において、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜温度の時間変化を表すグラフである。図３８は、変形例３の半導体装置の製造方法において、ＡＬＤ法による電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａの成膜において、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスおよびアンモニア（ＮＨ３）ガスの流量の時間変化を表すグラフである。
【0237】
前述の通り、上記実施の形態では成膜温度を、変形例２では反応ガスの流量を、夫々変化させたが、成膜温度および反応ガスの流量の両方を変化させることもできる。従って、変形例３では、電荷蓄積膜ＥＣ１１を成膜するステップＳ２２と電荷蓄積膜ＥＣ１２ａを成膜するステップＳ２３とでは、成膜温度および反応ガスの流量の両方を変化させている。
【0238】
具体的には、図３７に示すように、ＡＬＤ装置に半導体基板ＳＢを搬入し、半導体基板ＳＢの温度を５００℃〜６００℃という条件下でＡＬＤ法により窒化シリコン膜からなる電荷蓄積膜ＥＣ１１を形成する（図５のステップＳ２２）。
【0239】
その後、半導体基板ＳＢの温度を低下させ、４００℃〜５００℃という条件下で、ＡＬＤ法により窒化シリコン膜からなる電荷蓄積膜ＥＣ１２ａを形成する（図５のステップＳ２３）。最後に、半導体基板ＳＢの温度を低下させ、ＡＬＤ装置から半導体基板ＳＢを搬出する。
【0240】
ここで、図３８に示すように、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスの流量および供給時間を、電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２ａで等しくする一方で、電荷蓄積膜ＥＣ１１では電荷蓄積膜ＥＣ１２ａに比べてアンモニア（ＮＨ３）ガスの流量を多く、また、アンモニアガスの供給時間を長くする。
【0241】
その結果、電荷蓄積膜ＥＣ１１の成膜時には、半導体基板ＳＢ上に吸着したジクロロシランガスとアンモニアガスとの反応において、ジクロロシランガスにアンモニアが衝突しやすく、また高温により反応しやすくなり、未反応のジクロロシランが減少し、窒化シリコン膜としての膜密度が高くなる。
【0242】
以上のように、成膜温度および反応ガスの流量の両方を変化させることで、形成される膜の膜密度をより制御性よく変化させることができる。従って、変形例３では、電荷蓄積膜ＥＣ１２ａよりも膜密度の高い電荷蓄積膜ＥＣ１１を上記実施の形態および変形例２に比べてより効果的に制御性良く形成することができる。
【0243】
（変形例４）変形例４は、上記実施の形態の電荷蓄積部ＥＣＰの構成に対する変形例である。
【0244】
図３９は、変形例４の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。図４０は、変形例４の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。図４１は、変形例４の半導体装置の製造工程中の断面図である。図４２は、変形例４の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。
【0245】
前述の通り、図１６に示す上記実施の形態では、電荷蓄積部ＥＣＰが、電荷蓄積膜ＥＣ１１および電荷蓄積膜ＥＣ１２からなる電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２とからなる。それに対して、図３９に示すように、変形例４の半導体装置では、電荷蓄積部ＥＣＰ１１が、電荷蓄積膜ＥＣ１１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２とからなり、電荷蓄積膜ＥＣ１２を有しない構成となる。すなわち、絶縁膜ＩＦ１とＩＦＥとの間に位置する電荷蓄積膜として、電荷蓄積膜ＥＣ１２ａよりも膜密度の高い窒化シリコン膜からなる電荷蓄積膜ＥＣ１１のみが存在する。
【0246】
ここで、変形例４の半導体装置の製造方法について説明する。図５に示すステップＳ２４において、上記実施の形態では、絶縁膜ＩＦＥを電荷蓄積膜ＥＣ１２ａの一部（表層部）を酸化して絶縁膜ＩＦＥを形成する。一方、変形例４では電荷蓄積膜ＥＣ１２ａを全て酸化して絶縁膜ＩＦＥを形成する点が相違点である。
【0247】
具体的には、窒化シリコンからなる電荷蓄積膜ＥＣ１２ａの上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１２ａの全部を酸化して、膜厚ＴＨＩＥを有する絶縁膜ＩＦＥを形成する。この際、絶縁膜ＩＦＥの下には、未酸化の電荷蓄積膜ＥＣ１２ａは残存せず、電荷蓄積膜ＥＣ１１のみが存在する。
【0248】
このような液処理により形成される絶縁膜ＩＦＥの膜厚ＴＨＩＥは少なくとも１原子層以上に相当する大きさであって、０．１〜０．５ｎｍ程度である。従って、酸化処理前の電荷蓄積膜ＥＣ１２ａの膜厚ＴＨＥ１２ａを０．１〜０．５ｎｍとすれば、酸化処理によって電荷蓄積膜ＥＣ１２ａが全て酸化される。
【0249】
すなわち、酸化処理前には電荷蓄積膜ＥＣ１２ａが存在する一方で、酸化処理後には、絶縁膜ＩＦ１と絶縁膜ＩＦＥとの間に位置する電荷蓄積膜として、電荷蓄積膜ＥＣ１２ａよりも膜密度の高い窒化シリコン膜からなる電荷蓄積膜ＥＣ１１のみが存在する。
【0250】
以上より、変形例４では、絶縁膜ＩＦＥが、電荷蓄積膜ＥＣ１１よりも膜密度の低い電荷蓄積膜ＥＣ１２ａを酸化することにより形成されているので、十分に酸化された絶縁膜ＩＦＥとして形成される。従って、上記実施の形態と同様に、絶縁膜ＩＦＥと電荷蓄積膜ＥＣ２との界面付近に形成される電子トラップ位置ＥＴ２の数を十分に確保することができ、データ保持特性を向上させることができる。
【0251】
また、上記実施の形態と同様に、電荷蓄積膜ＥＣ１１の膜密度を高くしたことで、電荷蓄積膜ＥＣ１１におけるエネルギー的に浅い電子トラップ位置を減らしたことにより、半導体基板ＳＢに最も近い電荷蓄積膜ＥＣ１１に捕獲された電子が、絶縁膜ＩＦ１を通過して、半導体基板ＳＢへ漏れるといった事態を防止することができる。
【0252】
ここで、上記実施の形態では、電荷蓄積膜ＥＣ１１よりも膜密度の低い電荷蓄積膜ＥＣ１２が存在するため、電荷蓄積膜ＥＣ１２に存在するエネルギー的に浅い電子トラップ位置に電子が捕獲され、半導体基板ＳＢに漏れる可能性があった。一方、変形例４の半導体装置では電荷蓄積膜ＥＣ１１よりも膜密度の低い電荷蓄積膜ＥＣ１２が存在しないため、上記の可能性を排除することができる。従って、変形例４は、上記実施の形態よりも、データ保持特性をさらに向上させることができる。
【0253】
また、変形例４の半導体装置の製造方法にあっては、電荷蓄積膜ＥＣ１２ａを全て酸化して絶縁膜ＩＦＥを形成することから、電荷蓄積膜ＥＣ１２ａの膜厚ＴＨＥ１２ａに応じた絶縁膜ＩＦＥを形成することができる。具体的には、図４１に示すように、成膜する電荷蓄積膜ＥＣ１２ａの膜厚を変化させることで（図４１中左から図４１中右、図５のステップＳ２３）、電荷蓄積膜ＥＣ１２ａの膜厚と同じ膜厚の絶縁膜ＩＦＥを形成することができる（図５のステップＳ２４）。その結果、図４２に示すように、絶縁膜ＩＦＥの膜厚ＴＨＩＥを制御することができる（図４２中左から右）。
【0254】
またさらに、下層の電荷蓄積膜ＥＣ１１は膜密度が高く、酸化されにくいため、液処理によって上層の電荷蓄積膜ＥＣ１２ａのみを選択的に酸化することができる。従って、電荷蓄積膜ＥＣ１１および絶縁膜ＩＦＥを膜厚制御性良く形成することができる。
【0255】
以上より、変形例４の半導体装置の製造方法は、要求された特性に合わせて膜厚を設定しやすい。その結果、上記実施の形態に比して、データ保持特性を向上させやすい。
【0256】
（変形例５）上記実施の形態の半導体装置の製造方法では、処理液として純水を用いて半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１２ａの上面を酸化し、絶縁膜ＩＦＥを形成したが、変形例５として、オゾン水、過酸化水素水を含む処理液を用いて半導体基板ＳＢを液処理し、絶縁膜ＩＦＥを形成することもできる。変形例５の半導体装置の構造は、上記実施形態に係る半導体装置の構造と同様である。
【0257】
しかしながら、オゾン水や過酸化水素水は酸化力が大きいため、薄い絶縁膜ＩＦＥを制御性良く形成するためには、本実施の形態のように純水を用いた液処理を行うことが好ましい。
【符号の説明】
【0258】
ＣＦ１ 導電膜ＣＧ ゲート電極
ＣＨＰ１ 半導体装置
ＣＮＴ コンタクトホール
ＣＳ シリサイド膜
ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６、ＣＴ７、ＣＴ８ セルトランジスタ
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４ データ線
ＤＳＴ 下面までの距離
ＥＣ１ 電荷蓄積膜（第２絶縁膜）
ＥＣ１００ 電荷蓄積膜
ＥＣ１０１ 電荷蓄積膜
ＥＣ１１ 電荷蓄積膜（下層絶縁膜）
ＥＣ１２ 電荷蓄積膜（上層絶縁膜）
ＥＣ１２ａ 電荷蓄積膜（液処理前）
ＥＣ２ 電荷蓄積膜（第４絶縁膜）
ＥＣ２ａ 電荷蓄積膜（液処理前）
ＥＣＰ 電荷蓄積部
ＥＣＰ１００ 電荷蓄積部
ＥＣＰ１０１ 電荷蓄積部
ＥＣＰ１１ 電荷蓄積部
ＥＴ１ 電子トラップ位置
ＥＴ１００ 電子トラップ位置
ＥＴ１０１ 電子トラップ位置
ＥＴ１０１ｓ 電子トラップ位置
ＥＴ２ 電子トラップ位置
ＧＩＭ ゲート絶縁膜
ＩＦ１ 絶縁膜（第１絶縁膜）
ＩＦ２ 絶縁膜（第５絶縁膜）
ＩＦＥ 絶縁膜（第３絶縁膜）
ＩＦＰ 絶縁膜部
ＩＬ１、ＩＬ２ 層間絶縁膜
ＬＤＭ 半導体領域
ＭＣ ＭＯＮＯＳ型トランジスタ
ＭＬ１ 配線
ＭＲ メモリ形成領域
ＮＤＭ 半導体領域
ＰＧ プラグ
ＰＳ 主面（上面）
ＰＷＭ ｐ型ウェル
ＳＢ 半導体基板
ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４ ソース線
ＳＮＦ 絶縁膜
ＳＴＩ 素子分離領域
ＳＷ サイドウォールスペーサ
ＶＭＧ ｐ型半導体領域
ＷＥ１、ＷＥ２ ウェル
ＷＬ１、ＷＬ２ ワード線