特許 6877303 半導体記憶装置及びその駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6877303

(24)【登録日】2021年4月30日

(45)【発行日】2021年5月26日

(54)【発明の名称】半導体記憶装置及びその駆動方法

(51)【国際特許分類】

   G11C 16/08 20060101AFI20210517BHJP

   G11C 16/04 20060101ALI20210517BHJP

   H01L 21/336 20060101ALI20210517BHJP

   H01L 29/788 20060101ALI20210517BHJP

   H01L 29/792 20060101ALI20210517BHJP

【ＦＩ】

   G11C16/08 120

   G11C16/04 170

   H01L29/78 371

【請求項の数】3

【全頁数】12

(21)【出願番号】特願2017-172036(P2017-172036)

(22)【出願日】2017年9月7日

(65)【公開番号】特開2019-46529(P2019-46529A)

(43)【公開日】2019年3月22日

【審査請求日】2019年11月26日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【識別番号】100157901

【弁理士】

【氏名又は名称】白井 達哲

(72)【発明者】

【氏名】嶋田 裕介

(72)【発明者】

【氏名】荒井 史隆

(72)【発明者】

【氏名】加藤 竜也

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２０１５−２２８４８４（ＪＰ，Ａ）

【文献】 特開２０１１−１６５８１５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／０２３３３１０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１７／００７６７９０（ＵＳ，Ａ１）

【文献】 特開２０１７−１６８１６３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０８

Ｇ１１Ｃ １６／０４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１配線と、
第２配線と、
チャネルを共有し、前記第１配線と前記第２配線との間に相互に並列に接続された第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングと、
駆動回路と、
を備え、
前記第１及び第２のＮＡＮＤストリングは、それぞれ、相互に直列に接続された複数のメモリセルトランジスタを有し、
前記駆動回路は、前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうちの第１のメモリセルトランジスタから値を読み出すときに、
前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第１のメモリセルトランジスタを除く第２のメモリセルトランジスタのゲートに第１電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第１のメモリセルトランジスタに対向する第３のメモリセルトランジスタのゲートに、前記第１配線の電位との電位差の絶対値が、前記第１電位と前記第１配線の電位との電位差の絶対値よりも小さい第２電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第２のメモリセルトランジスタに対向し、且つ、前記第３のメモリセルトランジスタに隣接していない第４のメモリセルトランジスタの少なくとも１つのゲートに前記第１電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第３のメモリセルトランジスタに隣接した第５のメモリセルトランジスタのゲートに前記第２電位を印加し、
前記第１のメモリセルトランジスタのゲート電位を、前記第２電位と前記第１電位の間でスィープさせる、
半導体記憶装置。

【請求項2】

前記駆動回路は、前記第１のメモリセルトランジスタから値を読み出すときに、全ての前記第４のメモリセルトランジスタのゲートに前記第１電位を印加する請求項１記載の半導体記憶装置。

【請求項3】

チャネルを共有し、第１配線と第２配線との間に相互に並列に接続された第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含み、前記第１及び第２のＮＡＮＤストリングは、それぞれ、相互に直列に接続された複数のメモリセルトランジスタを含む半導体記憶装置の駆動方法であって、
前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうちの第１のメモリセルトランジスタから値を読み出すときに、
前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第１のメモリセルトランジスタを除く第２のメモリセルトランジスタのゲートに第１電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第１のメモリセルトランジスタに対向する第３のメモリセルトランジスタのゲートに、前記第１配線の電位との電位差の絶対値が、前記第１電位と前記第１配線の電位との電位差の絶対値よりも小さい第２電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第２のメモリセルトランジスタに対向し、且つ、前記第３のメモリセルトランジスタに隣接していない第４のメモリセルトランジスタの少なくとも１つのゲートに前記第１電位を印加し、
前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第３のメモリセルトランジスタに隣接した第５のメモリセルトランジスタのゲートに前記第２電位を印加し、
前記第１のメモリセルトランジスタのゲート電位を、前記第２電位と前記第１電位の間でスィープさせる、
半導体記憶装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体記憶装置及びその駆動方法に関する。

【背景技術】

【0002】

近年、メモリセルトランジスタを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。そして、メモリセルトランジスタの閾値を変化させることによりデータを記憶し、メモリセルトランジスタの閾値を判定することによりデータを読み出す。このような積層型の半導体記憶装置において、集積度を向上させるための半導体ピラーを微細化すると、読出動作時のオン電流が減少し、データの読出が困難になることが予想される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５−２２８４８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、読出動作時のオン電流が大きい半導体記憶装置及びその駆動方法を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体記憶装置は、第１配線と、第２配線と、チャネルを共有し、前記第１配線と前記第２配線との間に相互に並列に接続された第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングと、駆動回路と、を備える。前記第１及び第２のＮＡＮＤストリングは、それぞれ、相互に直列に接続された複数のメモリセルトランジスタを有する。前記駆動回路は、前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうちの第１のメモリセルトランジスタから値を読み出すときに、前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第１のメモリセルトランジスタを除く第２のメモリセルトランジスタのゲートに第１電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第１のメモリセルトランジスタに対向する第３のメモリセルトランジスタのゲートに第２電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第２のメモリセルトランジスタに対向し、且つ、前記第３のメモリセルトランジスタに隣接していない第４のメモリセルトランジスタの少なくとも１つのゲートに前記第１電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第３のメモリセルトランジスタに隣接した第５のメモリセルトランジスタのゲートに前記第２電位を印加し、前記第１のメモリセルトランジスタのゲート電位を、前記第２電位と前記第１電位の間でスィープさせる。前記第２電位と前記第１配線の電位との電位差の絶対値は、前記第１電位と前記第１配線の電位との電位差の絶対値よりも小さい。

【0006】

実施形態に係る半導体記憶装置の駆動方法は、チャネルを共有し、第１配線と第２の配線との間に相互に並列に接続された第１のＮＡＮＤストリング及び第２のＮＡＮＤストリングを含み、前記第１及び第２のＮＡＮＤストリングは、それぞれ、相互に直列に接続された複数のメモリセルトランジスタを含む半導体記憶装置の駆動方法である。前記駆動方法は、前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうちの第１のメモリセルトランジスタから値を読み出すときに、前記第１のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第１のメモリセルトランジスタを除く第２のメモリセルトランジスタのゲートに第１電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第１のメモリセルトランジスタに対向する第３のメモリセルトランジスタのゲートに第２電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち、前記第２のメモリセルトランジスタに対向し、且つ、前記第３のメモリセルトランジスタに隣接していない第４のメモリセルトランジスタの少なくとも１つのゲートに前記第１電位を印加し、前記第２のＮＡＮＤストリングに属する前記複数のメモリセルトランジスタのうち前記第３のメモリセルトランジスタに隣接した第５のメモリセルトランジスタのゲートに前記第２電位を印加し、前記第１のメモリセルトランジスタのゲート電位を、前記第２電位と前記第１電位の間でスィープさせる。前記第２電位と前記第１配線の電位との電位差の絶対値は、前記第１電位と前記第１配線の電位との電位差の絶対値よりも小さい。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態に係る半導体記憶装置を示す平面図である。

【図2】第１の実施形態に係る半導体記憶装置を示す平面図である。

【図3】図２に示すＡ−Ａ’線による断面図である。

【図4】第１の実施形態に係る半導体記憶装置におけるメモリ部を示す回路図である。

【図5】第１の実施形態に係る半導体記憶装置の駆動方法を示す回路図である。

【図6】第２の実施形態に係る半導体記憶装置の駆動方法を示す回路図である。

【発明を実施するための形態】

【0008】

（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、本実施形態に係る半導体記憶装置におけるメモリ部を示す平面図である。
図３は、図２に示すＡ−Ａ’線による断面図である。
図４は、本実施形態に係る半導体記憶装置におけるメモリ部を示す回路図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。

【0009】

図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０の上面には、メモリ部１１と、駆動回路部１２が設定されている。

【0010】

図２及び図３に示すように、メモリ部１１においては、シリコン基板１０上に積層体２０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０から積層体２０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。そして、上及び下を総称して、「Ｚ方向」という。また、Ｚ方向に対して直交し、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。駆動回路部１２は、メモリ部１１の側方、すなわち、Ｘ方向側及びＹ方向側に配置されている。

【0011】

また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の部材についても同様であり、原則として、その部材の特性は主成分の特性を反映している。

【0012】

積層体２０においては、複数本のワード線２１が設けられている。各ワード線２１はＸ方向に延びている。すなわち、各ワード線２１のＸ方向における長さは、Ｙ方向における長さ、及び、Ｚ方向における長さよりも長い。複数本のワード線２１は、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。

【0013】

複数本のワード線２１のうち、Ｙ方向において隣り合う２本のワード線２１間には、柱状部材２２が設けられている。柱状部材２２の形状は、中心軸がＺ方向に延びる略円柱形である。柱状部材２２のＺ方向における長さは、Ｘ方向における長さ、及び、Ｙ方向における長さよりも長い。Ｘ方向において隣り合う柱状部材２２間には、絶縁部材２３が設けられている。また、Ｘ方向において隣り合う絶縁部材２３間のうちのいくつかには、絶縁部材２４が設けられている。絶縁部材２３及び２４は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。

【0014】

Ｚ方向において、柱状部材２２、絶縁部材２３及び絶縁部材２４の長さは、積層体２０の高さとほぼ等しく、例えば、柱状部材２２、絶縁部材２３及び絶縁部材２４は、それぞれ積層体２０を貫いている。Ｙ方向において隣り合う２本のワード線２１間において、柱状部材２２、絶縁部材２３及び絶縁部材２４は一列に配列されており、相互に接している。これにより、Ｘ方向に沿って一列に配列された柱状部材２２、絶縁部材２３及び絶縁部材２４により、ＸＺ平面に沿って拡がる１枚の壁状部材２８が形成されている。

【0015】

Ｚ方向において隣り合うワード線２１間には、絶縁膜２５が設けられている。絶縁膜２５は、例えば、シリコン酸化物により形成されている。これにより、積層体２０内においては、ワード線２１と絶縁膜２５がＺ方向に沿って交互に配列されている。Ｚ方向に沿って交互に一列に配列されたワード線２１及び絶縁膜２５により、ＸＺ平面に沿って拡がる１枚の壁状部材２９が形成されている。壁状部材２８と壁状部材２９は、Ｙ方向に沿って交互に配列されている。

【0016】

柱状部材２２においては、例えばシリコン酸化物からなるコア部材３０が設けられている。コア部材３０の形状は、中心軸がＺ方向に延びる略円柱形である。コア部材３０の周囲には、例えばシリコンからなるシリコンピラー３１が設けられている。シリコンピラー３１の周囲には、トンネル絶縁膜３２が設けられている。トンネル絶縁膜３２は、通常は絶縁性であるが、駆動回路部１２から所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。

【0017】

トンネル絶縁膜３２の周囲には、電荷蓄積膜３３が設けられている。電荷蓄積膜３３は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む絶縁材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。電荷蓄積膜３３の周囲には、ブロック絶縁膜３４が設けられている。ブロック絶縁膜３４は、駆動回路部１２から電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３４は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層及びアルミニウム酸化層からなる積層膜である。

【0018】

シリコンピラー３１、トンネル絶縁膜３２、電荷蓄積膜３３及びブロック絶縁膜３４は、コア部材３０の側面上の略全体に配置されており、その形状は略円筒形である。シリコンピラー３１の下端は、シリコン基板１０に接続されている。

【0019】

また、積層体２０上には、絶縁膜４１が設けられており、絶縁膜４１内にはプラグ４２が設けられている。絶縁膜４１上には、Ｙ方向に延びるビット線４３が設けられている。ビット線４３は、プラグ４２を介して、シリコンピラー３１の上端に接続されている。なお、図２においては、絶縁膜４１、プラグ４２及びビット線４３は、図示を省略している。

【0020】

これにより、図４に示すように、各ワード線２１と各シリコンピラー３１との間に電荷蓄積膜３３が配置されて、メモリセルトランジスタ３６が構成される。各メモリセルトランジスタ３６においては、ワード線２１がゲートとなり、シリコンピラー３１がチャネルを含むボディとなり、トンネル絶縁膜３２及びブロック絶縁膜３４がゲート絶縁膜となり、電荷蓄積膜３３が電荷蓄積部材となる。また、最上段又は最上段から複数段のワード線２１とシリコンピラー３１との間には、上部選択トランジスタ３７が構成される。一方、最下段又は最下段から複数段のワード線２１とシリコンピラー３１との間には、下部選択トランジスタ３８が構成される。

【0021】

この結果、各シリコンピラー３１に沿って複数のメモリセルトランジスタ３６が直列に接続されて、２列のＮＡＮＤストリング３９が形成される。各ＮＡＮＤストリング３９の上部には上部選択トランジスタ３７が設けられ、各ＮＡＮＤストリング３９の下部には、下部選択トランジスタ３８が設けられる。

【0022】

各ＮＡＮＤストリング３９の下端は、シリコン基板１０に接続され、各ＮＡＮＤストリング３９の上端は、ビット線４３に接続される。これにより、シリコン基板１０と１本のビット線４３との間に、２本のＮＡＮＤストリング３９が並列に接続される。２本のＮＡＮＤストリング３９は、チャネルとして１本のシリコンピラー３１を共有する。

【0023】

一方、図１に示すように、駆動回路部１２においては、シリコン基板１０上に、層間絶縁膜（図示せず）が設けられている。層間絶縁膜は、積層体２０の端部を覆っている。積層体２０の端部は、ワード線２１毎にテラスが形成された階段状である。駆動回路部１２においては、シリコン基板１０の上層部分及び層間絶縁膜内に、トランジスタ及び抵抗等の回路素子並びに配線及びビア等の導電部材が形成されており、これによって駆動回路５０が構成されている。駆動回路５０は、シリコン基板１０、ワード線２１及びビット線４３に対して、所定の電位を印加する。

【0024】

次に、本実施形態に係る半導体記憶装置の駆動方法について説明する。
図５は、本実施形態に係る半導体記憶装置の駆動方法を示す回路図である。

【0025】

図４に示すように、本実施形態に係る半導体記憶装置１においては、電荷蓄積膜３３に負電荷、すなわち、電子が蓄積されたメモリセルトランジスタ３６の閾値は、電荷蓄積膜３３に負電荷が蓄積されていないメモリセルトランジスタ３６の閾値よりも高くなる。この現象を利用して、任意のメモリセルトランジスタ３６の電荷蓄積膜３３に電子を注入することにより、このメモリセルトランジスタ３６に値を書き込むことができる。また、メモリセルトランジスタ３６の閾値を判定することにより、このメモリセルトランジスタ３６から値を読み出すことができる。更に、電荷蓄積膜３３に蓄積された電子を消失させることにより、メモリセルトランジスタ３６の値を消去することができる。

【0026】

本実施形態に係る半導体記憶装置１の読出動作について説明する。
読出動作においては、駆動回路５０があるメモリセルトランジスタ３６の電荷蓄積膜３３に蓄積された電荷量を評価することにより、このメモリセルトランジスタ３６に書き込まれた値を判定する。
以下、図５に示すように、説明の便宜上、いくつかのメモリセルトランジスタ３６に個別的に名称及び符号を与え、他のメモリセルトランジスタ３６から区別する。

【0027】

データの読出対象となるメモリセルトランジスタ３６を「選択セル３６ａ」という。選択セル３６ａと同じＮＡＮＤストリング３９に属する他のメモリセルトランジスタ３６を「非選択セル３６ｂ」という。非選択セル３６ｂは選択セル３６ａから見てＺ方向に配置されている。選択セル３６ａ及び非選択セル３６ｂが属するＮＡＮＤストリング３９とシリコンピラー３１を共有する他のＮＡＮＤストリング３９に属するメモリセルトランジスタ３６のうち、選択セル３６ａに対向するメモリセルトランジスタ３６、すなわち、Ｚ方向における位置が選択セル３６ａと同じであるメモリセルトランジスタ３６を「対向セル３６ｃ」という。対向セル３６ｃは選択セル３６ａから見てＹ方向に配置されている。上述の他のＮＡＮＤストリング３９に属するメモリセルトランジスタ３６のうち、非選択セル３６ｂに対向するメモリセルトランジスタ３６を「斜位置セル３６ｄ」という。各斜位置セル３６ｄは各非選択セル３６ｂから見てＹ方向に配置されており、対向セル３６ｃから見てＺ方向に配置されている。

【0028】

換言すれば、選択セル３６ａ及び非選択セル３６ｂが属するＮＡＮＤストリング３９と、対向セル３６ｃ及び斜位置セル３６ｄが属するＮＡＮＤストリング３９とは、対をなし、チャネルとして１本のシリコンピラー３１を共有している。

【0029】

読出動作時において、駆動回路５０は、非選択セル３６ｂのワード線２１に読出電位Ｖｒｅａｄを印加する。読出電位Ｖｒｅａｄは、電荷蓄積膜３３に電荷が蓄積されているか否かに拘わらず、シリコンピラー３１におけるこの電荷蓄積膜３３に対向する部分が導通状態となるような電位であり、例えば、７〜９Ｖ（ボルト）である。これにより、非選択セル３６ｂは、書き込まれている値に拘わらず、導通状態となる。

【0030】

駆動回路５０は、対向セル３６ｃのワード線２１にカウンター電位Ｖｃｏｕｎｔを印加する。カウンター電位Ｖｃｏｕｎｔは、電荷蓄積膜３３に電荷が蓄積されているか否かに拘わらず、シリコンピラー３１におけるこの電荷蓄積膜３３に対向する部分が非導通状態となるような電位であり、読出電位Ｖｒｅａｄよりも低く、例えば接地電位、すなわち、０Ｖである。これにより、対向セル３６ｃは、書き込まれている値に拘わらず、非導通状態となる。

【0031】

駆動回路５０は、斜位置セル３６ｄのワード線２１に、読出電位Ｖｒｅａｄを印加する。これにより、これらの斜位置セル３６ｄは、書き込まれている値に拘わらず、導通状態となる。また、これらのワード線２１との容量結合により、シリコンピラー３１の電位、すなわち、ボディ電位が昇圧され、例えば、約＋１Ｖとなる。

【0032】

駆動回路５０は、上部選択トランジスタ３７のワード線２１、及び、下部選択トランジスタ３８のワード線２１に、オン電位Ｖｃｃを印加する。これにより、上部選択トランジスタ３７及び下部選択トランジスタ３８が導通状態となる。また、駆動回路５０は、シリコン基板１０の接地電位ＧＮＤを印加し、ビット線４３に正のビット線電位Ｖｂｌを印加する。カウンター電位Ｖｃｏｕｎｔとシリコン基板１０の電位との電位差の絶対値は、読出電位Ｖｒｅａｄとシリコン基板１０の電位との電位差の絶対値よりも小さい。

【0033】

このようにして、上部選択トランジスタ３７及び下部選択トランジスタ３８が導通状態となり、シリコンピラー３１における非選択セル３６ｂに相当する部分、及び、斜位置セル３６ｄに相当する部分も導通状態となり、対向セル３６ｃに相当する部分は非導通状態となり、ビット線４３とシリコン基板１０との間に電圧（Ｖｂｌ）が印加される。この結果、選択セル３６ａの導通状態に依存して、ビット線４３からシリコン基板１０に向かってシリコンピラー３１内を電流が流れる。この電流を「オン電流Ｉｃｅｌｌ」という。オン電流Ｉｃｅｌｌの大きさは、選択セル３６ａの閾値に依存する。

【0034】

この状態で、駆動回路５０は、選択セル３６ａのワード線２１に、検出電位Ｖｓｅｎｓｅを印加する。駆動回路５０は、検出電位Ｖｓｅｎｓｅを、例えば、接地電位から読出電位Ｖｒｅａｄ付近までスィープさせる。すなわち、Ｖｃｏｕｎｔ＜Ｖｓｅｎｓｅ＜Ｖｒｅａｄである。そして、駆動回路５０が、オン電流Ｉｃｅｌｌの変化を測定することにより、選択セル３６ａの閾値を判定し、選択セル３６ａに書き込まれた値を読み出す。すなわち、駆動回路５０は、電荷蓄積膜３３に蓄積された電荷量を評価する。

【0035】

次に、本実施形態の効果について説明する。
本実施形態においては、読出動作時に、駆動回路５０が、斜位置セル３６ｄのワード線２１に読出電位Ｖｒｅａｄを印加する。これにより、これらのワード線２１との容量結合により、シリコンピラー３１の電位が昇圧される。この結果、斜位置セル３６ｄに対向する非選択セル３６ｂの見かけ上の閾値が低下し、オン電流Ｉｃｅｌｌが大きくなる。この効果を「ボディ効果」という。一方、駆動回路５０は、対向セル３６ｃのワード線２１にはカウンター電位Ｖｃｏｕｎｔを印加するため、選択セル３６ａの見かけ上の閾値が変動することは抑制される。

【0036】

また、駆動回路５０が斜位置セル３６ｄのワード線２１に読出電位Ｖｒｅａｄを印加することにより、斜位置セル３６ｄが導通状態となる。この結果、非選択セル３６ｂに加えて、斜位置セル３６ｄもオン電流の経路となる。これにより、オン電流Ｉｃｅｌｌが増加する。このとき、駆動回路５０は対向セル３６ｃのワード線２１にはカウンター電位Ｖｃｏｕｎｔを印加するため、対向セル３６ｃは非導通状態となる。この結果、シリコンピラー３１における選択セル３６ａ及び対向セル３６ｃに共有されている部分において、オン電流は常に選択セル３６ａ側を流れるため、対向セル３６ｃに書き込まれた値に影響されずに、選択セル３６ａの閾値を正確に判定することができる。これにより、誤読出を抑制できる。

【0037】

このように、本実施形態によれば、選択セル３６ａの閾値に及ぼす影響を抑制しつつ、読出動作時のオン電流Ｉｃｅｌｌを増大させることができる。この結果、シリコンピラー３１を微細化しても、メモリセルトランジスタ３６に書き込まれたデータを精度良く読み出すことができる。

【0038】

（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、読出動作の方法が異なっている。
図６は、本実施形態に係る半導体記憶装置の駆動方法を示す回路図である。

【0039】

図６に示すように、本実施形態に係る半導体記憶装置２においては、斜位置セル３６ｄを更に２つのグループに分ける。具体的には、斜位置セル３６ｄのうち、対向セル３６ｃの隣に配置されたメモリセルトランジスタ３６を「隣接セル３６ｅ」という。また、斜位置セル３６ｄのうち、隣接セル３６ｅ以外のメモリセルトランジスタ３６を「非隣接セル３６ｆ」という。

【0040】

駆動回路５０は、読出動作時に、隣接セル３６ｅのワード線２１には、読出電位Ｖｒｅａｄではなくカウンター電位Ｖｃｏｕｎｔを印加する。また、駆動回路５０は、非隣接セル３６ｆのワード線２１には、読出電位Ｖｒｅａｄを印加する。

【0041】

本実施形態においては、読出動作時に駆動回路５０が隣接セル３６ｅのワード線２１にカウンター電位Ｖｃｏｕｎｔを印加することにより、シリコンピラー３１（図２及び図３参照）における選択セル３６ａに相当する部分が昇圧されることをより確実に防止し、選択セル３６ａの閾値をより正確に判定することができる。すなわち、選択セル３６ａに対するボディ効果を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

【0042】

なお、本実施形態においては、対向セル３６ｃの上下側各１つずつのメモリセルトランジスタ３６を隣接セル３６ｅとして、これらの隣接セル３６ｅのワード線２１にカウンター電位Ｖｃｏｕｎｔを印加する例を示したが、これには限定されない。対向セル３６ｃの上下側のすくなくとも一方において、複数個のメモリセルトランジスタ３６を隣接セル３６ｅとして、これらのワード線２１にカウンター電位Ｖｃｏｕｎｔを印加してもよい。これにより、選択セル３６ａのボディ電位が上昇することをより確実に防止し、選択セル３６ａに対する読出動作をより確実に行うことができる。但し、カウンター電位Ｖｃｏｕｎｔを印加する隣接セル３６ｅが増えるほど、非選択セル３６ｂに対するボディ効果が小さくなる。また、導通状態となる非隣接セル３６ｆの数が減るため、オン電流Ｉｃｅｌｌの電流経路が細くなる。このため、オン電流Ｉｃｅｌｌが減少する。

【0043】

また、本実施形態においては、電荷蓄積膜３３を絶縁材料により形成し、電荷蓄積膜３３の形状をシリコンピラー３１を囲む筒状とする例を示したが、これには限定されない。例えば、電荷蓄積膜３３を例えばポリシリコン等の導電材料により形成し、電荷蓄積膜３３をワード線２１とシリコンピラー３１との交差部分毎に分断してもよい。これにより、メモリセルトランジスタ３６毎に周囲から絶縁された１つの電荷蓄積膜３３が設けられる。この結果、メモリセルトランジスタ３６のデータ保持特性が向上する。

【0044】

更に、本実施形態においては、駆動回路５０を、メモリ部１１の側方に配置された駆動回路部１２内に設ける例を示したが、これには限定されない。駆動回路５０は、シリコン基板１０と積層体２０との間に設けてもよい。この場合は、シリコン基板１０上に層間絶縁膜を設け、層間絶縁膜上にソース線を設け、ソース線上に積層体２０を設ける。そして、シリコン基板１０の上層部分及び層間絶縁膜内に駆動回路５０を形成する。また、シリコンピラー３１は、シリコン基板１０ではなく、ソース線に接続させる。そして、読出動作時には、ソース線に接地電位ＧＮＤを印加する。駆動回路５０をシリコン基板１０と積層体２０との間に配置することにより、半導体記憶装置のより一層の小型化を図ることができる。

【0045】

以上説明した実施形態によれば、読出動作時のオン電流が大きい半導体記憶装置及びその駆動方法を実現することができる。

【0046】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

【符号の説明】

【0047】

１、２：半導体記憶装置、１０：シリコン基板、１１：メモリ部、１２：駆動回路部、２０：積層体、２１：ワード線、２２：柱状部材、２３：絶縁部材、２４：絶縁部材、２５：絶縁膜、２８：壁状部材、２９：壁状部材、３０：コア部材、３１：シリコンピラー、３２：トンネル絶縁膜、３３：電荷蓄積膜、３４：ブロック絶縁膜、３６：メモリセルトランジスタ、３６ａ：選択セル、３６ｂ：非選択セル、３６ｃ：対向セル、３６ｄ：斜位置セル、３６ｅ：隣接セル、３６ｆ：非隣接セル、３７：上部選択トランジスタ、３８：下部選択トランジスタ、３９：ＮＡＮＤストリング、４１：絶縁膜、４２：プラグ、４３：ビット線、５０：駆動回路、ＧＮＤ：接地電位、Ｉｃｅｌｌ：オン電流、Ｖｂｌ：ビット線電位、Ｖｃｃ：オン電位、Ｖｃｏｕｎｔ：カウンター電位、Ｖｒｅａｄ：読出電位、Ｖｓｅｎｓｅ：スィープ電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】