特許 6878745 マーチングメモリ及び計算機システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6878745

(24)【登録日】2021年5月7日

(45)【発行日】2021年6月2日

(54)【発明の名称】マーチングメモリ及び計算機システム

(51)【国際特許分類】

   G11C 19/18 20060101AFI20210524BHJP

【ＦＩ】

   G11C19/18 110

   G11C19/18 120

【請求項の数】9

【全頁数】64

(21)【出願番号】特願2020-500668(P2020-500668)

(86)(22)【出願日】2019年1月23日

(65)【公表番号】特表2020-526861(P2020-526861A)

(43)【公表日】2020年8月31日

(86)【国際出願番号】JP2019002020

(87)【国際公開番号】WO2019146623

(87)【国際公開日】20190801

【審査請求日】2020年1月7日

(31)【優先権主張番号】62/620,666

(32)【優先日】2018年1月23日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】512016216

【氏名又は名称】中村 維男

(73)【特許権者】

【識別番号】512016227

【氏名又は名称】マイケル ジェイ フリン

(74)【代理人】

【識別番号】100108914

【弁理士】

【氏名又は名称】鈴木 壯兵衞

(72)【発明者】

【氏名】中村 維男

(72)【発明者】

【氏名】マイケル ジェイ フリン

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２０１２−５３３７８４（ＪＰ，Ａ）

【文献】 特開昭５８−２００４９６（ＪＰ，Ａ）

【文献】 特表２００３−５１７６７８（ＪＰ，Ａ）

【文献】 特開２０１６−１８６８３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １９／１８

(57)【特許請求の範囲】

【請求項1】

バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、プロセッサ駆動用のクロック周波数に同期して、前記情報の流れの方向に沿って計算機システムのプロセッサに向かって前記情報を転送するマーチングメモリであって、
複数の前段セルの列方向アレイをそれぞれ有し、前記情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶する、奇数番目に位置する複数の列と、
前記流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列と、
を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することを特徴とするマーチングメモリ。

【請求項2】

前記前段セルのそれぞれは、
前記奇数番目に位置する複数の列のそれぞれの入力側に隣接する前記偶数番目に位置する複数の列の１つに定義される隣接後段セルの出力端子からの、前記情報にセットとして含まれる複数の信号の内の1つの信号の転送を制御する前段結合素子と、
前記前段結合素子を介して転送された前記1つの信号を反転し、かつ前記前段セルの出力側に隣接する前記偶数番目に位置する複数の列の１つに向かって、反転された前記1つの信号を更に転送する前段インバータと、
を備えることを特徴とする請求項１に記載のマーチングメモリ。

【請求項3】

前記前段セルのそれぞれは、
反転された前記1つの信号を記憶する前段記憶キャパシタ
を更に備えることを特徴とする請求項２に記載のマーチングメモリ。

【請求項4】

前記情報の流れの方向を行方向とし、前記後段セルのそれぞれは、
前記複数の列を前記行方向に配列したマトリクスを構成する同一の行に配置される前記前段セルから転送される反転された信号の１つを再反転し、かつ前記後段セルの出力側に隣接する前記奇数番目に位置する複数の列の１つに向かって前記再反転された信号を更に転送する後段インバータと、
前記再反転された信号を記憶する後段記憶キャパシタと、
を備えることを特徴とする請求項1に記載のマーチングメモリ。

【請求項5】

前記後段セルのそれぞれは、
偶数列の入力側に隣接する前記奇数番目に位置する複数の列の１つに定義される隣接前段セルの出力端子からの、前記情報にセットとして含まれる複数の信号の内の1つの信号の転送を制御する後段結合素子、
を更に備えることを特徴とする請求項4に記載のマーチングメモリ。

【請求項6】

パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリに用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、計算機システムのプロセッサ駆動用のクロック周波数に同期して、前記複数のメモリアレイブロックから前記情報の流れの方向に沿って前記プロセッサに向かって前記情報を転送するマーチングメモリであって、
前記情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する、奇数番目に位置する複数の列と、
前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列と、
を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することを特徴とするマーチングメモリ。

【請求項7】

プロセッサと、
主記憶装置として用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列を含むマーチングメモリと、
を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶し、
前記プロセッサが算術論理演算を実行できるように前記主記憶装置は、前記情報の流れの方向に沿って、前記プロセッサ駆動用のクロック周波数に同期して、前記情報を前記プロセッサに能動的かつ連続的に転送することを特徴とする計算機システム。

【請求項8】

プロセッサと、
パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、
前記ランダムアクセス可能メモリと前記プロセッサとの間の経路に設けられたインターフェースとして用いられるマーチングメモリであって、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイを有する偶数番目に位置する複数の列を含むマーチングメモリと、
を備え、前記複数の後段セルのそれぞれが、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶することにより、前記インターフェースは、前記プロセッサが算術論理演算を実行できるように、前記プロセッサの駆動用のクロック周波数に同期して、前記複数のメモリアレイブロックから前記情報を前記プロセッサに、前記情報の流れの方向に沿って能動的かつ連続的に転送することを特徴とする計算機システム。

【請求項9】

プロセッサと、
パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、
バイトサイズ又はワードサイズのパラレルデータ・ストリーム又はパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶するように、複数の前段セルの列方向アレイをそれぞれ有する奇数番目に位置する複数の列、前記情報の流れの方向に沿って前記奇数番目に位置する複数の列に対して交互かつ周期的に配置され、複数の後段セルの列方向アレイをそれぞれ有する偶数番目に位置する複数の列を含むマーチングメモリによって構成されるキャッシュメモリと、
を備え、前記複数の後段セルのそれぞれは、入力側に隣接する前記奇数番目に位置する複数の列の一つによって反転された前記信号を再反転及び記憶し、
前記プロセッサが算術論理演算を実行できるように前記キャッシュメモリは、前記プロセッサの駆動用のクロック周波数に同期して、前記情報を前記複数のメモリアレイブロックから前記プロセッサに前記情報の流れの方向に沿って能動的かつ連続的に転送することを特徴とする計算機システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、低消費エネルギ及び高速で動作するマーチングメモリ（ＭＭ）の新しい構成及びそのＭＭの新しい構成を用いた新しい計算機システムに関する。

【背景技術】

【0002】

既に特許文献１−３において、中村維男とマイケル・ジェイフリンは、複数のメモリユニットを配列して構成したマーチング主記憶装置(ＭＭＭ)を用いたＭＭ計算機システムを提案している。特許文献１−３における「マーチング」という用語は、軍隊の隊列がマトリクスを構成して進行するように、ＭＭＭの動作を特徴づける複数のメモリユニットのそれぞれが、バイトサイズ若しくはワードサイズの動的なパラレルデータを記憶しながら、マトリクスを構成して進行する動作を意味する。ＭＭＭは、ＭＭ計算機システムのプロセッサ駆動用のクロック信号に同期して、ＭＭＭの出力端子に向かって「マーチング」という手法で、順次、バイトサイズ若しくはワードサイズで記憶されたパラレルデータを連続的なデータのストリームとして転送する。ＭＭＭに記憶されたパラレルデータのストリームでプロセッサが算術論理演算を実行できるように、ＭＭＭは連続的なストリームでプロセッサに能動的かつ連続的にＭＭＭに記憶されたパラレルデータを転送する。

【0003】

ＭＭ計算機アーキテクチャにおいては、引用した特許文献１−３に示すように、バイトサイズ若しくはワードサイズのパラレルデータが、プロセッサ駆動用のクロック信号に同期して転送されるので、個別のビットレベルセルのランダムアクセス動作が要求されない。更に、従来のフォン・ノイマン計算機システムで本質的に存在する、プロセッサと従来の半導体記憶装置との間のフォン・ノイマン・ボトルネックを取り除くことができる。従って、非常に低電力消費で、非常に高速な動作が、ＭＭ計算機アーキテクチャによって構成することができる。

【0004】

図１９は、特許文献３で引用される従来のＭＭにおけるｍ×２ｎマトリクスの第ｉ行の第ｊのビットレベルセルＭ_ij*を示す。ビットレベルセルＭ_ij*は、第１のnＭＯＳトランジスタＱ_ij1*と、nＭＯＳトランジスタＱ_ij2*と、このnＭＯＳトランジスタＱ_ij2*に並列に接続されたコンデンサＣ_ijを含む。第１のnＭＯＳトランジスタＱ_ij1*は、第１の遅延素子Ｄ_ij1*を介してクロック配線Ｌ_clkに接続されたドレイン電極と、第２の遅延素子Ｄ_ij2*を介して前述のビットレベルセルの出力端子に接続されたゲート電極を有する。nＭＯＳトランジスタＱ_ij2*は、第１のnＭＯＳトランジスタＱ_ij1*のソース電極に接続されたドレイン電極と、クロック配線Ｌ_clkに接続されたゲート電極と、接地電位に接続されたソース電極を有する。図１９において、第１のnＭＯＳトランジスタＱ_ij1*のソース電極及びnＭＯＳトランジスタＱ_ij2*のドレイン電極に接続された出力ノードＮ_out_*は、ビットレベルセルＭ_ij*の出力端子及び次のビットレベルセルＭ_i(j+1)*にコンデンサＣ_ij*内に記憶された信号を転送する出力ノードＮ_out_*としての役割を果たす。

【0005】

第１のnＭＯＳトランジスタＱ_ij1*の閾値電圧Ｖ_thよりも少し大きなゲート電位が第１のnＭＯＳトランジスタＱ_ij1*をオンさせるために第１のnＭＯＳトランジスタＱ_ij1*のゲート電極に印加されたときに、特許文献３で引用される従来のＭＭが１．１Ｖレベルの低電源電圧で動作する環境では、第１のnＭＯＳトランジスタＱ_ij1*は、１．１Ｖレベルの電源電圧に比べて相対的に大きな電圧降下を発生させるので、次のビットレベルセルＭ_i(j+1)*の第１のnＭＯＳトランジスタＱ_i(j+1)1*のゲート電極に供給されるゲート電圧は、大きく低下する。

【0006】

従って、もし、電源電圧と閾値電圧Ｖ_thの差が小さいなら、第１のnＭＯＳトランジスタＱ_ij1*のソース電極の電位が次のビットレベルセルＭ_i(j+1)*の第１のnＭＯＳトランジスタＱ_i(j+1)1*のゲート電極に供給されるべきゲート電位よりも低くなる可能性が生じる。従って、伝搬経路に直列に繋がれるビットレベルセルＭ_ij1*, Ｍ_i(j+1)1*, Ｍ_i(j+2)1*, ……の複数のステージを通過するときは、これら直列のビットレベルセルＭ_ij1*, Ｍ_i(j+1)1*, Ｍ_i(j+2)1*, ……のそれぞれは、その入力においてよりもその出力において飽和されないので、第１のnＭＯＳトランジスタＱ_ij1*, Ｑ_i(j+1)1*, Ｑ_i(j+2)1*,……のソース電極の電位は、ビットレベルセルＭ_ij1*, Ｍ_i(j+1)1*, Ｍ_i(j+2)1*, ……の複数のステージのそれぞれが信号電圧を完全な値に復帰させても、次第に小さくなる。即ち、ビットレベルセルの出力端子の電位は、最終的に、閾値電圧Ｖ_thよりも小さくなる可能性がある。結果として、記憶された情報は、次のビットレベルセルに出力することができない。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】米国特許第８９４９６５０号明細書

【特許文献2】米国特許第９３６１９５７号明細書

【特許文献3】欧州特許第２８１５４０３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0008】

上記問題を解決すべく、本発明の目的は、低電源電圧で、記憶された情報の正確な転送を行うことができるマーチングメモリ、及びマーチングメモリを用いたマーチングメモリ計算機システムを提供することである。

【課題を解決するための手段】

【0009】

本発明の第１の態様は、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、プロセッサ駆動用のクロック周波数に同期して、情報の流れの方向に沿って計算機システムのプロセッサに向かってパラレルデータ・ストリーム又はパラレル命令ストリームの情報を転送するマーチングメモリであることを特徴とする。第１の態様に係るマーチングメモリは、奇数番目に位置する複数の列（以下、「複数の奇数列」と称する）と偶数番目に位置する複数の列（以下、「複数の偶数列」と称する）からなる交互かつ周期的な配列を備える。複数の奇数列のそれぞれは、複数の前段セルの列方向アレイをそれぞれ有し、パラレルデータ・ストリーム又はパラレル命令ストリームの情報にセットとして含まれる複数の信号のそれぞれを反転及び記憶する。また、複数の偶数列のそれぞれは、複数の後段セルの列方向アレイをそれぞれ有する。複数の後段セルのそれぞれは、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶する。

【0010】

本発明の第２の態様は、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリに用いられ、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶し、計算機システムのプロセッサ駆動用のクロック周波数に同期して、複数のメモリアレイブロックから情報の流れの方向に沿ってプロセッサに向かってパラレルデータ・ストリーム又はパラレル命令ストリームの情報を転送するマーチングメモリであることを特徴とする。第２の態様に係るマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。

【0011】

本発明の第３の態様は、プロセッサと、本発明の第１の態様に係るマーチングメモリを有する計算機システムであることを特徴とする。

【0012】

本発明の第４の態様は、プロセッサと、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、ランダムアクセス可能メモリとプロセッサとの間の経路に設けられたインターフェースとして用いられるマーチングメモリを備える計算機システムであることを特徴とする。第４の態様に係る計算機システムのインターフェースとして用いられるマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。複数の後段セルのそれぞれが、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶することにより、第４の態様に係る計算機システムのインターフェースは、プロセッサが算術論理演算を実行できるように、プロセッサの駆動用のクロック周波数に同期して、複数のメモリアレイブロックから情報をプロセッサに、情報の流れの方向に沿って能動的かつ連続的に転送する。

【0013】

本発明の第５の態様は、プロセッサと、パイプライン化された複数のメモリアレイブロックを有するランダムアクセス可能メモリを含む主記憶装置と、マーチングメモリによって構成されるキャッシュメモリを備える計算機システムであることを特徴とする。第５の態様に係るマーチングメモリは、本発明の第１の態様に係るマーチングメモリの構造を有する。第５の態様に係るマーチングメモリは、複数の後段セルのそれぞれは、入力側に隣接する複数の奇数列の一つによって反転された信号を再反転及び記憶する。第５の態様に係るキャッシュメモリは、プロセッサが算術論理演算を実行できるようにプロセッサの駆動用のクロック周波数に同期して、情報を複数のメモリアレイブロックからプロセッサに情報の流れの方向に沿って能動的かつ連続的に転送する。

【図面の簡単な説明】

【0014】

【図1】図１は、本発明の第１〜第３実施形態に係る計算機システムの基本構成を示すブロック図の概要を示す。

【図2】図２は、第１、第２、及び第３実施形態に関連して、図１で示す計算機システムで用いられるマーチングメモリ(ＭＭ)を構成するメモリユニットの配列内の情報の転送動作を示す。

【図3A】図３Ａは、第１実施形態で使われる構成に焦点を当てた計算機システムで用いられるＭＭのマトリクスを構成する第１列（第１カラム）の詳細な構造の例を示す。

【図3B】図３Ｂは、図３Ａで示す第１列の隣に配列されている、ＭＭのマトリクスを構成する第２列（第２カラム）の詳細な構造を示す。

【図3C】図３Ｃは、出力端子側に配置されている、ＭＭのマトリクスの第ｎ列（第ｎカラム）の詳細な構造を示す。

【図4A】図４Ａは、４つの近隣ビットレベルセルに焦点を当て、第１実施形態に関するＭＭの位置でのセルアレイのトランジスタレベル表記を示す。

【図4B】図４Ｂは、４つの近隣ビットレベルセルに焦点を当て、第１実施形態に関するＭＭの他の位置でのセルアレイのトランジスタレベル表記を示す。

【図5A】図５Ａは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの過渡応答の概要例を示す。

【図5B】図５Ｂは、第１実施形態のＭＭに適用されるクロック信号に対するビットレベルセルの過渡応答の概要例を示す。

【図5C】図５Ｃは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。

【図5D】図５Ｄは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。

【図5E】図５Ｅは、第１実施形態に関するＭＭの動作を説明するためにクロック信号に対するビットレベルセルの過渡応答の概要例を示す。

【図6A】図６Ａは、第１実施形態のＭＭに適用されるクロック信号の波形の例を示す。

【図6B】図６Ｂは、第１実施形態のＭＭ内のビットレベルセルに適用される入力信号の論理レベルを示す。

【図6C】図６Ｃは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。

【図6D】図６Ｄは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。

【図6E】図６Ｅは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。

【図6F】図６Ｆは、第１実施形態のＭＭに適用されるクロック信号の波形に対するビットレベルセルの実際の応答を示す。

【図7A】図７Ａは、本発明の第２実施形態に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。

【図7B】図７Ｂは、図７Ａで示すビットレベルセルに適用されるクロック信号の波形を示す。

【図8】図８は、本発明の第３実施形態の比較例に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。

【図9】図９は、本発明の第３実施形態に関する計算機システムに適用されるＭＭ内のビットレベルセルのトランジスタレベル表記を示す。

【図10】図１０は、本発明の他の実施形態に関する計算機システムに適用され、逆方向ＭＭで実行する、メモリユニットの配列内の情報の「逆方向転送」の概要を示す。

【図11A】図１１Ａは、他の実施形態に関する図１０での逆方向ＭＭの出力端子側に提供される、順方向ＭＭの入力端子側でのセルアレイのトランジスタレベルの回路構成の例を示す。

【図11B】図１１Ｂは、図１０での逆方向ＭＭの入力端子側に提供される、順方向ＭＭの出力端子側でのセルアレイのトランジスタレベルの回路構成を示す。

【図12】図１２は、他の実施形態に関する計算機システムに適用される逆方向ＭＭ内のビットレベルセルのトランジスタレベル表記を示す。

【図13】図１３は、本発明の更に他の実施形態に関する、第１及び第２の半導体チップを持つ積層構造によって実装された双方向ＭＭの鳥瞰図を示す。

【図14】図１４は、図１３での第１及び第２の半導体チップ間の電気的接続の側面図を示す。

【図15】図１５は、本発明の更に他の実施形態に関するダイナミックランダムアクセスメモリ(ＤＲＡＭ)によるアシストマーチングメモリ(ＭＭ)の平面図の概要を示す。

【図16】図１６は、図１５でのバースト長ブロックの１つであって、各バースト長ブロックがマーチングメモリアーキテクチャによって実行されるものの平面図の概要を示す。

【図17】図１７は、本発明の更に他の実施形態に関するＤＲＡＭ支援ＭＭの他の例の平面図の概要を示す。

【図18】図１８は、本発明の更に他の実施形態に関する計算機システムのメモリ階層の例を示す。

【図19】図１９は、従来のＭＭ計算機システムで使用されるＭＭ内の従来の単一のビットレベルセルのトランジスタレベル表記を示す。

【発明を実施するための形態】

【0015】

本発明の様々な実施形態を、添付の図面を参照して説明する。図面の全体にわたって、同一又は類似の部品や素子には同一又は類似の符号を付し、同一又は類似の部品や素子の説明を省略又は単純化していることに留意すべきである。一般的に、半導体装置の表記においては普通のことであるが、様々な図面間において、尺度は異なっており、図面を簡単に読み取れるようにするために適宜記載していることに留意すべきである。

【0016】

以下に説明する発明の詳細な説明では、本発明を十分に理解できるように、特定の材料、プロセス、装置のような具体的な形態として明らかにされる。しかし、本発明は、これらの発明の詳細な説明がなくても、実施できるであろうことは、当業者にとって自明である。即ち、周知の製造に使われる材料、プロセス、装置は、本発明を不要に曖昧にしないために、あえて以下の発明の詳細な説明において明らかにしない。

【0017】

（ＭＭＭ & ＭＭ計算機システムの概要）
図１に示すように、本発明の第１〜第３実施形態で使用されるべき計算機システムは、プロセッサ１１とマーチング主記憶装置（ＭＭＭ）３１を含む。プロセッサ１１は、クロック信号を生成するように構成されたクロック発生器１１３を有する制御装置１１１と、クロック信号に同期して算術論理演算を実行するように構成された算術論理演算装置（ＡＬＵ）を含む。

【0018】

例えば、第１、第２、及び第３実施形態で説明されるＭＭＭ３１は、図２に示すように、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nを含む。奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nのそれぞれは、進行する情報に含まれる複数の信号のセットを記憶し、かつ情報に含まれる複数の信号のセットを並列に転送する。進行する情報に含まれる複数の信号のセットは、連続する、バイトサイズデータ、ワードサイズデータ、バイトサイズ命令、又はワードサイズ命令の反転データを含む。

【0019】

即ち、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nのそれぞれは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶する。ＭＭＭ３１は、更に、アレイの入力端子及びアレイの出力端子を含む。奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nのそれぞれは、低電源電圧で駆動される場合であっても、入力された情報の対応するパルス波形を整形する。

【0020】

加えて、左から右に向かって、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nのそれぞれは、順番に、隣接奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nの間に交互に更に挿入される。また、 図２に示すように、最も右にある偶数列Ｕr_nは、最終ステージの奇数列Ｕ_nの後に更に付加される。即ち、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nは、パラレルデータ・ストリーム又はパラレル命令ストリームの方向に沿って、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nに対して、交互かつ周期的に配置される。

【0021】

図２に示すように、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nのそれぞれは、並列に、進行する情報に含まれる複数の信号のセットを再反転及び記憶し、進行する情報に含まれる複数の信号のセットは、対応する連続的配置で隣接する奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nの反転バイトサイズデータ、反転ワードサイズデータ、反転バイトサイズ命令、又は反転ワードサイズ命令を含む。即ち、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nのそれぞれは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶する。

【0022】

そして、奇数列とこれに対応する偶数列のペアのそれぞれ（Ｕ₁とＵr₁; Ｕ₂とＵr₂; Ｕ₃とＵr₃; ……;Ｕ_n-1とＵr_n-1; Ｕ_nとＵr_n）は、弱まった入力波形を元のパルス波高に回復することができる。なぜなら、信号”１”の弱まったパルス波高は、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_nとこれに対応する偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nの組合せ動作のそれぞれを通して、電源電圧の電圧レベルに増幅することができるからである。

【0023】

それぞれの奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……,Ｕ_n-1, Ｕ_n内に記憶された反転情報に含まれる複数の信号のセットは、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……,Ｕr_n-1, Ｕr_nを介して、クロック信号に同期して、ストリームの方向に沿って、出力端子に向かって、連続的に、かつ並列に、再反転され、かつ転送されるので、記憶された情報は、能動的かつ連続的に、ＡＬＵ１１２に並列に転送される。

【0024】

即ち、ＭＭＭ３１は、プロセッサ１１のクロック周波数に同期して、ストリームの方向に沿って、計算機システムのプロセッサ１１に向かって、パラレルデータ・ストリーム又はパラレル命令ストリームを転送するために、バイトサイズ若しくはワードサイズの連続したパラレルデータ・ストリーム又はバイトサイズ若しくはワードサイズの連続したパラレル命令ストリームを記憶する。そして、ＡＬＵ１１２は、ＭＭＭ３１から連続的に転送された情報に従って、クロック信号に同期した算術論理演算を実行する。

【0025】

図１に示すように、ＭＭＭ３１とプロセッサ１１は、複数の接合部材５４によって電気的に接続される。例えば、接合部材５４のそれぞれは、ＭＭＭ３１に付加される第１の端子ピンによって構成してもよいし、プロセッサ１１に付加される第２の端子ピンによって構成してもよいし、第１の端子ピンと第２の端子ピンの間に挿入される導電性バンプによって構成してもよい。導電性バンプの材料としては、半田ボール、金(Ａｕ)バンプ、銀(Ａｇ)バンプ、銅(Ｃｕ)バンプ、ニッケル金(Ｎｉ-Ａｕ)合金バンプ、又はニッケル金インジウム(Ｎｉ-Ａｕ-Ｉｎ)合金バンプなどを採用することが可能である。

【0026】

ＡＬＵ１１２での処理の結果としてのデータは、結合部材５４を介してＭＭＭ３１に送られる。従って、図１の双方向矢印Φ₁₂によって表されるように、データは、ＭＭＭ３１とプロセッサ１１との間で結合部材５４を介して双方向に転送される。これに対し、図１の単方向矢印η₁₁によって表されるように、命令の動きについては、ＭＭＭ３１からプロセッサ１１への命令ストリームが一方向のみに生じる。

【0027】

図１に示すように、第１〜第３実施形態に関するＭＭ計算機システムの構成は、ディスク、入力装置６１、出力装置６２、及び入出力（Ｉ／Ｏ）インターフェース回路６３のような２次記憶装置４１を更に含む。従来のフォン・ノイマン形コンピュータのように、信号又はデータは、入力装置６１によって受け取られ、かつ信号又はデータは、出力装置６２に向かって送られる。例えば、周知のモニタ及びプリンタを出力装置６２として考慮することができるならば、周知のキーボード及び周知のマウスは、入力装置６１として考慮することができる。モデム及びネットワークカードのような、コンピュータ間の情報伝達のための周知の装置は、入力装置６１及び出力装置６２の双方として一般的に役割を果たす。

【0028】

入力装置６１又は出力装置６２のいずれとして装置が指定されるかは、その装置の役割をどのように捉えるかに依存することに留意すべきである。入力装置６１は、人間のユーザが呈する物理的な移動を入力し、それを第１〜第３実施形態に係る計算機システムが理解できる信号に変換する。例えば、入力装置６１は、入力したデータと命令を、第１〜第３実施形態に係る計算機システムが識別可能な２進コードの電気信号のパターンに変換し、入力装置６１からの出力は、マーチング主記憶装置３１にＩ／Ｏインターフェース回路６３を介して出力される。

【0029】

出力装置６２は、ＭＭＭ３１がＩ／Ｏインターフェース回路６３を介して提供する入力信号を受け取る。出力装置６２は、次に、これらの信号を、人間のユーザが見る又は読むことができる表現方式に変換し、入力装置６１の処理と逆の処理を行って、デジタル信号を、ユーザが判読可能な形式に変換する。Ｉ／Ｏインターフェース回路６３は、プロセッサ１１が入力装置６１及び出力装置６２を駆動するときに必ず要求される。プロセッサ１１は、Ｉ／Ｏインターフェース回路６３を介して入力装置６１及び出力装置６２に通信できる。もし、異なるデータ形式で交換された場合、Ｉ／Ｏインターフェース回路６３は、シリアルデータをパラレル形式に、又は、逆にパラレルデータをシリアル形式に変換する。必要に応じて、プロセッサ１１による更なる処理のために、インタラプト及び対応する形式番号を生成する方式もある。

【0030】

２次記憶装置４１は、ＭＭＭ３１より更に長い時間的な基準でデータ及び情報を記憶する。ＭＭＭ３１は、現在実行中のプログラムと、現在採用されているデータの記憶を主に対象とするが、２次記憶装置４１は、コンピュータがオフに切り替えられている場合、又はプログラムが現在実行していない場合でも、維持される必要のある任意のデータ及び情報を記憶するように全体的に意図されている。２次記憶装置４１の例は、周知のハードディスク又はハードドライバと周知のＣＤ−ＲＯＭドライバのような外部記憶媒体である。

【0031】

これらの記憶アーキテクチャは最も広く用いられている方式であり、コンピュータのオペレーティング・システム、ユーザが所有するソフトウェア、ユーザが望む任意の他のデータを記憶する。ハードドライバは、半永久的な基準で、データとソフトウェアとを記憶するために用いられる。外部記憶媒体は、他のデータを保持するために用いられる。ただし、これらの構成は、入手可能な記憶装置の異なる形式や、記憶装置のそれぞれを利用する際の便宜性に基づいて大きく変わる。双方向矢印Φ_１で表されるように、データは、周知の接続配線５３を介して、２次記憶装置４１とＭＭＭ３１とプロセッサ１１との間で双方向に転送される。

【0032】

図示を省略するが、図１に示す第１〜第３実施形態に係るＭＭ計算機システムでは、プロセッサ１１は、ＭＭＭ３１から出力端子を介して記憶された情報を入力する複数の演算パイプラインを含むことができ、図１の双方向矢印Φ_１２で表されるように、データは、接合部材５４を介して、ＭＭＭ３１と複数の演算パイプラインとの間で双方向に転送される。

【0033】

図１に示す第１〜第３実施形態に係るＭＭ計算機システムでは、データバスとアドレスバスとから成るバスが存在しない。これは、計算機システム全体には、プロセッサ１１とＭＭＭ３１との間における任意のデータ交換でもグローバル配線を必要としないからである。一方、従来の計算機システムでは、配線又はバスがフォン・ノイマン・ボトルネックを形成する。第１〜第３実施形態に係るＭＭ計算機システムでは、ＭＭＭ３１、又は対応するＡＬＵ１１２とＭＭＭ３１との接続部分の内部に短い局部的な配線が存在するだけである。時間的な遅延と浮遊容量とを生成するグローバル配線が存在しないので、第１〜第３実施形態に係る計算機システムは、更に高速の処理速度と小電力消費とを達成できる。

【0034】

（全体的なＭＭのマトリクス構成）
従来のフォン・ノイマン型コンピュータでは、アドレス解決の単位は、キャラクタ（例えば、バイト）、又はワードとなる。もし、その単位がワードであるなら、所定サイズのアドレスを使って、メモリからより大きな量のデータをアクセスすることができる。他方、もし、その単位がバイトであるなら、アドレスされた（即ち、メモリ動作中に選択された）個別のキャラクタにアクセスすることができる。マシン命令は、通常、アーキテクチャのバイトサイズ若しくはアーキテクチャのワードサイズの分数又は倍数となる。これは、命令及びデータが、通常、同じメモリサブシステムを共有することから当然の結果となる。

【0035】

ＭＭＭ３１は、説明を容易化するために、図１に例示する構造を用いて説明する。しかし、本発明のマーチングメモリ（ＭＭ）は、図１に示されるＭＭＭ３１に限定されることはない。ＭＭは、従来のキャッシュメモリや、従来のレジスタファイルなどのような記憶媒体の小サイズ化に適用可能である。

【0036】

それぞれ本発明のＭＭとして構成される、３トランジスタセル（第１実施形態）、４トランジスタセル（第２実施形態）、２５トランジスタセル（第３実施形態）の詳細なトランジスタレベル表記を説明する前に、まず、 図３Ａ、図３Ｂ、及び図３Ｃを参照しながら、図２に示したＭＭの全体構造の概要を説明する。

【0037】

図３Ａ、図３Ｂ、及び図３Ｃに示すように、ＭＭは、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nのアレイと、配列の順序が隣接する、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nの間に交互に挿入される偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_n-1, Ｕr_nのアレイを含むｍ×２ｎマトリクスによって構成される。マトリクスの列の長さを規定する“ｍ”は、バイトサイズ若しくはワードサイズによって決定される整数である。バイトサイズ若しくはワードサイズの選択は任意に行うことができ、コンピュータアーキテクチャが設計されるとき、バイトサイズ若しくはワードサイズは、８ビットの自然数倍、よく使われるものとして、１６、３２、６４ビットとすることができる。

【0038】

即ち、図３Ａに示すように、第１偶数列Ｕr₁は、第１奇数列Ｕ₁と第２奇数列Ｕ₂との間に挿入される。第１奇数列Ｕ₁ と第１偶数列Ｕr₁との組み合わせは、第１の２ビットメモリユニットを構成する。２ビットメモリユニットにおいては、水平方向におけるビットレベルセルの隣接するペアが２つの列を構成するように、垂直方向に配列される。従って、情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータは、２ビットメモリユニット内の２つの隣接するビットレベルセルによって共有される。

【0039】

また、図３Ｂに示すように、第２偶数列Ｕr₂ は、第２奇数列Ｕ₂と第３奇数列Ｕ₃との間に挿入される。第２奇数列Ｕ₂と第２偶数列Ｕr₂との組み合わせは、第２の２ビットメモリユニットを構成する。同様に、第３偶数列Ｕr₃は、第３奇数列Ｕ₃と第４奇数列Ｕ4との間に挿入される。第３奇数列Ｕ₃と第３偶数列Ｕr₃との組み合わせは、第３の２ビットメモリユニットを構成する。そして、図３Ｃに示すように、第ｎ偶数列Ｕr_nは、第ｎ奇数列Ｕ_nの後に配置される。第ｎ奇数列Ｕ_nと第ｎ偶数列Ｕr_nとの組み合わせは、第ｎの２ビットメモリユニットを構成する。

【0040】

従って、２ビットメモリユニットの配列に焦点を当てると、ＭＭは、ｍ×ｎマトリクスによって構成されることになる。ｍ×ｎマトリクスにおいて、奇数列と、これに対応する偶数列のペアのそれぞれ（Ｕ₁とＵr₁; Ｕ₂とＵr₂; Ｕ₃とＵr₃; ……;Ｕ_n-1とＵr_n-1; Ｕ_nとＵr_n）は、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nと、これに対応する偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_n-1, Ｕr_nとの結合動作を介して、信号“１”の減衰した電圧レベルを電源電圧の電圧レベルに増幅することによって、歪んだ入力波形を回復することができる。

【0041】

ｍ×２ｎマトリクス内の左側から第１列は、図２に示す第１奇数列Ｕ₁で表され、かつ図３Ａに示すような前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁の垂直方向アレイによって構成される。即ち、前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁は、ｍ×２ｎマトリクスの列方向に並んでいる。前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0042】

ｍ×２ｎマトリクス内の左側から第２列は、図２に示す第１偶数列Ｕr₁で表され、かつ図３Ａに示すような後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1の垂直方向アレイによって構成される。即ち、後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1は、ｍ×２ｎマトリクスの列方向に並んでいる。後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0043】

同様に、ｍ×２ｎマトリクス内の左側から第３列は、図２に示す第２奇数列Ｕ₂で表され、かつ図３Ｂに示すような前段セルＭ₁₂, Ｍ₂₂, Ｍ₃₂, ……, Ｍ_(m-1)2, ＭＭ₂の垂直方向アレイによって構成される。前段セルＭ₁₂, Ｍ₂₂, Ｍ₃₂, ……, Ｍ_(m-1)2, ＭＭ₂のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。ｍ×２ｎマトリクスを構成する第４列は、第２偶数列Ｕr₂で表され、かつ後段セルＭr₁₂, Ｍr₂₂, Ｍr₃₂, ……, Ｍr_(m-1)2, Ｍr_m2の垂直方向アレイによって構成される。後段セルＭr₁₂, Ｍr₂₂, Ｍr₃₂, ……, Ｍr_(m-1)2, Ｍr_m2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0044】

図示を省略するが、ｍ×２ｎマトリクス内の左側から第５列は、図３Ａ及び図３Ｂの説明によって理解されるように、前段セルＭ₁₃, Ｍ₂₃, Ｍ₃₃, ……, Ｍ_(m-1)3, ＭＭ₃の垂直方向アレイによって構成される。ｍ×２ｎマトリクス内の左側から第５列は、図２に示す第３奇数列Ｕ₃を表す。

【0045】

前段セルＭ₁₃, Ｍ₂₃, Ｍ₃₃, ……, Ｍ_(m-1)3, ＭＭ₃のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。図示を省略するが、ｍ×２ｎマトリクスを構成する第６列は、図３Ａ及び図３Ｂの説明によって理解されるように、後段セルＭr₁₃, Ｍr₂₃, Ｍr₃₃, ……, Ｍr_(m-1)3, Ｍr_m3の垂直方向アレイによって構成される。ｍ×２ｎマトリクス内の左側から第６列は、図２に示す第３偶数列Ｕr₃を表す。後段セルＭr₁₃, Ｍr₂₃, Ｍr₃₃, ……, Ｍr_(m-1)3, Ｍr_m3のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0046】

同様に、図示を省略するが、ｍ×２ｎマトリクス内の右側から第４列は、図２に示す第（ｎ−１）奇数列Ｕ_(n-1)で表され、かつ前段セルＭ_1(n-1), Ｍ_2(n-1), Ｍ_3(n-1), ……, Ｍ_(m-1)(n-1), ＭＭ_(n-1)の垂直方向アレイ（列方向アレイ）によって構成される。前段セルＭ_1(n-1), Ｍ_2(n-1), Ｍ_3(n-1), ……, Ｍ_(m-1)(n-1), ＭＭ_(n-1)のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0047】

同様に、図示を省略するが、ｍ×２ｎマトリクス内の右側から第３列は、第（ｎ−１）偶数列Ｕr(n-1)で表され、かつ後段セルＭr_1(n-1), Ｍr_2(n-1), Ｍr_3(n-1), ……, Ｍr_(m-1)(n-1), Ｍr_m(n-1)の垂直方向アレイ（列方向アレイ）によって構成される。後段セルＭr_1(n-1), Ｍr_2(n-1), Ｍr_3(n-1), ……, Ｍr_(m-1)(n-1), Ｍr_m(n-1)のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0048】

ｍ×２ｎマトリクス内の右側から第２列は、図２に示す第ｎ奇数列Ｕ_nで表され、かつ図３Ｃに示すような前段セルＭ_1n, Ｍ_2n, Ｍ_3n, ……, Ｍ_(m-1)n, ＭＭ_nの垂直方向アレイによって構成される。前段セルＭ_1n, Ｍ_2n, Ｍ_3n, ……, Ｍ_(m-1)n, ＭＭ_nのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。ｍ×２ｎマトリクス内の右側から第１列は、図２に示す第ｎ偶数列Ｕr_nで表され、かつ図３Ｃに示されるような後段セルＭr_1n, Ｍr_2n, Ｍr_3n, ……, Ｍr_(m-1)n, Ｍr_mnの垂直方向アレイによって構成される。後段セルＭr_1n, Ｍr_2n, Ｍr_3n, ……, Ｍr_(m-1)n, Ｍr_mnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0049】

<第１列第１行>：
即ち、図３Ａに示すように、マトリクスを構成する第１奇数列Ｕ₁において、第１行に配列される前段セルＭ₁₁は、入力カラムの第１のビットレベル入力端子ＩＮ₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₁₁を含む。図５Ａに示すように、第１クロック信号ＣＬＫは、論理レベル”１”の高レベルと論理レベル ”０”の低レベルとの間で振動する。前段セルＭ₁₁は、更に、前段インバータＩ₁₁を含み、前段インバータの入力端子は、結合素子Ｔc₁₁の出力端子に接続される。

【0050】

前段インバータＩ₁₁は、電源電圧供給配線に接続された第１電源端子と、結合素子Ｔc₁₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。インバータの本来の性能を構成するために、前段インバータＩ₁₁が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₁₁は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。

【0051】

記憶コンデンサＣ₁₁は、出力端子と接地電位との間に接続される。集積回路のような縮小化された構造において、記憶コンデンサＣ₁₁は、前段インバータＩ₁₁に寄生する浮遊容量によって構成することができるので、記憶コンデンサＣ₁₁の代表例としては、キャパシタに等価な仮想回路素子と考えるべきである。図３Ａ〜図３Ｃは、記憶コンデンサＣ₁₁を説明するが、記憶コンデンサＣ₁₁は、前段インバータＩ₁₁の物理的構成に依存する。記憶コンデンサＣ₁₁が寄生容量によって構成される場合は、記憶コンデンサＣ₁₁は、物理的な容量素子又はそれと同種なもののような実際の電子部品は不要である。

【0052】

更に、後述する他の記憶コンデンサＣ₂₁, Ｃ₃₁, ……,Ｃ_(m-1)1, Ｃ_m1などは、それぞれ寄生容量によって構成してもよいし、また、記憶コンデンサＣ₂₁, Ｃ₃₁, ……,Ｃ_(m-1)1, Ｃ_m1は、上記と同様に、物理的な容量素子又はそれと同種なもののような実際の電子部品によって構成しなくてもよい。出力端子は、記憶コンデンサＣ₁₁内に記憶された信号を、次の第２奇数列Ｕ₂内の前段セルＭ₁₂の前に配置される後段セルＭr₁₁に出力する。

【0053】

また、図３Ａに示すように、マトリクスを構成する第１偶数列Ｕr₁において、第１行の後段セルＭr₁₁は、前段セルＭ₁₁と第２奇数列Ｕ₂内の前段セルＭ₁₂との間に挿入される。第１行の後段セルＭr₁₁は、バッファ素子、又は前段の前段セルＭ₁₁の出力端子に接続された入力端子と、クロック配線Ｌ_clkに接続された制御端子と、後段インバータＩr₁₁の入力端子に接続された出力端子を有する後段結合素子Ｔr₁₁を含む。

【0054】

図５Ａに示すように、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫのそれぞれは、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫが互いにτ_clock/2だけ離れるようにして、クロックサイクルτ_clockの高レベルと低レベルの間で周期的に振動する。従って、第２クロック信号ＣＬＫが第１クロック信号ＣＬＫの立ち下りエッジからτ_clock/6の所定時間後に立ち上がり、かつ第１クロック信号ＣＬＫの立ち上がりエッジからτ_clock/6の所定時間後に立ち下がるようなモードにおいて、第１及び第２クロック信号は、準相補的に振動する。

【0055】

そして、第２クロック信号ＣＬＫが第１クロック信号ＣＬＫの立ち下りエッジからτ_clock/6の所定時間後に立ち上がり、かつ第１クロック信号ＣＬＫの立ち上がりエッジからτ_clock/6の所定時間後に立ち下がるようなモードにおいて、１つの共通クロック配線Ｌ_clkは、相補的に振動するクロックパルスを供給することができる。ここで、図５Ａに示す第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫのクロックサイクルτ_clockは、ＡＬＵ１１２における算術論理演算を制御するクロックサイクルと同じである。

【0056】

上述したように、後段インバータＩr₁₁の入力端子は、バッファ素子Ｔr₁₁の出力端子に接続される。即ち、バッファ素子Ｔr₁₁は、第１偶数列Ｕr₁の入力側に隣接する第１奇数列Ｕ₁の１つに定義される隣接前段セルＭ₁₁の出力端子からの進行する情報に含まれる複数の信号のセットに含まれる1つの信号の転送を制御する。後段インバータＩr₁₁は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₁₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。

【0057】

結合素子Ｔc₁₁が導電状態であり、かつバッファ素子Ｔr₁₁が遮断状態であるとき、及びその逆であるときも同様に、第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc₁₁及びバッファ素子Ｔr₁₁は、準相補的に動作する。従って、前段インバータＩ₁₁の記憶コンデンサＣ₁₁から後段インバータＩr₁₁に意図せずに信号が転送され、かつその信号の転送が、ドミノ倒しのように発生するといった信号の「ドミノ転送」が防止される。

【0058】

このように、前段インバータＩ₁₁から後段インバータＩr₁₁へのドミノ転送が防止されるので、前段セルＭ₁₁と後段セルＭr₁₁のそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、最初の２つのビットメモリユニット内の隣接するビットレベルセルＭ₁₁, Ｍr₁₁によって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。

【0059】

接地電位と後段インバータＩr₁₁の出力端子との間に後段インバータＩr₁₁用の記憶コンデンサＣr₁₁が接続される。記憶コンデンサＣr₁₁は、後段インバータＩr₁₁内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr₂₁, Ｃr₃₁, ……, Ｃr_(m-1)1, Ｃr_m1も、後段インバータＩr₂₁, Ｉr₃₁, ……, Ｉr_(m-1)1, Ｉr_m1の微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。

【0060】

後段セルＭr₁₁の出力端子は、記憶コンデンサＣr₁₁内に記憶された信号を、次の前段セルＭ₁₂に出力する。即ち、後段インバータＩr₁₁は、同一の行に配置された前段セルＭ₁₁から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₁₁の出力側に隣接して配置された第２奇数列Ｕ₂に出力する。そして、記憶コンデンサＣr₁₁は、再反転された信号を記憶する。

【0061】

<第１列第２行>：
同様に、図３Ａに示すように、第２行に配列される前段セルＭ₂₁は、入力カラムの第２のビットレベル入力端子ＩＮ₂の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₂₁と、前段インバータＩ₂₁を含む。前段インバータＩ₂₁の入力端子は、結合素子Ｔc₂₁の出力端子に接続される。前段インバータＩ₂₁は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc₂₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0062】

インバータの本来の性能を構成するために、前段インバータＩ₂₁が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₂₁は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ₂₁の出力端子との間において、前段インバータＩ₂₁用の記憶コンデンサＣ₂₁が接続される。出力端子は、記憶コンデンサＣ₂₁内に記憶された信号を、第２奇数列Ｕ₂内の次の前段セルＭ₂₂の前に配置された後段セルＭr₂₁に出力する。

【0063】

図３Ａに示すように、前段セルＭ₂₁と前段セルＭ₂₂の間に挿入される第２行の後段セルＭ₂₁は、前段の前段セルＭ₂₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr₂₁と、バッファ素子Ｔr₂₁の出力端子に接続された入力端子を有する後段インバータＩr₂₁を含む。即ち、バッファ素子Ｔr₂₁は、偶数列Ｕr₁の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭ₂₁の出力端子からの信号の転送を制御する。後段インバータＩr₂₁は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₂₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0064】

接地電位と後段インバータＩr₂₁の出力端子との間に後段インバータＩr₂₁用の記憶コンデンサＣ₂₁が接続される。後段セルＭr₂₁の出力端子は、記憶コンデンサＣr₂₁内に記憶された信号を、次の前段セルＭ₂₂に出力する。即ち、後段インバータＩr₂₁は、同一の行に配置された前段セルＭ₂₁から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₂₁の出力側に隣接して配置された奇数列Ｕ₂に出力する。そして、記憶コンデンサＣr₂₁は、再反転された信号を記憶する。

【0065】

準相補的モードにおいて周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ₁の結合素子Ｔc₂₁及び第１偶数列Ｕr1のバッファ素子Ｔr₂₁のそれぞれは、結合素子Ｔc₂₁が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr₂₁が遮断状態となり、その逆に結合素子Ｔc₂₁が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr₂₁が導通状態となるように相補的に動作する。従って、前段インバータＩ₁₁の記憶コンデンサＣ₁₁から後段インバータＩr₁₁へのドミノ転送を防止したのと同様に、前段インバータＩ₂₁の記憶コンデンサＣ₂₁から後段インバータＩr₂₁へのドミノ転送は、防止される。また、前段インバータＩ₂₁と後段インバータＩr₂₁とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0066】

<第１列第３行>：
図３Ａに示すように、第３行に配列される前段セルＭ₃₁は、入力カラムの第３のビットレベル入力端子ＩＮ₃の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₃₁と、前段インバータＩ₃₁を含む。前段インバータの入力端子は、結合素子Ｔc₃₁の出力端子に接続される。前段インバータＩ₃₁は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc₃₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0067】

インバータの本来の性能を構成するために、前段インバータＩ₃₁が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₃₁は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ₃₁の出力端子との間において、前段インバータＩ₃₁用の記憶コンデンサＣ₂₁が接続される。出力端子は、記憶コンデンサＣ₃₁内に記憶された信号を、第２奇数列Ｕ₂内の次の前段セルＭ₃₂の前に配置された後段セルＭr₃₁に出力する。

【0068】

図３Ａに示すように、第３行の後段セルＭr₃₁は、前段セルＭ₃₁と前段セルＭ₃₂との間に挿入される。第３行の後段セルＭr₃₁は、前段の前段セルＭ₃₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr₃₁と、バッファ素子Ｔr₃₁の出力端子に接続された入力端子を有する後段インバータＩr₃₁を含む。

【0069】

即ち、バッファ素子Ｔr₃₁は、偶数列Ｕr₁の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭ₃₁の出力端子からの信号の転送を制御する。後段インバータＩr₃₁は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₃₁の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。接地電位と後段インバータＩr₃₁の出力端子との間に後段インバータＩr₃₁用の記憶コンデンサＣ₃₁が接続される。

【0070】

後段セルＭr₃₁の出力端子は、記憶コンデンサＣr₃₁内に記憶された信号を、次の前段セルＭ₃₂に出力する。即ち、後段インバータＩr₃₁は、同一の行に配置された前段セルＭ₃₁から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₃₁の出力側に隣接して配置された奇数列Ｕ₂に出力する。そして、記憶コンデンサＣr₃₁は、再反転された信号を記憶する。

【0071】

周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ₁の結合素子Ｔc₃₁及び第１偶数列Ｕr₁のバッファ素子Ｔr₃₁のそれぞれは、結合素子Ｔc₃₁が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr₃₁が遮断状態となり、その逆に、結合素子Ｔc₃₁が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr₃₁が導電状態となるように動作する。従って、前段インバータＩ₃₁の記憶コンデンサＣ₃₁から後段インバータＩr₃₁へのドミノ転送は、防止される。また、前段インバータＩ₃₁と後段インバータＩr₃₁とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0072】

＜第１列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ_(m-1)1は、入力カラムの第(ｍ−１)のビットレベル入力端子ＩＮ_(m-1)の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_(m-1)1と、前段インバータＩ_(m-1)1を含む。前段インバータの入力端子は、結合素子Ｔc_(m-1)1の出力端子に接続される。前段インバータＩ_(m-1)1は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、結合素子Ｔc_(m-1)1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0073】

インバータの本来の性能を構成するために、前段インバータＩ_(m-1)1が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_(m-1)1は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_(m-1)1の出力端子との間において、前段インバータＩ_(m-1)1用の記憶コンデンサＣ_(m-1)1が接続される。出力端子は、記憶コンデンサＣ_(m-1)1内に記憶された信号を、第２奇数列Ｕ₂内の次の前段セルＭ_(m-1)2の前に配置された後段セルＭr_(m-1)1に出力する。

【0074】

図３Ａに示すように、前段セルＭ_(m-1)1と前段セルＭ_(m-1)2との間に挿入される第(ｍ−１)行の後段セルＭr_(m-1)1は、前段の前段セルＭ_(m-1)1の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_(m-1)1と、バッファ素子Ｔr_(m-1)1の出力端子に接続される入力端子を有する後段インバータＩr_(m-1)1を含む。即ち、バッファ素子Ｔr_(m-1)1は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭ_(m-1)1の出力端子からの信号の転送を制御する。後段インバータＩr_(m-1)1は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_(m-1)1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0075】

接地電位と後段インバータＩr_(m-1)1の出力端子との間に後段インバータＩr_(m-1)1用の記憶コンデンサＣ_(m-1)1が接続される。後段セルＭr_(m-1)1の出力端子は、記憶コンデンサＣr_(m-1)1内に記憶された信号を、次の前段セルＭ_(m-1)2に出力する。即ち、後段インバータＩr_(m-1)1は、同一の行に配置された前段セルＭ_(m-1)1から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_(m-1)1の出力側に隣接して配置された奇数列Ｕ₂に出力する。 そして、記憶コンデンサＣr_(m-1)1は、再反転された信号を記憶する。

【0076】

周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ₁の結合素子Ｔc_(m-1)1及び第１偶数列Ｕr1のバッファ素子Ｔr_(m-1)1のそれぞれは、結合素子Ｔc_(m-1)1が導電状態のとき第１偶数列Ｕr1のバッファ素子Ｔr_(m-1)1が遮断状態となり、その逆に、結合素子Ｔc_(m-1)1が遮断状態のとき第１偶数列Ｕr1のバッファ素子Ｔr_(m-1)1が導電状態となるように動作する。従って、前段インバータＩ_(m-1)1の記憶コンデンサＣ_(m-1)1から後段インバータＩr_(m-1)1へのドミノ転送は、防止される。また、前段インバータＩ_(m-1)1と後段インバータＩr_(m-1)1とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0077】

<第１列第ｍ行>
第ｍ行に配列される前段セルＭＭ₁は、入力カラムの第ｍのビットレベル入力端子ＩＮ_mの出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_m1と、前段インバータＩ_m1を含む。前段インバータの入力端子は、結合素子Ｔc_m1の出力端子に接続される。前段インバータＩ_m1は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、結合素子Ｔc_m1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0078】

インバータの本来の性能を構成するために、前段インバータＩ_m1が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_m1は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_m1の出力端子との間において、前段インバータＩ_m1用の記憶コンデンサＣ_m1が接続される。出力端子は、記憶コンデンサＣ_m1内に記憶された信号を、第２奇数列Ｕ₂内の次の前段セルＭＭ₂の前に配置された後段セルＭr_m1に出力する。

【0079】

図３Ａに示すように、前段セルＭＭ₁と前段セルＭＭ₂との間に挿入される第ｍ行の後段セルＭr_m1は、前段の前段セルＭＭ₁の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_m1と、バッファ素子Ｔr_m1の出力端子に接続される入力端子を有する後段インバータＩr_m1を含む。即ち、バッファ素子Ｔr_m1は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭＭ₁の出力端子からの信号の転送を制御する。

【0080】

後段インバータＩr_m1は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_m1の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr_m1の出力端子との間に後段インバータＩr_m1用の記憶コンデンサＣ_m1が接続される。後段セルＭr_m1の出力端子は、記憶コンデンサＣr_m1内に記憶された信号を、次の前段セルＭＭ₂に出力する。即ち、後段インバータＩr_m1は、同一の行に配置された前段セルＭＭ₁から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_m1の出力側に隣接して配置された奇数列Ｕ₂に出力する。 そして、記憶コンデンサＣr_m1は、再反転された信号を記憶する。

【0081】

周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第１奇数列Ｕ₁の結合素子Ｔc_m1及び第１偶数列Ｕr1のバッファ素子Ｔr_m1のそれぞれは、結合素子Ｔc_m1が導電状態のときは第１偶数列Ｕr1のバッファ素子Ｔr_m1が遮断状態となり、その逆に、結合素子Ｔc_m1が遮断状態のときは第１偶数列Ｕr1のバッファ素子Ｔr_m1が導電状態となるように動作する。従って、前段インバータＩ_m1の記憶コンデンサＣ_m1から後段インバータＩr_m1へのドミノ転送は、防止される。また、前段インバータＩ_m1と後段インバータＩr_m1とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0082】

<第２列第１行>
図３Ｂに示すように、マトリクスを構成する第２奇数列Ｕ₂において、第１行に配列される前段セルＭ₁₂は、第１偶数列Ｕr1の後段セルＭr₁₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₁₂を含む。前段セルＭ₁₂は、更に、前段インバータＩ₁₂を含み、前段インバータの入力端子は、結合素子Ｔc₁₂の出力端子に接続される。

【0083】

前段インバータＩ₁₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc₁₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0084】

前段インバータＩ₁₂が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₁₂は、入力された入力信号のパルス波形を整形することができる。前段インバータＩ₁₂の出力端子において、記憶コンデンサＣ₁₂は、出力端子と接地電位1₂₃との間に接続される。記憶コンデンサＣ₁₂は、前段インバータＩ₁₂に寄生する浮遊容量によって構成してもよい。他の記憶コンデンサＣ₂₂, Ｃ₃₂, ……,Ｃ_(m-1)2, Ｃ_m2は、それぞれ寄生容量によって構成してもよい。出力端子は、記憶コンデンサＣ₁₂内に記憶された信号を、第３奇数列Ｕ₃内の次の前段セルＭ₁₃の前に配置される後段セルＭr₁₂に出力する。

【0085】

また、図３Ｂに示すように、マトリクスを構成する第１偶数列Ｕr₂において、第１行の後段セルＭr₁₂は、前段セルＭ₁₂と第３奇数列Ｕ₃内の前段セルＭ₁₃との間に挿入される。第１行の後段セルＭr₁₂は、バッファ素子、又は前段の前段セルＭ₁₂の出力端子に接続された入力端子と、クロック配線Ｌ_clkに接続された制御端子と、後段インバータＩr₁₂の入力端子に接続された出力端子を有する後段結合素子Ｔr₁₂を含む。

【0086】

後段インバータＩr₁₂の入力端子は、バッファ素子Ｔr₁₂の出力端子に接続される。即ち、バッファ素子Ｔr₁₂は、第２偶数列Ｕr₂の入力側に隣接する第２奇数列Ｕ₂に定義される隣接前段セルＭ₁₂の出力端子からの信号の転送を制御する。後段インバータＩr₁₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₁₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc₁₂及びバッファ素子Ｔr₁₂は、結合素子Ｔc₁₂が導電状態のときはバッファ素子Ｔr₁₂が遮断状態となり、その逆に、結合素子Ｔc₁₂が遮断状態のときはバッファ素子Ｔr₁₂が導電状態となるように準相補的に動作する。従って、前段インバータＩ₁₂の記憶コンデンサＣ₁₂から後段インバータＩr₁₂に意図せずに信号が転送されるといった信号の「ドミノ転送」が防止される。

【0087】

このように、前段インバータＩ₁₂から後段インバータＩr₁₂へのドミノ転送が防止されるので、前段セルＭ₁₂と後段セルＭr₁₂のそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、隣接するビットレベルセルＭ₁₂, Ｍr₁₂によって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。接地電位と後段インバータＩr₁₂の出力端子との間に後段インバータＩr₁₂用の記憶コンデンサＣr₁₂が接続される。記憶コンデンサＣr₁₂は、後段インバータＩr₁₂内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr₂₂, Ｃr₃₂, ……, Ｃr_(m-1)2, Ｃr_m2も、後段インバータＩr₂₂, Ｉr₃₂, ……, Ｉr_(m-1)2, Ｉr_m2の微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。

【0088】

後段セルＭr₁₂の出力端子は、記憶コンデンサＣr₁₂内に記憶された信号を、次の前段セルＭ₁₃に出力する。即ち、後段インバータＩr₁₂は、同一の行に配置された前段セルＭ₁₂から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₁₂の出力側に隣接して配置された第３奇数列Ｕ₃に出力する。そして、記憶コンデンサＣr₁₂は、再反転された信号を記憶する。

【0089】

<第２列第２行>
同様に、図３Ｂに示すように、第２行に配列される前段セルＭ₂₂は、第１偶数列Ｕr₁の後段セルＭr₂₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₂₂と、前段インバータＩ₂₂を含む。前段インバータＩ₂₂の入力端子は、結合素子Ｔc₂₂の出力端子に接続される。前段インバータＩ₂₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc₂₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0090】

前段インバータＩ₂₂が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₂₂は、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ₂₂の出力端子との間において、前段インバータＩ₂₂用の記憶コンデンサＣ₂₂が接続される。出力端子は、記憶コンデンサＣ₂₂内に記憶された信号を、第３奇数列Ｕ₃内の次の前段セルＭ₂₃の前に配置された後段セルＭr₂₂に出力する。

【0091】

図３Ｂに示すように、前段セルＭ₂₂と前段セルＭ₂₂の間に挿入される第２行の後段セルＭr₂₂は、前段の前段セルＭ₂₂の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr₂₂と、バッファ素子Ｔr₂₂の出力端子に接続された入力端子を有する後段インバータＩr₂₂を含む。即ち、バッファ素子Ｔr₂₂は、偶数列Ｕr₁の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭ₂₂の出力端子からの信号の転送を制御する。後段インバータＩr₂₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₂₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0092】

接地電位と後段インバータＩr₂₂の出力端子との間に後段インバータＩr₂₂用の記憶コンデンサＣr₂₂が接続される。後段セルＭr₂₂の出力端子は、記憶コンデンサＣr₂₂内に記憶された信号を、次の前段セルＭ₂₂に出力する。 即ち、後段インバータＩr₂₂は、同一の行に配置された前段セルＭ₂₂から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₂₂の出力側に隣接して配置された奇数列Ｕ₃に出力する。そして、記憶コンデンサＣr₂₂は、再反転された信号を記憶する。

【0093】

準相補的モードにおいて周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ₂の結合素子Ｔc₂₂及び第２偶数列Ｕr₂のバッファ素子Ｔr₂₂のそれぞれは、結合素子Ｔc₂₂が導電状態のときは第２偶数列Ｕr₂のバッファ素子Ｔr₂₂が遮断状態となり、その逆に、結合素子Ｔc₂₂が遮断状態のときは第２偶数列Ｕr₂のバッファ素子Ｔr₂₂が導電状態となるように準相補的に動作する。従って、前段インバータＩ₂₂の記憶コンデンサＣ₂₂から後段インバータＩr₂₂へのドミノ転送は、防止される。また、前段インバータＩ₂₂と後段インバータＩr₂₂とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0094】

<第２列第３行>
図３Ｂに示すように、第３行に配列される前段セルＭ₃₂は、第１偶数列Ｕr₁の後段セルＭ₃₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc₃₂と、前段インバータＩ₃₂を含む。前段インバータの入力端子は、結合素子Ｔc₃₂の出力端子に接続される。前段インバータＩ₃₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc₃₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0095】

前段インバータＩ₃₂が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ₃₂は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ₃₂の出力端子との間において、前段インバータＩ₃₂用の記憶コンデンサＣ₃₂が接続される。出力端子は、記憶コンデンサＣ₃₂内に記憶された信号を、第３奇数列Ｕ₃内の次の前段セルＭ₃₃の前に配置された後段セルＭr₃₂に出力する。

【0096】

図３Ｂに示すように、第３行の後段セルＭr₃₂は、前段セルＭ₃₂と前段セルＭ₃₃との間に挿入される。第３行の後段セルＭr₃₂は、前段の前段セルＭ₃₂の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr₃₂と、バッファ素子Ｔr₃₂の出力端子に接続された入力端子を有する後段インバータＩr₃₂を含む。即ち、バッファ素子Ｔr₃₂は、偶数列Ｕr₂の入力側に隣接して配置された奇数列Ｕ₂に定義される隣接前段セルＭ₃₂の出力端子からの信号の転送を制御する。後段インバータＩr₃₂は、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr₃₂の出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0097】

接地電位と後段インバータＩr₃₂の出力端子との間に後段インバータＩr₃₂用の記憶コンデンサＣ₃₂が接続される。後段セルＭr₃₂の出力端子は、記憶コンデンサＣr₃₂内に記憶された信号を、次の前段セルＭ₃₃に出力する。即ち、後段インバータＩr₃₂は、同一の行に配置された前段セルＭ₃₂から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr₃₂の出力側に隣接して配置された奇数列Ｕ₃に出力する。そして、記憶コンデンサＣr₃₂は、再反転された信号を記憶する。

【0098】

周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第２奇数列Ｕ₂の結合素子Ｔc₃₂及び第２偶数列Ｕr₂のバッファ素子Ｔr₃₂のそれぞれは、結合素子Ｔc₃₂が導電状態のときは第２偶数列Ｕr₂のバッファ素子Ｔr₃₂が遮断状態となり、その逆に、結合素子Ｔc₃₂が遮断状態のときは第２偶数列Ｕr₂のバッファ素子Ｔr₃₂が導電状態となるように動作する。従って、前段インバータＩ₃₂の記憶コンデンサＣ₃₂から後段インバータＩr₃₂へのドミノ転送は、防止される。また、前段インバータＩ₃₂と後段インバータＩr₃₂とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0099】

＜第２列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ_(m-1)2は、第１偶数列Ｕr₁の後段セルＭr_(m-1)2の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_(m-1)2と、前段インバータＩ_(m-1)2を含む。前段インバータＩ_(m-1)2の入力端子は、結合素子Ｔc_(m-1)2の出力端子に接続される。前段インバータＩ_(m-1)2は、電源電圧供給配線Ｌ_sv2に接続される第１電源端子と、結合素子Ｔc_(m-1)2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0100】

前段インバータＩ_(m-1)2が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_(m-1)2は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_(m-1)2の出力端子との間において、前段インバータＩ_(m-1)2用の記憶コンデンサＣ_(m-1)2が接続される。前段セルＭ_(m-1)2の出力端子は、記憶コンデンサＣ_(m-1)2内に記憶された信号を、第３奇数列Ｕ₃内の次の前段セルＭ_(m-1)3の前に配置された後段セルＭr_(m-1)2に出力する。

【0101】

図３Ｂに示すように、前段セルＭ_(m-1)2と前段セルＭ_(m-1)3との間に挿入される第(ｍ−１)行の後段セルＭr_(m-1)2は、前段の前段セルＭ_(m-1)2の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_(m-1)2と、バッファ素子Ｔr_(m-1)2の出力端子に接続される入力端子を有する後段インバータＩr_(m-1)2を含む。即ち、バッファ素子Ｔr_(m-1)2は、偶数列Ｕr₂の入力側に隣接して配置された奇数列Ｕ₂に定義される隣接前段セルＭ_(m-1)2の出力端子からの信号の転送を制御する。

【0102】

後段インバータＩr_(m-1)2は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_(m-1)2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr_(m-1)2の出力端子との間に後段インバータＩr_(m-1)2用の記憶コンデンサＣr_(m-1)2が接続される。後段セルＭr_(m-1)2の出力端子は、記憶コンデンサＣr_(m-1)2内に記憶された信号を、次の前段セルＭ_(m-1)3に出力する。即ち、後段インバータＩr_(m-1)2は、同一の行に配置された前段セルＭ_(m-1)2から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_(m-1)2の出力側に隣接して配置された奇数列Ｕ₃に出力する。 そして、記憶コンデンサＣr_(m-1)2は、再反転された信号を記憶する。

【0103】

周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ₂の結合素子Ｔc_(m-1)2及び第２偶数列Ｕr₂のバッファ素子Ｔr_(m-1)2のそれぞれは、結合素子Ｔc_(m-1)2が導電状態のときはバッファ素子Ｔr_(m-1)2が遮断状態となり、その逆に、結合素子Ｔc_(m-1)2が遮断状態のときはバッファ素子Ｔr_(m-1)2が導電状態となるように動作する。従って、前段インバータＩ_(m-1)2の記憶コンデンサＣ_(m-1)2から後段インバータＩr_(m-1)2へのドミノ転送は、防止される。また、前段インバータＩ_(m-1)2と後段インバータＩr_(m-1)2とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0104】

<第２列第ｍ行>
第ｍ行に配列される前段セルＭＭ₂は、第１偶数列Ｕr₁の後段セルＭr_m1の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_m2と、前段インバータＩ_m2を含む。前段インバータの入力端子は、結合素子Ｔc_m2の出力端子に接続される。前段インバータＩ_m2は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、結合素子Ｔc_m2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0105】

前段インバータＩ_m2が１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_m2は、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_m2の出力端子との間において、前段インバータＩ_m2用の記憶コンデンサＣ_m2が接続される。前段セルＭＭ₂の出力端子は、記憶コンデンサＣ_m2内に記憶された信号を、第３奇数列Ｕ₃内の次の前段セルＭＭ₃の前に配置された後段セルＭr_m2に出力する。

【0106】

図３Ｂに示すように、第ｍ行の後段セルＭr_m2は、前段セルＭＭ₂と前段セルＭＭ₃との間に挿入される。第ｍ行の後段セルＭr_m2は、前段の前段セルＭＭ₂の出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_m2と、バッファ素子Ｔr_m2の出力端子に接続される入力端子を有する後段インバータＩr_m2を含む。即ち、バッファ素子Ｔr_m2は、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ₁に定義される隣接前段セルＭＭ₂の出力端子からの信号の転送を制御する。

【0107】

後段インバータＩr_m2は、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_m2の出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr_m2の出力端子との間に後段インバータＩr_m2用の記憶コンデンサＣr_m2が接続される。後段セルＭr_m2の出力端子は、記憶コンデンサＣr_m2内に記憶された信号を、次の前段セルＭＭ₂に出力する。即ち、後段インバータＩr_m2は、同一の行に配置された前段セルＭＭ₂から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_m2の出力側に隣接して配置された奇数列Ｕ₃に出力する。 そして、記憶コンデンサＣr_m2は、再反転された信号を記憶する。

【0108】

周期的に振動する第１及び第２クロック信号に同期するように、第２奇数列Ｕ₂の結合素子Ｔc_m2及び第２偶数列Ｕr₂のバッファ素子Ｔr_m2のそれぞれは、結合素子Ｔc_m2が導電状態のときはバッファ素子Ｔr_m2が遮断状態となり、その逆に、結合素子Ｔc_m2が遮断状態のときはバッファ素子Ｔr_m2が導電状態となるように動作する。従って、前段インバータＩ_m2の記憶コンデンサＣ_m2から後段インバータＩr_m2へのドミノ転送は、防止される。また、前段インバータＩ_m2と後段インバータＩr_m2とのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0109】

<第ｎ列第１行>
更に、図３Ｃに示すように、マトリクスを構成する第ｎ奇数列Ｕ₂において、第１行に配列される前段セルＭ_1nは、前段となる第(n-1)偶数列Ｕr₁の後段セルＭr_1(n-1)の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc_1n2を含む。前段セルＭ_1nは、更に、前段インバータＩ_1nを含み、前段インバータの入力端子は、結合素子Ｔc_1nの出力端子に接続される。

【0110】

前段インバータＩ_1nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc_1nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。前段インバータＩ_1nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_1nは、入力された入力信号のパルス波形を整形することができる。前段インバータＩ_1nの出力端子において、記憶コンデンサＣ_1nは、出力端子と接地電位_1n3との間に接続される。記憶コンデンサＣ_1nは、前段インバータＩ_1nに寄生する浮遊容量によって構成してもよい。他の記憶コンデンサＣ_2n, Ｃ_3n, ……,Ｃ_(m-1)n, Ｃ_mnは、それぞれ寄生容量によって構成してもよい。出力端子は、記憶コンデンサＣ_1n内に記憶された信号を、出力カラム内の出力端子ＯＵ_T1の前に配置される後段セルＭr_1nに出力する。

【0111】

また、図３Ｃに示すように、マトリクスを構成する第ｎ偶数列Ｕrnにおいて、第１行の後段セルＭr_1nは、前段セルＭ_1nと出力カラム内の出力端子ＯＵ_T1との間に挿入される。第１行の後段セルＭr_1nは、バッファ素子、又は前段セルＭ_1nの出力端子に接続された入力端子と、クロック配線Ｌ_clkに接続された制御端子と、ＣＭＯＳインバータによって構成された後段インバータＩr_1nの入力端子に接続された出力端子を有する後段結合素子Ｔr_1nを含む。

【0112】

ＣＭＯＳインバータの入力端子は、バッファ素子Ｔr_1nの出力端子に接続される。即ち、バッファ素子Ｔr_1nは、第ｎ偶数列Ｕr_nの入力側に隣接する第ｎ奇数列Ｕ_n内に割り当てられる前段セルＭ_1nの出力端子からの信号の転送を制御する。後段インバータＩr_1nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr_1nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を含む。第１及び第２クロック信号は、準相補的モードにおいて周期的に振動するので、結合素子Ｔc_1n及びバッファ素子Ｔr_1nは、結合素子Ｔc_1nが導電状態のときはバッファ素子Ｔr_1nが遮断状態となり、その逆に、結合素子Ｔc_1nが遮断状態のときはバッファ素子Ｔr_1nが導電状態となるように準相補的に動作する。

【0113】

従って、信号の「ドミノ転送」が防止され、前段セルＭ_1nと後段セルＭr_1nのそれぞれは、能動的かつ独立したビットレベルセルとして機能することができる。情報の流れ（ストリーム）の方向に連続する２つのビットレベルデータは、隣接するビットレベルセルＭ_1n, Ｍr_1nによって共有することができるので、記憶容量を増やすことができるように、データ転送密度を最大にすることが可能となる。接地電位と後段インバータＩr_1nの出力端子との間に後段インバータＩr_1n用の記憶コンデンサＣr_1nが接続される。記憶コンデンサＣr_1nは、後段インバータＩr_1n内に寄生する寄生容量によって構成してもよい。その他の記憶コンデンサＣr_2n, Ｃr_3n, ……, Ｃr_(m-1)n, Ｃr_mnも、後段インバータＩr_2n, Ｉr_3n, ……, Ｉr_(m-1)n, Ｉr_mnの微細構造内にそれぞれ寄生する寄生容量によって構成してもよい。

【0114】

後段セルＭr_1nの出力端子は、記憶コンデンサＣr_1n内に記憶された信号を、出力端子ＯＵ_T1に出力する。即ち、後段インバータＩr_1nは、同一の行に配置された前段セルＭ_1nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵ_T1に出力する。そして、記憶コンデンサＣr_1nは、再反転された信号を記憶する。

【0115】

<第ｎ列第２行>
同様に、図３Ｃに示すように、第２行に配列される前段セルＭ_2nは、前段となる第(n-1)偶数列Ｕr_(n-1)の後段セルＭr_2(n-1)の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc_2n1と、前段インバータＩ_2nを含む。前段インバータの入力端子は、結合素子Ｔc_2nの出力端子に接続される。前段インバータＩ_2nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc_2nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0116】

前段インバータＩ_2nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_2nは、減衰したパルス波高を電源電圧の電圧レベルまで増幅することによって、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_2nの出力端子との間において、前段インバータＩ_2n用の記憶コンデンサＣ_2nが接続される。出力端子は、記憶コンデンサＣ_2n内に記憶された信号を、出力カラム内の出力端子ＯＵ_T2の前に配置された後段セルＭr_2nに出力する。

【0117】

図３Ｃに示すように、前段セルＭ_2nと出力端子ＯＵ_T2の間に挿入される第２行の後段セルＭr_2nは、前段セルＭ_2nの出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr_2nと、バッファ素子Ｔr_2nの出力端子に接続された入力端子を有する後段インバータＩr_2nを含む。即ち、バッファ素子Ｔr_2nは、偶数列Ｕr_nの入力側に隣接して配置された奇数列Ｕ_nに割り当てられた前段セルＭ_2nの出力端子からの信号の転送を制御する。後段インバータＩr_2nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr_2nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0118】

接地電位と後段インバータＩr_2nの出力端子との間に後段インバータＩr_2n用の記憶コンデンサＣr_2nが接続される。後段セルＭr_2nの出力端子は、記憶コンデンサＣr_2n内に記憶された信号を、出力端子ＯＵ_T2に出力する。即ち、後段インバータＩr_2nは、同一の行に配置された前段セルＭ_2nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵ_T2に出力する。 そして、記憶コンデンサＣr_2nは、再反転された信号を記憶する。

【0119】

準相補的モードにおいて周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕ_nの結合素子Ｔc_2n及び第ｎ偶数列Ｕr_nのバッファ素子Ｔr_2nのそれぞれは、結合素子Ｔc_2nが導電状態のときはバッファ素子Ｔr_2nが遮断状態となり、その逆に、結合素子Ｔc_2nが遮断状態のときはバッファ素子Ｔr_2nが導電状態となるように準相補的に動作する。従って、前段インバータＩ_2nの記憶コンデンサＣ_2nから後段インバータＩr_2nへの信号のドミノ転送は、防止される。また、前段インバータＩ_2nと後段インバータＩr_2nとのペアによって、減衰した信号“１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0120】

<第ｎ列第３行>
図３Ｃに示すように、第３行に配列される前段セルＭ_3nは、前段となる第(n-１)偶数列Ｕr₁の後段セルＭ₃₁の出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有する結合素子Ｔc_3nと、前段インバータＩ_3nを含む。前段インバータの入力端子は、結合素子Ｔc_3nの出力端子に接続される。前段インバータＩ_3nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、結合素子Ｔc_3nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。

【0121】

前段インバータＩ_3nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_3nは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_3nの出力端子との間において、前段インバータＩ_3n用の記憶コンデンサＣ_3nが接続される。出力端子は、記憶コンデンサＣ_3n内に記憶された信号を、出力カラム内の出力端子ＯＵ_T3の前に配置された後段セルＭr_3nに出力する。

【0122】

図３Ｃに示すように、第３行の後段セルＭr_3nは、前段セルＭ_3nと前段セルＭ₃₃との間に挿入される。第３行の後段セルＭr_3nは、前段セルＭ_3nの出力端子に接続された入力端子を有し、更にクロック配線Ｌ_clkに接続された制御端子も有するバッファ素子Ｔr_3nと、バッファ素子Ｔr_3nの出力端子に接続された入力端子を有する後段インバータＩr_3nを含む。即ち、バッファ素子Ｔr_3nは、偶数列Ｕr₂の入力側に隣接して配置された奇数列Ｕ₂に割り当てられた前段セルＭ_3nの出力端子からの信号の転送を制御する。

【0123】

後段インバータＩr_3nは、電源電圧供給配線Ｌ_svに接続された第１電源端子と、バッファ素子Ｔr_3nの出力端子に接続された入力端子と、接地電位に接続された第２電源端子を有する。接地電位と後段インバータＩr_3nの出力端子との間に後段インバータＩr_3n用の記憶コンデンサＣr_3nが接続される。後段セルＭr_3nの出力端子は、記憶コンデンサＣr_3n内に記憶された信号を、出力端子ＯＵ_T3に出力する。即ち、後段インバータＩr_3nは、同一の行に配置された前段セルＭ_3nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵ_T3に出力する。そして、記憶コンデンサＣr_3nは、再反転された信号を記憶する。

【0124】

周期的に振動する第１及び第２クロック信号ＣＬＫに同期するように、第ｎ奇数列Ｕ₂の結合素子Ｔc_3n及び第ｎ偶数列Ｕr₂のバッファ素子Ｔr_3nのそれぞれは、結合素子Ｔc_3nが導電状態のときは第ｎ偶数列Ｕr₁のバッファ素子Ｔr_3nが遮断状態となり、その逆に、結合素子Ｔc_3nが遮断状態のときは第ｎ偶数列Ｕr₁のバッファ素子Ｔr_3nが導電状態となるように動作する。従って、前段インバータＩ_3nの記憶コンデンサＣ_3nから後段インバータＩr_3nへのドミノ転送は、防止される。また、前段インバータＩ_3nと後段インバータＩr_3nとのペアによって、減衰した信号“１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0125】

＜第ｎ列第(ｍ−１)行＞
第(ｍ−１)行に配列される前段セルＭ_(m-1)nは、前段となる第(n-１)偶数列Ｕr1の後段セルＭr_(m-1)nの出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_(m-1)nと、前段インバータＩ_(m-1)nを含む。前段インバータの入力端子は、結合素子Ｔc_(m-1)nの出力端子に接続される。前段インバータＩ_(m-1)nは、電源電圧供給配線Ｌ_svに接続される第１電源端子と、結合素子Ｔc_(m-1)nの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0126】

前段インバータＩ_(m-1)nが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_(m-1)nは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_(m-1)nの出力端子との間において、前段インバータＩ_(m-1)n用の記憶コンデンサＣ_(m-1)nが接続される。前段セルＭ_(m-1)nの出力端子は、記憶コンデンサＣ_(m-1)n内に記憶された信号を、出力カラム内の出力端子ＯＵＴ_(m-1)の前に配置された後段セルＭr_(m-1)nに出力する。

【0127】

図３Ｃに示すように、前段セルＭ_(m-1)nと前段セルＭ_(m-1)3との間に挿入される第(ｍ−１)行の後段セルＭr_(m-1)nは、前段セルＭ_(m-1)nの出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_(m-1)nと、バッファ素子Ｔr_(m-1)nの出力端子に接続される入力端子を有する後段インバータＩr_(m-1)nを含む。即ち、バッファ素子Ｔr_(m-1)nは、偶数列Ｕr₂の入力側に隣接して配置された奇数列Ｕ₂に割り当てられた前段セルＭ_(m-1)nの出力端子からの信号の転送を制御する。

【0128】

後段インバータＩr_(m-1)nは、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_(m-1)nの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr_(m-1)nの出力端子との間に後段インバータＩr_(m-1)n用の記憶コンデンサＣr_(m-1)nが接続される。後段セルＭr_(m-1)nの出力端子は、記憶コンデンサＣr_(m-1)n内に記憶された信号を、出力端子ＯＵＴ_(m-1)に出力する。即ち、後段インバータＩr_(m-1)nは、同一の行に配置された前段セルＭ_(m-1)nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵＴ_(m-1)に出力する。そして、記憶コンデンサＣr_(m-1)nは、再反転された信号を記憶する。

【0129】

周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕ₂の結合素子Ｔc_(m-1)n及び第ｎ偶数列Ｕr₂のバッファ素子Ｔr_(m-1)nのそれぞれは、結合素子Ｔc_(m-1)nが導電状態のときはバッファ素子Ｔr_(m-1)nが遮断状態となり、その逆に、結合素子Ｔc_(m-1)nが遮断状態のときはバッファ素子Ｔr_(m-1)nが導電状態となるように動作する。従って、前段インバータＩ_(m-1)nの記憶コンデンサＣ_(m-1)nから後段インバータＩr_(m-1)nへのドミノ転送は、防止される。また、前段インバータＩ_(m-1)nと後段インバータＩr_(m-1)nとのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0130】

<第ｎ列第ｍ行>
第ｍ行に配列される前段セルＭＭ_nは、前段となる第(n-1)偶数列Ｕr1の後段セルＭr_mnの出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有する結合素子Ｔc_mnと、前段インバータＩ_mnを含む。前段インバータの入力端子は、結合素子Ｔc_mnの出力端子に接続される。前段インバータＩ_mnは、電源電圧供給配線Ｌ_svに接続される第１電源端子と、結合素子Ｔc_mnの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。

【0131】

前段インバータＩ_mnが１Ｖ程度の低電源電圧で駆動されたとしても、前段インバータＩ_mnは、入力された入力信号のパルス波形を整形することができる。接地電位と前段インバータＩ_mnの出力端子との間において、前段インバータＩ_mn用の記憶コンデンサＣ_mnが接続される。前段セルＭＭ_nの出力端子は、記憶コンデンサＣ_mn内に記憶された信号を、出力カラム内の出力端子ＯＵＴ_mの前に配置された後段セルＭr_mnに出力する。

【0132】

図３Ｃに示すように、第ｍ行の後段セルＭr_mnは、前段セルＭＭ_nと前段セルＭＭ₃との間に挿入される。第ｍ行の後段セルＭr_mnは、前段セルＭＭ_nの出力端子に接続される入力端子を有し、更にクロック配線Ｌ_clkに接続される制御端子も有するバッファ素子Ｔr_mnと、バッファ素子Ｔr_mnの出力端子に接続される入力端子を有する後段インバータＩr_mnを含む。即ち、バッファ素子Ｔr_mnは、偶数列Ｕr1の入力側に隣接して配置された奇数列Ｕ₁に割り当てられた前段セルＭＭ_nの出力端子からの信号の転送を制御する。

【0133】

後段インバータＩr_mnは、電源電圧供給配線Ｌ_svに接続される第１電源端子と、バッファ素子Ｔr_mnの出力端子に接続される入力端子と、接地電位に接続される第２電源端子を有する。接地電位と後段インバータＩr_mnの出力端子との間に後段インバータＩr_mn用の記憶コンデンサＣr_mnが接続される。後段セルＭr_mnの出力端子は、記憶コンデンサＣr_mn内に記憶された信号を、出力端子ＯＵＴ_mに出力する。即ち、後段インバータＩr_mnは、同一の行に配置された前段セルＭＭ_nから転送された反転信号を再反転し、更に、再反転された信号を、出力カラム内の出力端子ＯＵＴ_mに出力する。そして、記憶コンデンサＣr_mnは、再反転された信号を記憶する。

【0134】

周期的に振動する第１及び第２クロック信号に同期するように、第ｎ奇数列Ｕ₂の結合素子Ｔc_mn及び第ｎ偶数列Ｕr₂のバッファ素子Ｔr_mnのそれぞれは、結合素子Ｔc_mnが導電状態のときはバッファ素子Ｔr_mnが遮断状態となり、その逆に、結合素子Ｔc_mnが遮断状態のときはバッファ素子Ｔr_mnが導電状態となるように動作する。従って、前段インバータＩ_mnの記憶コンデンサＣ_mnから後段インバータＩr_mnへのドミノ転送は、防止される。また、前段インバータＩ_mnと後段インバータＩr_mnとのペアによって、減衰した信号”１”の電圧レベルは、歪んだ入力信号を整形するために、電源電圧の電圧レベルまでそれぞれ増幅される。

【0135】

図３Ａ〜図３Ｃにおいては、それぞれが１つの制御端子を有する結合素子Ｔc_ij (i = 1〜m; j = 1〜n)及びバッファ素子Ｔrijについて図示したが、図３Ａ〜図３Ｃに示す回路形態は単なる例にすぎず、結合素子Ｔc_ij及びバッファ素子Ｔr_ijは、相補型パストランジスタ行ジック、ＣＭＯＳトランスミッション・ゲートなどのようなダブル制御端子を持っていてもよい。

【0136】

例えば、結合素子Ｔc_ij及びバッファ素子Ｔr_ijのダブル制御端子が相補的方法でバイアスされるように、ＣＭＯＳトランスミッション・ゲートの第２の制御端子に、第１クロック信号を反転した第２クロック信号を印加している間、ＣＭＯＳトランスミッション・ゲートの第１の制御端子に第１クロック信号を印加してもよい。尚、結合素子Ｔc_ij及びバッファ素子Ｔr_ijのそれぞれがダブル制御端子を有する場合であっても、第１及び第２クロック信号を提供するに当たって、図３Ａ〜図３Ｃに示す１つのクロック配線を有していれば十分である。なぜなら、インバータが第１及び第２クロック信号の間に挿入されることで、第１クロック信号が反転されて容易に第２クロック信号を得ることができるからである。

【0137】

（第１実施形態：３トランジスタ）
図４Ａ及び図４Ｂは、第１実施形態に係るＭＭ計算機システムに使用される後段セルのアレイを含むＭＭセルのそれぞれの２×２アレイのトランジスタレベル表記の例を示す。図４Ａ及び図４Ｂに示す回路構成において、ＭＯＳ電界効果トランジスタ(ＦＥＴ)のトランジスタシンボルは、能動素子を示すものとして使われるが、ＭＯＳＦＥＴは、ＭＯＳ静電誘導トランジスタ(ＳＩＴ)によって置き換えることもできる。

【0138】

更に、ＭＯＳＦＥＴ及びＭＯＳＳＩＴは、シリコン酸化膜(SiO₂膜)以外のゲート絶縁膜を有する金属−絶縁体−半導体(ＭＩＳ)ＦＥＴ及びＭＩＳＳＩＴによってそれぞれ置き換えることができる。このようなＭＭのトランジスタレベル構成を構成する能動素子の同じような置き換えは、第２及び第３実施形態においても適用することができる。

【0139】

従って、第１〜第３実施形態で言及される「ＭＯＳトランジスタ」は、実質的には「ＭＩＳトランジスタ」と同義のものとして解釈されるべきである。例えば、ＭＩＳトランジスタに使用されるゲート絶縁膜は、シリコン酸化膜(SiO₂膜)、シリコン窒化膜(Si₃N₄膜)、及びシリコン酸化膜(SiO₂膜)を含む３層構造を有するONO膜としてもよい。更に、ＭＩＳトランジスタに使用されるゲート絶縁膜は、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル（Ta）、ビスマス(Bi)から選択される少なくとも１つの元素を含む酸化物、又は上記の元素から選択される少なくとも１つの元素を含む窒化シリコンを含んでいてもよい。

【0140】

図４Ａの上部左側の位置に、ＭＭのマトリクスの第ｉ行に配列された第j列の前段セルＭ_ij(i=1〜m; j=1〜n)が示される。前段セルＭ_ijは、前段の前段セルＭ_i(j-1)との間に挿入された後段セルＭr_i(j-1)の出力端子に接続された第１主電極、及び第１のクロック配線Ｌ_clk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ_ij1によって構成される結合素子と、結合素子Ｑ_ij1の第２主電極に接続された入力端子を有する前段インバータＩ_ijを含む。

【0141】

即ち、結合素子Ｑ_ij1は、奇数列Ｕ_jの入力側に隣接する偶数列Ｕr_(j-1)に定義される隣接後段セルＭr_i(j-1)の出力端子からの信号の転送を制御する。前段インバータＩ_ijは、電源電圧供給配線Ｌ_svに接続される第１主電極、及び結合素子Ｑ_ij1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ_ij2と、pＭＯＳトランジスタＱ_ij2の第２主電極に接続される第１主電極、結合素子Ｑ_ij1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_ij3を含むＣＭＯＳインバータによって構成される。

【0142】

前段インバータＩ_ijの出力端子に対して、前段インバータＩ_ijに割り当てられた記憶コンデンサＣ_ijは、nＭＯＳトランジスタＱ_ij3と共に並列に接続される。また、pＭＯＳ トランジスタＱ_ij2の第２主電極及びnＭＯＳトランジスタＱ_ij3の第１主電極に接続される出力ノードは、前段セルＭ_ijの内部出力端子として機能する。

【0143】

前段セルＭ_ijの内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を次列の前段セルＭ_i(j+1)の前に配置された後段セルＭr_ijに出力する。即ち、前段インバータＩ_ijは、結合素子Ｑ_ij1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ_ijの出力側に隣接して配置された偶数列Ｕ_rjに出力する。そして、前段記憶コンデンサＣ_ijは、反転された信号を記憶する。

【0144】

また、前段セルＭ_ijと前段セルＭ_i(j+1)との間に挿入された後段セルＭr_ijは、前段の前段セルＭ_ijの内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌ_clk2に接続されるゲート電極を有するnＭＯＳトランジスタＱ_rij1と、nＭＯＳトランジスタＱ_rij1の第２主電極に接続される入力端子を有する後段インバータＩrijと、によって構成されるバッファ素子を含む。既に説明したように、第１のクロック配線Ｌ_clk1及び第２のクロック配線Ｌ_clk2は、図２に示すように、単一の共通クロック配線Ｌclkとして共通化することができる。

【0145】

即ち、バッファ素子Ｑr_ij1は、偶数列Ｕr_jの入力側に隣接する奇数列Ｕ_jに定義される隣接前段セルＭ_ijの出力端子からの信号の転送を制御する。後段インバータＩr_ijは、電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_ij1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr_ij2と、pＭＯＳトランジスタＱr_ij2の第２主電極に接続される第１主電極、バッファ素子Ｑr_ij1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_ij3を含むＣＭＯＳインバータによって構成される。

【0146】

後段インバータＩr_ijの出力端子に対して、後段インバータＩr_ijに割り当てられた記憶コンデンサＣr_ijは、nＭＯＳトランジスタＱr_ij3と共に並列に接続される。また、pＭＯＳ トランジスタＱr_ij2の第２主電極及びnＭＯＳトランジスタＱr_ij3の第１主電極に接続される出力ノードは、後段セルＭr_ijの出力端子として機能する。後段セルＭr_ijの出力端子は、記憶コンデンサＣr_ij内に記憶された信号を次列の前段セルＭ_i(j+1)に出力する。即ち、後段インバータＩr_ijは、同一の行に配置された前段セルＭ_ijから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_ijの出力側に隣接して配置された奇数列Ｕ_(j+1)に出力する。そして、記憶コンデンサＣr_ijは、再反転された信号を記憶する。

【0147】

そして、図４Ａに示すように、第(i+1)行に配列された第j列の前段セルＭ_(i+1)jは、前段の前段セルＭ_(i+1)(j-1)との間に挿入された後段セルＭr_(i+1)(j-1)の出力端子に接続された第１主電極、及び第１のクロック配線Ｌ_clk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ_(i+1)j1によって構成される結合素子と、結合素子Ｑ_(i+1)j1の第２主電極に接続された入力端子を有する前段インバータＩ_(i+1)jを含む。

【0148】

即ち、結合素子Ｑ_(i+1)j1は、奇数列Ｕ_jの入力側に隣接する偶数列Ｕr_(j-1)に定義される隣接後段セルＭr_i(j-1), Ｍr_(i+1)(j-1)の出力端子からの信号の転送を制御する。前段インバータＩ_(i+1)jは、電源電圧供給配線Ｌ_svに接続される第１主電極、及び結合素子Ｑ_(i+1)j1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ_(i+1)j2と、pＭＯＳトランジスタＱ_(i+1)j2の第２主電極に接続される第１主電極、結合素子Ｑ_(i+1)j1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_(i+1)j3を含むＣＭＯＳインバータによって構成される。

【0149】

前段インバータＩ_(i+1)jの出力端子に対して、前段インバータＩ_(i+1)jに割り当てられた記憶コンデンサＣ_(i+1)jは、nＭＯＳトランジスタＱ_(i+1)j3と共に並列に接続される。また、pＭＯＳ トランジスタＱ_(i+1)j2の第２主電極及びnＭＯＳトランジスタＱ_(i+1)j3の第１主電極に接続される出力ノードは、前段セルＭ_(i+1)jの内部出力端子として機能する。前段セルＭ_(i+1)jの内部出力端子は、記憶コンデンサＣ_(i+1)j内に記憶された信号を次列の前段セルＭ_(i+1)(j+1)の前に配置された後段セルＭr_(i+1)jに出力する。即ち、前段インバータＩ_(i+1)jは、結合素子Ｑ_(i+1)j1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ_(i+1)jの出力側に隣接して配置された偶数列Ｕ_rjに出力する。そして、前段記憶コンデンサＣ_(i+1)jは、反転された信号を記憶する。

【0150】

また、前段セルＭ_(i+1)jと前段セルＭ_(i+1)(j+1)との間に挿入された後段セルＭr_(i+1)jは、前段の前段セルＭ_(i+1)jの内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌ_clk2に接続されるゲート電極を有するnＭＯＳトランジスタＱr_(i+1)j1と、nＭＯＳトランジスタＱr_(i+1)j1の第２主電極に接続される入力端子を有する後段インバータＩr_(i+1)jと、によって構成されるバッファ素子を含む。

【0151】

即ち、バッファ素子Ｑr_(i+1)j1は、偶数列Ｕr_jの入力側に隣接する奇数列Ｕ_jに定義される隣接前段セルＭ_(i+1)jの出力端子からの信号の転送を制御する。後段インバータＩr_(i+1)jは、電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_(i+1)j1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr_(i+1)j2と、pＭＯＳトランジスタＱr_(i+1)j2の第２主電極に接続される第１主電極、バッファ素子Ｑr_(i+1)j1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_(i+1)j3を含むＣＭＯＳインバータによって構成される。

【0152】

後段インバータＩr_(i+1)jの出力端子に対して、後段インバータＩr_(i+1)jに割り当てられた記憶コンデンサＣr_(i+1)jは、nＭＯＳトランジスタＱr_(i+1)j3と共に並列に接続される。また、pＭＯＳトランジスタＱr_(i+1)j2の第２主電極及びnＭＯＳトランジスタＱr_(i+1)j3の第１主電極に接続される出力ノードは、後段セルＭr_(i+1)jの出力端子として機能する。後段セルＭr_(i+1)jの出力端子は、記憶コンデンサＣr_(i+1)j内に記憶された信号を次列の前段セルＭ_(i+1)(j+1)に出力する。即ち、後段インバータＩr_(i+1)jは、同一の行に配置された前段セルＭ_(i+1)jから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_(i+1)jの出力側に隣接して配置された奇数列Ｕ_(j+1)に出力する。そして、記憶コンデンサＣr_(i+1)jは、再反転された信号を記憶する。

【0153】

図４Ｂに示すように、第ｉ行に配列された第(j+1)列の前段セルＭ_i(j+1)は、前段の前段セルＭ_ijとの間に挿入された後段セルＭr_ijの出力端子に接続された第１主電極、及び第１のクロック配線Ｌ_clk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ_i(j+1)1によって構成される結合素子と、結合素子Ｑ_i(j+1)1の第２主電極に接続された入力端子を有する前段インバータＩ_i(j+1)を含む。即ち、結合素子Ｑ_i(j+1)1は、奇数列Ｕ_(j+1)の入力側に隣接する偶数列Ｕr_jに定義される隣接後段セルＭr_ijの出力端子からの信号の転送を制御する。

【0154】

前段インバータＩ_i(j+1)は、電源電圧供給配線Ｌ_svに接続される第１主電極、及び結合素子Ｑ_i(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ_i(j+1)2と、pＭＯＳトランジスタＱ_i(j+1)2の第２主電極に接続される第１主電極、結合素子Ｑ_i(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_i(j+1)3を含むＣＭＯＳインバータによって構成される。前段インバータＩ_i(j+1)の出力端子に対して、前段インバータＩ_i(j+1)に割り当てられた記憶コンデンサＣ_i(j+1)は、nＭＯＳトランジスタＱ_i(j+1)3と共に並列に接続される。

【0155】

また、pＭＯＳ トランジスタＱ_i(j+1)2の第２主電極及びnＭＯＳトランジスタＱ_i(j+1)3の第１主電極に接続される出力ノードは、前段セルＭ_i(j+1)の内部出力端子として機能する。前段セルＭ_i(j+1)の内部出力端子は、記憶コンデンサＣ_i(j+1)内に記憶された信号を次列の前段セルＭ_i(j+2)の前に配置された後段セルＭr_i(j+1)に出力する。即ち、前段インバータＩ_i(j+1)は、結合素子Ｑ_i(j+1)1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ_i(j+1)の出力側に隣接して配置された偶数列Ｕ_r(j+1)に出力する。そして、前段記憶コンデンサＣ_i(j+1)は、反転された信号を記憶する。

【0156】

また、前段セルＭ_i(j+1)と前段セルＭ_i(j+2)との間に挿入された後段セルＭr_i(j+1)は、前段の前段セルＭ_i(j+1)の内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌ_clk2に接続されるゲート電極を有するnＭＯＳトランジスタＱr_i(j+1)1と、nＭＯＳトランジスタＱr_i(j+1)1の第２主電極に接続される入力端子を有する後段インバータＩr_i(j+1)と、によって構成されるバッファ素子を含む。即ち、バッファ素子Ｑr_i(j+1)1は、偶数列Ｕr_(j+1)の入力側に隣接する奇数列Ｕ_(j+1)に定義される隣接前段セルＭ_i(j+1)の出力端子からの信号の転送を制御する。

【0157】

後段インバータＩr_i(j+1)は、電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_i(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr_i(j+1)2と、pＭＯＳトランジスタＱr_i(j+1)2の第２主電極に接続される第１主電極、バッファ素子Ｑr_i(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_i(j+1)3を含むＣＭＯＳインバータによって構成される。後段インバータＩr_i(j+1)の出力端子に対して、後段インバータＩr_i(j+1)に割り当てられた記憶コンデンサＣr_i(j+1)は、nＭＯＳトランジスタＱr_i(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱr_i(j+1)2の第２主電極及びnＭＯＳトランジスタＱr_i(j+1)3の第１主電極に接続される出力ノードは、後段セルＭr_i(j+1)の出力端子として機能する。

【0158】

後段セルＭr_i(j+1)の出力端子は、記憶コンデンサＣr_i(j+1)内に記憶された信号を次列の前段セルＭ_i(j+2)に出力する。即ち、後段インバータＩr_i(j+1)は、同一の行に配置された前段セルＭ_i(j+1)から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_i(j+1)の出力側に隣接して配置された奇数列Ｕ_(j+2)に出力する。そして、記憶コンデンサＣr_i(j+1)は、再反転された信号を記憶する。

【0159】

更に、図４Ｂに示すように、第(i+1)行に配列された第(j+1)列の前段セルＭ_(i+1)(j+1)は、前段の前段セルＭ_(i+1)jとの間に挿入された後段セルＭr_(i+1)jの出力端子に接続された第１主電極、及び第１のクロック配線Ｌ_clk1に接続されたゲート電極を有するnＭＯＳトランジスタＱ_(i+1)(j+1)1によって構成される結合素子と、結合素子Ｑ_(i+1)(j+1)1の第２主電極に接続された入力端子を有する前段インバータＩ_(i+1)(j+1)を含む。

【0160】

即ち、結合素子Ｑ_(i+1)(j+1)1は、奇数列Ｕ_(j+1)の入力側に隣接する偶数列Ｕr_jに定義される隣接後段セルＭr_(i+1)jの出力端子からの信号の転送を制御する。前段インバータＩ_(i+1)(j+1)は、電源電圧供給配線Ｌ_svに接続される第１主電極、及び結合素子Ｑ_(i+1)(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱ_(i+1)(j+1)2と、pＭＯＳトランジスタＱ_(i+1)(j+1)2の第２主電極に接続される第１主電極、結合素子Ｑ_(i+1)(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_(i+1)(j+1)3を含むＣＭＯＳインバータによって構成される。

【0161】

前段インバータＩ_(i+1)(j+1)の出力端子に対して、前段インバータＩ_(i+1)(j+1)に割り当てられた記憶コンデンサＣ_(i+1)(j+1)は、nＭＯＳトランジスタＱ_(i+1)(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱ_(i+1)(j+1)2の第２主電極及びnＭＯＳトランジスタＱ_(i+1)(j+1)3の第１主電極に接続される出力ノードは、前段セルＭ_(i+1)(j+1)の内部出力端子として機能する。前段セルＭ_(i+1)(j+1)の内部出力端子は、記憶コンデンサＣ_(i+1)(j+1)内に記憶された信号を次列の前段セルＭ_(i+1)(j+2)の前に配置された後段セルＭr_(i+1)(j+1)に出力する。即ち、前段インバータＩ_(i+1)(j+1)は、結合素子Ｑ_(i+1)(j+1)1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ_(i+1)(j+1)の出力側に隣接して配置された偶数列Ｕ_r(j+1)に転送する。そして、前段記憶コンデンサＣ_(i+1)(j+1)は、反転された信号を記憶する。

【0162】

また、前段セルＭ_(i+1)(j+1)と前段セルＭ_(i+1)(j+2)との間に挿入された後段セルＭr_(i+1)(j+1)は、前段の前段セルＭ_(i+1)(j+1)の内部出力端子に接続される第１主電極、及び第２のクロック配線Ｌ_clk2に接続されるゲート電極を有するnＭＯＳトランジスタＱr_(i+1)(j+1)1と、nＭＯＳトランジスタＱr_(i+1)(j+1)1の第２主電極に接続される入力端子を有する後段インバータＩr_(i+1)(j+1)と、によって構成されるバッファ素子を含む。

【0163】

即ち、バッファ素子Ｑr_(i+1)(j+1)1は、偶数列Ｕr_(j+1)の入力側に隣接する奇数列Ｕ_(j+1)に定義される隣接前段セルＭ_(i+1)(j+1)の出力端子からの信号の転送を制御する。後段インバータＩr_(i+1)(j+1)は、電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_(i+1)(j+1)1の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタＱr_(i+1)(j+1)2と、pＭＯＳトランジスタＱr_(i+1)(j+1)2の第２主電極に接続される第１主電極、バッファ素子Ｑr_(i+1)(j+1)1の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_(i+1)(j+1)3を含むＣＭＯＳインバータによって構成される。

【0164】

後段インバータＩr_(i+1)(j+1)の出力端子に対して、後段インバータＩr_(i+1)(j+1)に割り当てられた記憶コンデンサＣr_(i+1)(j+1)は、nＭＯＳトランジスタＱr_(i+1)(j+1)3と共に並列に接続される。また、pＭＯＳトランジスタＱr_(i+1)(j+1)2の第２主電極及びnＭＯＳトランジスタＱr_(i+1)(j+1)3の第１主電極に接続される出力ノードは、後段セルＭr_(i+1)(j+1)の出力端子として機能する。後段セルＭr_(i+1)(j+1)の出力端子は、記憶コンデンサＣr_(i+1)(j+1)内に記憶された信号を次列の前段セルＭ_(i+1)(j+2)に出力する。即ち、後段インバータＩr_(i+1)(j+1)は、同一の行に配置された前段セルＭ_(i+1)(j+1)から転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_(i+1)(j+1)の出力側に隣接して配置された奇数列Ｕ_(j+2)に転送する。そして、記憶コンデンサＣr_(i+1)(j+1)は、再反転された信号を記憶する。

【0165】

<第１実施形態のクロック信号>
図５Ａ〜図５Ｅは、トランジスタレベルでの前段セルと後段セルの動作のタイミングチャートを示す。即ち、図５Ａ〜図５Ｅに示す波形は、第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂の波形によって生成される前段セルと後段セルがなす周期的変化を示すトポロジーの構造例である。即ち、図５Ａ〜図５Ｅに示す波形は、図４Ａによって表記される前段セルＭ_ij及び後段セルＭr_ijの動作に係る論理レベルの時間的変動に対応する。図５Ａに示すように、第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂のそれぞれは、クロックサイクルτ_clockの周期において、論理レベル“1”と論理レベル“０”との間で周期的に振動する。

【0166】

例えば、第１クロック信号ＣＬＫ₁は、τ_clock/3の周期において論理レベル“1”を保持する。そして、第１クロック信号ＣＬＫ₁は、τ_clock/3の周期において論理レベル“1”を保持した後に、2τ_clock/3の周期において論理レベル“０”になる。一方、τ_clock/2の周期において、第２クロック信号ＣＬＫ₂は、論理レベル“０”を保持する。そして、第２クロック信号ＣＬＫ₂は、τ_clock/2の周期において論理レベル“０”を保持した後に、τ_clock/3の周期において論理レベル“1”になる。

【0167】

第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂は、互いにτ_clock/2だけ時間的に離れている。従って、第２クロック信号ＣＬＫ₂は、第１クロック信号ＣＬＫ₁の立ち下りエッジからτ_clock/6の所定の時間が経過した後に立ち上がり、次の第１クロック信号ＣＬＫ₁の立ち上がりエッジからτ_clock/6だけ前のタイミングで立ち下がる。図５Ａ〜図５Ｅに示すように、t₁〜t₀の期間、及びt₃〜t₂の期間はτ_clock/3で定義され、t₂〜t₁の期間、及びt₄〜t₃の期間はτ_clock/6で定義される。

【0168】

しかし、図６Ａに示す方形波は、無負荷状態の下での理想波形であり、ＭＭを実装した半導体チップ内の第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂の実際の波形は、以下に述べる図７Ｂに示すような方形波から歪んだ形状となる。浮遊容量及び浮遊抵抗に起因する遅延時間τ_d1, τ_d2により第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂の波形歪みを呈する。波形歪みを呈した第１クロック信号ＣＬＫ₁及び第２クロック信号ＣＬＫ₂は、図２に示すように、単一の共通クロック配線Ｌ_clkから供給される。

【0169】

<時刻"t₀"から"t₂"までの間におけるＮＡＮＤ/AND動作>
図５Ａに示すように、図４Ａに示す前段セルＭ_ijに関して、その入力側の列（前列）に位置する後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)の論理レベルが“1”である、即ち前列に位置する後段セルＭr_i(j-1)の出力端子が論理レベル“1”であると仮定する。時刻“t₀”において、第１クロック信号ＣＬＫ₁が高レベルになり、かつその高レベル信号が結合素子Ｑ_ij1のゲート電極に印加されるときに、前段セルＭ_ijの前段インバータＩ_ijの入力端子は、論理レベル“1”になる。結合素子Ｑ_ij1は、前列側の後段セルＭr_i(j-1)の出力端子と前段セルＭ_ijの前段インバータＩ_ijの入力端子との間で導電状態を確立し、かつ第１クロック信号ＣＬＫ1が時刻"t₁"において低レベルとなるまでの間、その導電状態を保持する。

【0170】

そして、その前列に位置する後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内に記憶された信号は、記憶コンデンサＣr_i(j-1)から前段セルＭ_ijの前段インバータＩ_ijの入力端子に転送される。前列側の後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内の信号が前段セルＭ_ijの前段インバータＩ_ijの入力端子に転送されるとき、前段インバータＩ_ijは、図５Ｂ及び図５Ｃに示す遅延時間τ_d1, τ_d2だけ遅れて、図５Ｂ及び図５Ｃに示すように、後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内に記憶された信号を反転し始める。

【0171】

図５Ｂに示すように、遅延時間τ_d1は、第１クロック信号ＣＬＫ₁の立ち上がりエッジと、信号レベルが閾値電圧Ｖ_th (=0.4Ｖ)に落ちたときの時刻との間の期間として定義される。また、図５Ｃに示すように、遅延時間τ_d2は、第１クロック信号ＣＬＫ₁の立ち上がりエッジと、信号レベルが閾値電圧Ｖ_thに上昇したときの時刻との間の期間として定義される。遅延時間τ_d1, τ_d2は、記憶コンデンサＣ_ij及び浮遊抵抗によって決定される。ここで、前段セルＭ_ijに寄生する浮遊容量は、記憶コンデンサＣ_ijによって構成してもよい。また、反転信号は、前段セルＭ_ijの記憶コンデンサＣ_ijのノードに転送される。

【0172】

例えば、論理レベル“1”が前列側の後段セルＭr_i(j-1)から前段セルＭ_ijの前段インバータＩ_ijの入力端子に転送されたとすると、即ち、論理レベル“1”がpＭＯＳトランジスタＱ_ij2のゲート電極及びnＭＯＳトランジスタＱ_ij3のゲート電極に印加されたとすると、pＭＯＳトランジスタＱ_ij2は、nＭＯＳトランジスタＱ_ij3が導電状態のとき遮断状態となる。その結果、論理レベル“０”は、記憶コンデンサＣ_ijに一時的に記憶される。

【0173】

このようにして、前段セルＭ_ijは、図５Ｂに示すＮＡＮＤ動作を実行することによって、前列側の後段セルＭr_i(j-1)内に記憶された論理レベル“1”の信号を論理レベル“０”に反転し、更に記憶コンデンサＣ_ijに論理レベル“0”の反転信号を転送するようになる。

【0174】

即ち、第１クロック信号ＣＬＫ₁によって提供された入力信号“1”と、前列側の後段セルＭr_i(j-1)によって出力された他の入力信号“1”とに関して、

1+1=0 ……(1)

となり、(1)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。図５Ｂは、論理レベル“0”が時刻"t₀"から始まる期間内で、記憶コンデンサＣ_ij内に一時的に信号が記憶されるときの波形の過渡変化を表す。図５Ｂの例において、記憶コンデンサＣ_ijの理想の論理レベルは実線によって示され、記憶コンデンサＣ_ijの実際の電位変化は一点鎖線によって示される。

【0175】

論理レベル“0”が前段セルＭ_ijの記憶コンデンサＣ_ij内に一時的に記憶された後に、論理レベル“0”は、前段セルＭ_ijから図４Ａの後段セルＭr_ij内の後段インバータＩr_ijの入力端子に転送される。即ち、論理レベル“0”は、pＭＯＳトランジスタＱr_ij2のゲート電極、及びnＭＯＳトランジスタＱr_ij3のゲート電極に印加されるので、pＭＯＳトランジスタＱr_ij2は、導電状態になり、nＭＯＳトランジスタＱr_ij3の第１及び第２主電極の間は、遮断状態となる。その結果、論理レベル“1”は、記憶コンデンサＣ_ij内に記憶される。

【0176】

このようにして、後段セルＭr_ijは、前段セルＭ_ijに記憶された論理レベル“0”の信号を論理レベル“1”に反転し、また、反転された信号“1”は、図５Ｅに示すように、ＮＡＮＤ動作を実行するために、記憶コンデンサＣr_ijのノードに転送される。即ち、第２クロック信号ＣＬＫ₂によって提供された入力信号“1”と、前段セルＭr_ijの入力端子を介して入力された他の入力信号“0”とに関して、

0+1=1 ……(2)

となり、(2)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。

【0177】

図５Ｅの例において、論理レベル“0”が時刻"t₀"から"t₂"までの期間内で記憶コンデンサＣr_ij内に記憶されている間において、記憶コンデンサＣr_ijの理想の論理レベルは、実線によって示され、記憶コンデンサＣr_ijの実際の電位変化は、一点鎖線によって示される。pＭＯＳトランジスタＱr_ij2の第２主電極及びnＭＯＳトランジスタＱr_ij3の第１主電極に接続される出力ノードＮr_outは、後段セルＭr_ijの出力端子として機能する。後段セルＭr_ijの出力端子は、記憶コンデンサＣr_ij内に記憶された信号を次列の前段セルＭ_i(j+1)に出力する。

【0178】

上述のように、第j奇数列Ｕ_jと第j偶数列Ｕr_jとの組み合わせは、前段セルＭ_ij (1+1=0)及び後段セルＭr_ij (0+1=1)の全体動作の図に示すように、第j番目の２ビットメモリユニットを構築するので、

1+1=1 ……(3)

となる。(3)式に示す公知のデュアル入力AND動作は、第(j-1)番目の２ビットメモリユニットの後段セルＭr_i(j-1)内に記憶された論理レベル“1”の信号が第j番目の２ビットメモリユニットの前段セルＭ_ijの入力端子に入力されたと仮定すると、第j番目の２ビットメモリユニット内の前段セルＭ_ij及び後段セルＭr_ij介して達成される。

【0179】

前段セルＭ_ij及び後段セルＭr_ijのそれぞれは、独立したビットレベルセルとして機能するので、それぞれ、情報の流れ（ストリーム）の方向における連続する２つのビットレベルデータは、第j番目の２ビットメモリユニット内の隣り合うビットレベルセルＭ_ij, Ｍr_ijで共有することができる。即ち、デュアル入力AND動作による結果は、後段セルＭr_ijにおいて現れるけれども、反転されたデュアル入力AND動作による結果、又はデュアル入力ＮＡＮＤ動作による結果は、前段セルＭ_ijにおいて実行される。

【0180】

これに対し、論理レベル“0”の信号が前列側の後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内に記憶されたと仮定すると、論理レベル“0”は、前列側の後段セルＭr_i(j-1)から前段セルＭr_ijの前段インバータＩ_ijの入力端子に転送される。即ち、論理レベル“0”は、pＭＯＳトランジスタＱ_ij2のゲート電極、及びnＭＯＳトランジスタＱ_ij3のゲート電極に印加され、pＭＯＳトランジスタＱ_ij2は、導電状態になり、nＭＯＳトランジスタＱ_ij3は、遮断状態となる。その結果、論理レベル”1”は、記憶コンデンサＣ_ij内に一時的に記憶される。

【0181】

このようにして、前段セルＭ_ijは、図５Ｃに示すようなＮＡＮＤ動作を実行するために、前列側の後段セルＭr_i(j-1)内に記憶された論理レベル“0”の信号を論理レベル“1”に反転し始め、かつ反転された信号“1”は、記憶コンデンサＣ_ijのノードに転送される。即ち、第１クロック信号ＣＬＫ₁によって提供された入力信号“1”と、前列側の後段セルＭr_i(j-1)によって出力された他の入力信号 “0”とに関して、

0+1=1 ……(4)

となり、(4)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。

【0182】

図５Ｃは、時刻”t₀”から始まる期間内で記憶コンデンサＣ_ij内に論理レベル”1”が一時的に記憶されるときの波形の過渡変化を表す。図５Ｃの例において、記憶コンデンサＣ_ijの理想の論理レベルは、実線によって示され、記憶コンデンサＣ_ijの実際の電位変化は、一点鎖線によって示される。

【0183】

pＭＯＳトランジスタＱ_ij2の第２主電極及びnＭＯＳトランジスタＱ_ij3の第１主電極に接続される出力ノードＮ_outは、前段セルＭ_ijの内部出力端子として機能する。前段セルＭ_ijの内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を後段セルＭr_ijに出力する。

【0184】

時刻”t₀”から”t₂”までの期間において、低レベルの第２クロック信号ＣＬＫ₂がバッファ素子を構成するnＭＯＳトランジスタＱr_ij1のゲート電極に印加されるとバッファ素子Ｑr_ij1は遮断状態になり、前段セルＭ_ijの記憶コンデンサＣ_ijに割り当てられた出力端子を後段セルＭr_ijの後段インバータＩr_ijの入力端子から絶縁する。また、バッファ素子Ｑr_ij1は、第２クロック信号ＣＬＫ₂が時刻”t₂”において高レベルになるまで、遮断状態に保持される。従って、前段セルＭ_ijの記憶コンデンサＣ_ij内に記憶された信号が、意図せずに、後段インバータＩr_ijの入力端子に転送されることを防止することが可能となる。即ち、後段インバータＩr_ijは、第２クロック信号ＣＬＫ₂が時刻”t₂”において高レベルになるまで、記憶コンデンサＣr_ij内に記憶された信号を、自ら保持する。

【0185】

また、時刻”t₂”において、第２クロック信号ＣＬＫ2が高レベルになり、かつ第２クロック信号ＣＬＫ2の高レベル信号がバッファ素子を構成するnＭＯＳトランジスタＱr_ij1のゲート電極に印加されたとき、前段セルＭ_ijの記憶コンデンサＣ_ijに割り当てられた出力端子から後段セルＭr_ijの後段インバータＩr_ijの入力端子までの信号経路が導通状態になる。バッファ素子Ｑr_ij1は、導電状態となり、かつ第２クロック信号ＣＬＫ₂が時刻”t₃”において低レベルになるまで、その導電状態を保持する。そして、前段セルＭ_ijの記憶コンデンサＣ_ij内に記憶された信号は、記憶コンデンサＣ_ijから後段セルＭr_ijの後段インバータＩr_ijの入力端子に転送される。

【0186】

前段セルＭ_ijの記憶コンデンサＣ_ij内に記憶された信号が後段セルＭr_ijの後段インバータＩr_ijの入力端子に転送されたとき、図５Ｄ及び図５Ｅに示すように、遅延時間τ_d1, τ_d2だけ遅れて、後段インバータＩr_ijは、前段セルＭ_ijの記憶コンデンサＣ_ij内に記憶された信号を反転し始める。図５Ｄに示すように、遅延時間τ_d1は、第２クロック信号ＣＬＫ₂の立ち上がりエッジと、信号レベルが閾値電圧Ｖ_th (=0.4Ｖ)に落ちたときの時刻との間の期間として定義される。

【0187】

また、図５Ｅに示すように、遅延時間τ_d2は、第２クロック信号ＣＬＫ₂の立ち上がりエッジと、信号レベルが閾値電圧Ｖ_thに上昇したときの時刻との間の期間として定義される。遅延時間τ_d1, τ_d2は、記憶コンデンサＣr_ij及び浮遊抵抗によって決定される。記憶コンデンサＣr_ijは、後段セルＭr_ijに寄生する浮遊容量によって構成してもよい。また、反転信号は、後段セルＭr_ijの記憶コンデンサＣr_ijのノードに転送される。

【0188】

論理レベル”1”が前段セルＭ_ijの記憶コンデンサＣ_ij内に一時的に記憶されたとき、論理レベル”1”は、前段セルＭ_ijから後段セルＭr_ij内の後段インバータＩr_ijの入力端子に転送される。即ち、論理レベル”1”は、pＭＯＳトランジスタＱr_ij2のゲート電極、及びnＭＯＳトランジスタＱr_ij3のゲート電極に転送されるので、pＭＯＳトランジスタＱr_ij2は、nＭＯＳトランジスタＱr_ij3の第１主電極及び第２主電極が導電状態に設定されている間、遮断状態となる。その結果、論理レベル”0”は、記憶コンデンサＣr_ij内に記憶される。

【0189】

このようにして、後段セルＭr_ijは、前段セルＭ_ijに記憶された論理レベル”1”の信号を論理レベル”0”に反転し始め、また、反転された信号”0”は、図５Ｄに示すように、ＮＡＮＤ動作を実行するために、記憶コンデンサＣr_ij内に記憶される。即ち、第２クロック信号ＣＬＫ₂によって提供された入力信号“1”と、前段セルＭ_ijの入力端子を介して入力された他の入力信号“1”とに関して、

1+1=0 ……(5)

となり、(5)式に示す公知のデュアル入力ＮＡＮＤ動作を実行することができる。図５Ｄの例において、記憶コンデンサＣr_ijの理想の論理レベルは、実線によって示され、記憶コンデンサＣr_ijの実際の電位変化は、一点鎖線によって示される。

【0190】

第j奇数列Ｕ_jと第j偶数列Ｕr_jとの組み合わせは、前段セルＭ_ij (0+1=1)及び後段セルＭr_ij (1+1=0)の全体動作の図に示すように、第j番目の２ビットメモリユニットを構築するので、

0+1=0 ……(6)

となる。(6)式に示す公知のデュアル入力AND動作は、第(j-1)番目の２ビットメモリユニットの後段セルＭr_i(j-1)内に記憶された論理レベル“0”の信号が第j番目の２ビットメモリユニットの前段セルＭ_ijの入力端子に入力されたと仮定すると、第j番目の２ビットメモリユニット内の前段セルＭ_ij及び後段セルＭr_ij介して達成される。

【0191】

<時刻”t₁”及び”t₄”間の信号保持>
次に、図５Ａに示すように、次列の前段セルＭ_i(j+1)に関して、時刻”t₁”から”t₄”までの期間において、第１クロック信号ＣＬＫ1が低レベルに設定され、かつ第１クロック信号ＣＬＫ1の低レベル信号は、第(j-1)番目の２ビットメモリユニット内の次段の結合素子を構成するnＭＯＳトランジスタＱ_i(j+1)1のゲート電極に印加される。後段セルＭr_ijの記憶コンデンサＣr_ijに割り当てられた出力端子から前段セルＭ_i(j+1)の次段の前段インバータＩ_i(j+1)の入力端子までの信号経路は遮断状態になる。

【0192】

次段の結合素子Ｑ_i(j+1)1は、第１クロック信号ＣＬＫ₁が時刻”t₄”において高レベルになるまで遮断状態を保持する。従って、第j番目の２ビットメモリユニットの後段セルＭr_ijの記憶コンデンサＣr_ij内に記憶された信号が、意図せずに、第(j+1)番目の２ビットメモリユニット内の次段の前段インバータＩ_i(j+1)の入力端子に転送されることを防止することが可能となる。即ち、次段の前段インバータＩ_i(j+1)は、第１クロック信号ＣＬＫ₁が時刻”t₄”において高レベルになるまで、記憶コンデンサＣ_i(j+1)内に記憶された信号を自ら保持する。

【0193】

==第１実施形態におけるバイト／ワードサイズの信号の進行==
図３Ａ、図３Ｂ及び図３Ｃに戻って、時刻”t₀”において、図６Ａに示す第１クロック信号ＣＬＫ₁が高レベルになる場合を説明する。即ち、高レベルの第１クロック信号ＣＬＫ₁がnＭＯＳトランジスタのゲート電極に印加されると、図３Ａに示す第１奇数列Ｕ₁内の結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11のシーケンスにおいて、結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11のそれぞれは導電状態になる。

【0194】

従って、図６Ｂに示すように、それぞれが16、32、及び64ビットのような8ビットの倍数となるバイトサイズ若しくはワードサイズの信号のシーケンスが、それぞれ、前段インバータＩ₁₁, Ｉ₂₁, Ｉ₃₁, ……, Ｉ_(m-1)1, Ｉ_m1のシーケンスの入力端子に印加されるとき、前段インバータＩ₁₁, Ｉ₂₁, Ｉ₃₁, ……, Ｉ_(m-1)1, Ｉ_m1の連続配置のそれぞれは、図６Ｃに示すように、それぞれ、記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1と浮遊抵抗によって決定される遅延時間τd1だけ遅れて、バイトサイズ若しくはワードサイズの信号を反転し、その反転信号を、それぞれ、前段インバータＩ₁₁, Ｉ₂₁, Ｉ₃₁, ……, Ｉ_(m-1)1, Ｉ_m1内の記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1のノードに転送する。

【0195】

ここで、図６Ｂは、第１奇数列Ｕ1内の前段インバータＩ₁₁, Ｉ₂₁, Ｉ₃₁, ……, Ｉ_(m-1)1, Ｉ_m1の入力端子に入力される方形波の理想入力信号の例を示す波形図である。図６Ｃは、記憶コンデンサＣ_i1の論理レベルの変化の例を示す波形図である。図６Ｃの例において、記憶コンデンサＣ_i1の理想の論理レベルは、実線によって示され、記憶コンデンサＣ_i1の実際の電位変化は、一点鎖線によって示される。

【0196】

(a) 時刻”t₁”、即ち、τ_clock/3の期間後においては、低レベルクロック信号が第１奇数列Ｕ₁内の結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11の連続配置を構成するnＭＯＳトランジスタのそれぞれのゲート電極に印加される。低レベルクロック信号がゲート電極に印加されると、結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11は、それぞれ遮断状態になる。従って、図６Ｂ及び図６Ｃに示すように、結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11の連続配置のそれぞれの第１主電極に入力される信号が変化したとしても、記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に既に記憶された信号の電荷又は論理レベルは、それぞれ維持される。

【0197】

(b) また、時刻”t₂”を経過したとき、即ち、τ_clock/2の期間後において第２クロック信号ＣＬＫ₂は高レベルになる。第２クロック信号ＣＬＫ₂が高レベルになると、バッファ素子Ｑr₁₁₁, Ｑr₂₁₁, Ｑr₃₁₁, ........, Ｑr_(m-1)11, Ｑr_m11が、記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に一時的に記憶されたバイトサイズ若しくはワードサイズの信号のシーケンスを、図３Ａに示す第１偶数列Ｕr₁の後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1のそれぞれの後段インバータＩr₁₁, Ｉr₂₁, Ｉr₃₁, ……, Ｉr_(m-1)1, Ｉr_m1の入力端子に転送する。更に、第２クロック信号ＣＬＫ₂の高レベルクロック信号は、図３Ａに示す第１偶数列Ｕr₁のバッファ素子Ｑr₁₁₁, Ｑr₂₁₁, Ｑr₃₁₁, ........, Ｑr_(m-1)11, Ｑr_m11の連続配置を構成するnＭＯＳトランジスタのそれぞれのゲート電極に印加される。

【0198】

前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁の記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に一時的に記憶された信号が後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1の後段インバータＩr₁₁, Ｉr₂₁, Ｉr₃₁, ……, Ｉr_(m-1)1, Ｉr_m1の入力端子にそれぞれ転送されるとき、後段インバータＩr₁₁, Ｉr₂₁, Ｉr₃₁, ……, Ｉr_(m-1)1, Ｉr_m1は、図６Ｄに示すように、遅延時間τ_d2だけ遅れて、前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁の記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に一時的に記憶された信号をそれぞれ反転する。遅延時間τ_d2は、それぞれ、記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1及び浮遊抵抗によって決定される。

【0199】

ここで、図６Ｄは、記憶コンデンサＣr_i1の論理レベルの例を示す波形図である。図６Ｄの例において、記憶コンデンサＣr_i1の理想の論理レベルは、実線によって示され、記憶コンデンサＣr_i1の実際の電位変化は、一点鎖線によって示される。

【0200】

(c) 時刻”t₃”、即ち、τ_clock/6の期間後においては、第２クロック信号ＣＬＫ₂が低レベルになる。第２クロック信号ＣＬＫ₂の低レベル信号がバッファ素子Ｑr₁₁₁, Ｑr₂₁₁, Ｑr₃₁₁, ……, Ｑr_(m-1)11, Ｑr_m11の連続配置を構成するnＭＯＳトランジスタのゲート電極にそれぞれ印加される。この結果、バッファ素子Ｑr₁₁₁, Ｑr₂₁₁, Ｑr₃₁₁, ……, Ｑr_(m-1)11, Ｑr_m11の複数の入力端子ＩＮから後段インバータＩr₁₁, Ｉr₂₁, Ｉr₃₁, ……, Ｉr_(m-1)1の複数の入力端子ＩＮへのそれぞれの信号経路は、遮断状態になる。従って、図６Ｃ及び図６Ｄに示すように、前段の記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、信号の論理レベルを規定する記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に既に記憶された電荷は、第２クロック信号ＣＬＫ₂が時刻”t₆”において高レベルになるまで、維持される。

【0201】

(d) 時刻”t₄”、即ち、τ_clockの期間後においては、第１クロック信号ＣＬＫ₁が高レベルになる。第１クロック信号ＣＬＫ₁の高レベルクロック信号は、図３Ｂに示すように、第２奇数列Ｕ₂内の結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21の連続配置のゲート電極にそれぞれ印加される。第１クロック信号ＣＬＫ₁の高レベルクロック信号が印加されると、結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21は導電状態になる。

【0202】

図３Ａに示す第１偶数列Ｕr₁内に定義される前列側の記憶コンデンサＣr₁₁, Ｃr₂₁, Ｃr₃₁, ……, Ｃr_(m-1)1, Ｃr_m1が出力するバイトサイズ若しくはワードサイズの信号のシーケンスが、第２奇数列Ｕ₂内の結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21の連続配置のそれぞれの第１主電極に入力されるとき、結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21の連続配置のそれぞれは、バイトサイズ若しくはワードサイズの信号を転送する。バイトサイズ若しくはワードサイズの信号の転送は、図６Ｅに示すように、記憶コンデンサＣ₁₂, Ｃ₂₂, Ｃ₃₂, ……, Ｃ_(m-1)2, Ｃ_m2及び浮遊抵抗によって決定される遅延時間τd1だけ遅れる。更に、結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21の連続配置のそれぞれは、反転された信号を、第２奇数列Ｕ₂内の前段インバータＩ₁₂, Ｉ₂₂, Ｉ₃₂, ……, Ｉ_(m-1)2, Ｉ_m2内の記憶コンデンサＣ₁₂, Ｃ₂₂, Ｃ₃₂, ……, Ｃ_(m-1)2, Ｃ_m2のノードに転送する。

【0203】

ここで、図６Ｅは、第２奇数列Ｕ₂内の記憶コンデンサＣ_i2の論理レベルの例を示す波形図である。図６Ｅの例において、記憶コンデンサＣ_i2の理想の論理レベルは、実線によって示され、記憶コンデンサＣ_i2の実際の電位変化は、一点鎖線によって示される。

【0204】

(e) 時刻”t₅”、即ち、4τ_clock/3の期間後においては、第１クロック信号ＣＬＫ₁が低レベルになる。第１クロック信号ＣＬＫ₁の低レベル信号が第２奇数列Ｕ₂内の結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21の連続配置のゲート電極にそれぞれ印加され、結合素子Ｑ₁₂₁, Ｑ₂₂₁, Ｑ₃₂₁, ……, Ｑ_(m-1)21, Ｑ_m21は遮断状態になる。従って、図７Ｄ及び図７Ｅに示すように、第１偶数列Ｕr₁内の記憶コンデンサＣr₁₁, Ｃr₂₁, Ｃr₃₁, ……, Ｃr_(m-1)1, Ｃr_m1内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、第２奇数列Ｕ₂内の記憶コンデンサＣ₁₁, Ｃ₂₁, Ｃ₃₁, ……, Ｃ_(m-1)1, Ｃ_m1内に既に一時的に記憶された信号のそれぞれの論理レベルは、維持される。

【0205】

(f) 時刻”t₆”、即ち、3τ_clock/2の期間後においては、第２クロック信号ＣＬＫ₂が高レベルになる。第２クロック信号ＣＬＫ₂の高レベルクロック信号は、図３Ｂに示すように、第２偶数列Ｕr₂のバッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21の連続配置のゲート電極にそれぞれ印加され、バッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21は導電状態になる。従って、第２奇数列Ｕ₂内に定義される前列側の記憶コンデンサＣ₁₂, Ｃ₂₂, Ｃ₃₂, ……, Ｃ_(m-1)2, Ｃ_m2内に記憶されるバイトサイズ若しくはワードサイズの信号のシーケンスが第２偶数列Ｕr₂のバッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21の連続配置のそれぞれの第１主電極に入力されるとき、バッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21の連続配置のそれぞれは、バイトサイズ若しくはワードサイズの信号を転送する。図６Ｆに示すように、記憶コンデンサＣr₁₂, Ｃr₂₂, Ｃr₃₂, ……, Ｃr_(m-1)2, Ｃr_m2及び浮遊抵抗によって決定される遅延時間τd2だけ遅れて、バイトサイズ若しくはワードサイズの信号が反転される。反転された信号は、第２偶数列Ｕr₂内の記憶コンデンサＣr₁₂, Ｃr₂₂, Ｃr₃₂, ……, Ｃr_(m-1)2, Ｃr_m2のノードに転送される。

【0206】

そして、第１奇数列Ｕ₁の結合素子Ｑ₁₁₁, Ｑ₂₁₁, Ｑ₃₁₁, ……, Ｑ_(m-1)11, Ｑ_m11の第１主電極に入力された信号は、第２偶数列Ｕr₂内の記憶コンデンサＣr₁₂, Ｃr₂₂, Ｃr₃₂, ……, Ｃr_(m-1)2, Ｃr_m2のノードに転送される。ここで、図６Ｆは、第２偶数列Ｕr₂内の記憶コンデンサＣr_i2の論理レベルの例を示す波形図である。図６Ｆの例において、記憶コンデンサＣr_i2の理想の論理レベルは、実線によって示され、記憶コンデンサＣr_i2の実際の電位変化は、一点鎖線によって示される。

【0207】

(g) 時刻”t₇”、即ち、11τ_clock/6の期間後においては、第２クロック信号ＣＬＫ₂が低レベルになる。第２クロック信号ＣＬＫ₂の低レベルクロック信号は、図３Ｂに示すように、第２偶数列Ｕr₂のバッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21の連続配置のゲート電極にそれぞれ印加され、バッファ素子Ｑr₁₂₁, Ｑr₂₂₁, Ｑr₃₂₁, ……, Ｑr_(m-1)21, Ｑr_m21は、遮断状態になる。従って、図６Ｅ及び図６Ｆに示すように、第２奇数列Ｕ₂内に定義される前列側の記憶コンデンサＣ₁₂, Ｃ₂₂, Ｃ₃₂, ……, Ｃ_(m-1)2, Ｃ_m2内に記憶されたバイトサイズ若しくはワードサイズの信号が変化したとしても、図３Ｂに示される第２偶数列Ｕr₂内の記憶コンデンサＣr₁₂, Ｃr₂₂, Ｃr₃₂, ……, Ｃr_(m-1)2, Ｃr_m2内に既に記憶された信号の論理レベルを規定する電荷量は維持される。

【0208】

==第１実施形態における波形整形==
第ｉ行に配列された第(j-1)列の後段セルＭr_i(j-1)から転送された論理レベル”1”の信号として、0.7Ｖの電位、例えば、第ｉ行に配列された第j列の前段セルＭ_ijのnＭＯＳトランジスタＱ_ij3の0.4Ｖの閾値電圧Ｖ_thよりも少し高い電位が、第１実施形態に係るＭＭを構成する結合素子(nＭＯＳトランジスタ)Ｑ_ij1を介して前段インバータＩ_ijの入力端子に印加される場合を想定する。0.7Ｖの電位がnＭＯＳトランジスタＱ_ij3のゲート電極に印加されると、nＭＯＳトランジスタＱ_ij3は、記憶コンデンサＣ_ij内に記憶された信号の電荷を放電することができるように導電状態になり、そして、記憶コンデンサＣ_ij内に記憶された信号電荷は、論理レベル“0” (=零ボルト)になる。

【0209】

そして、論理レベル“0”の信号は、第ｉ行に配列された第j列の後段セルＭr_ijのpＭＯＳトランジスタＱr_ij2のゲート電極に転送され、pＭＯＳトランジスタＱr_ij2は、導電状態になる。ここで、pＭＯＳトランジスタＱr_ij2は、pＭＯＳトランジスタＱr_ij2の第１主電極に印加される電源電圧(=１Ｖ)に対して電圧降下を発生させ、記憶コンデンサＣr_ijの内部電極電位は、pＭＯＳトランジスタＱr_ij2の電圧降下のために、減衰した電位(=0.7Ｖ)になり、論理レベル”1”の信号は、記憶コンデンサＣr_ij内に記憶される。

【0210】

また、第j列の後段セルＭr_ijから第(j+1)列の前段セルＭ_i(j+1)のnＭＯＳトランジスタＱ_i(j+1)3の第１主電極に転送される論理レベル“1”の電位(=0.7Ｖ)は、第(j-1)列の後段セルＭr_i(j-1)から転送された信号の電位(=0.7Ｖ)に等しくなる。従って、入力側に先行する複数の列を通過しても、nＭＯＳトランジスタのゲート電極に印加される信号レベルは、弱められず、信号レベルを、nＭＯＳトランジスタの閾値電圧Ｖ_thよりも小さくなることから防止することが可能となる。その結果、記憶された情報は、適切に、次の列の前段セルに出力することができる。

【0211】

==２ビットメモリユニットの最大データ記録密度==
上述のように、第１実施形態に係るＭＭにおいては、２ビットメモリユニットのそれぞれは、２ビットメモリユニットのそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持つ奇数列及び偶数列を含むので、低い電源電圧で動作しても、入力信号”1”の減衰したパルス波高を奇数列及び偶数列の結合された動作を介して電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。

【0212】

ここで、奇数列に配置される前段セル及び偶数列に配置される後段セルのそれぞれは、情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータが２ビットメモリユニット内の奇数列及び偶数列によって共有されるように、それぞれ、能動的な独立したビットレベルセルとして機能することができるので、データ記録密度は、最大化することができ、従って、第１実施形態に係るＭＭの記憶容量を増加することができる。

【0213】

情報の流れ（ストリーム）の方向において連続する２つのビットレベルデータが２ビットメモリユニット内の奇数列及び偶数列によって共有することができるという挙動は、マスタースレーブ・フリップフロップ・チェインの動作から区別可能である。なぜなら、マスタースレーブ・フリップフロップ・チェインは、第１ステージ・フリップフロップ（マスター）によって構成され、第１ステージ・フリップフロップに接続される第２ステージ・フリップフロップ（スレーブ）と２つのインバータを備えるので、マスタースレーブ・フリップフロップ・チェインは、これら２つのステージ・フリップフロップ内で単一のビットレベルデータのみしか記憶でないからである。

【0214】

マスタースレーブ・フリップフロップ・チェインにおいて、クロックが高レベルのときは、入力が第１ステージに転送されても、第２ステージ（スレーブ）の出力は変化しない。クロックが再び低レベルになると、第２ステージは、第２ステージの出力が変化するという第１ステージと同じ状態に設定される。従って、第１実施形態の奇数列及び偶数列を含む２ビットメモリユニットは、マスタースレーブ・フリップフロップ・チェインの２倍のデータ記録密度を達成することができる。

【0215】

==第１実施形態の他の効果==
更に、第１実施形態に係るＭＭ計算機システムによれば、ＭＭは、能動的かつ連続的に、ユニット内のバイトサイズ若しくはワードサイズの情報をプロセッサ１１に出力するので、プロセッサ１１は、連続的に転送された情報の単位を使って、極めて高速に算術論理演算を実行することができる。

【0216】

ＳＲＡＭ又はＤＲＡＭのような従来の半導体記憶装置で行われる個別の前段セルに対するランダムアクセスは、要求されないので、プロセッサチップと、従来の半導体記憶装置チップ又は従来のキャッシュメモリチップとの間のフォン・ノイマン・ボトルネックは、取り除くことができる。従って、低い電源電圧で動作すると共に、極めて低消費電力かつ極めて高速動作という効果を達成できる計算機システムを提供することが可能となる。

【0217】

（第２実施形態：４トランジスタセル）
図４Ａ及び図４Ｂに示す構成においては、第ｉ行に配列された第(j-1)列の後段セルＭr_i(j-1)の信号記憶状態と、第ｉ行に配列された第j列の前段セルＭ_ijの信号記憶状態との間におけるドミノ転送の分離は、３トランジスタ・ビットレベルセルを構築するための第ｉ行に配列された第j列の前段セルＭ_ij内の１つのnＭＯＳトランジスタＱ_ij1によって構成される結合素子によって達成することができた。

【0218】

また、第ｉ行に配列された第j列の前段セルＭ_ijの信号記憶状態と、第ｉ行に配列された第j列の後段セルＭr_ijの信号記憶状態との間におけるドミノ転送の分離は、他の３トランジスタ・ビットレベルセルを構築するための第ｉ行に配列された第j列の後段セルＭr_ij内の１つのnＭＯＳトランジスタＱr_ij1によって構成される結合素子によって達成することができた。

【0219】

しかし、第２実施形態に係るＭＭの説明では、図７Ａに示すように、結合素子及びバッファ素子のそれぞれは、それぞれ、ＣＭＯＳトランスミッション・ゲート（トランスファー・ゲート）を構築するための２つのパストランジスタによって構成される。即ち、第ｉ行に配列された第j列の前段セルＭ_ij内の結合素子(Ｑ_ij1, Ｑ_ij4)は、前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)を構成するためのnＭＯＳトランジスタＱ_ij1及びpＭＯＳトランジスタＱ_ij4を含む。また、第ｉ行に配列された第j列の後段セルＭr_ijのバッファ素子(Ｑr_ij1, Ｑr_ij4)は、後段トランスミッション・ゲート(Ｑr_ij1, Ｑr_ij4)を構成するためのnＭＯＳトランジスタＱr_ij1及びpＭＯＳトランジスタＱr_ij4を含む。

【0220】

そして、図７Ａに示すように、前段セルＭ_ijは、前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)及び前段インバータＩ_ijを持つ４トランジスタ・ビットレベルセルを含む。同様に、後段セルＭr_ijは、後段トランスミッション・ゲート(Ｑr_ij1, Ｑr_ij4)及び後段インバータＩr_ijを持つ４トランジスタ・ビットレベルセルを含む。

【0221】

第２実施形態に係るＭＭにおいて、結合素子(Ｑ_ij1, Ｑ_ij4)内のnＭＯＳトランジスタＱ_ij1は、前列側の後段セルＭr_i(j-1)の出力端子に接続された第１主電極と、前段セルＭ_ijの前段インバータＩ_ijの入力端子に接続された第２主電極と、第１のクロック配線Ｌ_clk1に接続されたゲート電極を有する。図７Ａにおいては図示を省略するが、後段セルＭr_i(j-1)は、図３Ａ〜図３Ｃに示す偶数列Ｕr_(j-1)に割り当てられた後段セルＭr_1(j-1), Ｍr_2(j-1), Ｍr_3(j-1), ……,Ｍr_(m-1)(j-1), Ｍr_m(j-1)の１つである。偶数列Ｕr_(j-1)は、図２に示す奇数列Ｕ₁, Ｕ₂, Ｕ₃,……, Ｕ_n-1, Ｕ_nのアレイの入力側に隣接する。

【0222】

また、結合素子(Ｑ_ij1, Ｑ_ij4)内のpＭＯＳトランジスタＱ_ij4は、前列側の後段セルＭr_i(j-1)の出力端子に接続された第１主電極と、前段セルＭ_ijの前段インバータＩ_ijの入力端子に接続された第２主電極と、第２のクロック配線Ｌ_clk2に接続されたゲート電極を有する。従来の個別ＭＯＳトランジスタ（ディスクリートデバイス）の構造とは異なり、nＭＯＳトランジスタＱ_ij1及びpＭＯＳトランジスタＱ_ij4の基板端子（バルク）は、それぞれの第１主電極に内部接続されない。そして、nＭＯＳトランジスタＱ_ij1及びpＭＯＳトランジスタＱ_ij4のそれぞれの第１主電極及び第２主電極が、互いに並列に接続される。

【0223】

図７Ｂに示すように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKのそれぞれは、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKが互いにτ_clock/2だけ一時的に離れるようにして、クロックサイクルτ_clockで、高レベルと低レベルとの間を周期的に振動する（ここで、第２クロック信号の符号”/ＣLK”は図７Ｂ（ｂ）の右側に示すように、記号「ＣＬＫ」の上に付した「オーバー・バー」を有する標章を表す。”/ＣLK”は、クロック信号ＣＬＫの反転を意味する。）。ＣＭＯＳトランスミッション・ゲートとしての結合素子(Ｑ_ij1, Ｑ_ij4)は、pＭＯＳトランジスタＱ_ij4及びnＭＯＳトランジスタＱ_ij1によって構成される。第２クロック信号/ＣLKは、第１クロック信号ＣＬＫの反転信号であるので、結合素子(Ｑ_ij1, Ｑ_ij4)の制御端子は、pＭＯＳトランジスタＱ_ij4及びnＭＯＳトランジスタＱ_ij1のいずれかがオン又はオフとなるように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKを介した相補的手段に基づいて駆動される。

【0224】

図５Ａに示す波形についても同様に、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKは、第２クロック信号/ＣLKが第１クロック信号ＣＬＫ立ち下がりエッジからτ_clock/6の期間後に立ち上がり、かつ第１クロック信号ＣＬＫの次の立ち上がりエッジよりτ_clock/6の期間だけ先行するタイミングで立ち下がるようなモードにおいて、準相補的に振動する。ここで、図７Ｂに示す第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKのクロックサイクルτ_clockは、ＡＬＵ 112内での算術論理演算を制御するクロックサイクルと同じである。

【0225】

そして、第１クロック信号ＣＬＫが高レベルであり、第２クロック信号/ＣLKが低レベルであるとき、及び前列側の後段セルＭr_i(j-1)の出力端子に接続されたnＭＯＳトランジスタＱij1の第１主電極が論理レベル“０”であるとき、正のゲート・ソース間電圧（又はゲート・ドレイン間電圧）がnＭＯＳトランジスタＱ_ij1で発生し、nＭＯＳトランジスタＱ_ij1は導通し始め、前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)は導通する。

【0226】

前列側の後段セルＭri(j-1)の出力端子に接続された第１主電極が論理レベル”1”に連続的に上昇しようとするとき、nＭＯＳトランジスタＱ_ij1のゲート・ソース間電圧（又はゲート・ドレイン間電圧）は減少していくので、nＭＯＳトランジスタＱ_ij1はターンオフし始める。この時、pＭＯＳトランジスタＱ_ij4は負のゲート・ソース間電圧（又はゲート・ドレイン間電圧）を有するので、pＭＯＳトランジスタＱ_ij4は導通し始める。即ち、前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)は、pＭＯＳトランジスタＱ_ij4が信号レベルの強い（高い）“１”を転送するのが得意であるが、信号レベルの弱い（低い）“０”を転送するのは不得意である。一方、nＭＯＳトランジスタＱ_ij1が信号レベルの強い“０”を転送するのが得意で、信号レベルの弱い“１”を転送するのが不得意である。前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)では、pＭＯＳトランジスタＱ_ij4及びnＭＯＳトランジスタＱ_ij1の両方が同時に働くように、切り替わる。

【0227】

従って、結合素子(Ｑ_ij1, Ｑ_ij4)が奇数列Ｕ_jの入力側に隣接して配置された偶数列Ｕr_(j-1)に定義される隣接後段セルＭr_i(j-1)の出力端子からの信号の転送を制御でき、かつ結合素子(Ｑ_ij1, Ｑ_ij4)の寄生的な電圧降下が最小化できるように、前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)が、それらの閾値電圧とは独立に、電圧レンジの全体で信号を通過させることが達成される。そして、前段セルＭ_ijの前段インバータＩ_ijの入力端子に向かう第(j-1)列の後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内に記憶された信号のドミノ転送は、防止される。

【0228】

即ち、第２実施形態に係るＭＭにおいては、結合素子(Ｑ_ij1, Ｑ_ij4)は、第１実施形態で示した結合素子Ｑ_ij1と同様に、第j列の前段セルＭ_ijの信号記憶状態を、入力側に先行して位置する２ビットメモリユニットの第(j-1)列の後段セルＭr_i(j-1)の信号記憶状態から分離するために提供される。第２のクロック配線Ｌ_clk2から供給される第２クロック信号/ＣLKが低レベルになるタイミングと同時に、第１のクロック配線Ｌ_clk1から供給される第１クロック信号ＣＬＫが高レベルになったとき、第(j-1)列の後段セルＭr_i(j-1)の出力端子から第j列の前段セルＭ_ijの前段インバータＩ_ijの入力端子への信号経路は、導通状態となる。

【0229】

第１実施形態と同様に、前段インバータＩ_ijは、電源電圧供給配線Ｌ_svに接続された第１主電極と、結合素子Ｑ_ij1の第２主電極に接続されたゲート電極を有するpＭＯＳトランジスタＱ_ij2、及びpＭＯＳトランジスタＱ_ij2の第２主電極に接続された第１主電極と、結合素子Ｑ_ij1の第２主電極に接続されたゲート電極と、接地電位に接続された第２主電極を有するnＭＯＳトランジスタＱ_ij3を含むＣＭＯＳインバータによって構成される。前段インバータＩ_ijの出力端子に対して、前段インバータＩ_ijに割り当てられた記憶コンデンサＣ_ijは、nＭＯＳトランジスタＱ_ij3と並列に接続される。また、pＭＯＳトランジスタＱ_ij2の第２主電極及びnＭＯＳトランジスタＱ_ij3の第１主電極に接続される出力ノードは、前段セルＭ_ijの内部出力端子として機能する。

【0230】

前段セルＭ_ijの内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を後段セルＭr_ijに出力する。即ち、前段インバータＩ_ijは、結合素子Ｑ_ij1を介して転送された信号を反転し、更に、反転された信号を、前段セルＭ_ijの出力側に隣接して配置された偶数列Ｕ_rjに出力する。そして、前段記憶コンデンサＣ_ijは、反転された信号を記憶する。後段セルＭr_ijは、後段トランスミッション・ゲート(Ｑr_ij1, Ｑr_ij4)を構成するnＭＯＳトランジスタＱ_ij1及びpＭＯＳトランジスタＱr_ij4を有するバッファ素子(Ｑr_ij1, Ｑr_ij4)を含む。

【0231】

前段トランスミッション・ゲート(Ｑ_ij1, Ｑ_ij4)と同様に、バッファ素子(Ｑr_ij1, Ｑr_ij4)内のpＭＯＳトランジスタＱr_ij4は、前段セルＭ_ijの出力端子に接続された第１主電極と、後段セルＭr_ijの後段インバータＩr_ijの入力端子に接続された第２主電極と、第１の信号供給ラインL_clk1に接続されたゲート電極を有する。

【0232】

バッファ素子(Ｑrij1, Ｑrij4)内のnＭＯＳトランジスタＱrij1は、前段セルＭ_ijの出力端子に接続された第１主電極と、後段セルＭr_ijの後段インバータＩr_ijの入力端子に接続された第２主電極と、第２の信号供給ラインL_clk2に接続されたゲート電極を有する。nＭＯＳトランジスタＱr_ij1及びpＭＯＳトランジスタＱr_ij4の基板端子（バルク）は、それぞれの第１主電極に内部接続されない。更に、nＭＯＳトランジスタＱr_ij1及びpＭＯＳトランジスタＱr_ij4のそれぞれの第１主電極及び第２主電極が、互いに並列に接続される。

【0233】

第２クロック信号/ＣLKは、第１クロック信号ＣＬＫの反転信号であるので、バッファ素子(Ｑr_ij1, Ｑr_ij4)の制御端子は、pＭＯＳトランジスタＱr_ij4及びnＭＯＳトランジスタＱr_ij1のいずれかがオン又はオフとなるように、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKを介して相補的方法に基づいて駆動される。

【0234】

そして、第１の制御端子に印加される電圧が高レベルであるとき、これに相補的な低レベル信号が第２の制御端子に印加され、pＭＯＳトランジスタＱr_ij4及びnＭＯＳトランジスタＱr_ij1が導電状態になり、入力端子の信号を出力端子に転送することが許可される。第１の制御端子に印加される電圧が低レベルであるとき、これに相補的な高レベル信号が第２の制御端子に印加され、pＭＯＳトランジスタＱr_ij4及びnＭＯＳトランジスタＱr_ij1がオフ状態に変化し、入力端子及び出力端子の両方を高インピーダンス状態に強制する。

【0235】

そして、バッファ素子(Ｑr_ij1, Ｑr_ij4)は、偶数列Ｕr_jの入力側に隣接して配置された奇数列Ｕ_jに定義される隣接前段セルＭ_ijの出力端子からの信号の転送を制御する。第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKは、図７Ｂに示すように、準相補的モードにおいて周期的に振動するので、結合素子(Ｑ_ij1, Ｑ_ij4)が導電状態のときバッファ素子(Ｑr_ij1, Ｑr_ij4)が遮断状態となるか、又はその逆に、結合素子(Ｑ_ij1, Ｑ_ij4)が遮断状態になるとバッファ素子(Ｑr_ij1, Ｑr_ij4)が導電状態となるように、結合素子(Ｑ_ij1, Ｑ_ij4)及びバッファ素子(Ｑr_ij1, Ｑr_ij4)は、準相補的に動作する。従って、前段インバータＩ_ijの記憶コンデンサＣ_ijから後段インバータＩr_ijへの信号のドミノ転送は、防止される。

【0236】

これに対し、第２のクロック配線Ｌ_clk2から供給される第２クロック信号/ＣLKが低レベルになるタイミングと同時に、第１のクロック配線Ｌ_clk1から供給される第１クロック信号ＣＬＫが高レベルになったとき、第j列の前段セルＭ_ijの出力端子から第j列の後段セルＭr_ijの後段インバータＩr_ijの入力端子への信号経路は、バッファ素子(Ｑr_ij1, Ｑr_ij4)によって遮断状態となる。

【0237】

そして、第j列の前段セルＭ_ijの記憶コンデンサＣ_ij)内に記憶された信号が後段セルＭr_ijの後段インバータＩr_ijの入力端子に転送されている間、後段セルＭr_ijの後段インバータＩr_ijの入力端子に向かう前段セルＭ_ijの記憶コンデンサＣ_ij)内に記憶された信号のドミノ転送は、バッファ素子(Ｑr_ij1, Ｑr_ij4)によって防止される。また、バッファ素子(Ｑr_ij1, Ｑr_ij4)内の寄生的な電圧降下は、最小化することができる。寄生的な電圧降下は、pＭＯＳトランジスタＱr_ij4及びnＭＯＳトランジスタＱr_ij1の閾値電圧に依存する。

【0238】

後段インバータＩr_ijは、後段トランスミッション・ゲート(Ｑr_ij1, Ｑr_ij4)の出力端子に接続された入力端子を有する。後段インバータＩr_ijは、電源電圧供給配線Ｌ_svに接続された第１主電極と、バッファ素子Ｑr_ij1の第２主電極に接続されたゲート電極を有するpＭＯＳトランジスタＱr_ij2、及びpＭＯＳトランジスタＱr_ij2の第２主電極に接続された第１主電極と、バッファ素子Ｑr_ij1の第２主電極に接続されたゲート電極と、接地電位に接続された第２主電極を有するnＭＯＳトランジスタＱr_ij3を含むＣＭＯＳインバータによって構成される。後段インバータＩr_ijの出力端子に対して、後段インバータＩr_ijに割り当てられた記憶コンデンサＣr_ijは、nＭＯＳトランジスタＱr_ij3と並列に接続される。

【0239】

また、pＭＯＳトランジスタＱr_ij2の第２主電極及びnＭＯＳトランジスタＱr_ij3の第１主電極に接続される出力ノードは、後段セルＭr_ijの出力端子として機能する。後段セルＭr_ijの出力端子は、記憶コンデンサＣr_ij内に記憶された信号を次列の前段セルＭ_i(j+1)に出力する。即ち、後段インバータＩr_ijは、同一行内に配置された前段セルＭ_ijから転送された反転信号を再反転し、更に、再反転された信号を、後段セルＭr_ijの出力側に隣接して配置された奇数列Ｕ_(j+1)に出力する。そして、記憶コンデンサＣr_ijは、再反転された信号を記憶する。

【0240】

そして、第１クロック信号ＣＬＫ及び第２クロック信号/ＣLKに関して、第(j-1)列の後段セルＭr_i(j-1)の記憶コンデンサＣr_i(j-1)内に記憶された信号は、後段セルＭr_ijの記憶コンデンサＣr_ijのノードに転送することができる。

【0241】

更に、第１実施形態と同様に、前段インバータＩ_ij及び後段インバータＩr_ijのＣＭＯＳインバータは、それぞれ、前段セルＭ_ij及び後段セルＭr_ijのそれぞれが電源電圧供給配線Ｌ_svの電位に接続することができ、かつ連続的な信号伝搬チェーンの信号電圧レベルが減少しないように、nＭＯＳトランジスタＱ_ij1, Ｑr_ij1と、pＭＯＳトランジスタＱ_ij4, Ｑr_ij4とで、切り替わる。従って、第２実施形態に係るＭＭによれば、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。

【0242】

（第３実施形態：２５トランジスタセル）
=比較例=
図４Ａ及び図４Ｂに示す構成では、第j行に配列された第j列の前段セルＭ_ijは、１つのインバータによって構成される前段インバータＩ_ijを有する。また、第j行に配列された第j列の後段セルＭr_ijは、１つのインバータによって構成される後段インバータＩr_ijを有する。

【0243】

しかし、第３実施形態の比較例に係るＭＭにおいては、図８に示すように、前段セル及び後段セルのそれぞれは５トランジスタ・ビットレベルセルを構築するために、２つのインバータを含んでいてもよい。即ち、第ｉ行に配列された第j列の前段セルＭ_ijは、第１の前段インバータＩ_ij1と記憶コンデンサＣ_ijとの間に第２の前段インバータＩ_ij2を含む。また、第ｉ行に配列された第j列の後段セルＭr_ijは、第１の後段インバータＩr_ij1と記憶コンデンサＣr_ijとの間に第２の後段インバータＩr_ij2を含む。

【0244】

第３実施形態の比較例に係るＭＭにおいては、第２の前段インバータＩ_ij2は、電源電圧供給配線Ｌ_svに接続される第１主電極、及び前段インバータＩ_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱ_ij5と、pＭＯＳトランジスタＱ_ij5の第２主電極に接続される第１主電極、第１の前段インバータＩ_ij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_ij6を含むＣＭＯＳインバータによって構成される。記憶コンデンサＣ_ijは、nＭＯＳトランジスタＱ_ij6に並列に接続される。

【0245】

また、pＭＯＳトランジスタＱ_ij5の第２主電極及びnＭＯＳトランジスタＱ_ij6の第１主電極に接続される出力ノードは、前段セルＭ_ijの内部出力端子として機能する。前段セルＭ_ijの内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を次列の前段セルＭ_i(j+1)の前に配置された後段セルＭr_ijに出力する。

【0246】

第２の後段インバータＩr_ij2は、電源電圧供給配線Ｌ_svに接続される第１主電極、及び第１の後段インバータＩr_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱr_ij5と、pＭＯＳトランジスタＱr_ij5の第２主電極に接続される第１主電極、第１の後段インバータＩr_ij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_ij6を含むＣＭＯＳインバータによって構成される。

【0247】

記憶コンデンサＣr_ijは、nＭＯＳトランジスタＱr_ij6に並列に接続される。また、pＭＯＳトランジスタＱr_ij5の第２主電極及びnＭＯＳトランジスタＱr_ij6の第１主電極に接続される出力ノードは、後段セルＭr_ijの内部出力端子として機能する。後段セルＭr_ijの内部出力端子は、記憶コンデンサＣr_ij内に記憶された信号を次段の後段セルＭr_i(j+1)の前に配置された前段セルＭr_i(j+1)に出力する。

【0248】

第２の前段インバータＩ_ij2が第１の前段インバータＩ_ij1と記憶コンデンサＣ_ijとの間に挿入されるので、第１の前段インバータＩ_ij1によって反転された信号は、前段インバータＩ_ij2によって再び反転され、かつ記憶コンデンサＣ_ij内に記憶される。即ち、前段セルＭ_ijに送った信号と同じ信号が記憶コンデンサＣ_ij内に記憶される。同じく、第２の後段インバータＩr_ij2が第１の後段インバータＩr_ij1と記憶コンデンサＣr_ijとの間に挿入されるので、第１の後段インバータＩr_ij1によって反転された信号は、第２の後段インバータＩr_ij2によって再び反転され、かつ記憶コンデンサＣr_ij内に記憶される。即ち、後段セルＭr_ijに送った信号と同じ信号が記憶コンデンサＣr_ij内に記憶される。

【0249】

第ｉ行に配列された第(j-1)列の後段セルＭr_i(j-1)から転送された論理レベル”1”の信号として、0.7Ｖの電位、例えば、第ｉ行に配列された第j列の前段セルＭ_ijのnＭＯＳトランジスタＱ_ij3の0.4Ｖの閾値電圧Ｖ_thよりも少し高い電位が、比較例に係るＭＭを構成する結合素子(nＭＯＳトランジスタ)Ｑ_ij1を介して前段インバータＩ_ijの入力端子に印加される場合を想定する。0.7Ｖの電位がnＭＯＳトランジスタＱ_ij3のゲート電極に印加されると、nＭＯＳトランジスタＱ_ij3は、導電状態になり、そして、前段インバータＩ_ij2の入力端子は、論理レベル”０” (=零ボルト)になる。

【0250】

そして、論理レベル ”０”の信号は、第２の前段インバータＩ_ij2の入力端子に転送され、pＭＯＳトランジスタＱ_ij5は、導電状態になる。ここで、pＭＯＳトランジスタＱ_ij5は、pＭＯＳトランジスタＱ_ij5の第１主電極に印加される電源電圧(=１Ｖ)に対して電圧降下を発生させ、記憶コンデンサＣ_ijの内部電極電位は、pＭＯＳトランジスタＱ_ij5の電圧降下のために、減衰した電位(=0.7Ｖ)になり、論理レベル”1”の信号は、記憶コンデンサＣ_ij内に記憶される。また、同じ動作が第ｉ行上の後段セルＭr_ijにおいても実行される。

【0251】

そして、第j列の後段セルＭr_ijから第(j+1)列の前段セルＭ_i(j+1)のnＭＯＳトランジスタＱ_i(j+1)3の第１主電極に転送される論理レベル”1”の電位(=0.7Ｖ)は、第(j-1)列の後段セルＭr_i(j-1)から転送された信号の電位(=0.7Ｖ)に等しくなる。従って、入力側に先行する複数の列を通過しても、nＭＯＳトランジスタのゲート電極に印加される信号レベルは、弱められず、信号レベルを、それぞれのnＭＯＳトランジスタの閾値電圧Ｖ_thよりも小さくなることから防止することが可能となる。その結果、記憶された情報は、適切に、後段の前段セルに出力することができる。

【0252】

上述のように、比較例に係るＭＭにおいては、２ビットメモリユニットのそれぞれは、奇数列及び偶数列のそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持ち、そのような奇数列及び偶数列を含むので、低い電源電圧で動作しても、入力信号”1”の減衰したパルス波高を電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。

【0253】

=第３実施形態の２５トランジスタセル=
図８に示す構成において、第ｉ行に配列された第j列の前段セルＭ_ijは、２つの前段インバータＩ_ij1, Ｉ_ij2及び記憶コンデンサＣ_ijを含む。また、第ｉ行に配列された第j列の後段セルＭr_ijは、２つの後段インバータＩr_ij1, Ｉr_ij2及び記憶コンデンサＣr_ijを含む。しかし、第３実施形態に係るＭＭでは、図９に示すように、前段セル及び後段セルのそれぞれは、第３実施形態で提示された５トランジスタ・ビットレベルセルを分割し、２５トランジスタ・ビットレベルセルを達成するために、寄生ロウパスフィルタを含んでいる。

【0254】

第ｉ行に配列された第j列の前段セルＭ_ijは、第１の前段インバータＩ_ij1と第２の前段インバータＩ_ij2との間に寄生ロウパスフィルタLPF_ijを含む。また、第ｉ行に配列された第j列の後段セルＭr_ijは、インバータＩr_ij1, Ｉr_ij2間に寄生ロウパスフィルタLPFr_ijを含む。

【0255】

第３実施形態に係るＭＭにおいては、寄生ロウパスフィルタLPF_ijは、第１の前段インバータＩ_ij1の出力端子に接続される一端、及び第２の前段インバータＩ_ij2の入力端子に接続される他端を有する浮遊抵抗Rlpf_ijと、浮遊抵抗Rlpf_ij及び第２の前段インバータＩ_ij2間に接続される一端、及び接地電位に接続される他端を有する浮遊容量Ｃlpf_ijを含む。

【0256】

寄生ロウパスフィルタLPFr_ijは、第１の後段インバータＩr_ij1の出力端子に接続される一端、及び第２の後段インバータＩr_ij2の入力端子に接続される他端を有する浮遊抵抗Rlpfr_ijと、浮遊抵抗Rlpfr_ij及び後段インバータＩr_ij2間に接続される一端、及び接地電位に接続される他端を有する浮遊容量Ｃrlpf_ijを含む。

【0257】

しかし、図９に示す浮遊抵抗Rlpf_ij、浮遊容量Ｃlpf_ij、浮遊抵抗Rlpfr_ij、及び浮遊容量Ｃrlpf_ijは、抵抗値又は容量値に関して大きな値を得るために、物理的抵抗素子、物理的容量素子などのような実際の電子部品によって構成してもよい。もし、物理的容量Ｃrlpf_ijとして大きな値が要求されるならば、物理的容量Ｃrlpf_ijを構成するキャパシタ絶縁膜として、Si₃N₄膜、又はシリコン酸化膜(SiO₂膜)を含む３層構造を有するONO膜のようなSiO₂膜以外の絶縁膜を使用してもよい。更に、キャパシタ絶縁膜は、Sr、Al、Mg、Y、Hf、Zr、Ta、Biから選択される少なくとも１つの元素を含む酸化物、又は上記の元素から選択される少なくとも１つの元素を含む窒化シリコンを含んでいる。

【0258】

寄生ロウパスフィルタLPF_ijが第１の前段インバータＩ_ij1と第２の前段インバータＩ_ij2との間に挿入されるので、もし、結合素子Ｑ_ij1が第１クロック信号ＣＬＫによって高速で遮断状態及び導電状態間で切り替わり、高周波ノイズが結合素子Ｑ_ij1の出力で発生したとしても、その高周波ノイズを寄生ロウパスフィルタLPF_ijによって取り除くことができ、第２の前段インバータＩ_ij2を高周波ノイズによる誤動作から保護することが可能となる。

【0259】

同様に、寄生ロウパスフィルタLPFr_ijが第１の後段インバータＩr_ij1と第２の後段インバータＩr_ij2との間に挿入されるので、もし、結合素子Ｑr_ij1が第１クロック信号ＣＬＫによって高速で遮断状態及び導電状態間で切り替わり、高周波ノイズが結合素子Ｑr_ij1の出力で発生したとしても、その高周波ノイズを寄生ロウパスフィルタLPFr_ijによって取り除くことができ、第２の後段インバータＩr_ij2を高周波ノイズによる誤動作から保護することが可能となる。

【0260】

更に、第１及び第２実施形態と同様に、前段インバータＩ_ij1, Ｉ_ij2及び後段インバータＩr_ij1, Ｉr_ij2からなるＣＭＯＳインバータは、前段セルＭ_ij及び後段セルＭr_ijの出力のそれぞれが電源電圧供給配線Ｌ_svの電位に接続することができ、かつ連続的な信号伝搬チェーンの信号電圧レベルが減少しないように、それぞれ、nＭＯＳトランジスタＱ_ij3, Ｑ_ij6, Ｑr_ij3, Ｑr_ij6とpＭＯＳトランジスタＱ_ij2, Ｑ_ij5, Ｑr_ij2, Ｑr_ij5との間で切り替わる。

【0261】

（逆方向ＭＭ）
図２は、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_n及び偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_(n-1), Ｕr_nのそれぞれ内に、バイトサイズデータ、ワードサイズデータ、バイトサイズ命令、又はワードサイズ命令といった情報を記憶し、又は一時的に記憶し、クロック信号に同期して、入力カラムから出力カラムに向かって、順次、情報を連続的に転送するＭＭＭ31を含むＭＭを示すが、ここでは、逆方向ＭＭを説明する。

【0262】

図１０は、本発明の他の実施形態に係る逆方向ＭＭを示す。図１０に示すように、他の実施形態の逆方向ＭＭは、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nのアレイと、配列の順序が隣接する奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nの間に交互に挿入される偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_(n-1), Ｕr_nのアレイを含むｍ×２ｎマトリクスによって構成される。

【0263】

即ち、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_(n-1), Ｕr_nは、情報の流れ（ストリーム）の方向に沿って、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nに対して交互かつ周期的に配置される。奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_nを通して、情報は、図１０に示すように、出力カラムから入力カラムに向かって、順次、偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_(n-1), Ｕr_nを介して、第１クロック信号に同期して転送される。ここで、”m”は、バイトサイズ若しくはワードサイズによって決定される整数とする。バイトサイズ若しくはワードサイズの選択は、任意であるが、コンピュータアーキテクチャが設計される場合においては、バイトサイズ若しくはワードサイズは、ｍ＝16、32、64ビットといった8ビットの自然数倍が一般的によく使用される。

【0264】

即ち、図１０に示すように、第１偶数列Ｕr₁は、ｍ×２ｎマトリクスの左側に割り当てられ、第１奇数列Ｕ₁は、第１偶数列Ｕr₁と第２偶数列Ｕr₂との間に挿入される。第１奇数列Ｕ₁と第１偶数列Ｕr₁との結合は、第１番目の２ビットメモリユニットを構成する。

【0265】

また、図１０に示すように、第２偶数列Ｕr₂は、第２奇数列Ｕ₂と第１奇数列Ｕ₁との間に挿入される。第２奇数列Ｕ₂と第２偶数列Ｕr₂との結合は、第２番目の２ビットメモリユニットを構成する。同様に、第３偶数列Ｕr₃は、第２奇数列Ｕ₂と第3奇数列Ｕ₃との間に挿入される。第３奇数列Ｕ₃と第３偶数列Ｕr₃との結合は、第３番目の２ビットメモリユニットを構成する。

【0266】

また、図１０に示すように、第ｎ奇数列Ｕ_nは、第ｎ偶数列Ｕr_nの右に配置される。第ｎ奇数列Ｕ_nと第ｎ偶数列Ｕr_nとの結合は、第n番目の２ビットメモリユニットを構成する。従って、２ビットメモリユニットの配列に焦点を当てると、他の実施形態における逆方向ＭＭは、ｍ×ｎマトリクスによって構成される。

【0267】

図１１Ａ及び図１１Ｂは、図１０に示す本発明の他の実施形態に係る逆方向ＭＭの素子レベル表記におけるｍ×２ｎマトリクス（ここで、”m”は、バイトサイズ若しくはワードサイズによって決定される整数である）の第ｉ行のアレイであって、前段セルＭ_i1, Ｍ_i2, Ｍ_i3, ……, Ｍ_i(n-1), Ｍ_inのそれぞれにおいてビットレベルの反転された情報を記憶し、後段セルＭr_i1, Ｍr_i2, Ｍr_i3, ……, Ｍr_i(n-1), Ｍr_inを介して、第１クロック信号に同期して、図２〜図５に示すＭＭに対して逆方向に、順次、情報を連続的に反転し、かつ転送するアレイを示す。

【0268】

ｍ×２ｎマトリクス内の左側から１番目の列は、図１１Ａに示すような第１偶数列Ｕr₁に相当する後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1の垂直方向アレイによって構成される。それぞれの後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1の具体的な構成の表示をＭr_j1 (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr₁₁, Ｍr₂₁, Ｍr₃₁, ……, Ｍr_(m-1)1, Ｍr_m1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0269】

ｍ×２ｎマトリクス内の左側から２番目の列は、第１奇数列Ｕ₁に相当する前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ₁の垂直方向アレイによって構成される。それぞれの前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ_m1の具体的な構成の表示をＭ_j1 (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ₁₁, Ｍ₂₁, Ｍ₃₁, ……, Ｍ_(m-1)1, ＭＭ_m1のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0270】

同様に、ｍ×２ｎマトリクス内の３番目の列は、第２偶数列Ｕr₂に相当する後段セルＭr₁₂, Ｍr₂₂, Ｍr₃₂, ……, Ｍr_(m-1)2, Ｍr_m2の垂直方向アレイによって構成される。それぞれの後段セルＭr₁₂, Ｍr₂₂, Ｍr₃₂, ……, Ｍr_(m-1)2, Ｍr_m2の具体的な構成の表示をＭr_j2 (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr₁₂, Ｍr₂₂, Ｍr₃₂, ……, Ｍr_(m-1)2, Ｍr_m2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0271】

ｍ×２ｎマトリクス内の４番目の列は、第２奇数列Ｕ₂に相当する前段セルＭ₁₂, Ｍ₂₂, Ｍ₃₂, ……, Ｍ_(m-1)2, ＭＭ_m2の垂直方向アレイによって構成される。それぞれの前段セルＭ₁₂, Ｍ₂₂, Ｍ₃₂, ……, Ｍ_(m-1)2, ＭＭ_m2の具体的な構成の表示をＭ_j2 (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ₁₂, Ｍ₂₂, Ｍ₃₂, ……, Ｍ_(m-1)2, ＭＭ_m2のそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0272】

ｍ×２ｎマトリクス内の右側から２番目の列は、図１１Ｂに示すような第ｎ偶数列Ｕr_nに相当する後段セルＭr_1n, Ｍr_2n, Ｍr_3n, ……, Ｍr_(m-1)n, Ｍr_mnの垂直方向アレイによって構成される。それぞれの後段セルＭr_1n, Ｍr_2n, Ｍr_3n, ……, Ｍr_(m-1)n, Ｍr_mnの具体的な構成の表示をＭr_jn (j=1〜m)で示される包括的な表記で簡略表現をしているが、後段セルＭr_1n, Ｍr_2n, Ｍr_3n, ……, Ｍr_(m-1)n, Ｍr_mnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0273】

ｍ×２ｎマトリクス内の右側から１番目の列は、第ｎ奇数列Ｕ_nに相当する前段セルＭ_1n, Ｍ_2n, Ｍ_3n, ……, Ｍ_(m-1)n, ＭＭ_mnの垂直方向アレイによって構成される。それぞれの前段セルＭ_1n, Ｍ_2n, Ｍ_3n, ……, Ｍ_(m-1)n, ＭＭ_mnの具体的な構成の表示をＭ_jn (j=1〜m)で示される包括的な表記で簡略表現をしているが、前段セルＭ_1n, Ｍ_2n, Ｍ_3n, ……, Ｍ_(m-1)n, ＭＭ_mnのそれぞれは、単一ビットのデータを記憶するビットレベルセルである。

【0274】

図１２に示すように、本発明の他の実施形態に係る逆方向ＭＭにおいて、第ｉ行に配列された第j列の前段セルＭ_ijは、第(j+1)列の後段セルＭr_i(j+1)の出力端子に接続された入力端子と、第１のクロック配線Ｌ_clk1に接続されたゲート電極を有する結合素子Ｑ_ij1を含む。即ち、後段セルＭr_i(j+1)は、結合素子Ｑ_ij1の右手側に割り当てられる。

【0275】

また、第j列の前段セルＭ_ijは、更に、結合素子Ｑ_ij1の出力端子に接続された入力端子を有する前段インバータＩ_ijを含む。前段インバータＩijは、電源電圧供給配線Ｌ_svに接続される第１主電極、及び結合素子Ｑ_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱ_ij2と、pＭＯＳトランジスタＱ_ij2の第２主電極に接続される第１主電極、結合素子Ｑ_ij1の入力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_ij3を含むＣＭＯＳインバータによって構成される。

【0276】

前段インバータＩ_ijに割り当てられた記憶コンデンサＣ_ijは、前段インバータＩ_ijの内部出力端子と接地電位との間に並列に接続される。また、pＭＯＳトランジスタＱ_ij2の第２主電極及びnＭＯＳトランジスタＱ_ij3の第１主電極に接続される出力ノードは、前段セルＭ_ijの内部出力端子として機能する。内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を前段セルＭ_ijの左手側に割り当てられた第j列の後段セルＭr_ijに出力する。

【0277】

また、第ｉ行に配列された第j列の後段セルＭr_ijは、第j列の前段セルＭ_ijの内部出力端子に接続された入力端子、及び第２のクロック配線Ｌ_clk2に接続されたゲート電極を有するバッファ素子Ｑr_ij1と、バッファ素子Ｑr_ij1の出力端子に接続された入力端子を有する後段インバータＩr_ijを含む。後段インバータＩrijは、電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱr_ij2と、pＭＯＳトランジスタＱr_ij2の第２主電極に接続される第１主電極、バッファ素子Ｑr_ij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_ij3を含むＣＭＯＳインバータによって構成される。

【0278】

後段インバータＩr_ijに割り当てられた記憶コンデンサＣr_ijは、後段インバータＩr_ijの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、pＭＯＳトランジスタＱr_ij2の第２主電極及びnＭＯＳトランジスタＱr_ij3の第１主電極に接続される出力ノードは、後段セルＭr_ijの出力端子として機能する。出力端子は、記憶コンデンサＣr_ij内に記憶された信号を後段セルＭr_ijの左手側に割り当てられた第(j-1)列の前段セルＭ_i(j-1)に出力する。

【0279】

上述のように、本発明の他の実施形態に係る逆方向ＭＭにおいては、２ビットメモリユニットのそれぞれは、奇数列及び偶数列のそれぞれが元のパルス波高を回復するために弱められた入力波形を整形するような機能を持ち、そのような奇数列及び偶数列を含むので、信号”1”の減衰したパルス波高を電源電圧の電圧レベルに増幅することによって、バイトサイズ若しくはワードサイズの記憶情報の正確なマーチング転送を、低い電源電圧であっても達成することができる。

【0280】

また、更に、図１０、図１１Ａ、図１１Ｂ、及び図１２に示す本発明の他の実施形態に係る逆方向ＭＭにおいては、奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ_n-1, Ｕ_n及び偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr_n-1, Ｕr_nのそれぞれに対するアドレス割り振りが不要となるので、要求された情報を、より低い電源電圧で、メモリチップのエッジ側に配置された宛先ユニットに出力することが可能となる。

【0281】

（双方向ＭＭ）
更に、図１０に示す逆方向ＭＭ及び図２に示す順方向ＭＭは、バイトサイズ若しくはワードサイズの情報が入力カラムと出力カラムとの間で双方向に転送される双方向ＭＭを達成するために、それらを組み合わせることも可能である。双方向ＭＭを構成するいくつかの選択肢のうちの１つは、米国特許第８９４９６５０号明細書、及び米国特許第９３６１９５７号明細書に記載される構成における１つの半導体チップ上に、順方向ＭＭ及び逆方向ＭＭのパターンを描画することである。

【0282】

双方向ＭＭを構成するための他の選択肢は、図１３及び図１４に示すように、逆方向ＭＭのパターンが描画される第２の半導体チップ2上に、順方向ＭＭのパターンが描画される第１の半導体チップ1を積み重ねることである。図１４に示すフリップチップ構成において、第１の半導体チップ1と第２の半導体チップ2との内部接続のために、複数の半田バンプB_ijは、それぞれ、第２の半導体チップ2 (i = 1〜m; j = 1〜n)上の複数のチップパッドP_2ij上に配置される。

【0283】

第２の半導体チップ2上に第1の半導体チップ1を実装するために、第1の半導体チップ1は、第1の半導体チップ1の上面側が下を向くように反対向きにされ、第1の半導体チップ1のパッドが第２の半導体チップ2上のパッドに一致するように位置合わせされ、そして、半田バンプB_ijは、両者の内部接続を完了させるためにリフローされる。

【0284】

図１２に示す回路構成と同様に、図１３の下部に示す半導体チップ2の上面の右側において、第ｉ行に配置された第j列の前段セルＭ_ij(2)は、nＭＯＳトランジスタによって構成される面内結合素子Ｑ_ij1を有する。面内結合素子Ｑ_ij1は、第(j+1)列の後段セルの出力端子に接続された入力端子と、第１のクロック配線Ｌ_clk1に接続されたゲート電極を有する。図示を省略するが、第(j+1)列の後段セルは、面内結合素子Ｑ_ij1の右手側上に割り当てられる。また、第j列の前段セルＭ_ij(2)は、更に、面内結合素子Ｑ_ij1の出力端子に接続された入力端子を持つ前段ＣＭＯＳインバータを有する。

【0285】

前段ＣＭＯＳインバータは、第１の電源電圧供給配線Ｌ_svに接続される第１主電極、及び面内結合素子Ｑ_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱ_ij2と、pＭＯＳトランジスタＱ_ij2の第２主電極に接続される第１主電極、面内結合素子Ｑ_ij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱ_ij3を有する。前段ＣＭＯＳインバータに割り当てられる記憶コンデンサＣijは、前段ＣＭＯＳインバータの内部出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。

【0286】

また、pＭＯＳトランジスタＱ_ij2の第２主電極及びnＭＯＳトランジスタＱ_ij3の第１主電極に接続される出力ノードは、前段セルＭ_ij(2)の内部出力端子として機能する。第ｉ行の列と列の間のゾーン（ライン）を通して、内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を、前段セルＭ_ij(2)の左手側に割り当てられた第j列の後段セルＭr_ij(2)に出力する。

【0287】

第j列の前段セルＭ_ij(2)及び第j列の後段セルＭr_ij(2)間の第ｉ行の列と列の間のゾーン（ライン）上の中間点に、nＭＯＳトランジスタによって構成されるチップ間結合素子Ｑ_ij4の入力端子が接続される。チップ間結合素子Ｑ_ij4は、チップパッドP_2ijに接続される出力端子と、チップ間クロック配線Ｌ_int-1に接続されるゲート電極を有する。

【0288】

また、第ｉ行に配列された第j列の後段セルＭr_ij(2)は、nＭＯＳトランジスタによって構成されるバッファ素子Ｑr_ij1とバッファ素子Ｑr_ij1の出力端子に接続される入力端子を持つ後段ＣＭＯＳインバータを有する。バッファ素子Ｑr_ij1は、第j列の前段セルＭ_ij(2)の内部出力端子に接続される入力端子と、第２のクロック配線Ｌ_clk2に接続されるゲート電極と、後段ＣＭＯＳインバータの入力端子に接続される出力端子を有する。

【0289】

後段ＣＭＯＳインバータは、第１の電源電圧供給配線Ｌ_svに接続される第１主電極、及びバッファ素子Ｑr_ij1の出力端子に接続されるゲート電極を有するpＭＯＳトランジスタＱr_ij2と、pＭＯＳトランジスタＱr_ij2の第２主電極に接続される第１主電極、バッファ素子Ｑr_ij1の出力端子に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタＱr_ij3を有する。

【0290】

後段ＣＭＯＳインバータに割り当てられる記憶コンデンサＣrijは、後段ＣＭＯＳインバータの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、pＭＯＳトランジスタＱr_ij2の第２主電極及びnＭＯＳトランジスタＱr_ij3の第１主電極に接続される出力ノードは、後段セルＭr_ij(2)の出力端子として機能する。その出力端子は、記憶コンデンサＣr_ij内に記憶された信号を、後段セルＭr_ij(2)の左手側に割り当てられた第(j-1)列の前段セルに出力する。

【0291】

フリップチップ実装された表面上における詳細な回路構成の図については省略するが、図４Ａに示す回路構成と同様に、図１３の上部に示す半導体チップ1のフリップチップ実装された表面の左の位置において、ＭＭのマトリクスを構成する第ｉ行に配列された第j列の前段セルＭ_ij(1).が配置されている。前段セルＭ_ij(1).は、第(j-1)列の後段セルの出力端子に接続される第１主電極、及び第１のクロック配線に接続されるゲート電極を有するnＭＯＳトランジスタによって構成される面内結合素子と、その面内結合素子の第２主電極に接続される入力端子を有する前段ＣＭＯＳインバータを含む。即ち、面内結合素子は、第(j-1)列の後段セルの出力端子からの信号の転送を制御する。

【0292】

前段ＣＭＯＳインバータは、電源電圧供給配線に接続される第１主電極、及び面内結合素子の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタと、そのpＭＯＳトランジスタの第２主電極に接続される第１主電極、面内結合素子の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタとを備える。

【0293】

前段ＣＭＯＳインバータに設けられた記憶コンデンサＣijは、ＣＭＯＳインバータの出力端子と接地電位の間に、nＭＯＳトランジスタと並列に接続される。また、前段ＣＭＯＳインバータの出力ノードは、前段セルＭ_ij(1)の出力端子として機能する。第ｉ行の列と列の間のゾーン（ライン）を通して、前段セルＭ_ij(1)の内部出力端子は、記憶コンデンサＣ_ij内に記憶された信号を、第(j+1)列の前段セルの前に配置された後段セルＭr_ij(1)に出力する。

【0294】

第j列の前段セルＭ_ij(1)及び第j列の後段セルＭr_ij(1)間の第ｉ行の列と列の間のゾーン（ライン）上の中間点に、チップパッドP_1ijが接続される。また、後段セルＭr_ij(1)は、前段の前段セルＭ_ij(1)の内部出力端子に接続される第１主電極、及び第２のクロック配線に接続されるゲート電極を有するnＭＯＳトランジスタによって構成されるバッファ素子と、そのnＭＯＳトランジスタによって構成されるバッファ素子の第２主電極に接続される入力端子を有するＣＭＯＳインバータとを備える。

【0295】

後段ＣＭＯＳインバータは、電源電圧供給配線に接続される第１主電極、及びバッファ素子の第２主電極に接続されるゲート電極を有するpＭＯＳトランジスタと、そのpＭＯＳトランジスタの第２主電極に接続される第１主電極、バッファ素子の第２主電極に接続されるゲート電極、及び接地電位に接続される第２主電極を有するnＭＯＳトランジスタとを備える。

【0296】

ＣＭＯＳインバータの出力端子に対して、後段ＣＭＯＳインバータに割り当てられた記憶コンデンサＣijは、nＭＯＳトランジスタに並列に接続される。また、後段ＣＭＯＳインバータの出力ノードは、後段セルＭr_ij(1)の出力端子として機能する。後段セルＭr_ij(1)の出力端子は、記憶キャパシタ内に記憶された信号を、第(j+1)列の前段セルに出力する。

【0297】

フリップチップ構成において、第１の半導体チップ1及び第２の半導体チップ2が複数の中間ノードに配置される複数の半田バンプB_ijを介してそれぞれ内部接続されるとき、第１の半導体チップ1の特定の内部出力ノードは、第２の半導体チップ2の対応する内部入力ノードに接続され、かつ第２の半導体チップ2の第１の半導体チップ1の内部出力ノードとは異なる位置の特定の内部出力ノードは、チップ間結合素子Ｑ_ij4を介して、第１の半導体チップ1の対応する内部入力ノードに接続される。

【0298】

チップ間クロック配線Ｌint₁を介して供給されるクロック信号によって、第１の半導体チップ1の特定の内部出力ノードを第２の半導体チップ2の対応する内部入力ノードに接続し、かつ、第１の半導体チップ1の内部出力ノードとは異なる位置にある、第２の半導体チップ2の特定の内部出力ノードを、第１の半導体チップ1の対応する内部入力ノードに接続することができる。2つの中間ノードの間を調整することにより、より短いベクトルデータを選択できる。2つの中間ノードを用いて、第１の半導体チップ1及び第２の半導体チップ2間で、短いベクトルデータをローテーション移動させることができる。

【0299】

第１の半導体チップ1及び第２の半導体チップ2間で、ローテーション移動して、行き来する最も短いベクトルデータは、隣接する２つの列内に記憶された２ビットデータによって構成してもよい。連続して隣接する２つの列のセットのいくつかは、ベクトルデータの望ましい長さを決定することができる。ベクトルデータの長さは、ベルトコンベアに用いられる連続する可動ベルトに対応する。ベクトルデータの望ましい長さを、可動ベルトの長さを調整するようにして、第１の半導体チップ1と第２の半導体チップ2の間を、ローテーション方向に沿ってベクトルデータを行き来させることができる。

【0300】

（ＭＭ支援ランダムアクセス可能メモリ）
図１５は、本発明の更に他の実施形態に係るＭＭ支援ランダムアクセス可能メモリ（ＭＭ-ＳＲＡＣＭ）が描画された半導体チップの概略平面図を示す。特に、ＭＭ-ＳＲＡＣＭの例の１つとして、図１５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又はダブルデータレート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、及びＤＤＲ ＳＤＲＡＭの出力インターフェース22aの平面配置を示す。図１５には出力インターフェース22aが、ＤＤＲ ＳＤＲＡＭと計算機システムのプロセッサとの間の経路に配置された例が示されているが、図１５の構成に限定されない。出力インターフェース22aは、プロセッサに向かう経路に設けられた他の記憶装置とＤＤＲ ＳＤＲＡＭの間に配置された出力インターフェースであってもよい。

【0301】

出力インターフェース22aは、内部バス221と、内部バス221に接続されたインターフェースメモリ２２2と、インターフェースメモリ２２2に接続された出力バス223とを備える。出力インターフェース22aは、データディバイダ224と、ＭＭキャッシュメモリ(ＢＬＢ₁, ……, ＢＬＢ₁₃, ＢＬＢ₁₄, ＢＬＢ₁₅ anＤＢＬＢ₁₆)を含む。ＤＤＲ ＳＤＲＡＭは、ＤＲＡＭの単なる例であり、図１５に示すＤＤＲ ＳＤＲＡＭ内のデータは、メモリマトリクス２０内に配列されたビットレベルセル内のメモリキャパシタ内の電荷として記憶される。

【0302】

例えば、メモリマトリクス２０は、第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆の16個のメモリアレイブロックに分割され、かつこれら16個のメモリアレイブロックは、設計仕様に応じて、図１５に示す例における４つのグループに分類されてもよい。第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆のそれぞれは、128本のビット線を含み、例えば、これら128本のビット線は、それぞれ、電圧差動増幅器によって構成される対応するセンスアンプに接続される。

【0303】

メモリアレイブロックＤＢ₁, ＤＢ₂, ＤＢ₃, ……, ＤＢ₁₆のそれぞれに割り当てられたセンスアンプの出力は、それぞれに対応する出力バッファに接続される。センスアンプと出力バッファのセットは、図１５に示す例において、「センスアンプ及びバッファ21」として、概略的に示される。

【0304】

読み出し動作でビットレベルセル内の電荷が使い果たされてデータが破壊されても、データがセンスアンプ及びバッファ21に読み出された後に、「メモリリフレッシュ」と呼ばれるメモリキャパシタに対する再チャージで、ビットレベルセルに電圧を印加することによって、データは、直ちにビットレベルセルに書き戻される。例えば、16個のメモリブロックは、メモリバンクの一部を構成してもよく、複数のメモリブロックの三次元(３Ｄ)積層構造は、ＤＤＲ ＳＤＲＡＭを構成してもよい。なぜなら、複数のメモリバンクは、並列動作が可能なように提供され、ＳＤＲＡＭは、個別のデータバスとコマンドバスを持つため、異なるバンクに対するコマンドは、パイプライン動作で提供できるからである。即ち、複数のメモリバンク内において、「活性化」、「プリチャージ」、及び「データ転送」は、並行して行うことができる。

【0305】

ＤＲＡＭ内の複数のビットレベルセルはそれぞれ、メモリマトリクス２０の第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆のそれぞれの行及び列のビットレベルセルとして配置される。それぞれの行の各ビットレベルセルには、それぞれの行に沿って延びる「ワード線」と呼ばれる配線が接続されている。それぞれの行の各ビットレベルセルは、ワード線に電圧を印加することによって活性化される。

【0306】

ＤＲＡＭにおいて、列方向に沿って延びる配線は、「ビット線」と呼ばれる。また、２本の相補的なビット線は、メモリアレイの端部に配置されたセンスアンプ及びバッファ21内のセンスアンプを構成する電圧差動増幅器に接続される。所定のワード線及び所定のビット線の交差部に配置される各ビットレベルセルは、「アドレス」を指定することでアクセス可能である。即ち、ビットレベルセル内のデータは、行及び列の上に沿って延びる同一のビット線によって読み出し及び書き込みを行える。

【0307】

ＤＲＡＭのアクセス遅延（レイテンシ）は、メモリマトリクス２０によって基本的に制限されるので、ＤＤＲ方式は、非常に高いポテンシャルの帯域幅を形成するために開発された。ＤＤＲ方式においては、クロックパルスの立ち上がりエッジと立ち下がりエッジの両方でデータの転送が可能となる。ＤＤＲ方式は、１サイクルで１回だけ同一コマンド使うが、１サイクルで２ワードのデータの読み出し又は書き込みが可能である。

【0308】

バーストモードにおいては、バースト長のデータが、メモリアレイブロックＤＢ₁, ＤＢ₂, ＤＢ₃, ……, ＤＢ₁₆のそれぞれに対応して接続された、それぞれのセンスアンプにそれぞれ転送される。第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆内に記憶されたそれぞれのデータに対応する、センスアンプ及びバッファ21からのそれぞれの出力は、16ビットバースト長で内部バス221にそれぞれ入力される。例えば、128ビットパラレルデータのそれぞれが、内部バス221を介して内部メモリ２２2に、それぞれ転送される。

【0309】

バースト長は、ＤＤＲ ＳＤＲＡＭ構成によって決定され、かつバースト長の値は、最小アクセス粒度を直接的に決定するので、バースト長は、「最小キャッシュラインサイズ」と解釈することができる。ＭＭキャッシュメモリ(ＢＬＢ₁, ……, ＢＬＢ₁₃, ＢＬＢ₁₄, ＢＬＢ₁₅, ＢＬＢ₁₆)は、第１のバースト長ブロックＢＬＢ₁、……、第13のバースト長ブロックＢＬＢ₁₃、第14のバースト長ブロックＢＬＢ₁₄、第15のバースト長ブロックＢＬＢ₁₅、及び第16のバースト長ブロックＢＬＢ₁₆を備える。

【0310】

図１６に示すように、第kのバースト長ブロックＢＬＢ_k (k＝1〜16)は、図１６に示す8×16マトリクス内において、複数の奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈と、複数の奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈の行方向に沿って、複数の奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈に対して交互かつ周期的に配置される複数の偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr₇, Ｕr₈を有する。奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈のそれぞれは、8ビットの進行する情報に含まれる複数の信号のセットを、それぞれ反転及び記憶するために、8×16マトリクスの列方向に並んだ前段セルの配列を有する。

【0311】

また、複数の偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr₇, Ｕr₈のそれぞれは、隣接する奇数列によって反転された8ビットの進行する情報に含まれる複数の信号のセットを、再反転及び記憶するために、列方向に沿って並んだ後段セルの配列を有する。そして、第kのバースト長ブロックＢＬＢ_kの8×16マトリクスを構成する行のそれぞれが、16ビットバースト長のシリアル情報を記憶する。

【0312】

即ち、内部バス221を介して転送される128ビットパラレルデータは、データディバイダ224によって、16ビットバースト長のシリアル情報の8つの並列セットに分割される。また、16ビットバースト長のシリアル情報は、第１のバースト長ブロックＢＬＢ₁に転送され、更に、第１のバースト長ブロックＢＬＢ₁は、16ビットバースト長で、8つのパラレルデータのストリームの情報をそれぞれ記憶する。そして、第１のバースト長ブロックＢＬＢ₁は、計算機システムのプロセッサ駆動用のクロック周波数に同期して、情報の流れ（ストリーム）の方向に沿って、第２のバースト長ブロック（第２のバースト長ブロックの図示は、図１５において省略する）に向かって、16ビットバースト長で、8つのパラレルデータのストリームをそれぞれ転送する。

【0313】

第1のバースト長ブロックと同様に、16ビットバースト長を有する8つのパラレルデータのストリームが、プロセッサ駆動用のクロック周波数に同期して、ストリームの方向に沿って、第２のバースト長ブロックから第３のバースト長ブロック（図示を省略する）に向かってそれぞれ転送される。最終的に、16ビットバースト長を有する8つのパラレルデータのストリームは、プロセッサ駆動用のクロック周波数に同期して、ストリームの方向に沿って、第15のバースト長ブロックＢＬＢ₁₅から第16のバースト長ブロックＢＬＢ₁₆に向かってそれぞれ転送される。そして、16ビットバースト長を有する8つのパラレルデータのストリームは、第16のバースト長ブロックＢＬＢ₁₆からの8ビットパラレル情報として、計算機システムのプロセッサにそれぞれ提供される。

【0314】

図１７は、ＤＤＲ ＳＤＲＡＭと、そのＤＤＲ ＳＤＲＡＭの出力インターフェース22bで構成されるＭＭ支援ＤＲＡＭの他の例の概略平面図を示す。出力インターフェース22bは、ＤＤＲ ＳＤＲＡＭと計算機システムのプロセッサとの間の経路に配置される。しかし、出力インターフェース22bは、プロセッサに向かう経路に設けられた他の記憶装置とＤＤＲ ＳＤＲＡＭの間に配置されたインターフェースデあってもよい。出力インターフェース22bは、第１のＭＭキャッシュメモリＭＭＣ₁、第２のＭＭキャッシュメモリＭＭＣ₂、第３のＭＭキャッシュメモリＭＭＣ₃、……、及び第16のＭＭキャッシュメモリＭＭＣ₁₆を含む。図１５に示す出力インターフェース22aとは異なり、出力インターフェース22bは、内部バス221を含まない。また、第１のＭＭキャッシュメモリＭＭＣ₁、第２のＭＭキャッシュメモリＭＭＣ₂、第３のＭＭキャッシュメモリＭＭＣ₃、……、及び第16のＭＭキャッシュメモリＭＭＣ₁₆のそれぞれは、メモリマトリクス２０を分割した、対応する第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆の16個のメモリアレイブロックに直接接続される。

【0315】

第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆は、128本のビット線を含み、また、128本のビット線は、対応するセンスアンプに接続され、更に、メモリアレイブロックＤＢ₁, ＤＢ₂, ＤＢ₃,……, ＤＢ₁₆のそれぞれに割り当てられたセンスアンプの出力は、対応する出力バッファに接続されるので、第１のＭＭキャッシュメモリＭＭＣ₁、第２のＭＭキャッシュメモリＭＭＣ₂、第３のＭＭキャッシュメモリＭＭＣ₃、……、及び第16のＭＭキャッシュメモリＭＭＣ₁₆は、それぞれ、第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆の対応する出力バッファに直接接続される。センスアンプと出力バッファのセットは、図１７に示す例において、「センスアンプ及びバッファ(センスアンプ及びバッファ)21」として、概略的に示される。図１５に示すトポロジー（構成）でも同様に、図１７における16個のメモリアレイブロックは、メモリバンクの一部を構成してもよいし、複数のメモリブロックの三次元(３Ｄ)積層構造は、ＤＤＲ ＳＤＲＡＭを構成してもよい。

【0316】

なぜなら、複数のメモリバンクは、並列動作が可能なように提供され、ＳＤＲＡＭは、個別のデータバスとコマンドバスを持つため、異なるバンクに対するコマンドは、パイプライン動作で提供できるからである。更に、第１のメモリアレイブロックＤＢ₁、第２のメモリアレイブロックＤＢ₂、第３のメモリアレイブロックＤＢ₃、……、第16のメモリアレイブロックＤＢ₁₆から第１のＭＭキャッシュメモリＭＭＣ₁、第２のＭＭキャッシュメモリＭＭＣ₂、第３のＭＭキャッシュメモリＭＭＣ₃、……、及び第16のＭＭキャッシュメモリＭＭＣ₁₆へのデータのストリームは、パラレルに実行することができる。バースト長は、ＤＤＲ ＳＤＲＡＭ構成によって決定され、かつバースト長の値は、最小アクセス粒度を直接的に決定するので、バースト長は、最小キャッシュラインサイズと解釈することができる。

【0317】

図１６に示す構造と同様に、第kのＭＭキャッシュメモリＭＭＣ_k (k＝1〜16)は、128×16マトリクス内において、複数の奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈と、これら行方向に沿う複数の奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈に対して交互かつ周期的に配置される複数の偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr₇, Ｕr₈を有する。奇数列Ｕ₁, Ｕ₂, Ｕ₃, ……, Ｕ₇, Ｕ₈のそれぞれは、8ビットの進行する情報に含まれる複数の信号のセットを反転及び記憶するために、128×16マトリクスの列方向に並んだ前段セルの配列を有する。

【0318】

また、複数の偶数列Ｕr₁, Ｕr₂, Ｕr₃, ……, Ｕr₇, Ｕr₈のそれぞれは、隣接する奇数列によって反転された8ビットの進行する情報に含まれる複数の信号のセットを再反転及び記憶するために、列方向に沿って並んだ後段セルの配列を有する。そして、第kのＭＭキャッシュメモリＭＭＣ_kの128×16マトリクスを構成する行のそれぞれにおいて、キャッシュラインサイズのシリアル情報が記憶される。また、キャッシュラインサイズの128個のパラレルデータのストリームは、それぞれ記憶されると共に、更にそれぞれ、第１のＭＭキャッシュメモリＭＭＣ₁、第２のＭＭキャッシュメモリＭＭＣ₂、第３のＭＭキャッシュメモリＭＭＣ₃、……、及び第16のＭＭキャッシュメモリＭＭＣ₁₆を介して、計算機システムのプロセッサに向かって順次転送される。

【0319】

図１５に示すインターフェースメモリ２２2のタンデム構造と同様に、図１７に示すＭＭキャッシュメモリＭＭＣ₁, ＭＭＣ₂, ＭＭＣ₃,……, ＭＭＣ₁₆をそれぞれ構成する複数のメモリマトリクスが、列方向に沿って直列（タンデム）に多数接続されるならば、ＭＭキャッシュメモリは、より大きなサイズを達成することができる。例えば、仮に、8個の128×16マトリクスが列方向に沿って直列に接続されるとすると、128×128マトリクスサイズのＭＭキャッシュメモリを達成することができる。仮に、16個の128×16マトリクスが列方向に沿って直列に接続されるとすると、128×256マトリクスサイズのＭＭキャッシュメモリを達成することができる。更に、より大きなマトリクスサイズを、図１８に示すＭＭ Ｌ３キャッシュメモリ２２bとして提供することができる。

【0320】

そして、ＤＤＲ４ＤＲＡＭとＭＭ Ｌ３キャッシュメモリ２２bのメモリマトリクス２０は、計算機システムのメインメモリとして機能するＭＭ支援ＤＲＡＭ (２０，２２b)を構成する。図１８に示す計算機システムにおいて、ハードディスクドライブ(HDD)又はフラッシュメモリによって構成される二次メモリ４１は、インターフェース２６を介して、ＭＭ支援ＤＲＡＭ (２０，２２b)に接続され、かつＭＭ Ｌ３キャッシュメモリ２２bは、インターフェース27を介して、ＳＲＡＭ-Ｌ２キャッシュメモリ２３に接続される。更に、インターフェース28を介して、ＳＲＡＭ-Ｌ２キャッシュメモリ２３は、第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2, ……に接続される。また、第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1は、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2が第２のＣＰＵ２５-2に接続されている間、第１のＣＰＵ２５-1に接続される。

【0321】

ＭＭ Ｌ３キャッシュメモリ２２bは、全てのＣＰＵ２５-1, ２５-2, …に共通の高速メモリのプール（データの一時蓄積箇所）として特徴付けられる。ＭＭ Ｌ３キャッシュメモリ２２bは、しばしばＣＰＵコアの残りから独立してゲート化されるので、アクセススピード、電力消費、及び記憶容量を調整するように、ダイナミックに仕切ることが可能となる。従来の技術においては、ＳＲＡＭ Ｌ３キャッシュメモリは、ＳＲＡＭ-Ｌ１キャッシュメモリ又はＳＲＡＭ-Ｌ２キャッシュメモリに対して十分に高速ではないことが知られている。しかしながら、本発明の更に他の実施形態に係るＭＭ Ｌ３キャッシュメモリ２２bは、ＳＲＡＭ-Ｌ１キャッシュメモリ又はＳＲＡＭ-Ｌ２キャッシュメモリよりも高速に動作させることができる。従って、ＭＭ Ｌ３キャッシュメモリ２２bは、高速計算機システムを動作させるに当たって、より柔軟に、かつ極めて重要な役割を果たすことになる。

【0322】

図１８に示すコンピュータ構成において、ＳＲＡＭ-Ｌ２キャッシュメモリ２３は、ＭＭ Ｌ２キャッシュメモリに変更することができる。第１のＳＲＡＭ-Ｌ１キャッシュメモリ２４-1、第２のＳＲＡＭ-Ｌ１キャッシュメモリ２４-2, ……は、複数のＭＭ Ｌ１キャッシュメモリに、それぞれ変更することができる。なぜなら、マーチングメモリアーキテクチャを構成するＭＭキャッシュメモリは、ＳＲＡＭキャッシュメモリよりも高速であるからである。

【0323】

（その他の実施形態）
様々な変形例が、本明細書及び図面の開示から、本発明の趣旨から逸脱せずに、当業者に明らかとなろう。

【0324】

図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３の回路表記において、ＭＯＳＦＥＴのトランジスタシンボルが便宜上使われているが、図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３に示す回路を構成する能動素子は、ＭＯＳＦＥＴに限定されることはなく、ＭＯＳＦＥＴは、例えばＭＯＳＳＩＴによって置き換えることもできる。

【0325】

ＭＯＳＳＩＴはパンチスルー電流モードを用いるトランジスタであり、ショートチャネルＭＯＳＦＥＴの究極かつ極限の構造を有する。よって、ＭＯＳＳＩＴは三極管のようなドレイン電流対ドレイン電圧特性を示すので、ＭＯＳＦＥＴに固有の閾値電圧はＭＯＳＳＩＴにおいては定義することができない。従って、ＭＯＳＦＥＴをＭＯＳＳＩＴに置き換えたならば、更に低い電源電圧を、第１〜第３実施形態で説明したＭＭに供給することができる。なぜなら、ＭＯＳＦＥＴの閾値電圧Ｖ_thとなるビットレベルセルの出力端子における寄生的な電圧降下を取り除けるからである。

【0326】

更に、ＭＯＳＦＥＴ及びＭＯＳＳＩＴは、それぞれ、シリコン酸化膜(SiO₂膜)以外のゲート絶縁膜を持つＭＩＳＦＥＴ又はＭＩＳＳＩＴのような絶縁ゲート(ＩＧ)トランジスタによって置き換えることができる。ＩＧトランジスタの他の例として、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合ＦＥＴ、又はヘテロ接合ＳＩＴは、図４Ａ、図４Ｂ、図７Ａ、図８、図９、図１１Ａ、図１１Ｂ、図１２、及び図１３に示す回路を構成する能動素子として使用することができる。

【0327】

第１〜第３実施形態に関するＭＭの例においては、ＣＭＯＳインバータが前段インバータ及び後段インバータとして使用される回路構成を便宜上説明した。しかし、前段インバータ及び後段インバータは、ＣＭＯＳインバータに限定されることはなく、静的な抵抗負荷を含んだnＭＯＳインバータ又はpＭＯＳインバータを使用することもできる。静的な抵抗負荷を持つnＭＯＳインバータが、それぞれ前段インバータ及び後段インバータに使用されるとすると、上述の３トランジスタセルは、２−トランジスタセルにすることができる。nＭＯＳインバータを用いれば、上述の４トランジスタセルは、３トランジスタセルにすることができる。よって、nＭＯＳインバータを用いれば縮小化されたビットレベルセルの効果を、ますます際立出せることができる。

【0328】

加えて、プルアップ用としてのデプレッションモードの他のnＭＯＳインバータを前段インバータ及び後段インバータとして使用することができる。更に、バイポーラモード接合型ＳＩＴ (ＢＳＩＴ)は、バイポーラ接合トランジスタ(ＢＪＴ)によって構成されるＴＴＬインバータに似た構成を持つので、本発明の前段インバータ及び後段インバータに使用可能なインバータを構成することができる。

【0329】

ある種のノーマリオン型ＳＩＴのp-n接合構造を逆バイアスして、ノーマリオン型ＳＩＴの信号電荷に対する電位障壁を形成すると可変抵抗特性が実現できる。ノーマリオン型ＳＩＴによる可変抵抗を、前段結合素子及び後段結合素子としてそれぞれ使用すれば、ビットレベルセル内のトランジスタ数を、更に減らすことができる。

【0330】

図１５は、ＤＤＲ-ＳＤＲＡＭの平面配置を一つの例として示したが、ＭＭ-ＳＲＡＣＭのアーキテクチャは、ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリの様々なメモリアレイに適用することが可能である。例えば、図１５に示すメモリアレイブロックＤＢ₁, ＤＢ₂, ＤＢ₃,……, ＤＢ₁₆を、電気的に消去・書き換え可能な読み出し専用メモリ(ＥＥＰＲＯＭ)スキームによって構成されるフラッシュメモリセルのアレイによって置き換えてもよい。フラッシュメモリセルのアレイを用いた場合も、図１５及び図１６で説明したのと同一の技術的思想を使用することができる。

【0331】

フラッシュメモリセルのそれぞれは、例えば半導体基板と、この半導体基板上に積層されたゲート絶縁膜と、このゲート絶縁膜上に積層された浮遊ゲート電極と、この浮遊ゲート電極上に積層された正電荷層を含む電極間誘電体と、この電極間誘電体上に積層された制御ゲート電極とを備えて構成される。フラッシュメモリセルのそれぞれのゲート絶縁膜は、そのゲート絶縁膜を介して電子がトンネリングすることが可能であり、フラッシュメモリセルのそれぞれの浮遊ゲート電極は、電荷を蓄積する。

【0332】

ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリのメモリアレイが、パイプライン化されたメモリアレイブロックを構成すると、そのパイプライン化されたメモリアレイブロックは、バイトサイズ若しくはワードサイズのパラレルデータ・ストリーム、又はバイトサイズ若しくはワードサイズのパラレル命令ストリームの情報を記憶することができる。そして、パイプライン化されたメモリアレイブロックは、パラレルデータ・ストリーム又はパラレル命令ストリームを、複数のメモリアレイブロックからＭＭによって構成される出力インターフェースに出力するように構成すればよい。この場合、出力インターフェースは、フラッシュメモリと計算機システムのプロセッサとの間の経路に設けられる。

【0333】

フラッシュメモリのバーストモードにおいて、バースト長を有するデータのそれぞれは、メモリブロックのそれぞれに接続された対応するセンスアンプにそれぞれ転送される。更に、センスアンプのそれぞれの出力は、出力バッファにそれぞれ転送される。そして、出力バッファからのそれぞれの出力は、内部バスに入力してもよい。また、内部バスからの出力は、ＭＭによって構成されるインターフェースメモリに転送される。そして、フラッシュメモリのメモリアレイブロック内に記憶されたパラレルデータのそれぞれは、ストリームの方向に沿って、計算機システムのプロセッサに向かって、それぞれ転送することが可能となる。

【0334】

パラレルデータ・ストリーム又はパラレル命令ストリームが、プロセッサからフラッシュメモリに向かって、逆方向に生じる場合は、フラッシュメモリとプロセッサとの間の出力インターフェースは、プロセッサとフラッシュメモリとの間の入力インターフェースに変更される。

【0335】

上述のように、入力／出力インターフェースは、フラッシュメモリと他の記憶装置との間に内部接続されていてもよいし、又は入力／出力インターフェースは、フラッシュメモリと計算機システムのプロセッサとの間に内部接続されていてもよい。図１５及び図１６に示す構成と同様に、フラッシュメモリの入力／出力インターフェースは、ＭＭによって構成される内部バス及びインターフェースメモリを含んでいてもよい。

【0336】

又は、それに代えて、フラッシュメモリの入力／出力インターフェースは、内部バスを含んでいなくてもよい。しかし、ＭＭによって構成されるインターフェースメモリは、図１７に示す構成と同様に、フラッシュメモリのパイプライン化されたメモリアレイブロックに直接接続されている必要がある。フラッシュメモリの出力バッファからの出力がＭＭキャッシュメモリに直接入力されるならば、図１８に示す計算機システムと同様の構成をフラッシュメモリによって構成できる。即ち、ＤＲＡＭ以外のランダムアクセス可能メモリによって、図１８に示す計算機システムと同様の構成を実現することができる。

【0337】

このように、本発明は、上記の説明で詳述してない様々な実施形態、変形例など含むことは勿論である。従って、本発明の技術的範囲は、以下の特許請求の範囲の記載に規定される。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】