特許 6879919 固体撮像素子、電子機器、及び、固体撮像素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6879919

(24)【登録日】2021年5月7日

(45)【発行日】2021年6月2日

(54)【発明の名称】固体撮像素子、電子機器、及び、固体撮像素子の製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20210524BHJP

   H01L 31/10 20060101ALI20210524BHJP

   H04N 5/374 20110101ALI20210524BHJP

【ＦＩ】

   H01L27/146 A

   H01L31/10 A

   H04N5/374

【請求項の数】10

【全頁数】21

(21)【出願番号】特願2017-539836(P2017-539836)

(86)(22)【出願日】2016年9月5日

(86)【国際出願番号】JP2016075936

(87)【国際公開番号】WO2017047422

(87)【国際公開日】20170323

【審査請求日】2019年8月20日

(31)【優先権主張番号】特願2015-184538(P2015-184538)

(32)【優先日】2015年9月17日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100121131

【弁理士】

【氏名又は名称】西川 孝

(74)【代理人】

【識別番号】100082131

【弁理士】

【氏名又は名称】稲本 義雄

(72)【発明者】

【氏名】井上 晋

(72)【発明者】

【氏名】寄門 雄飛

(72)【発明者】

【氏名】戸田 淳

【審査官】 田邊 顕人

(56)【参考文献】

【文献】 特開２０１０−１５７６６５（ＪＰ，Ａ）

【文献】 特表２００８−５２７７０２（ＪＰ，Ａ）

【文献】 特開２０１１−１６６３９４（ＪＰ，Ａ）

【文献】 特開２０１１−１２９６３７（ＪＰ，Ａ）

【文献】 特開平０４−２９１９６８（ＪＰ，Ａ）

【文献】 特開平０８−２８８５２４（ＪＰ，Ａ）

【文献】 特開２０１１−０３５２０４（ＪＰ，Ａ）

【文献】 特開２００９−０８８４３０（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０８０７６９（ＷＯ，Ａ１）

【文献】 特開２０１３−２２９６０６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ３１／１０

Ｈ０４Ｎ ５／３７４

(57)【特許請求の範囲】

【請求項1】

それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、
前記半導体基板の両面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜と
を備える固体撮像素子。

【請求項2】

前記膜と前記半導体基板との間に形成されている絶縁膜を
さらに備える請求項１に記載の固体撮像素子。

【請求項3】

前記膜は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化膜若しくは窒化膜、又は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化物と窒化物の混晶系の膜からなる
請求項１又は２に記載の固体撮像素子。

【請求項4】

前記膜は固定電荷を有する
請求項１乃至３のいずれかに記載の固体撮像素子。

【請求項5】

前記膜は、前記第１の領域の近傍と前記第２の領域の近傍とで固定電荷が異なる
請求項４に記載の固体撮像素子。

【請求項6】

前記膜は、前記第１の領域が矩形の筒状である場合、前記第１の領域の角周辺を少なくとも覆うように形成される
請求項１乃至５のいずれかに記載の固体撮像素子。

【請求項7】

前記第１の領域が筒状であり、
前記半導体基板の一方の面側において、前記第１の領域の上面又は底面に沿って形成され、１つ以上の不連続部を有する電極をさらに備え、
前記膜は、前記半導体基板と前記電極との間において、少なくとも前記電極の不連続部周辺を覆うように形成される
請求項１乃至６のいずれかに記載の固体撮像素子。

【請求項8】

１画素内に、前記アバランシェフォトダイオードの構造が２以上繰り返し形成されている
請求項１乃至７のいずれかに記載の固体撮像素子。

【請求項9】

それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードが形成される前記半導体基板の両面に、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜を形成する工程を
含む固体撮像素子の製造方法。

【請求項10】

固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理部と
を備え、
前記固体撮像素子は、
それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、
前記半導体基板の両面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜と
を備える電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、固体撮像素子、電子機器、及び、固体撮像素子の製造方法に関し、特に、アバランシェ増倍を利用した固体撮像素子、電子機器、及び、固体撮像素子の製造方法に関する。

【背景技術】

【0002】

近年、固体撮像素子の小型化や高精細化を実現するために、画素サイズの縮小化が進んでいる。しかし、画像サイズを縮小すると、受光素子であるフォトダイオードの受光面積だけでなく、光電変換を行う領域の体積も小さくなるため、受光効率が低下してしまう。

【0003】

一方、暗所の撮影や微量な放射線検出など、入射光の少ない状態でも高画質の画像を撮影できるように、固体撮像素子の高感度化が要望されている。

【0004】

これに対して、小型化と高感度化を両立するため、アバランシェ増倍を利用したアバランシェフォトダイオードを用いた固体撮像素子が提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１０−１５７６６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、ガイガーモードで駆動されるアバランシェフォトダイオードでは、ダイオードの降伏電圧近傍のバイアス電圧を印加しておくことで、単一光子に対して感度を有するようになる。そのため、ダイオードの降伏電圧は重要なパラメータとなる。

【0007】

一方、アバランシェフォトダイオードでは、ｐｎ接合の端部で電界強度の曲率が高くなり、降伏電圧が低下する。これは、エッジ効果やフリンジ効果と呼ばれる現象である。例えば、特許文献１に記載の発明では、アバランシェフォトダイオードが形成されている半導体基板の表面にｐｎ接合の端部が存在する。その結果、半導体基板の表面において不純物の外向拡散やパイルアップを生じやすくなり、降伏電圧が低下する。

【0008】

そして、例えば、降伏電圧が低下した領域に合わせてバイアス電圧を印加するようにすると、その他の領域において、降伏電圧より低い電圧しか印加されなくなる。その結果、アバランシェフォトダイオードの受光感度が低下する。

【0009】

これに対して、従来、低濃度領域を設けて不純物濃度勾配を緩和するなどの対策が提案されている。しかし、半導体基板の表面付近に低濃度領域を形成すると、短波長の入射光に対する受光感度が低下する。

【0010】

本技術は、このような状況に鑑みてなされたものであり、アバランシェフォトダイオードの受光感度の低下を防止するようにするものである。

【課題を解決するための手段】

【0011】

本技術の第１の側面の固体撮像素子は、それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、前記半導体基板の両面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜とを備える。

【0012】

前記膜と前記半導体基板との間に形成されている絶縁膜をさらに設けることができる。

【0013】

前記膜を、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化膜若しくは窒化膜、又は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化物と窒化物の混晶系の膜とすることができる。

【0014】

前記膜を、固定電荷を有するようにすることができる。

【0015】

前記膜を、前記第１の領域の近傍と前記第２の領域の近傍とで固定電荷が異なるようにすることができる。

【0016】

前記膜を、前記第１の領域が矩形の筒状である場合、前記第１の領域の角周辺を少なくとも覆うように形成することができる。

【0017】

前記第１の領域と筒状でし、前記半導体基板の一方の面側において、前記第１の領域の上面又は底面に沿って形成され、１つ以上の不連続部を有する電極をさらに設け、前記膜を、前記半導体基板と前記電極との間において、少なくとも前記電極の不連続部周辺を覆うように形成することができる。

【0018】

１画素内に、前記アバランシェフォトダイオードの構造を２以上繰り返し形成するようにすることができる。

【0019】

本技術の第２の側面の固体撮像素子の製造方法は、それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードが形成される前記半導体基板の両面に、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜を形成する工程を含む。

【0020】

本技術の第３の側面の電子機器は、固体撮像素子と、前記固体撮像素子から出力される信号を処理する信号処理部とを備え、前記固体撮像素子は、それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、前記半導体基板の両面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜とを備える。

【0021】

本技術の第１又は第３の側面においては、半導体基板の両面に形成された金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜により、アバランシェフォトダイオードの降伏電圧の変動や暗電流の発生が抑制される。

【0022】

本技術の第２の側面においては、それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードが形成される前記半導体基板の両面に、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜が形成される。

【発明の効果】

【0023】

本技術の第１乃至第３の側面によれば、アバランシェフォトダイオードの受光感度の低下を防止することができる。

【0024】

なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。

【図面の簡単な説明】

【0025】

【図1】本技術を適用したＣＭＯＳイメージセンサの概略構成例を示すブロック図である。

【図2】ＣＭＯＳイメージセンサの第１の実施の形態を示す断面図である。

【図3】アバランシェフォトダイオードの平面パターンの例を示す図である。

【図4】固定電荷膜を設けない場合のアバランシェフォトダイオードの電界の分布を模式的に示す図である。

【図5】固定電荷膜を設けた場合のアバランシェフォトダイオードの電界の分布を模式的に示す図である。

【図6】ＣＭＯＳイメージセンサの第２の実施の形態を示す断面図である。

【図7】ＣＭＯＳイメージセンサの第３の実施の形態を示す断面図である。

【図8】図７のＣＭＯＳイメージセンサの固定電荷膜の製造方法を説明するための図である。

【図9】図７のＣＭＯＳイメージセンサの固定電荷膜の製造方法を説明するための図である。

【図10】アバランシェフォトダイオードの平面パターンの第１の変形例を示す図である。

【図11】図１０のアバランシェフォトダイオードに対して固定電荷膜を配置する領域の例を示す図である。

【図12】アバランシェフォトダイオードの平面パターンの第２の変形例を示す図である。

【図13】図１２のアバランシェフォトダイオードに対して固定電荷膜を配置する領域の例を示す図である。

【図14】固体撮像素子の使用例を示す図である。

【図15】本技術を適用した電子機器の構成例を示すブロック図である。

【発明を実施するための形態】

【0026】

以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．本技術が適用される固体撮像素子
２．第１の実施の形態
３．第２の実施の形態（絶縁膜を設けた例）
４．第３の実施の形態（固定電荷が異なる固定電荷膜を設けた例）
５．変形例
６．固体撮像素子の使用例

【0027】

＜１．本技術が適用される固体撮像素子＞
｛基本的なシステム構成｝
図１は、本技術が適用される固体撮像素子、例えばＸ−Ｙアドレス方式固体撮像素子の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

【0028】

本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板１０７（図２）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板１０７上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。

【0029】

ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。

【0030】

画素アレイ部１１は、複数の単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。

【0031】

単位画素は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部（例えば、フォトダイオード）、及び、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。或いは、複数の画素トランジスタは、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、各画素の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。

【0032】

また、単位画素は、共有画素構造とすることもできる。共有画素構造は、複数の光電変換部、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および共有される１つずつの他の画素トランジスタから構成される。

【0033】

画素アレイ部１１において、画素行ごとに行信号線としての画素駆動線１６が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。

【0034】

垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

【0035】

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。

【0036】

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。

【0037】

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。

【0038】

垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

【0039】

具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。

【0040】

水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。

【0041】

システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。

【0042】

信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

【0043】

＜２．第１の実施の形態＞
次に、図２乃至図４を参照して、図１のＣＭＯＳイメージセンサ１０の第１の実施の形態であるＣＭＯＳイメージセンサ１０Ａについて説明する。

【0044】

｛ＣＭＯＳイメージセンサ１０Ａの構成例｝
図２は、ＣＭＯＳイメージセンサ１０Ａの構成例を模式的に示す断面図である。なお、この図には、２つの画素を含む部分の断面が示されているが、他の画素についても基本的に同じ構成を有している。

【0045】

ＣＭＯＳイメージセンサ１０Ａでは、ｐ型の半導体基板１０７にｎ型のウエル層１０１が、画素毎に島状に分離して形成されている。このｎ型のウエル層１０１内に、画素を構成するフォトダイオードが形成されている。

【0046】

半導体基板１０７の上には、固定電荷膜１１４、透過率・屈折率調整層１１３、パッシベーション層１１２、透過率・屈折率調整層１１１が積層され、さらにその上に、画素毎に対応する色のカラーフィルタ１０９，１１０が形成されている。

【0047】

カラーフィルタ１０９，１１０の上には、平坦化層１１８を介して、オンチップレンズ１０８が形成されている。

【0048】

一方、半導体基板１０７の下には、固定電荷膜１１５、絶縁層１１７が積層され、絶縁層１１７の中に金属配線層１１６が形成されている。各金属配線層１１６は、絶縁層１１７によって絶縁されている。

【0049】

ＣＭＯＳイメージセンサ１０Ａでは、金属配線層１１６が設けられた絶縁層１１７と、カラーフィルタ１０９，１１０及びオンチップレンズ１０８とが、フォトダイオードが形成された半導体基板１０７の互いに逆側の面に形成されている。すなわち、ＣＭＯＳイメージセンサ１０Ａは、配線が設けられている半導体基板１０７のオモテ面とは反対側の裏面側から光を照射する、いわゆる裏面照射型の固体撮像素子である。

【0050】

なお、以下、半導体基板１０７の裏面を上面とも称し、半導体基板１０７のオモテ面を下面とも称する。

【0051】

本実施の形態においては、特に、ｎ＋領域１０２／アバランシェ領域１０４／ｐ＋領域１０３からなるアバランシェフォトダイオードの構造が、１画素内に複数個繰り返して形成されている。具体的には、ｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４は、それぞれ、ｎ型のウエル層１０１内に、半導体基板１０７の厚さ方向（図２の上下方向）に延びるように形成されている。そして、ｎ＋領域１０２とｐ＋領域１０３との間にアバランシェ領域１０４が挟まれた構造とすることにより、アバランシェフォトダイオードが構成されている。

【0052】

また、図２に示すように、隣接するｎ＋領域１０２／アバランシェ領域１０４／ｐ＋領域１０３からなる構造間で、ｎ＋領域１０２或いはｐ＋領域１０３が共有されている。これにより、３つのｎ＋領域１０２及び２つのｐ＋領域１０３により、合計４つのアバランシェ領域１０４を設けることができる。

【0053】

ｎ＋領域１０２は、下層の絶縁層１１７内に形成されている電極（カソード電極）１０５に、図示せぬ配線等を介して接続されている。ｐ＋領域１０３は、下層の絶縁層１１７内に形成されている、電極（アノード電極）１０６に、図示せぬ配線等を介して接続されている。各電極１０５は、図２の断面とは別の部分で接続されており、同じ電位に設定される。電極１０６についても同様である。

【0054】

また、アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４の上面の高さがほぼ揃えられており、この上面をｎ型のウエル層１０１及び半導体基板１０７が覆っている。

【0055】

図３は、図２のＡ−Ａにおける水平断面図を示している。図３において、図の左右方向が図２の左右方向に対応しており、上下方向が図２の紙面に垂直な方向に対応している。

【0056】

アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４は、図２の断面においても、図３の断面においても、互いに平行に延びるように形成されている。

【0057】

また、図２及び図３におけるアバランシェ領域１０４の幅によって、ｎ＋領域１０２及びｐ＋領域１０３に与える電圧（電位差）と形成される電界との関係が決まる。アバランシェ領域１０４の幅が狭いほど、必要な電圧を小さくすることができる。アバランシェ領域１０４の幅は、例えば、０．０５μｍ〜１μｍの範囲内に設定される。

【0058】

半導体基板１０７としては、ｎ型又はｐ型不純物がドープされたシリコンを使用することができる。また、Ｇｅや、ＧａＡｓ，ＩｎＰ，ＧａＰ，ＩｎＡｓ，ＧａＳｂ，ＩｎＳｂ、並びに、３元素や４元素から成るより大きいバンドギャップの半導体材料も使用することが可能である。

【0059】

アバランシェ領域１０４は、低濃度の不純物（ｎ型又はｐ型）がドープされた領域、もしくは、ノンドープの領域により構成される。

【0060】

例えば、アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４は、各画素に形成されたｎ型のウエル層１０１内に、各領域のパターンに対応したマスクを使用してｎ型不純物やｐ型不純物のイオン注入を行うことにより、形成することができる。

【0061】

固定電荷膜１１４及び１１５は、正又は負の固定電荷を持つ膜からなる。例えば、固定電荷膜１１４及び１１５は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイド等の酸化物からなる金属酸化膜、又は、上記の物質の窒化物からなる金属窒化膜からなる。或いは、固定電荷膜１１４及び１１５は、上記の物質の酸化物と窒化物の混晶系の膜からなる。

【0062】

以上のように、アバランシェ領域１０４を半導体基板１０７の厚さ方向に延びるように形成することにより、検出すべき光の波長に応じてアバランシェ領域１０４の深さを設定することが可能である。また、入射光を充分に吸収して、光子からアバランシェ増倍により多数のキャリアを生成することができる。

【0063】

さらに、アバランシェフォトダイオードの構造を１画素内に複数個繰り返して形成することにより、ｎ＋領域１０２及びｐ＋領域１０３の間のアバランシェ領域１０４の幅を、構造が１個のみの場合の半分以下に狭めることができる。その結果、アバランシェ増倍を発生させるために必要となる印加電圧を低減することができる。これにより、駆動電圧が比較的低いＣＭＯＳイメージセンサにも、アバランシェフォトダイオードを適用することが可能になる。

【0064】

また、必要な印加電圧を低減することにより、隣接する画素とのクロストークの発生や熱の発生を抑制することができる。これにより、厚い絶縁分離領域やペルチエ素子を設ける必要がなくなり、ＣＭＯＳイメージセンサ１０Ａの固体撮像素子の画素の微細化を実現することができる。

【0065】

一方、印加電圧を同じとして比較すると、１個の構造のみの場合よりも、アバランシェ領域１０４にかかる電界を強くすることができるので、１光子当たりに発生するキャリア数を増やすことができる。これにより、低光量に対する応答性能を向上することが可能になる。従って、広いダイナミックレンジを保ったままで、低光量レベルに対する感度の向上を実現することが可能になる。

【0066】

また、アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４の上面の高さをほぼ揃えることにより、アバランシェ領域１０４全体に、ほぼ均一な電界が印加される。

【0067】

さらに、固定電荷膜１１４及び１１５を設けることにより、アバランシェフォトダイオードの降伏電圧の変動や暗電流の発生を抑制することができる。この点について、図４及び図５を参照して説明する。

【0068】

図４は、固定電荷膜１１４及び１１５を設けない場合のアバランシェフォトダイオードのＰ＋領域１０３の周囲の電界の分布を模式的に示している。図５は、固定電荷膜１１４及び１１５を設けた場合のアバランシェフォトダイオードのＰ＋領域１０３の周囲の電界の分布を模式的に示している。なお、図４及び図５のｐ＋領域１０３の周囲の点線は、等電位線を示している。また、図４及び図５においては、ｎ型のウエル層１０１の図示は省略している。

【0069】

図４の矢印で示される部分のように、アバランシェフォトダイオードのｐｎ接合端部の形状や深さ、及び、半導体基板１０７の不純物の表面パイルアップや外方拡散・吸出しにより、半導体基板１０７のオモテ面や裏面付近において電界が集中する。その結果、半導体基板１０７のオモテ面や裏面付近において、アバランシェフォトダイオードの降伏電圧の変動や暗電流ノイズが発生する。

【0070】

一方、図５に示されるように、固定電荷膜１１４及び１１５を設けることにより、半導体基板１０７のオモテ面や裏面における電界の集中が緩和される。その結果、アバランシェフォトダイオードのエッジ効果やフリンジ効果などの影響が抑制される。

【0071】

これにより、アバランシェフォトダイオードの降伏電圧が安定し、一様に分布するようになる。すなわち、アバランシェフォトダイオードの各位置（特に深さ方向の各位置）における降伏電圧がほぼ一定になる。その結果、アバランシェフォトダイオードの受光感度の低下を防止することができる。

【0072】

また、上述したような低濃度領域を設けて不純物濃度勾配を緩和する等の対策が行われないため、受光感度の低下が発生しない。

【0073】

従って、短波長から長波長に渡る入射光に対して高い感度をもつアバランシェフォトダイオードが実現される。

【0074】

また、固定電荷膜１１４及び１１５の表面ピニング効果により、半導体基板１０７のオモテ面及び裏面付近の暗電流の発生が抑制される。その結果、ノイズの少ない画像を得ることができる。

【0075】

＜３．第２の実施の形態＞
次に、図６を参照して、図１のＣＭＯＳイメージセンサ１０の第２の実施の形態であるＣＭＯＳイメージセンサ１０Ｂについて説明する。

【0076】

｛ＣＭＯＳイメージセンサ１０Ｂの構成例｝
図６は、ＣＭＯＳイメージセンサ１０Ｂの構成例を模式的に示す断面図である。なお、図中、図２と対応する部分には同じ符号を付してある。

【0077】

ＣＭＯＳイメージセンサ１０Ｂは、図２のＣＭＯＳイメージセンサ１０Ａと比較して、絶縁膜１１９及び１２０が追加されている点が異なる。

【0078】

絶縁膜１１９は、半導体基板１０７と固定電荷膜１１４の間に形成されている。絶縁膜１２０は、半導体基板１０７と固定電荷膜１１５の間に形成されている。

【0079】

このように、半導体基板１０７と固定電荷膜１１４の間に絶縁膜１１９を配置することにより、固定電荷膜１１４が導電性を有する場合、アバランシェフォトダイオードと固定電荷膜１１４が電気的にショートされることが防止される。同様に、半導体基板１０７と固定電荷膜１１５の間に絶縁膜１２０を配置することにより、固定電荷膜１１５が導電性を有する場合、アバランシェフォトダイオードと固定電荷膜１１５が電気的にショートされることが防止される。

【0080】

＜４．第３の実施の形態＞
次に、図７乃至図９を参照して、図１のＣＭＯＳイメージセンサ１０の第３の実施の形態であるＣＭＯＳイメージセンサ１０Ｃについて説明する。

【0081】

｛ＣＭＯＳイメージセンサ１０Ｃの構成例｝
図７は、ＣＭＯＳイメージセンサ１０Ｃの構成例を模式的に示す断面図である。なお、図中、図２と対応する部分には同じ符号を付してある。

【0082】

ＣＭＯＳイメージセンサ１０Ｃは、図２のＣＭＯＳイメージセンサ１０Ａと比較して、固定電荷膜１１４の代わりに、固定電荷膜１１４ａ及び１１４ｂが形成され、固定電荷膜１１５の代わりに、固定電荷膜１１５ａ及び１１５ｂが形成されている点が異なる。

【0083】

固定電荷膜１１４ａ及び１１４ｂは、図２のＣＭＯＳイメージセンサ１０Ａの固定電荷膜１１４と同じ層に形成されている。ただし、固定電荷膜１１４ａは、ｎ＋領域１０２の近傍（上方）にのみ形成されている。固定電荷膜１１４ｂは、ｐ＋領域１０３の近傍（上方）にのみ形成されている。ｎ＋領域１０２及びｐ＋領域１０３が形成されていない画素間には、固定電荷膜１１４ａ及び１１４ｂは形成されていない。

【0084】

固定電荷膜１１５ａ及び１１５ｂは、図２のＣＭＯＳイメージセンサ１０Ｂの固定電荷膜１１５と同じ層に形成されている。ただし、固定電荷膜１１５ａは、ｎ＋領域１０２の近傍（下方）にのみ形成されている。固定電荷膜１１５ｂは、ｐ＋領域１０３の近傍（下方）にのみ形成されている。ｎ＋領域１０２及びｐ＋領域１０３が形成されていない画素間には、固定電荷膜１１５ａ及び１１５ｂは形成されていない。

【0085】

また、固定電荷膜１１４ａ及び固定電荷膜１１５ａは、同じ材質の膜からなり、同じ固定電荷を有する。固定電荷膜１１４ｂ及び固定電荷膜１１５ｂは、固定電荷膜１１４ａ及び固定電荷膜１１５ａとは異なる材質の膜からなり、固定電荷膜１１４ａ及び固定電荷膜１１５ａと異なる固定電荷を有する。従って、ｎ＋領域１０２の近傍とｐ＋領域１０３の近傍とで固定電荷膜の固定電荷が異なる。

【0086】

なお、固定電荷膜１１４ａ、１１４ｂ、１１５ａ及び１１５ｂには、例えば、図２の固定電荷膜１１４及び１１５の例として挙げた材質のうちのいずれかが用いられる。

【0087】

このように、ｎ＋領域１０２及びｐ＋領域１０３のレイアウトに応じて、固定電荷の異なる固定電荷膜を適切に配置することにより、電界集中をより適切に緩和することができる。

【0088】

なお、図７に示されるように、電界集中を緩和する必要がない画素間には、必ずしも固定電荷膜を設けなくてもよい。

【0089】

なお、ＣＭＯＳイメージセンサ１０Ｃにおいて、図６のＣＭＯＳイメージセンサ１０Ｂと同様に、半導体基板１０７と固定電荷膜１１４ａ及び１１４ｂとの間、並びに、半導体基板１０７と固定電荷膜１１５ａ及び１１５ｂとの間に絶縁膜を設けるようにしてもよい。

【0090】

｛固定電荷膜１１４ａ及び１１４ｂの製造方法｝
次に、図８及び図９を参照して、ＣＭＯＳイメージセンサ１０Ｃの固定電荷膜１１４ａ及び１１４ｂの製造方法について説明する。

【0091】

なお、図８及び図９においては、固定電荷膜１１４ａ及び１１４ｂの製造方法の説明に必要な部分のみを図示している。また、ｎ型のウエル層１０１の図示は省略している。

【0092】

まず、図８のＡに示されるように、半導体基板１０７の上面に酸化シリコン（SiO2）膜２０１が成膜される。

【0093】

次に、図８のＢに示されるように、酸化シリコン膜２０１のパターニングが行われる。これにより、ｐ＋領域１０３の上方において、酸化シリコン膜２０１に開口部２０１Ａが形成される。

【0094】

次に、図８のＣに示されるように、半導体基板１０７の上面及び酸化シリコン膜２０１の上面に固定電荷膜１１４ｂが成膜される。このとき、酸化シリコン膜２０１の開口部２０１Ａに固定電荷膜１１４ｂが埋め込まれる。

【0095】

次に、図８のＤに示されるように、ＣＭＰ（Chemical Mechanical Polishing）による固定電荷膜１１４ｂの研磨が行われる。これにより、酸化シリコン膜２０１の開口部２０１Ａ内以外の固定電荷膜１１４ｂが除去される。

【0096】

次に、図９のＥに示されるように、酸化シリコン膜２０１のパターニングが行われる。これにより、ｎ＋領域１０２の上方において、酸化シリコン膜２０１に開口部２０１Ｂが形成される。

【0097】

次に、図９のＦに示されるように、半導体基板１０７の上面及び酸化シリコン膜２０１の上面に固定電荷膜１１４ａが成膜される。このとき、酸化シリコン膜２０１の開口部２０１Ｂに固定電荷膜１１４ａが埋め込まれる。

【0098】

次に、図９のＧに示されるように、ＣＭＰによる固定電荷膜１１４ａの研磨が行われる。これにより、酸化シリコン膜２０１の開口部２０１Ｂ内以外の固定電荷膜１１４ａが除去される。

【0099】

このようにして、固定電荷膜１１４ａ及び１１４ｂが形成される。

【0100】

＜５．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。

【0101】

｛アバランシェフォトダイオードの平面パターンの変形例｝
まず、図１０乃至図１３を参照して、アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４の平面パターンの変形例について説明する。

【0102】

図１０は、図２のＡ−Ａにおける水平断面図の第１の変形例を示している。図１０において、図３と同様に、図の左右方向が図２の左右方向に対応しており、図の上下方向が図２の紙面に垂直な方向に対応している。

【0103】

この例では、ｎ＋領域１０２は、ｎ＋領域１０２Ａ及び１０２Ｂからなる。アバランシェ領域１０４は、アバランシェ領域１０４Ａ及び１０４Ｂからなる。

【0104】

ｎ＋領域１０２Ａは、円形の断面を有する円柱状の領域であり、画素の中央に配置されている。ｎ＋領域１０２Ｂ、ｐ＋領域１０３、並びに、アバランシェ領域１０４Ａ及び１０４Ｂは、円形の枠状の断面を有する円筒状の領域である。そして、内側から、アバランシェ領域１０４Ａ、ｐ＋領域１０３、アバランシェ領域１０４Ｂ、ｎ＋領域１０２Ｂの順に、各領域がｎ＋領域１０２Ａの周囲を同心円状に囲むように配置されている。

【0105】

図１１は、図２のＢ−Ｂにおける水平断面図を示している。図１１において、図３及び図１０と同様に、図の左右方向が図２の左右方向に対応しており、図の上下方向が図２の紙面に垂直な方向に対応している。

【0106】

電極１０５は、電極１０５Ａ、接続部１０５Ｂ及び電極１０５Ｃからなる。電極１０６は、電極１０６Ａ及び接続部１０６Ｂからなる。

【0107】

電極１０５Ａは、断面が図１０のｎ＋領域１０２Ａとほぼ同様の形状であり、図示せぬ配線等を介して、ｎ＋領域１０２Ａに接続される。電極１０５Ｃは、断面が図１０のｎ＋領域１０２Ｂの底面（円形の枠）に沿った円弧状の領域であり、図示せぬ配線等を介して、ｎ＋領域１０２Ｂに接続される。また、電極１０５Ｃには、円弧の一部が不連続となる不連続部１０５Ｄが形成されている。

【0108】

電極１０６Ａは、断面が図１０のｐ＋領域１０３の底面（円形の枠）に沿った円弧状の領域であり、図示せぬ配線等を介して、ｐ＋領域１０３に接続される。また、電極１０６Ａには、円弧の一部が不連続となる不連続部１０６Ｃが形成されている。

【0109】

電極１０５Ａと電極１０５Ｃとは、電極１０６Ａの不連続部１０６Ｃを通り、断面が直線状の接続部１０５Ｂにより接続されている。電極１０６Ａは、電極１０５Ｃの不連続部１０５Ｄを通り、断面が直線状の接続部１０６Ｂを介して、画素の周縁部の配線等（不図示）に接続さていれる。

【0110】

この例の場合、電極１０５Ｃと接続されるｎ＋領域１０２Ｂの下端部において、電極１０５Ｃの不連続部１０５Ｄ付近に電界集中が発生しやすい。また、電極１０６Ａと接続されるｐ＋領域１０３の下端部において、電極１０６Ａの不連続部１０６Ｃ付近に電界集中が発生しやすい。

【0111】

そこで、例えば、半導体基板１０７と絶縁層１１７の間において、図１１の点線で囲まれた領域３０１及び領域３０２にのみ固定電荷膜１１５を配置するようにしてもよい。なお、領域３０１は、不連続部１０６Ｃの上方周辺を少なくとも覆っている。領域３０２は、不連続部１０５Ｄの上方周辺を少なくとも覆っている。

【0112】

なお、例えば、ｐ＋領域１０３とｎ＋領域１０２Ｂの極性の違いに応じて、領域３０１と領域３０２とで、固定電荷膜１１５の固定電荷を変えるようにしてもよい。

【0113】

或いは、例えば、領域３０１及び３０２と他の領域とで、固定電荷膜１１５の材質を変えるようにしてもよい。

【0114】

図１２は、図２のＡ−Ａにおける水平断面図の第２の変形例を示している。図１２において、図３と同様に、図の左右方向が図２の左右方向に対応しており、図の上下方向が図２の紙面に垂直な方向に対応している。

【0115】

この例では、ｎ＋領域１０２は、ｎ＋領域１０２Ａ及び１０２Ｂからなる。アバランシェ領域１０４は、アバランシェ領域１０４Ａ及び１０４Ｂからなる。

【0116】

ｎ＋領域１０２Ａは、矩形の断面を有する四角柱状の領域であり、画素の中央に配置されている。ｎ＋領域１０２Ｂ、ｐ＋領域１０３、並びに、アバランシェ領域１０４Ａ及び１０４Ｂは、矩形の枠状の断面を有する四角筒状の領域である。そして、内側から、アバランシェ領域１０４Ａ、ｐ＋領域１０３、アバランシェ領域１０４Ｂ、ｎ＋領域１０２Ｂの順に、各領域がｎ＋領域１０２Ａの周囲を額縁状に囲むように配置されている。

【0117】

この例の場合、ｎ＋領域１０２Ａの角周辺、及び、ｐ＋領域１０３の角周辺において特に電界が集中しやすい。

【0118】

そこで、例えば、図１１の点線で囲まれた領域３２１ａ乃至３２１ｄ及び領域３２２ａ乃至３２２ｄにのみ固定電荷膜１１４及び１１５を配置するようにしてもよい。なお、領域３２１ａ乃至３２１ｄは、それぞれｎ＋領域１０２Ａの各角周辺を少なくとも覆っている。領域３２２ａ乃至３２２ｄは、それぞれｐ＋領域１０３の各角周辺を少なくとも覆っている。

【0119】

なお、ｎ＋領域１０２Ａとｐ＋領域１０２Ｂの極性の違いに応じて、領域３２１ａ乃至３２１ｄと領域３２２ａ乃至３２２ｄとで、固定電荷膜１１４の固定電荷を変えるようにしてもよい。同様に、領域３２１ａ乃至３２１ｄと領域３２２ａ乃至３２２ｄとで、固定電荷膜１１５の固定電荷を変えるようにしてもよい。

【0120】

或いは、領域３２１ａ乃至３２１ｄ及び領域３２２ａ乃至３２２ｄと他の領域とで、固定電荷膜１１４及び１１５の材質を変えるようにしてもよい。

【0121】

なお、図１０及び図１２の例の場合、各画素のアバランシェフォトダイオードの構造のうち、最も外側にある領域がｎ＋領域１０２Ｂに限定される。従って、隣接する画素間で最も外側にある領域が同じ導電型になり、画素間の絶縁分離が容易になる。

【0122】

また、アバランシェフォトダイオードを構成するｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４の平面パターンは、上述した例に限定されるものではなく、その他の平面パターンを採用することができる。ただし、図３、図１０及び図１２に示した例のように、単純な形状のパターンの繰り返しとすることが好ましい。単純な形状のパターンとすることにより、イオン注入のマスクずれに対応するためのマージンを確保しやすくなるため、パターン幅を狭くして電圧を低減することが容易になる。

【0123】

さらに、例えば、ｎ＋領域１０２とｐ＋領域１０３の配置を上述した例と逆にすることも可能である。また、例えば、ｎ＋領域１０２、ｐ＋領域１０３、及び、アバランシェ領域１０４の繰り返し数を増やしたり、減らしたりすることも可能である。

【0124】

また、図１０及び図１１を参照して上述した例において、例えば、電極の不連続部が２つ以上ある場合、各不連続部周辺を少なくとも覆うように固定電荷膜を配置するようにすればよい。また、例えば、円弧以外の形状（例えば、矩形）のフレーム状の電極に不連続部が形成されている場合も同様に、各不連続部周辺を少なくとも覆うように固定電荷膜を配置するようにすればよい。

【0125】

さらに、例えば、アバランシェフォトダイオードの構造において、四角柱以外の角柱状、又は、矩形以外の多角形の筒状のｎ＋領域又はｐ＋領域が設けられている場合も、図１２及び図１３を参照して上述した例と同様に、各領域の角周辺を少なくとも覆うように固定電荷膜を配置するようにすればよい。

【0126】

｛その他の変形例｝
上記の実施の形態では、本技術を単位画素が行列状に配置されたＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、半導体基板の厚さ方向に延びる構造のアバランシェフォトダイオードを備える固体撮像素子全般に適用することが可能である。

【0127】

また、本技術は、表面照射型の固体撮像素子に適用することも可能である。

【0128】

さらに、以上の説明では、半導体基板のオモテ面と裏面の両方に固定電荷膜を設ける例を示したが、いずれか一方の面のみに設けるようにすることも可能である。

【0129】

また、本技術を適用した固体撮像素子は、例えば、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

【0130】

＜６．固体撮像素子の使用例＞
図１４は、上述の固体撮像素子の使用例を示す図である。

【0131】

上述した固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。

【0132】

・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

【0133】

｛撮像装置｝
図１５は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）の構成例を示すブロック図である。

【0134】

図１５に示すように、撮像装置は、レンズ群５０１などを含む光学系、撮像素子５０２、カメラ信号処理部であるＤＳＰ回路５０３、フレームメモリ５０４、表示装置５０５、記録装置５０６、操作系５０７、及び、電源系５０８等を有している。そして、ＤＳＰ回路５０３、フレームメモリ５０４、表示装置５０５、記録装置５０６、操作系５０７、及び、電源系５０８がバスライン５０９を介して相互に接続された構成となっている。

【0135】

レンズ群５０１は、被写体からの入射光（像光）を取り込んで撮像素子５０２の撮像面上に結像する。撮像素子５０２は、レンズ群５０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。

【0136】

表示装置５０５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子５０２で撮像された動画または静止画を表示する。記録装置５０６は、撮像素子５０２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。

【0137】

操作系５０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５０８は、ＤＳＰ回路５０３、フレームメモリ５０４、表示装置５０５、記録装置５０６、及び、操作系５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

【0138】

このような撮像装置は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置において、撮像素子５０２として、上述した各実施形態に係る固体撮像素子を用いることができる。これにより、撮像装置の画質を向上させることができる。

【0139】

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

【0140】

また、例えば、本技術は以下のような構成も取ることができる。

【0141】

（１）
それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、
前記半導体基板の少なくとも一方の面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜と
を備える固体撮像素子。
（２）
前記膜と前記半導体基板との間に形成されている絶縁膜を
さらに備える前記（１）に記載の固体撮像素子。
（３）
前記膜は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化膜若しくは窒化膜、又は、アルミニウム、タンタル、ジルコニウム、ハフニウム、イットリウム、又は、ランタノイドの酸化物と窒化物の混晶系の膜からなる
前記（１）又は（２）に記載の固体撮像素子。
（４）
前記膜は固定電荷を有する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記膜は、前記第１の領域の近傍と前記第２の領域の近傍とで固定電荷が異なる
前記（４）に記載の固体撮像素子。
（６）
前記膜は、前記第１の領域が矩形の筒状である場合、前記第１の領域の角周辺を少なくとも覆うように形成される
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記第１の領域が筒状であり、
前記半導体基板の一方の面側において、前記第１の領域の上面又は底面に沿って形成され、１つ以上の不連続部を有する電極をさらに備え、
前記膜は、前記半導体基板と前記電極との間において、少なくとも前記電極の不連続部周辺を覆うように形成される
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
１画素内に、前記アバランシェフォトダイオードの構造が２以上繰り返し形成されている
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードが形成される前記半導体基板の少なくとも一方の面に、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜を形成する工程を
含む固体撮像素子の製造方法。
（１０）
固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理部と
を備え、
前記固体撮像素子は、
それぞれ半導体基板の厚さ方向に延びる、第１の導電型の第１の領域、前記第１の導電型と異なる第２の導電型の第２の領域、及び、前記第１の領域と前記第２の領域に挟まれたアバランシェ領域を有するアバランシェフォトダイオードと、
前記半導体基板の少なくとも一方の面に形成され、金属酸化膜、金属窒化膜、又は、金属酸化膜と金属窒化膜の混晶系の膜からなる膜と
を備える電子機器。

【符号の説明】

【0142】

１０，１０Ａ乃至１０Ｃ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， １０１ ｎ型のウエル層， １０２，１０２Ａ，１０２Ｂ ｎ＋領域， １０３ ｐ＋領域， １０４，１０４Ａ，１０４Ｂ アバランシェ領域, １０５，１０５Ａ，１０５Ｃ 電極， １０５Ｂ 接続部， １０５Ｄ 不連続部， １０６,１０６Ａ 電極， １０６Ｃ 不連続部， １０７ 半導体基板， １１４，１１４ａ，１１４ｂ，１１５，１１５ａ，１１５ｂ 固定電荷膜， １１９，１２０ 絶縁膜， ３０１，３０２，３２１，３２２ 領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】