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特許6882980残留歪を相殺するＩＩＩ−Ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6882980
(24)【登録日】2021年5月11日
(45)【発行日】2021年6月2日
(54)【発明の名称】残留歪を相殺するＩＩＩ−Ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法
(51)【国際特許分類】
H01L 21/205 20060101AFI20210524BHJP
H01L 31/18 20060101ALI20210524BHJP
H01L 21/20 20060101ALI20210524BHJP
【ＦＩ】
H01L21/205
H01L31/04 420
H01L21/20
【請求項の数】12
【全頁数】21
(21)【出願番号】特願2017-534744(P2017-534744)
(86)(22)【出願日】2015年12月23日
(65)【公表番号】特表2018-516448(P2018-516448A)
(43)【公表日】2018年6月21日
(86)【国際出願番号】NO2015050261
(87)【国際公開番号】WO2016105211
(87)【国際公開日】20160630
【審査請求日】2018年12月19日
(31)【優先権主張番号】14200021.5
(32)【優先日】2014年12月23日
(33)【優先権主張国】EP
【前置審査】
(73)【特許権者】
【識別番号】517220955
【氏名又は名称】インテグレイテッド ソーラー
(74)【代理人】
【識別番号】110000855
【氏名又は名称】特許業務法人浅村特許事務所
(72)【発明者】
【氏名】ブック、レナト
(72)【発明者】
【氏名】ミュルヴァーグネス、ゲイル
【審査官】
長谷川 直也
(56)【参考文献】
【文献】
特開２０１２−２４３８７０（ＪＰ，Ａ）
【文献】
特開２００３−０３７２８８（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００８／０１２８７４５（ＵＳ，Ａ１）
【文献】
特開平１１−１６２８４８（ＪＰ，Ａ）
【文献】
特開２００９−１０５２３１（ＪＰ，Ａ）
【文献】
国際公開第２０１１／０６２５００（ＷＯ，Ａ１）
【文献】
特表２０１４−５３１７７１（ＪＰ，Ａ）
【文献】
特開２０１２−０８４６６２（ＪＰ，Ａ）
【文献】
特開２００４−１２８４１５（ＪＰ，Ａ）
【文献】
特開平０６−３４９７３３（ＪＰ，Ａ）
【文献】
特開２００７−０８８４２６（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１３／００２６４８２（ＵＳ，Ａ１）
【文献】
特開２０１１−２５４０６８（ＪＰ，Ａ）
【文献】
特開平０２−０９６３２５（ＪＰ，Ａ）
【文献】
特開平０３−２８４８３４（ＪＰ，Ａ）
【文献】
特開２０１４−１７５５９８（ＪＰ，Ａ）
【文献】
T. Kawai, 外4名，Initial growth mechanism of AlAs on Si(111) by molecular beam epitaxy，Applied Physics Letters，１９９１年１２月 ２日，Vol. 59, No. 23，pp. 2983-2985
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／０２、２１／１８−２１／２０５、２１／３１、
２１／３４−２１／３６５、２１／４６９、
２１／８４−２１／８６、３１／０４−３１／０７８、
Ｃ２３Ｃ １６／００−１６／５６、
Ｃ３０Ｂ １／００−３５／００
(57)【特許請求の範囲】
【請求項1】
Ｓｉ（１１１）ウェハ上でのエピタキシャル成長プロセスにおいて堆積された層のＩＩＩ−Ｖ族材料を含む半導体材料の残留歪を打ち消す方法であって、
特定の第１の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む核形成層の第１の層を構成する工程を前記エピタキシャル成長プロセス中に追加し、続いて前記第１の層上に成長される特定の第２の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む第２の層を構成するさらなる工程を前記エピタキシャル成長プロセス中に追加する工程のみからなり、
前記第２の格子定数が前記第１の格子定数よりも小さい、前記方法。
特定の第１の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む核形成層の第１の層を構成する工程を前記エピタキシャル成長プロセス中に追加し、続いて前記第１の層上に成長される特定の第２の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む第２の層を構成するさらなる工程を前記エピタキシャル成長プロセス中に追加する工程のみからなり、
前記第２の格子定数が前記第１の格子定数よりも小さい、前記方法。
【請求項2】
前記第１の格子定数および前記第２の格子定数が、前記エピタキシャル成長プロセスの結果である前記半導体材料の目標とするバンドギャップに従って選択される、請求項１に記載の方法。
【請求項3】
前記第１の層がＡｌＡｓで構成されている、請求項１に記載の方法。
【請求項4】
前記第１の層がＡｌＡｓｘＳｂ１−ｘ（０＜ｘ＜１）で構成され、ｘは、前記第１の特定の格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項5】
前記第１の層が、ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ＜１）で構成され、ｘは、前記第１の特定の格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項6】
前記第１の層が、Ａｌ１−ｙＩｎｙＡｓｘＳｂ１−ｘ（０＜ｘ＜１および０＜ｙ＜１）で構成され、ｘおよびｙは、前記第１の特定格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項7】
前記第２の層が、ＡｌＡｓｘＳｂ１−ｘ（０＜ｘ＜１）で構成され、ｘは、前記第２の特定の格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項8】
前記第２の層が、ＡｌｙＧａ１−ｙＡｓｘＳｂ１−ｘ（０＜ｘ＜１および０＜ｙ＜１）で構成され、ｘおよびｙは、前記第２の特定の格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項9】
前記第２の層が、ＡｌｙＧａ１−ｙ−ｚＩｎｚＡｓｘＳｂ１−ｘ（０＜ｘ＜１および０＜ｙ＜１および０＜ｚ＜１およびｙ＋ｚ≦１である）で構成され、ｘ、ｙおよびｚは、第２の特定の格子定数を提供する材料組成を提供するように選択される、請求項１に記載の方法。
【請求項10】
前記エピタキシャル成長方法が、４００℃から６５０℃の間隔で温度を使用することを含む、請求項１から９のいずれかに記載の方法。
【請求項11】
前記エピタキシャル成長方法が、５３０℃から５５０℃の間隔で温度を使用することを含む、請求項１から９のいずれかに記載の方法。
【請求項12】
前記半導体材料が、以下を含む材料の群から選択される、請求項１から１１のいずれかに記載の方法：
アンチモン化アルミニウム（ＡｌＳｂ）（１．６ｅＶ）、
ヒ化アルミニウム（ＡｌＡｓ）（２．１６ｅＶ、間接バンドギャップ）、
窒化アルミニウム（ＡｌＮ）（６．２８ｅＶ、直接バンドギャップ）、
リン化アルミニウム（ＡｌＰ）（２．４５ｅＶ）、
窒化ホウ素（ＢＮ）、
リン化ホウ素（ＢＰ）、
ヒ化ホウ素（ＢＡｓ）（１．５ｅＶ、間接バンドギャップ）、
アンチモン化ガリウム（ＧａＳｂ）（０．７ｅＶ）、
ヒ化ガリウム（ＧａＡｓ）（１．４３ｅＶ、直接バンドギャップ）、
窒化ガリウム（ＧａＮ）（３．４４ｅＶ、直接バンドギャップ）、
リン化ガリウム（ＧａＰ）（２．２６ｅＶ、間接バンドギャップ）、
アンチモン化インジウム（ＩｎＳｂ）（０．１７ｅＶ、直接バンドギャップ）、
ヒ化インジウム（ＩｎＡｓ）（０．３６ｅＶ、直接バンドギャップ）、
窒化インジウム（ＩｎＮ）（０．７ｅＶ）、
リン化インジウム（ＩｎＰ）（１．３５ｅＶ、直接バンドギャップ）、
ヒ化アルミニウムガリウム（ＡｌＧａＡｓ、ＡｌｘＧａ１−ｘＡｓ）、
ヒ化インジウムガリウム（ＩｎＧａＡｓ、ＩｎｘＧａ１−ｘＡｓ）、
リン化インジウムガリウム（ＩｎＧａＰ）、
ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、
アンチモン化アルミニウムインジウム（ＡｌＩｎＳｂ）、
窒化ヒ化ガリウム（ＧａＡｓＮ）、
リン化ヒ化ガリウム（ＧａＡｓＰ）、
窒化アルミニウムガリウム（ＡｌＧａＮ）、
リン化アルミニウムガリウム（ＡｌＧａＰ）、
窒化インジウムガリウム（ＩｎＧａＮ、直接バンドギャップ）、
アンチモン化ヒ化インジウム（ＩｎＡｓＳｂ）、
アンチモン化インジウムガリウム（ＩｎＧａＳｂ）、
リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ、さらにＩｎＡｌＧａＰ、ＩｎＧａＡｌＰ、ＡｌＩｎＧａＰ）、
リン化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＰ）、
リン化ヒ化インジウムガリウム（ＩｎＧａＡｓＰ）、
リン化ヒ化アルミニウムインジウム（ＡｌＩｎＡｓＰ）、
窒化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＮ）、
窒化ヒ化インジウムガリウム（ＩｎＧａＡｓＮ）、
窒化ヒ化インジウムアルミニウム（ＩｎＡｌＡｓＮ）、
窒化アンチモン化ヒ化ガリウム（ＧａＡｓＳｂＮ）、
アンチモン化ヒ化窒化ガリウムインジウム（ＧａＩｎＮＡｓＳｂ）、
リン化アンチモン化ヒ化ガリウムインジウム（ＧａＩｎＡｓＳｂＰ）、
アンチモン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＳｂ）、
アンチモン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＳｂ）、
ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓ）、
リン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＰ）、
リン化アンチモン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＳｂＰ）、
リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰ）、
アンチモン化ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓＳｂ）、
アンチモン化ヒ化リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰＡｓＳｂ）、
ヒ化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＡｓ）、
アンチモン化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＳｂ）。
アンチモン化アルミニウム（ＡｌＳｂ）（１．６ｅＶ）、
ヒ化アルミニウム（ＡｌＡｓ）（２．１６ｅＶ、間接バンドギャップ）、
窒化アルミニウム（ＡｌＮ）（６．２８ｅＶ、直接バンドギャップ）、
リン化アルミニウム（ＡｌＰ）（２．４５ｅＶ）、
窒化ホウ素（ＢＮ）、
リン化ホウ素（ＢＰ）、
ヒ化ホウ素（ＢＡｓ）（１．５ｅＶ、間接バンドギャップ）、
アンチモン化ガリウム（ＧａＳｂ）（０．７ｅＶ）、
ヒ化ガリウム（ＧａＡｓ）（１．４３ｅＶ、直接バンドギャップ）、
窒化ガリウム（ＧａＮ）（３．４４ｅＶ、直接バンドギャップ）、
リン化ガリウム（ＧａＰ）（２．２６ｅＶ、間接バンドギャップ）、
アンチモン化インジウム（ＩｎＳｂ）（０．１７ｅＶ、直接バンドギャップ）、
ヒ化インジウム（ＩｎＡｓ）（０．３６ｅＶ、直接バンドギャップ）、
窒化インジウム（ＩｎＮ）（０．７ｅＶ）、
リン化インジウム（ＩｎＰ）（１．３５ｅＶ、直接バンドギャップ）、
ヒ化アルミニウムガリウム（ＡｌＧａＡｓ、ＡｌｘＧａ１−ｘＡｓ）、
ヒ化インジウムガリウム（ＩｎＧａＡｓ、ＩｎｘＧａ１−ｘＡｓ）、
リン化インジウムガリウム（ＩｎＧａＰ）、
ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、
アンチモン化アルミニウムインジウム（ＡｌＩｎＳｂ）、
窒化ヒ化ガリウム（ＧａＡｓＮ）、
リン化ヒ化ガリウム（ＧａＡｓＰ）、
窒化アルミニウムガリウム（ＡｌＧａＮ）、
リン化アルミニウムガリウム（ＡｌＧａＰ）、
窒化インジウムガリウム（ＩｎＧａＮ、直接バンドギャップ）、
アンチモン化ヒ化インジウム（ＩｎＡｓＳｂ）、
アンチモン化インジウムガリウム（ＩｎＧａＳｂ）、
リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ、さらにＩｎＡｌＧａＰ、ＩｎＧａＡｌＰ、ＡｌＩｎＧａＰ）、
リン化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＰ）、
リン化ヒ化インジウムガリウム（ＩｎＧａＡｓＰ）、
リン化ヒ化アルミニウムインジウム（ＡｌＩｎＡｓＰ）、
窒化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＮ）、
窒化ヒ化インジウムガリウム（ＩｎＧａＡｓＮ）、
窒化ヒ化インジウムアルミニウム（ＩｎＡｌＡｓＮ）、
窒化アンチモン化ヒ化ガリウム（ＧａＡｓＳｂＮ）、
アンチモン化ヒ化窒化ガリウムインジウム（ＧａＩｎＮＡｓＳｂ）、
リン化アンチモン化ヒ化ガリウムインジウム（ＧａＩｎＡｓＳｂＰ）、
アンチモン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＳｂ）、
アンチモン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＳｂ）、
ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓ）、
リン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＰ）、
リン化アンチモン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＳｂＰ）、
リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰ）、
アンチモン化ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓＳｂ）、
アンチモン化ヒ化リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰＡｓＳｂ）、
ヒ化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＡｓ）、
アンチモン化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＳｂ）。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＩＩＩ−Ｖ材料とＳｉ基板との間の界面層を含む半導体材料の製造方法に関し、特に、Ｓｉ（１１１）基板と組み合わせたＧａＡｓを含む材料を製造する方法であって、材料の組み合わせのエピタキシャル成長後に材料に残る残留引張歪を相殺する方法に関する。
【背景技術】
【0002】
半導体材料科学の分野では、ヒ化ガリウム（ＧａＡｓ）は、半導体の基礎として多くの望ましい特性を有することが知られている。この材料の移動度および他の物理的特性は、この材料から製造される半導体デバイスの速度を、シリコン（Ｓｉ）のようなより伝統的な半導体材料と比較して大幅に増加させる。しかし、ＳｉはＧａＡｓよりはるかに安い材料である。従って、Ｓｉウェハ支持体と組み合わせてＧａＡｓを含む半導体材料の組み合わせ、すなわち半導体デバイスを製造することは、有益なコストで有益な半導体特性を提供する望ましい材料の組み合わせである。次いでトランジスタを製造することにより、既知のＳｉ集積回路製造技術と組み合わせた高周波デバイスを提供し、太陽電池は低価格でより高い効率を有し、より安価な基板を用いた大規模生産によりレーザの製造が可能となる。さらに、集積電子回路を含む同一チップ上に光学デバイスを集積することが容易になる。
【0003】
これらの好ましい材料特性および組み合わせは、先行技術において長年知られている。しかしながら、単結晶シリコンと組み合わせた高品質の単結晶ＧａＡｓのエピタキシャル成長は、２つの材料の大きな格子不整合のために容易ではない。当業者に知られているように、これらの材料を組み合わせる場合、格子不整合は、これらが貫通転位と称される欠陥の積み重ねにつながる可能性があり、所望の品質要件を満たす半導体デバイスを製造するのに必要な物理的特性を損なう可能性がある。貫通転位は、例えば先行技術で知られているように、Ｓｉウェハ上の核形成層の頂部にＧａＡｓ層をエピタキシャル成長させる際に、現れる。貫通転位は、エピタキシャル成長方向に対して一定の配向を有し、例えば、成長方向からの角度がほぼ平行または限定された範囲内にある。貫通転位の長さは、適用されるＧａＡｓ層の端部厚さよりも短い場合もあるが、半導体デバイスの層の厚さは、材料が半導体デバイスの基礎としてどのような物理的特性を提供するか、例えば光学デバイスがどの程度透明であり得るかに大きく寄与する。貫通転位の長さが制限され得るとしても、特に、ＧａＡｓを含む薄層が適用される場合、異なる材料間の界面の物理的特性が依然として制御可能である必要があり、これは有益なコスト削減パラメータである。
【0004】
材料のエピタキシャル成長に関連するさらなる問題がある。成長プロセス自体が、結果として得られる結晶構造において望ましくない欠陥を導く可能性がある。例えば、成長プロセスは、良好な結晶構造を提供し、アモルファス状態を回避する特定の温度を超える特定の高い温度範囲を使用することを含み得る。しかしながら、高温で処理した後に材料が冷えると、材料構造の再配向が起こり、材料欠陥が生じることがあり、これらが、例えば材料から製造されたデバイスの電気的および／または光学的特性に影響を及ぼし得る。
【0005】
エピタキシャル成長プロセスのパラメータに依存する１つの重要な特性は、層のエピタキシャル成長後の表面にわたる高さの差である。完成した材料層上に追加の層を適用する場合、いかなる高さの差も追加された層内に伝播し、それによりおそらく組み合わせ材料構造にさらなる欠陥を誘発する。このパラメータは、この層の結晶構造の均質性が界面の電気的および光学的特性を直接改善するので、例えば核形成層の頂部に第１の層を加える場合に特に重要である。従って、高さの差の少ない表面を有することは重要なパラメータである。
【0006】
別の重要な要因は、エピタキシャル成長プロセスで使用されるそれぞれの材料の可能性としての異なる熱膨張係数である。Ｙａｓｕｍａｓａ Ｏｋａｄａ ｅｔ ａｌは、「Ｐｒｅｃｉｓｅ ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｌａｔｔｉｃｅ ｐａｒａｍｅｔｅｒ ａｎｄ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｓｉｌｉｃｏｎ ｂｅｔｗｅｅｎ ３００ ａｎｄ １５００ Ｋ」，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５６（２），１５ Ｊｕｌｙ １９８４において、高温での異なる熱膨張係数の問題を開示した。彼らは、シリコン上の薄い酸化シリコン層が、しばしば材料間の界面付近の材料に歪を与えることを調べた。半導体太陽電池技術において、太陽電池構造の面積を大きくすることは、セルの効率を高めるために有益である。材料層内に誘発される可能性のある歪は、セル表面の屈曲をもたらし得、大きな太陽電池表面の効率に影響を及ぼす。実際、太陽電池産業においては、ＩＩＩ−Ｖ族材料をＳｉウェハと組み合わせて使用することが検討されている。しかし、これらの材料間の熱膨張係数の差および大きな格子不整合は、太陽電池のＳｉ基板上のＩＩＩ−Ｖ族材料を使用しない理由とされる。
【0007】
しかしながら、先行技術においては、シリコンウェハとＩＩＩ−Ｖ族材料とを組み合わせる問題の物理学を解明し、理解することに関して進歩がある。例えば、太陽電池などのＳｉウェハと組み合わせてＩＩＩ−Ｖ族材料を使用することの大きな利点のために、上述したような貫通転位が先行技術で解決されるように試みられてきた。先行技術では、欠陥密度を低減するために相対的に厚いバッファ層および／または歪層超格子を使用したＳｉ基板のような非ＩＩＩ−Ｖ材料と、例えばＧａＡｓとの組み合わせを達成しようとする実験プロセスのいくつかの例が知られている。例えば、１０００Å以上の厚さを有する界面層、超格子層および／またはバッファ層が、実験方法において使用される。これは、バッファであること以外の他の機能を持たない層のこうした寸法が、デバイスの性能に有害であることに加えて、余分の材料コストおよび製造時間をもたらすため、本質的な問題である。例えば、太陽電池用途では、この層は追加のインピーダンスに寄与し、層は電気を発生させることなく光を吸収し得る。
【0008】
Ｍ．Ｙａｍａｇｕｃｈｉ，Ｍ．Ｔａｃｈｉｋａｗａ，Ｙ．Ｉｔｏｈ，Ｍ．Ｓｕｇｏ，Ｓ．Ｋｏｎｄｏ：「Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ ｅｆｆｅｃｔｓ ｏｆ ｄｅｆｅｃｔ ｒｅｄｕｃｔｉｏｎ ｉｎ ＧａＡｓ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ．」，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．６８，ｐｐ．４５１８−４５２２（１９９０）は、（１００）Ｓｉ基板上に直接成長したＧａＡｓの転位を低減するために熱アニーリングを用いることができることを示している。それらのＧａＡｓ層は、アニーリング前に１０８ｃｍ−２以上の転位密度を示す。いくつかのアニーリングサイクルを用いると、転位密度は３・１０６ｃｍ−２と低くなった。Ｙａｍａｇｕｃｈｉ ｅｔ ａｌ．はまた、成長厚さと転位数との間の依存性を示し、異なる検査技術（ＥＰＤ（エッチピット密度）およびＴＥＭ（透過型電子顕微鏡検査））を使用した場合、見出される転位密度が異なることを示す。９００℃までの４回の熱アニーリングサイクル後、Ｓｉ上のＧａＡｓの３５００ｎｍでの試料の転位数の最小値が報告された。
【0009】
低レベルの貫通転位欠陥を与える非ＩＩＩ−Ｖ族材料と組み合わせたＩＩＩ−Ｖ材料を製造する別の改善された方法は、本発明の同じ発明者による欧州特許第２７４８８２８号明細書に開示されている。
【0010】
Ｍ．Ｊ．Ｙａｎｇ ｅｔ ａｌ（１９９８）は、ＡｌＧａＡｓ光吸収層中の貫通転位の数が減少した場合、Ｓｉベースの二重接合太陽電池と組み合わせたＡｌＧａＡｓが高効率をもたらす方法を理論的に示した。理論値は、反射による損失のないＡｌ０．２１ＧａＡｓ／Ｓｉ系太陽電池の場合、それぞれ１ＳＵＮ、５００ＳＵＮで３１％〜４０％の効率であった。
【0011】
Ｍａｓａｙｏｓｈｉ Ｕｅｎｏ ｅｔ ａｌ（１９９４）は、太陽電池でもある２ｄｅｇミスカットＳｉ（１００）基板と組み合わせたＡｌＧａＡｓ系太陽電池を開示している。その結果、２つのセルのベース材料としてＡｌＧａＡｓおよびＳｉを有する二重接合太陽電池が得られた。各セルはｐ−ｉ−ｎ接合を有し、ｉ層はわずかにドープされてもよく、すなわち完全に真性でなくてもよく、それによって電荷輸送が促進されてもよい。従って、太陽電池をｐ−ｉ−ｎ、ｐ−ｐ−ｎまたはｐ−ｎ−ｎ接合と表すことができるが、中間層はすべての場合に光吸収層として機能する。ＡｌＧａＡｓおよびＳｉセルの接合は、１ＳＯＬで約２０％の効率を提供し、それ故に単結晶シリコン太陽電池がＡｌＧａＡｓなしで同じ効率を達成することができるので、経済的に実現可能ではなかった。低効率の理由は、ＡｌＧａＡｓ層の欠陥であると考えられた。このような欠陥は、吸収層の短絡として作用し、太陽電池の外部ではほとんどの電力が利用できなくなる。従って、少なくとも吸収層にわずかな欠陥しかない太陽電池を製造することが重要である。
【0012】
Ｋ．Ｔａｋａｈａｓｈｉ ｅｔ ａｌ（２００５）は、（１００）ＡｌＧａＡｓ層のｎ型ドーピングにＳｉの代わりにＳｅを用いることにより、（１００）ＧａＡｓ基板上のＡｌ０．３６ＧａＡｓ太陽電池がより高い効率を有することを開示した。測定された効率は、単一接合Ａｌ０．３６ＧａＡｓおよび二重接合Ａｌ０．３６ＧａＡｓ／ＧａＡｓ太陽電池についてそれぞれ１ＳＵＮで１６．０５％および２８．８５％であった。
【0013】
Ｐ．Ｐ．Ｇｏｎｚａｌｅｚ−Ｂｏｒｒｅｒｏ ｅｔ ａｌ（２００１）は、（１１１）ＧａＡｓタイプの材料が、ＭＢＥ機における成長プロセス中にＶ／ＩＩＩフラックス比を調整するだけで、ｎ型およびｐ型Ｓｉドーピングの両方のエピタキシャル成長に使用できることを開示した。
【0014】
Ｏ．Ｍｏｒｏｈａｒａ ｅｔ ａｌ（２０１３）は、Ｓｂフラックスの下でＳｉ（１１１）と組み合わせたＧａＡｓのエピタキシャル成長を開示し、材料の表面における粗さおよび欠陥密度の低減を達成した。
【0015】
エピタキシャル成長プロセスにおける高温中の熱誘発応力は、成長プロセスが終了した後の材料の冷却中に減少する。当業者であれば、熱膨張係数の差により結晶内に誘起される力は、この力が結晶構造に作用して多くの場合それぞれの結晶欠陥を生じるプロセスによって減少することがわかっている。しかしながら、かなりの頻度で、例えば太陽電池のより大きな表面を曲げることができる残留応力が残っている。このような問題はまた、ＭＥＭＳ（微小電気機械システム）を製造する際にも問題となる可能性がある。
【0016】
さらに、熱膨張係数の問題に対するプロセスおよび解決策は、ＩＩＩ−Ｖ族材料をＳｉ材料と組み合わせて製造する際に取り組む必要がある他の要因、すなわち例えば貫通転位密度および高さの差を損なうことができない。反対に、異なる熱膨張係数の問題に関する方法および解決策を提供すると同時に、製造された材料サンプルの表面上のより低い貫通転位密度および高さの差を達成することが有益となる。
【0017】
従って、Ｓｉ基板と組み合わせてＩＩＩ−Ｖ族材料を製造する改良された方法が有利である。
【先行技術文献】
【特許文献】
【0018】
【特許文献1】欧州特許第２７４８８２８号明細書
【非特許文献】
【0019】
【非特許文献1】Ｙａｓｕｍａｓａ Ｏｋａｄａ ｅｔ ａｌ「Ｐｒｅｃｉｓｅ ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｌａｔｔｉｃｅ ｐａｒａｍｅｔｅｒ ａｎｄ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｓｉｌｉｃｏｎ ｂｅｔｗｅｅｎ ３００ ａｎｄ １５００ Ｋ」，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５６（２），１５ Ｊｕｌｙ １９８４
【非特許文献2】Ｍ．Ｙａｍａｇｕｃｈｉ，Ｍ．Ｔａｃｈｉｋａｗａ，Ｙ．Ｉｔｏｈ，Ｍ．Ｓｕｇｏ，Ｓ．Ｋｏｎｄｏ：「Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ ｅｆｆｅｃｔｓ ｏｆ ｄｅｆｅｃｔ ｒｅｄｕｃｔｉｏｎ ｉｎ ＧａＡｓ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ．」，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．６８，ｐｐ．４５１８−４５２２（１９９０）
【発明の概要】
【発明が解決しようとする課題】
【0020】
特に、本発明の目的は、非ＩＩＩ−Ｖ族材料基板上のＩＩＩ−Ｖ族材料からの材料を含む層の材料組み合わせを提供することであって、− 転位欠陥を少なくすると同時に材料の組み合わせの残留歪の影響を打ち消し、
− これはエピタキシャル成長プロセスでの成長温度で圧縮歪を提供する少なくとも１つの層を追加することによる
ものであることがわかる。
【0021】
本発明のさらなる目的は、先行技術の代替物を提供することである。
【課題を解決するための手段】
【0022】
従って、上記で記載された目的およびいくつかの他の目的は、本発明の第１の態様において、Ｓｉ（１１１）ウェハ上でのエピタキシャル成長プロセスにおいて堆積された層にＩＩＩ−Ｖ族材料を含む半導体材料の残留歪を打ち消す方法であって、特定の第１の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む核形成／第１の層を構成する工程をエピタキシャル成長プロセスに追加し、続いて特定の第２の格子定数を提供するＩＩＩ−Ｖ族材料の組み合わせを含む第２の層を構成するさらなる工程をエピタキシャル成長プロセスに追加する工程を含み、
ここで第２の格子定数は第１の格子定数よりも小さい、前記方法を提供することによって達成されることが意図される。
【0023】
本発明の実施形態の個々の態様および／または例は、それぞれ、実施形態の他の態様および／または例のいずれかと組み合わせてもよい。本発明のこれらおよび他の態様は、記載された実施形態を参照して以下の説明から明らかになる。
【0024】
ここで、本発明に従う完成材料サンプルにおける屈曲力を相殺する非ＩＩＩ／Ｖ材料上のＩＩＩ／Ｖ材料のエピタキシャル成長の方法を、添付図面を参照してより詳細に説明する。図面は、本発明の実施形態の例を示しており、添付の請求項の範囲内に入る他の可能な実施形態に限定されるものとして解釈されるべきではない。
【図面の簡単な説明】
【0025】
【図1】本発明にによるＧａＡｓ／Ｓｉ界面のＴＥＭ写真の図を開示する。
【図2】エピタキシャル成長後のいくつかの材料欠陥のＴＥＭ写真の図を開示する。
【図3】本発明の実施形態の一例を示す。
【図4】本発明の実施形態の一例を示す。
【図5】本発明の実施形態の一例を示す。
【図6】本発明の実施形態の一例を示す。
【図7】材料サンプルの表面のＥＢＩＣ画像の図を示す。
【図8】ＧａＡｓ材料サンプル中のアンチドメイン様欠陥のＳＥＭ画像を開示する。
【図9】本発明の実施形態の別の例のＳＥＭ画像を開示する。
【図12】材料サンプルの室温へのアニーリングの可能性としての効果の図を開示する。
【発明を実施するための形態】
【0026】
本発明を特定の実施形態に関連して説明してきたが、提示された実施例に決して限定されるものとして解釈されるべきではない。本発明の範囲は添付の請求項に照らして解釈されるべきである。特許請求の範囲の文脈において、「含む（ｃｏｍｐｒｉｓｉｎｇ）」または「含む（ｃｏｍｐｒｉｓｅｓ）」という用語は、他の可能な要素または工程を排除するものではない。また、「ａ」または「ａｎ」などのような言及は、複数を排除するものとして解釈されるべきではない。図面に示された要素に関する請求項内の参照符号の使用もまた、本発明の範囲を限定するものと解釈されてはならない。さらに、異なる請求項に記載された個々の特徴は、おそらく有利に組み合わせられてもよく、異なる請求項におけるこれらの特徴に言及することは、特徴の組み合わせが可能でなく有利であることを排除するものではない。
【0027】
エピタキシャル成長プロセスにおいて高温で誘起される歪は、それぞれの材料層における異なる材料の熱膨張係数の不一致の結果であり、室温に冷却されたときにエピタキシャル成長プロセスの結果となる結晶に作用する力を生じる。力の働きは結晶構造に作用し、結晶欠陥をもたらす。このプロセスで歪は減少する。しかしながら、結晶構造のそれぞれの結合自体が、室温に達すると通常は材料の組み合わせに残留歪をもたらす力の作用を打ち消す可能性がある。
【0028】
上記の力の働きによって出現し得る様々な欠陥がある。
【0029】
図１および図１ａは、Ｓｉ（１１１）基板の頂部にＡｌＡｓ核形成層を挟んでこのＳｉ（１１１）上にＧａＡｓを成長させる例を示す。図１および図１ａおよび核形成層を有する他の図で特定されたものと同様の効果はまた、他の核形成層の組み合わせでも存在する。例えば、ＡｌＡｓＳｂ、ＩｎＡｓＳｂ、ＡｌＩｎＡｓＳｂなどで構成される核形成層は、それぞれの図に記載されているのと同じ構造および効果を示す。
【0030】
さらに、図１ａおよび図１は、ＧａＡｓ層を示す。図１および図１ａおよびＧａＡｓ層を表示する他の図に示される同様の効果は、ＧａＡｓがＧａＡｓＳｂで置換された場合に同じ構造および効果を有する。
【0032】
周期系のＩＩＩ−Ｖ族からの材料は、シリコンよりも著しく高い熱膨張係数を有する。エピタキシャル成長プロセスを実行する場合、良好な結晶構造を作り出し、材料の組み合わせのセクションまたは部分におけるアモルファス状態を回避するために、高温（例えば、６７０℃の温度を用いることが知られている）を適用することが必要である。従って、歪のないＩＩＩ−Ｖ族材料を成長温度でシリコンウェハ上の核形成層に適用すると、すべてが室温まで冷却されると、ウェハの表面サイズに対して収縮する。これは、高い歪力が原因で、欠陥および亀裂、ならびにウェハの屈曲を引き起こす可能性がある。論文「Ｃｒａｃｋ ｆｏｒｍａｔｉｏｎ ｉｎ ＧａＡｓ ｈｅｔｅｒｏｅｐｉｔａｘｉａｌｆｉｌｍｓ ｏｎ Ｓｉ ａｎｄ ＳｉＧｅ ｖｉｒｔｕａｌ ｓｕｂｓｔｒａｔｅｓ」，ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＶＯＬＵＭＥ ９３，ＮＵＭＢＥＲ ７ １ ＡＰＲＩＬ ２００３に、この問題についてのさらなる詳細が開示されている。
【0033】
しかし、Ｓｉ（１１１）のシリコン基板上の核形成層上にＧａＡｓを成長させる興味深い態様がある。図１（および図１ａ）を参照すると、Ｓｉ（１１１）基板の表面と平行な貫通転位１０がある。これは図１（および図１ａ）に記載されている驚くべき効果であり、貫通転位は平面内に留まり、Ｓｉ（１００）上のＩＩＩ−Ｖ族材料の接合で知られているようにＧａＡｓ材料中に伝播しない（例えば欧州特許第２７４８８２８号参照）。さらに、この効果の検証は発明者によってなされており、結果は同じである。貫通転位の方向は材料表面と平行である。従って、Ｓｉ（１１１）上に薄いＧａＡｓ層を適用することは、電子／光学の観点から可能である。
【0034】
図２（および図２ａ）は、図１および図１ａに開示された材料サンプルの断面ＴＥＭ図を示す。この画像は、Ｓｉ（１１１）上のＩＩＩ−Ｖ族材料の処理中に生じ得る他のタイプの結晶欠陥を示す。構造中の異なる結晶方位のマーキングで示されるように、ＧａＡＳ成長が異なる結晶方位の積み重ねをもたらすドメインが確立される。積み重ねられた欠陥がむしろ粒界のように見える場所もある。しかし、図２および図２ａの参照符号１１で示されるように、熱膨張係数の差と対応する結果としての力によって行われる作用は、組み合わせ材料において欠陥面の生成をもたらす。その作用の結果、Ｓｉ（１１１）基板の表面に平行に配向された平行欠陥面が得られている。欠陥面を生成する力によって行われる作用は、熱誘起歪を減少させるが、残留歪は上述のように残る可能性がある。従って、材料の組み合わせの冷却の間の歪の緩和による欠陥は、電気的／光学的特性に関してＧａＡｓ層に影響を与えない。
【0035】
しかし、材料の組み合わせの屈曲は、上述のように多くの用途において依然として問題となり得る。この屈曲は、典型的には、材料界面における層をより薄くして層をより安価にし、入射光に対してより透明にする太陽電池に関連する問題である。
【0036】
先行技術から、結晶の熱膨張係数と格子パラメータとの間に相関または機能的関係が存在することが知られている。例えば、「Ｐｒｅｃｉｓｅ ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｌａｔｔｉｃｅ ｐａｒａｍｅｔｅｒ ａｎｄ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｓｉｌｉｃｏｎ ｂｅｔｗｅｅｎ ３００ ａｎｄ １５００ Ｋ」， Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５６（２）， １５ Ｊｕｌｙ １９８４ ｂｙ Ｙａｓｕｍａｓａ Ｏｋａｄａ ｅｔ ａｌ．に開示されているとおりである。
【0037】
本発明の１つの態様は、層の格子定数を変更することであり、それによって熱膨張係数の差の影響を緩和できる。
【0038】
従って、エピタキシャル成長プロセスで構成された半導体層を支持するＳｉウェハと組み合わせて、ＩＩＩ−Ｖ族材料の残留歪を打ち消す原理の一般的な方法であって、この方法は：半導体層が、半導体層を支持するＳｉウェハの熱膨張係数よりも高い熱膨張係数を有する場合、
− 成長方向に初期格子定数を有する追加の材料層を提供する工程をエピタキシャル成長プロセスに追加し、続いて成長方向に格子定数を減少させる材料または材料組成を調整することによって、
半導体層が半導体層を支持するＳｉウェハの熱膨張係数よりも低い熱膨張係数を有する場合には、
− 成長方向において初期格子定数を有する追加の材料層を設ける工程をエピタキシャル成長プロセスに追加し、続いて成長方向に格子定数を増加させる材料または材料組成を調整することによって、材料の組み合わせが成長温度で膨張歪を受ける工程を含む。
【0039】
格子定数間の関係は、第１の層を成長させる層、すなわち核形成層の格子定数に適合する第１の規定された格子定数を有する第１の層に続いて、格子定数が第１の規定された格子定数より高いまたは低い第２の層を加えることによって得ることができる。
【0040】
さらに、格子定数の適合は、エピタキシャル成長プロセス中の材料物質のフラックスを変化させることによって達成することができる。例えば、Ｓｂおよび／またはＡｓの含有量を増加させると格子定数を減少させることができ、エピタキシャル成長プロセス中にＳｂおよび／またはＡｓのフラックスを変化させることにより、格子定数の変化を伴う副層のスタックが達成されることが知られている。
【0041】
ＩＩＩ−Ｖ族材料は、シリコン（２，６・１０−６Ｋ−１）と比較して相当高い熱膨張係数（４〜８・１０−６Ｋ−１の範囲）を有する。従って、高温（例えば６７０℃）でのシリコンウェハ上の成長するＩＩＩ−Ｖ族材料は、室温に冷却するとシリコンウェハよりも大きく圧縮される。従って、ＩＩＩ−Ｖ材料層は引張歪を受け、層の亀裂により層を損傷するか、または層がＳｉウェハなどの縁部で上方に曲がることがあり得る。
【0042】
上記で議論された一般的な方法に関して、ＩＩＩ−Ｖ族材料の成長は、室温まで冷却されたときに材料の組み合わせがゼロに近い残留歪を有するように、成長温度で圧縮歪を伴って行われるべきである。圧縮歪効果は、異なる格子定数を有する層が、隣接層の別の格子定数に適合するという事実によって達成され得る。
【0043】
これは、所与の格子定数で成長を確立し、次いで、わずかに（または調整した）より低い格子定数で成長を続けることによって達成することができる。次に、続いて適用される材料は、それ自身を下層の格子定数に調整し、歪圧縮される。
【0044】
ＩＩＩ−Ｖ族材料の格子定数を調整する例は、例えばＳｂまたはＡｓの含有量を増加または減少させることによるものである。ＳｂまたはＡｓを添加することでは、例えばＡｌＧａＡｓＳｂを含む半導体の他の特徴は変更されないことが知られている。
【0045】
従って、本発明の一態様は、材料の組み合わせを室温に冷却した後に得られた残留歪の残りの影響を打ち消すことができる少なくとも１つのさらなる層をエピタキシャル成長プロセスに提供することである。本発明のさらに別の態様は、組み合わされた材料の格子定数を制御することによって歪を打ち消すことである。
【0046】
図３は、第１の層の残留歪とヒ素（Ａｓ）含有量との間の関係を示す本発明の実施形態の一例を示す。この例における材料の組み合わせは、ＡｌＡｓ核形成層を有するＳｉ（１１１）ウェハ、続いてＡｌ０．７５Ｇａ０．２５Ａｓ０．２０Ｓｂ０．８０の第１層により構成される。エピタキシャル成長プロセスは、（１）の残留歪から始まり、シリコン上に８００ＫでＡｌ０．７５Ｇａ０．２５Ａｓ０．２０Ｓｂ０．８０を成長させ、多数の欠陥面により、（２）に示すレベルまで残留歪を減少させる。歪は、温度を低下させることによって（３）にさらに低減され、第１の層上で増加したヒ素含有量を有する第２の層を成長させることによってさらに低減でき、（４）で示されるような残留歪を提供する。Ａｓ含有量は、ＩＩＩ−Ｖ構造におけるＶ族材料のパーセンテージとして与えられる。この計算は、第１層および第２層から残留歪への寄与を５０％と仮定しているが、欠陥面歪の寄与は概略的に正しいだけである（例えば、歪は減少するが、欠陥面の数および規模は不確実である）。第１の層よりも厚い第２の層は、図３に示されているよりも少ないヒ素含有量についてゼロに向かって残留平均歪を増加させる。アルミニウム含量を１００ａｔ％に増加させ、ガリウムを０ａｔ％にすると残留平均歪が約１Ｅ−３で変化するが、それに関して歪調整のスキームは依然として維持される。これはまた、アルミニウム含有量を５０ａｔ％に減少させ、ガリウム含有量を５０ａｔ％に増加させる場合にも当てはまる。
【0047】
図４は、本発明の実施形態の別の例を示す。図２と比較して、第１の層においてより高いＡｓ濃度を使用する場合、（１）における初期歪はより低い。第１の層に８０％Ａｓを使用すると、（３）の残留歪の量も制限され、（４）においてＡｓをさらに加えることによって補償できる。Ｖ族元素として１００％超のＡｓは不可能であるので、１００％に達した場合に歪をさらに減らすには格子パラメータを減少させる他の手段を使用しなければならない。リン（Ｐ）を添加して、バンドギャップを制御するためにインジウムを任意に添加して（例えばＡｌＧａＩｎＡｓＰ）、ＡｌＧａＡｓＰを作製することが可能である。
【0048】
図３を参照すると、ＡｌＧａＡｓＳｂにおけるＡｌ／Ｇａ比の変化は、格子パラメータの大きな変化を構成しないので、残留平均歪は、すべてのＡｌ／Ｇａ比についてほぼ同じである。Ｐおよび／またはＩｎの添加により、これはより複雑になる。
【0049】
図５は、（１）で開始した結果として８００Ｋにてシリコン上に成長するＡｌ０．７５Ｇａ０．２５Ｓｂの残留歪を示し、多数の欠陥面が残留歪を（２）に減少させる本発明の実施形態のさらなる例を示す。歪は、温度を低下させることによって（３）にさらに低減され、第１の層上に増加したヒ素含有量（４）を有する第２の層を成長させることによって、さらに低減することができる。（２）での残留歪がより大きい、（４ｂ）付近で終わる（３ｂ）に向かう別の歪「経路」も示されている。これは、より少ない欠陥面が存在する場合に起こり得る（示される図式は、歪低減工程の数を１つ減らす）。（３ｂ）に沿った歪経路が現実の場合、第２層のヒ素の量はゼロ（４ｂ付近）の平均歪を得るためにより大きくなければならない。
【0050】
図３と図４の両方と比較すると、第１の層中にＡｓが存在しないことは、（１）で初期歪が大きくなり、それ故に歪が大きくなるとともに、（２）に向かって欠陥面が低減することになる。従って、これは、最終製品における、より少ない平均Ａｓに関する解決策である。
【0051】
図３に関して、Ａｌ／Ｇａの比は歪にあまり影響を与えず、それによってＡｌ／Ｇａのすべての値について歪を低減する方法が適用できる。
【0052】
先行技術では、結果として生じるバンドギャップと格子定数に対する異なる半導体材料の組み合わせとの間に関係があることが知られている。従って、上記のように格子定数を調整する結果として、特定の材料の組み合わせのバンドギャップが所望の範囲外になることがある。
【0053】
図６は、二元半導体のいくつかの例について、バンドギャップと格子定数との間の関係を示し、その間にある線は三元複合半導体を表す。例えば、ＧａＳｂとＧａＡｓとの間の線は、０≦ｘ≦１である三元化合物ＧａＡｓ１−ｘＳｂｘを表す。実線は化合物半導体が間接バンドギャップより小さい直接バンドギャップを有する領域を示し、破線は間接バンドギャップが直接バンドギャップよりも小さい領域を示す。図６のグラフは、発明者によって計算される。
【0054】
得られた格子定数または格子パラメータ対バンドギャップに対する他のＩＩＩ−Ｖ族材料および材料の組み合わせについて、当業者は同様の表およびグラフを作成することができる。このようにして、特定の半導体設計で使用される特定のＩＩＩ−Ｖ族材料に基づいて残留歪を平衡化させる少なくとも第１の層および第２の層の格子定数対バンドギャップの組み合わせを選択することが可能である。
【0055】
従って、本発明の実施形態の例では、第１の層または核形成層は、・ＡｌＡｓ、
・ＡｌＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１）
・ＩｎＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１）、
・ＡｌＩｎｙＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１および０＜ｙ＜１）、
（そして、指数ｘ、ｙは、特定の第１の格子定数を提供するように選択される）の材料の組み合わせによって構成される材料の非限定群から選択でき、続いて、
・ＡｌＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１）、
・ＡｌｙＧａ１−ｙＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１および０＜ｙ＜１）、
・ＡｌｙＧａ１−ｙ−ｚＩｎｚＡｓｘＳｂ１−ｘ（ここで０＜ｘ＜１、および０＜ｙ＜１、および０＜ｚ＜１、およびｙ＋ｚ≦１）、
（そして、指数ｘ、ｙ、ｚの特定の値は、第２格子定数を提供するように選択され、この第２格子定数は第１の格子定数よりも小さくなければならない）によって構成される群からさらなる第２の層が選択される。
【0056】
それぞれの材料のそれぞれのａｔ％含量は、特定の格子定数に加えて所望のバンドギャップを提供するように選択することができる。しかし、第１の格子定数と第２の格子定数との間の関係は相対的であることを理解することが重要である。第２の格子定数の特性は、第１の格子定数よりも低く、第１の層と第２の層との間の界面における成長温度において圧縮歪が確立されることが必須である。従って、第１の格子定数および第２の格子定数は、第２の格子定数が第１の格子定数よりも小さい限り、半導体材料を所望のバンドギャップに適合させるように変更可能である。
【0057】
例えば、格子定数減少に用いるＳｂまたはＩｎまたはＩｎ＋Ｓｂの量は、２〜３ａｔ％の間隔で変化させることができる。この間隔は、本発明者らによって０〜１５ａｔ％、好ましくは２〜３ａｔ％であることが示唆されている。
【0058】
上記のような格子定数の調整は以下の様式で一般化でき、これは例えば、最下層がＳｉ（１１１）で構成され、その後にＡｌＡｓ１−ｘＳｂｘ核形成層が構成され、最上層が、例えばＩＩＩ−Ｖ族材料−Ａｓ１−ｙＳｂｘ（ここで、ｙ＜ｘ）として組み合わされた周期系のＩＩＩ−Ｖ族からの材料を含む。頂部のＩＩＩ−Ｖ材料はより小さな格子定数に適合し、そのようにして成長温度で圧縮歪を受ける。これは、組成をわずかに変えることによって行うことができる。一例として、Ａｓ系ＩＩＩ−Ｖ材料中に約２〜３ａｔ％を超えるＳｂを添加すると、格子定数が十分に増加し、材料試料の屈曲力を完全に相殺または打ち消す。上記の式におけるアンチモンＳｂは、インジウム単独またはＩｎとＳｂとの組み合わせで置き換えることができる。
【0059】
図７（および図７ａ）は、粒界への距離が十分に大きい限り、材料欠陥が電荷の再結合量をより少なくすることを示すＥＢＩＣ測定の画像（図７ａ）の図を示す。図８は図８ａの画像の図であり、ＧａＡｓ材料内に粒状の境界を提供する逆位相ドメインを示す。明るい色の領域は、暗い色の領域よりも１０倍多くの電流を与える。拡散長は平均で７２０ｎｍと測定されている。画像内の領域のサイズは６μｍｘ６μｍである。
【0060】
本発明の別の態様は、本質的に二次元（２Ｄ）の界面層のエピタキシャル成長を提供することであり、その結果、ＩＩＩ−Ｖ面は、シリコンウェハによって支持され、高さのばらつきが改善されて低下し、好ましくは可能な限り低い。そのような表面は、高さの変動が±５ｎｍ以内である図９（および図９ａ）、図１０（および図１０ａ）および図１１（および図１１ａ）に見ることができる。これは、ＩＩＩ−Ｖ族材料層を成長させながら基板温度を６０５℃に保つことによって得られた。
【0061】
図８（および図８ａ）は、５ｎｍのＡｌＡｓ核形成層および１８ｎｍのＧａＡｓをＳｉ（１１１）基板上に成長させた後の［１１１］配向表面のＳＥＭ画像の図を開示する。いくつかのくぼみ線（indentation line）が画像にわたって見えるが、表面の大部分は同じレベルに留まっている。ＳＥＭ画像は、平面法線［１１１］から５２度の傾斜で収集された。
【0062】
図１０は、図９および図９ａの試料からの暗視野ＴＥＭ断面像の図を開示している。底部の暗部はＳｉ基板であり、中間部は５ｎｍのＡｌＡｓ核形成層に１８ｎｍのＧａＡｓを加えたものである。頂部は、顕微鏡検査中に試料を保護するために使用されるアモルファスＰｔである。いくつかのくぼみが見られるが、それらはあまり深くなく、ＩＩＩ−Ｖ族材料層は、画像および対応する図面に描かれたサンプル表面全体にわたってほぼ同じ厚さのままである。
【0063】
図１１（および図１１ａ）は、図９の最も左のくぼみおよび図９ａの対応する画像の高角度環状暗視野ＳＴＥＭ断面画像の画像を開示する。頂部の暗部はＳｉ基板であり、中間部は５ｎｍのＡｌＡｓ核形成層に１８ｎｍのＧａＡｓを加えたものである。底部は、顕微鏡検査中にサンプルを保護するために使用されるアモルファスＰｔである。ポリタイプ層は、約１０ｎｍ深さのくぼみのすぐ下に見ることができる。最も左側の領域から最も右側の領域まで約５ｎｍの厚さ変動も見ることができる。
【0064】
良好な結晶構造を有するＧａＡｓを含む材料を製造するためには、温度を約６７０℃まで上昇させるのが普通である。図１０の図および図１０ａに描かれた図の基礎となる画像、ならびに図１１および図１１の図の基礎となる図１１ａの画像は、このような温度の上昇がアニーリング効果をもたらし、高さの差を増大させることを示す。このような高さの差の増加は、エピタキシャル成長モルホロジーが３次元（３Ｄ）成長モードに変化することを示す。またそれが、［１１１］軸周りに異なる回転数を有する領域の数を増加させ、６０５〜６７０℃付近に転移を有する（１１１）面に沿った少なくとも２つの成長モードが存在することを示す。実際、５３０℃までさらに温度を下げることにより、異なる回転の目に見える島がなく、より均一な表面が得られた。これは、６００℃未満の温度が通常、表面上に３Ｄ成長およびファセット形成をもたらすＧａＡｓ基板上でのエピタキシャル成長とは対照的である。
【0065】
本発明者らは、本発明に従うエピタキシャル成長の温度範囲が４００℃〜６５０℃の範囲であることを示唆している。
【0066】
図１２（および図１２ａの対応する画像）は、（１１１）シリコン基板上に５ｎｍのＡｌＡｓ核形成層および１８ｎｍのＧａＡｓをエピタキシャル成長させた後、６７０℃での続くアニーリング工程を行った（１１１）表面のＳＥＭ画像である。多くのくぼみ線が画像全体にわたって見られ、図８の画像および図８ａの対応する画像に比べて高さ変動がより多い。
【0067】
図１３および図１３ａの対応する画像は、図１１のサンプルからの暗視野ＴＥＭ断面画像を開示している。頂部の暗部はＳｉ基板であり、中間部は５ｎｍのＡｌＡｓ核形成層に１８ｎｍのＧａＡｓを加えたものである。底部は、顕微鏡検査中に試料を保護するために使用されるアモルファスＰｔである。ＩＩＩ−Ｖ層は、画像の右側の厚さゼロになるまで、厚さの変動が大きいことがわかる。
【0068】
ＧａＳｂはＧａＡｓと同じ結晶構造を有する材料であるため、中間のＧａＡｓｘＳｂ１−ｘを形成することにより、ＧａＡｓからＧａＳｂへ連続的に材料を変えることができる。ＧａＡｓと比較して、ＧａＳｂ材料は、エピタキシャル成長プロセスにおいて最適な品質の結晶を提供するためにより低い温度を必要とする（５３０〜５５０℃）。シリコンウェハ支持体を含むエピタキシャル成長を行う際に、ＩＩＩ−Ｖ族層にＳｂを組み込むことによって、ＩＩＩ−Ｖ族材料の最適成長温度はより低くなる。これを行う理由は、格子間または空孔などの結晶格子欠陥の数を減らすためである。ＧａＡｓ中へのＳｂの取り込みはまた、３Ｄ成長、ファセット形成、およびポリタイプの形成を抑制することがわかっている。従って、本発明者らは、ＧａＡｓＳｂを、ＧａＡｓよりもいくらか高い温度で、３Ｄ成長を導入することなく成長させることができる。異なる量のＳｂを有する層を設計する場合、上記のように、成長後の温度を低下（冷却）する際に導入されるＩＩＩ−Ｖ族材料の歪を相殺することも可能である。
【0069】
上記で開示した材料構造は、材料のドーピング後に半導体デバイスにすることができる。この材料の調査は、ＢｅドーピングがＩＩＩ／Ｖ材料のｐ型ドーピングを導く一方で、Ｓｉドーピングはｎ型ドーピング（６７０℃で２０のＶ／ＩＩＩフラックス比にて）をもたらすことを示している。Ｓｉドーピングは約２．５Ｅ１８ｃｍ−３に制限されているようであるが、一部の構造ではより高いドーピングが必要であるという問題があった。これは、ＧａＴｅ系ドーピング源を使用して、材料にＴｅドーピングを導入することによって解決されている。従って、２Ｅ１９ｃｍ−３までのＴｅドーピングが達成されている。Ｔｅドーピングは、Ｔｅの組み込みを妨げる成長中のＴｅサーフィン（Ｔｅ‐ｓｕｒｆｉｎｇ）に容易につながる可能性がある。この作用を制限するために、結晶のＴｅドープ領域について、成長温度を５５０℃未満に設定することができる。従って、Ｔｅなどのようなドナードーパント原子でｎ−ＧａＡｓ（ｎ型ＧａＡｓ）を達成することができ、Ｂｅなどのアクセプタドーパント原子でｐ−ＧａＡｓ（ｐ−型ＧａＡｓ）を達成することができる。
【0070】
電気コンタクトを製造する場合、アニーリング後にｐ型Ｓｉ上にオーミックコンタクトとしてＡｌを用い、アニール後にｎ型ＧａＡｓへのオーミックコンタクトとしてＰｄ（５０ｎｍ）、Ｇｅ（１００ｎｍ）、Ａｌ（２００ｎｍ〜５００ｎｍ）を用いることができる。コンタクトは、２３０℃〜２７０℃でアニーリングすることができる。
【0071】
Ｓｉウェハによって支持されたＧａＡｓを含む材料の引張力を相殺するまたは打ち消す上記の方法は、太陽電池を製造する際に特に有益である。太陽電池を製造する第１の工程は、Ｓｉウェハ表面を研磨することである。Ｓｉウェハ材料が（１１１）以外の結晶方位を有する場合、機械的研磨を用いるのが一般的である。しかしながら、ウェハ中にＳｉ（１１１）材料を使用する場合に化学的研磨を用いることができることは、太陽電池の製造をより安価におよび迅速にする。参考文献：「Ｃｈｅｍｉｃａｌ ｐｏｌｉｓｈｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｗｉｔｈ ａｎｈｙｄｒｏｕｓ ｈｙｄｒｏｇｅｎ ｃｈｌｏｒｉｄｅ」 ｂｙ Ｌａｎｇ，Ｇ．Ａ．；Ｓｔａｖｉｓｈ，Ｔ．Ｓｏｕｒｃｅ：ｐｕｂｌｉｓｈｅｄ ｉｎ ＲＣＡ Ｒｅｖｉｅｗ， ｖ ２４，ｎ ４，ｐ ４８８−４９８，Ｄｅｃ，１９６３には、こうした研磨方法が開示されている。
【0072】
従って、本発明による材料層を含む太陽電池を製造することは有益である。特に二重接合太陽電池の製造に有益である。
【0073】
以下の材料の群からの半導体材料を使用することは本発明のさらなる範囲内である：アンチモン化アルミニウム（ＡｌＳｂ）（１．６ｅＶ）、ヒ化アルミニウム（ＡｌＡｓ）（２．１６ｅＶ、間接バンドギャップ）、窒化アルミニウム（ＡｌＮ）（６．２８ｅＶ、直接バンドギャップ）、リン化アルミニウム（ＡｌＰ）（２．４５ｅＶ）、窒化ホウ素（ＢＮ）、リン化ホウ素（ＢＰ）、ヒ化ホウ素（ＢＡｓ）（１．５ｅＶ、間接バンドギャップ）、アンチモン化ガリウム（ＧａＳｂ）（０．７ｅＶ）、ヒ化ガリウム（ＧａＡｓ）（１．４３ｅＶ、直接バンドギャップ）、窒化ガリウム（ＧａＮ）（３．４４ｅＶ、直接バンドギャップ）、リン化ガリウム（ＧａＰ）（２．２６ｅＶ、間接バンドギャップ）、アンチモン化インジウム（ＩｎＳｂ）（０．１７ｅＶ、直接バンドギャップ）、ヒ化インジウム（ＩｎＡｓ）（０．３６ｅＶ、直接バンドギャップ）、窒化インジウム（ＩｎＮ）（０．７ｅＶ）、リン化インジウム（ＩｎＰ）（１．３５ｅＶ、直接バンドギャップ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ、ＡｌｘＧａ１−ｘＡｓ）、ヒ化インジウムガリウム（ＩｎＧａＡｓ、ＩｎｘＧａ１−ｘＡｓ）、リン化インジウムガリウム（ＩｎＧａＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、アンチモン化アルミニウムインジウム（ＡｌＩｎＳｂ）、窒化ヒ化ガリウム（ＧａＡｓＮ）、リン化ヒ化ガリウム（ＧａＡｓＰ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、リン化アルミニウムガリウム（ＡｌＧａＰ）、窒化インジウムガリウム（ＩｎＧａＮ、直接バンドギャップ）、アンチモン化ヒ化インジウム（ＩｎＡｓＳｂ）、アンチモン化インジウムガリウム（ＩｎＧａＳｂ）、リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰ、さらにＩｎＡｌＧａＰ、ＩｎＧａＡｌＰ、ＡｌＩｎＧａＰ）、リン化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＰ）、リン化ヒ化インジウムガリウム（ＩｎＧａＡｓＰ）、リン化ヒ化アルミニウムインジウム（ＡｌＩｎＡｓＰ）、窒化ヒ化アルミニウムガリウム（ＡｌＧａＡｓＮ）、窒化ヒ化インジウムガリウム（ＩｎＧａＡｓＮ）、窒化ヒ化インジウムアルミニウム（ＩｎＡｌＡｓＮ）、窒化アンチモン化ヒ化ガリウム（ＧａＡｓＳｂＮ）、アンチモン化ヒ化窒化ガリウムインジウム（ＧａＩｎＮＡｓＳｂ）、リン化アンチモン化ヒ化ガリウムインジウム（ＧａＩｎＡｓＳｂＰ）、アンチモン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＳｂ）、アンチモン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＳｂ）、ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓ）、リン化ヒ化アルミニウムガリウムインジウム（ＡｌＧａＩｎＡｓＰ）、リン化アンチモン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＳｂＰ）、リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰ）、アンチモン化ヒ化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＡｓＳｂ）、アンチモン化ヒ化リン化アルミニウムガリウムインジウム（ＡｌＧａＩｎＰＡｓＳｂ）、ヒ化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＡｓ）、アンチモン化リン化窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮＰＳｂ）、セレン化カドミウム（ＣｄＳｅ）（１．７４ｅＶ、直接バンドギャップ）、硫化カドミウム（ＣｄＳ）（２．４２ｅＶ、直接バンドギャップ）、テルル化カドミウム（ＣｄＴｅ）（１．４９ｅＶ）、テルル化マグネシウム（ＭｇＴｅ）（約３〜３．５ｅＶ）、セレン化マグネシウム（ＭｇＳｅ）（約３．６〜４ｅＶ）、硫化マグネシウム（ＭｇＳ）（約４．６〜５ｅＶ）、酸化亜鉛（ＺｎＯ）（３．３７ｅＶ、直接バンドギャップ）、セレン化亜鉛（ＺｎＳｅ）（２．７ｅＶ）、硫化亜鉛（ＺｎＳ）（３．６８ｅＶ）、テルル化亜鉛（ＺｎＴｅ）（２．２５ｅＶ）、テルル化カドミウム亜鉛（ＣｄＺｎＴｅ、ＣＺＴ）、セレン化カドミウム亜鉛（ＣｄＺｎＳｅ）、硫化カドミウム亜鉛（ＣｄＺｎＳ）、テルル化マグネシウムカドミウム（ＭｇＣｄＴｅ）、セレン化マグネシウムカドミウム（ＭｇＣｄＳｅ）、テルル化マグネシウム亜鉛（ＭｇＺｎＴｅ）、セレン化マグネシウム亜鉛（ＭｇＺｎＳｅ）、硫化マグネシウム亜鉛（ＭｇＺｎＳ）、テルル化水銀カドミウム（ＨｇＣｄＴｅ）、テルル化水銀亜鉛（ＨｇＺｎＴｅ）、セレン化水銀亜鉛（ＨｇＺｎＳｅ）、セレン化テルル化カドミウム亜鉛（ＣｄＺｎＴｅＳｅ）、硫化テルル化カドミウム亜鉛（ＣｄＺｎＴｅＳ）、硫化セレン化カドミウム亜鉛（ＣｄＺｎＳｅＳ）、硫化セレン化マグネシウム亜鉛（ＭｇＺｎＳｅＳ）、テルル化硫化マグネシウム亜鉛（ＭｇＺｎＳＴｅ）、テルル化セレン化マグネシウム亜鉛（ＭｇＺｎＳｅＴｅ）、テルル化セレン化マグネシウムカドミウム（ＭｇＣｄＳｅＴｅ）、硫化セレン化マグネシウムカドミウム（ＭｇＣｄＳｅＳ）、テルル化水銀カドミウム亜鉛（ＨｇＣｄＺｎＴｅ）、セレン化水銀カドミウム亜鉛（ＨｇＣｄＺｎＳｅ）、硫化水銀カドミウム亜鉛（ＨｇＣｄＺｎＳ）、塩化銅（ＣｕＣｌ）、セレン化鉛（ＰｂＳｅ）（０．２７ｅＶ、直接バンドギャップ）、硫化鉛（ＩＩ）（ＰｂＳ）（０．３７ｅＶ）、テルル化鉛（ＰｂＴｅ）（０．２９ｅＶ）、硫化スズ（ＳｎＳ）、テルル化スズ（ＳｎＴｅ）、テルル化鉛スズ（ＰｂＳｎＴｅ）、テルル化タリウムスズ（Ｔｌ２ＳｎＴｅ５）、テルル化タリウムゲルマニウム（Ｔｌ２ＧｅＴｅ５）、テルル化ビスマス（Ｂｉ２Ｔｅ３）、リン化カドミウム（Ｃｄ３Ｐ２）、ヒ化カドミウム（Ｃｄ３Ａｓ２）、アンチモン化カドミウム（Ｃｄ３Ｓｂ２）、リン化亜鉛（Ｚｎ３Ｐ２）、ヒ化亜鉛（Ｚｎ３Ａｓ２）、アンチモン化亜鉛（Ｚｎ３Ｓｂ２）、アンチモン化ヒ化亜鉛（Ｚｎ３ＳｂＡｓ）。
【0074】
略語：Ｇａ−ガリウム
Ａｌ−アルミニウム
Ｉｎ−インジウム
Ａｓ−ヒ素
Ｓｂ−アンチモン
Ｓｉ−シリコン
Ｔｅ−テルル
Ｂｅ−ベリリウム
ＡｌＳｂ−アンチモン化アルミニウム
ＧａＡｓ−ヒ化ガリウム
ＧａＳｂ−アンチモン化ガリウム
ＡｌＧａＡｓ−ヒ化アルミニウムガリウム三元化合物半導体
ＡｌＧａＳｂ−アンチモン化アルミニウムガリウム三元化合物半導体
ＡｌＧａＡｓＳｂ−アンチモン化ヒ化アルミニウムガリウム第四級化合物半導体
ｎ−ＧａＡｓ、ｐ−ＧａＡｓ ｎ−またはｐドープＧａＡｓ
ＩＩＩ−Ｖおよびローマ数字の他の組み合わせ−元素周期律表の（この場合）ＩＩＩ族およびＶ族の元素を含む化合物半導体。
（１１１）−結晶方位
ＥＰＤ−エッチピット密度
ＴＥＭ−透過型電子顕微鏡検査
ＳＥＭ−走査型電子顕微鏡検査
ＳＴＥＭ 走査型透過電子顕微鏡検査
ＸＲＤ−Ｘ線回折
ＦＷＨＭ−半値全幅