特許 6885779 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6885779

(24)【登録日】2021年5月17日

(45)【発行日】2021年6月16日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/11531 20170101AFI20210603BHJP

   H01L 21/822 20060101ALI20210603BHJP

   H01L 27/04 20060101ALI20210603BHJP

   H01L 21/8234 20060101ALI20210603BHJP

   H01L 27/06 20060101ALI20210603BHJP

   H01L 27/11573 20170101ALI20210603BHJP

   H01L 21/336 20060101ALI20210603BHJP

   H01L 29/788 20060101ALI20210603BHJP

   H01L 29/792 20060101ALI20210603BHJP

   H01L 27/088 20060101ALI20210603BHJP

【ＦＩ】

   H01L27/11531

   H01L27/04 C

   H01L27/06 102A

   H01L27/11573

   H01L29/78 371

   H01L27/088 H

【請求項の数】18

【全頁数】36

(21)【出願番号】特願2017-90251(P2017-90251)

(22)【出願日】2017年4月28日

(65)【公開番号】特開2018-190788(P2018-190788A)

(43)【公開日】2018年11月29日

【審査請求日】2019年10月18日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】山下 朋弘

(72)【発明者】

【氏名】緒方 完

(72)【発明者】

【氏名】藤戸 正道

(72)【発明者】

【氏名】齋藤 朋也

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２０１７−０６３１８８（ＪＰ，Ａ）

【文献】 特開２０１７−０４５８６０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／０２７０６２０（ＵＳ，Ａ１）

【文献】 特開２０１４−０７８６６１（ＪＰ，Ａ）

【文献】 特開２０１４−２２９８４４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／０１９０１４３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／００５７６４４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５３１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／１１５７３

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

半導体基板に配置されたメモリ領域と、
前記半導体基板に配置された容量素子領域と、
を備え、
前記メモリ領域のメモリセルは、
前記半導体基板の一部で形成され、前記半導体基板の主面から第１方向に突出し、第２方向に幅を有し、前記第２方向に交差する第３方向に延在し、前記第２方向に沿って配置された複数の第１突出部と、
前記第１突出部との間に第１ゲート絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１ゲート電極と、
前記第１突出部との間に第２ゲート絶縁膜を介して配置され、前記複数の第１ゲート電極の各々の側面に前記第２ゲート絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２ゲート電極と、
前記第２ゲート絶縁膜を介して互いに隣接する前記第１ゲート電極および前記第２ゲート電極を挟むように、前記第１突出部に設けられた第１半導体領域および第２半導体領域と、
を備え、
前記容量素子領域の容量素子は、
前記半導体基板の一部で形成され、前記半導体基板の主面から前記第１方向に突出し、前記第２方向に幅を有し、前記第３方向に延在し、前記第２方向に沿って配置された複数の第２突出部と、
前記第２突出部の主面および側面との間に絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１容量電極と、
前記第２突出部の主面および側面との間に容量絶縁膜を介して配置され、前記複数の第１容量電極の各々の側面に前記容量絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２容量電極と、
を備え、
前記第１ゲート電極と前記第１容量電極とは、第１導体膜で形成され、
前記第２ゲート電極と前記第２容量電極とは、第２導体膜で形成され、
前記複数の第２突出部の隣接間隔は、前記複数の第１突出部の隣接間隔より小さい、半導体装置。

【請求項2】

請求項１記載の半導体装置において、
前記複数の第２突出部の隣接間隔は、前記容量絶縁膜の厚さの３倍以上である、半導体装置。

【請求項3】

請求項１記載の半導体装置において、
前記複数の第１容量電極の隣接間隔は、前記複数の第１ゲート電極の隣接間隔より小さい、半導体装置。

【請求項4】

請求項３記載の半導体装置において、
前記複数の第１容量電極の隣接間隔は、前記容量絶縁膜の厚さの３倍以上である、半導体装置。

【請求項5】

請求項１記載の半導体装置において、
前記第１容量電極の前記第３方向の幅が、前記第１ゲート電極の前記第３方向の幅より小さい、半導体装置。

【請求項6】

請求項１記載の半導体装置において、
前記複数の第２突出部の隣接間に配置された前記第２容量電極の前記第１方向の長さが、前記複数の第１突出部の隣接間に配置された前記第２ゲート電極の前記第１方向の長さより長い、半導体装置。

【請求項7】

請求項６記載の半導体装置において、
前記複数の第２突出部の隣接間に配置された前記第１容量電極と、前記第1容量電極の底面に対向する前記半導体基板との間に、前記容量絶縁膜を介して前記第２容量電極の第１部分が設けられている、半導体装置。

【請求項8】

請求項７記載の半導体装置において、
前記第１容量電極を挟んで隣接する前記第２容量電極が、前記第１部分を通じて電気的に接続されている、半導体装置。

【請求項9】

請求項１記載の半導体装置において、
前記第２突出部の突出端部にテーパが形成されている、半導体装置。

【請求項10】

半導体基板に配置されたメモリ領域と、
前記半導体基板に配置された容量素子領域と、
を備え、
前記メモリ領域のメモリセルは、
前記半導体基板の一部で形成され、前記半導体基板の主面から第１方向に突出し、第２方向に幅を有し、前記第２方向に交差する第３方向に延在し、前記第２方向に沿って配置された複数の第１突出部と、
前記第１突出部との間に第１ゲート絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１ゲート電極と、
前記第１突出部との間に第２ゲート絶縁膜を介して配置され、前記複数の第１ゲート電極の各々の側面に前記第２ゲート絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２ゲート電極と、
前記第２ゲート絶縁膜を介して互いに隣接する前記第１ゲート電極および前記第２ゲート電極を挟むように、前記第１突出部に設けられた第１半導体領域および第２半導体領域と、
を備え、
前記容量素子領域の容量素子は、
前記半導体基板の一部で形成され、前記半導体基板の主面から前記第１方向に突出し、前記第２方向に幅を有し、前記第３方向に延在し、前記第２方向に沿って配置された複数の第２突出部と、
前記第２突出部の主面および側面との間に絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１容量電極と、
前記第２突出部の主面および側面との間に容量絶縁膜を介して配置され、前記複数の第１容量電極の各々の側面に前記容量絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２容量電極と、
を備え、
前記第１ゲート電極と前記第１容量電極とは、第１導体膜で形成され、
前記第２ゲート電極と前記第２容量電極とは、第２導体膜で形成され、
前記複数の第１容量電極の隣接間隔は、前記第１ゲート電極の隣接間隔より小さく、
前記複数の第１容量電極の隣接間隔は、前記容量絶縁膜の厚さの３倍以上である、半導体装置。

【請求項11】

請求項１０記載の半導体装置において、
前記第１容量電極の前記第３方向の幅が、前記第１ゲート電極の前記第３方向の幅より小さい、半導体装置。

【請求項12】

請求項１０記載の半導体装置において、
前記複数の第２突出部の隣接間に配置された前記第２容量電極の前記第１方向の長さが、前記複数の第１突出部の隣接間に配置された前記第２ゲート電極の前記第１方向の長さより長い、半導体装置。

【請求項13】

請求項１２記載の半導体装置において、
前記複数の第２突出部の隣接間に配置された前記第１容量電極と、前記第１容量電極の底面に対向する前記半導体基板との間に、前記容量絶縁膜を介して前記第２容量電極の第１部分が設けられている、半導体装置。

【請求項14】

請求項１３記載の半導体装置において、
前記第１容量電極を挟んで隣接する前記第２容量電極が、前記第１部分を通じて電気的に接続されている、半導体装置。

【請求項15】

請求項１０記載の半導体装置において、
前記第２突出部の突出端部にテーパが形成されている、半導体装置。

【請求項16】

半導体基板に配置されたメモリ領域と、
前記半導体基板に配置された容量素子領域と、
を備え、
前記メモリ領域のメモリセルは、
前記半導体基板の一部で形成され、前記半導体基板の主面から第１方向に突出し、第２方向に幅を有し、前記第２方向に交差する第３方向に延在し、前記第２方向に沿って配置された複数の第１突出部と、
前記第１突出部との間に第１ゲート絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１ゲート電極と、
前記第１突出部との間に第２ゲート絶縁膜を介して配置され、前記複数の第１ゲート電極の各々の側面に前記第２ゲート絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２ゲート電極と、
前記第２ゲート絶縁膜を介して互いに隣接する前記第１ゲート電極および前記第２ゲート電極を挟むように、前記第１突出部に設けられた第１半導体領域および第２半導体領域と、
を備え、
前記容量素子領域の容量素子は、
前記半導体基板の一部で形成され、前記半導体基板の主面から前記第１方向に突出し、前記第２方向に幅を有し、前記第３方向に延在し、前記第２方向に沿って配置された複数の第２突出部と、
前記第２突出部の主面および側面との間に絶縁膜を介して配置され、前記第２方向に延在し、前記第３方向に沿って配置された複数の第１容量電極と、
前記第２突出部の主面および側面との間に容量絶縁膜を介して配置され、前記複数の第１容量電極の各々の側面に前記容量絶縁膜を介して隣接し、前記第２方向に延在し、前記第３方向に沿って配置された複数の第２容量電極と、
を備え、
前記第１ゲート電極と前記第１容量電極とは、第１導体膜で形成され、
前記第２ゲート電極と前記第２容量電極とは、第２導体膜で形成され、
前記複数の第２突出部の隣接間に配置された前記第２容量電極の前記第１方向の長さが、前記複数の第１突出部の隣接間に配置された前記第２ゲート電極の前記第１方向の長さより長く、
前記第１容量電極の前記第３方向の幅が、前記第１ゲート電極の前記第３方向の幅より小さい、半導体装置。

【請求項17】

請求項１６記載の半導体装置において、
前記複数の第２突出部の隣接間に配置された前記第１容量電極と、前記第１容量電極の底面に対向する前記半導体基板との間に、前記容量絶縁膜を介して前記第２容量電極の第１部分が設けられている、半導体装置。

【請求項18】

請求項１７記載の半導体装置において、
前記第１容量電極を挟んで隣接する前記第２容量電極が、前記第１部分を通じて電気的に接続されている、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置技術に関し、例えば、不揮発性メモリおよび容量素子を半導体基板上に備える半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

不揮発性メモリを半導体基板上に備える半導体装置については、例えば、特開２０１４−４９７３５号公報（特許文献１）に記載があり、以下の構成が開示されている。すなわち、容量素子の一対の容量電極が、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリのコントロールゲート用のポリシリコン膜およびメモリゲート用のポリシリコン膜で形成されている。そして、その一対の容量電極が、ＭＯＮＯＳメモリのＯＮＯ膜を介して半導体基板の主面に沿って隣接した状態で配置されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４−４９７３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

不揮発性メモリおよび容量素子を半導体基板上に備える半導体装置では、半導体装置の小型化が望まれる。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態における半導体装置は、メモリ領域のメモリセルは、半導体基板の主面から突出する複数の第１突出部と、これに交差する複数の第１ゲート電極および第２ゲート電極とを備えている。また、容量素子領域の容量素子は、半導体基板の主面から突出する複数の第２突出部と、これに交差する複数の第１容量電極および第２容量電極とを備えている。そして、第１ゲート電極と第１容量電極とは第１導体膜で形成され、第２ゲート電極と第２容量電極とは第２導体膜で形成され、複数の第２突出部の隣接間隔は、複数の第１突出部の隣接間隔より小さい。

【0007】

一実施の形態における半導体装置は、メモリ領域のメモリセルは、半導体基板の主面から突出する複数の第１突出部と、これに交差する複数の第１ゲート電極および第２ゲート電極とを備えている。また、容量素子領域の容量素子は、半導体基板の主面から突出する複数の第２突出部と、これに交差する複数の第１容量電極および第２容量電極とを備えている。そして、第１ゲート電極と第１容量電極とは第１導体膜で形成され、第２ゲート電極と第２容量電極とは第２導体膜で形成され、複数の第１容量電極の隣接間隔は、複数の第１ゲート電極の隣接間隔より小さい。

【0008】

一実施の形態における半導体装置は、メモリ領域のメモリセルは、半導体基板の主面から第１方向に突出する複数の第１突出部と、これに交差する複数の第１ゲート電極および第２ゲート電極とを備えている。また、容量素子領域の容量素子は、半導体基板の主面から第１方向に突出する複数の第２突出部と、これに交差する複数の第１容量電極および第２容量電極とを備えている。そして、第１ゲート電極と第１容量電極とは第１導体膜で形成され、第２ゲート電極と第２容量電極とは第２導体膜で形成され、複数の第２突出部の隣接間に配置された第２容量電極の第１方向の長さが、複数の第１突出部の隣接間に配置された第２ゲート電極の第１方向の長さより長い。

【発明の効果】

【0009】

一実施の形態によれば、不揮発性メモリおよび容量素子を半導体基板上に備える半導体装置を小型化することができる。

【図面の簡単な説明】

【0010】

【図1】一実施の形態である半導体チップのレイアウト構成例を示す図である。

【図2】図１の半導体チップのメモリセルアレイの要部平面図である。

【図3】図２のメモリセルアレイのメモリセルの拡大平面図である。

【図4】図２のＸ１−Ｘ１線の断面図である。

【図5】図２のＸ２−Ｘ２線の断面図である。

【図6】図２のＹ１−Ｙ１線の断面図である。

【図7】図２のＹ２−Ｙ２線の断面図である。

【図8】図１の半導体チップの容量素子領域の要部平面図である。

【図9】図８の領域Ａ１の拡大平面図である。

【図10】図８のＸ３−Ｘ３線の断面図である。

【図11】図８のＸ４−Ｘ４線の断面図である。

【図12】図８のＹ３−Ｙ３線の断面図である。

【図13】図８のＹ４−Ｙ４線の断面図である。

【図14】左は容量素子の容量の説明図であって図１０の要部拡大断面図、右は容量素子の容量の説明図であって図１３の要部拡大断面図である。

【図15】容量素子の単位回路図である。

【図16】左は容量素子の複数の容量電極の隣接間隔とメモリセルの複数の制御ゲート電極の隣接間隔とを比較して示した半導体基板の要部断面図、右は容量素子領域に配置された複数のフィンの隣接間隔とメモリセルアレイに配置された複数のフィンの隣接間隔とを比較して示した半導体基板の要部断面図である。

【図17】フィンの拡大断面図である。

【図18】フィンの変形例の拡大断面図である。

【図19】フィンの変形例の拡大断面図である。

【図20】フィンの変形例の拡大断面図である。

【図21】容量素子の容量電極の変形例の要部断面図である。

【図22】容量素子の容量電極の変形例の要部断面図である。

【図23】容量素子の容量電極の変形例の要部断面図である。

【図24】容量素子の容量電極の変形例の要部断面図である。

【図25】左は容量素子の具体的な配置例の平面図、右は図２５の左の領域Ａ２の拡大平面図である。

【図26】容量素子の適用例であるチャージポンプ回路の回路図である。

【図27】実施の形態の半導体装置の製造工程中における半導体基板の要部断面図である。

【図28】図２７の後の製造工程の半導体基板の要部断面図である。

【図29】図２８の後の製造工程の半導体基板の要部断面図である。

【図30】図２９の後の製造工程の半導体基板の要部断面図である。

【図31】図３０の後の製造工程の半導体基板の要部断面図である。

【図32】図３１と同じ製造工程の半導体基板の要部断面図である。

【図33】図３１と同じ製造工程の半導体基板の要部断面図である。

【図34】図３１と同じ製造工程の半導体基板の要部断面図である。

【図35】図３１の後の製造工程の半導体基板の要部断面図である。

【図36】図３５と同じ製造工程の半導体基板の要部断面図である。

【図37】図３５と同じ製造工程の半導体基板の要部断面図である。

【図38】図３５と同じ製造工程の半導体基板の要部断面図である。

【図39】図３５の後の製造工程の半導体基板の要部断面図である。

【図40】図３９と同じ製造工程の半導体基板の要部断面図である。

【図41】図３９と同じ製造工程の半導体基板の要部断面図である。

【図42】図３９と同じ製造工程の半導体基板の要部断面図である。

【図43】図３９の後の製造工程の半導体基板の要部断面図である。

【図44】図４３と同じ製造工程の半導体基板の要部断面図である。

【図45】図４３と同じ製造工程の半導体基板の要部断面図である。

【図46】図４３と同じ製造工程の半導体基板の要部断面図である。

【図47】図４３の後の製造工程の半導体基板の要部断面図である。

【図48】図４７と同じ製造工程の半導体基板の要部断面図である。

【図49】図４７と同じ製造工程の半導体基板の要部断面図である。

【図50】図４７と同じ製造工程の半導体基板の要部断面図である。

【図51】図４７の後の製造工程の半導体基板の要部断面図である。

【図52】図５１と同じ製造工程の半導体基板の要部断面図である。

【図53】図５１と同じ製造工程の半導体基板の要部断面図である。

【図54】図５１と同じ製造工程の半導体基板の要部断面図である。

【図55】図５１の後の製造工程の半導体基板の要部断面図である。

【図56】図５５と同じ製造工程の半導体基板の要部断面図である。

【図57】図５５と同じ製造工程の半導体基板の要部断面図である。

【図58】図５５と同じ製造工程の半導体基板の要部断面図である。

【図59】図５５の後の製造工程の半導体基板の要部断面図である。

【図60】図５９と同じ製造工程の半導体基板の要部断面図である。

【図61】図５９と同じ製造工程の半導体基板の要部断面図である。

【図62】図５９と同じ製造工程の半導体基板の要部断面図である。

【図63】左は実施の形態２の半導体装置における図８のＸ４−Ｘ４線の断面図、右は図６３の左側の領域Ａ３の拡大断面図である。

【図64】左は実施の形態２の半導体装置における図８のＹ４−Ｙ４線の断面図、右は図６４の左側の領域Ａ４の拡大断面図である。

【図65】図６３および図６４の半導体装置の製造工程中の半導体基板の要部断面図である。

【図66】図６５と同じ製造工程中の半導体基板の要部断面図である。

【図67】図６５と同じ製造工程中の半導体基板の要部断面図である。

【図68】図６５と同じ製造工程中の半導体基板の要部断面図である。

【図69】図６５の後の製造工程中の半導体基板の要部断面図である。

【図70】図６９と同じ製造工程中の半導体基板の要部断面図である。

【図71】左は実施の形態２の半導体装置の変形例における図８のＸ４−Ｘ４線の断面図、右は図７１の左の領域Ａ５の拡大断面図である。

【図72】左は実施の形態２の半導体装置の変形例における図８のＹ４−Ｙ４線の断面図、右は図７２の左側の領域Ａ６の拡大断面図である。

【図73】左は実施の形態３の半導体装置における図８のＸ４−Ｘ４線の断面図、右は図７３の左の領域Ａ７の拡大断面図である。

【図74】左は実施の形態３の半導体装置における図８のＹ３−Ｙ３線の断面図、右は図７４の左の領域Ａ８の拡大断面図である。

【図75】実施の形態３の半導体装置における図８のＹ４−Ｙ４線の断面図である。

【図76】図７３〜図７５の半導体装置の製造工程中における半導体基板の要部断面図である。

【図77】図７６と同じ製造工程中の半導体基板の要部断面図である。

【図78】図７６と同じ製造工程中の半導体基板の要部断面図である。

【図79】図７６と同じ製造工程中の半導体基板の要部断面図である。

【発明を実施するための形態】

【0011】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0012】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0013】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0014】

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含む。このことは、上記数値および範囲についても同様である。

【0015】

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0016】

（実施の形態１）
＜半導体チップのレイアウト構成例＞
図１は、本実施の形態１における半導体チップ（半導体装置）ＣＨＰのレイアウト構成例を示す図である。本実施の形態１の半導体チップ（以下、単にチップという）ＣＨＰは、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、ＥＥＰＲＯＭ４００、フラッシュメモリ５００およびＩ／Ｏ回路６００を有する。ＣＰＵ（Central Processing Unit）１００は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なう。ＲＡＭ（Random Access Memory）２００は、記憶情報をランダムに、すなわち、随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができる。ＲＡＭとしては、例えば、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。アナログ回路３００は、アナログ信号（時間的に連続して変化する電圧や電流の信号）を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路等を有する。

【0017】

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４００およびフラッシュメモリ５００は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。

【0018】

このＥＥＰＲＯＭ４００およびフラッシュメモリ５００のメモリセルは、例えば、記憶用のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタを有する。ＥＥＰＲＯＭ４００とフラッシュメモリ５００は、ＥＥＰＲＯＭ４００が、例えば、バイト単位で消去可能な不揮発性メモリであるのに対し、フラッシュメモリ５００が、例えば、ワード線単位で消去可能な不揮発性メモリである。一般に、フラッシュメモリ５００には、ＣＰＵ１００で種々の処理を実行するためのプログラム等が記憶されている。これに対し、ＥＥＰＲＯＭ４００には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭ４００またはフラッシュメモリ５００は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路等を有する。

【0019】

Ｉ／Ｏ（Input/Output）回路６００は、入出力回路であり、チップＣＨＰ内からチップＣＨＰの外部に接続された機器へのデータの出力や、チップＣＨＰの外部に接続された機器からチップＣＨＰ内へのデータの入力を行なうための回路である。

【0020】

本実施の形態１の半導体装置は、メモリセルアレイとロジック回路領域とを有する。メモリセルアレイには、複数の不揮発性メモリセルが行列状に配置されている。一方、ロジック回路領域には、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、Ｉ／Ｏ回路６００およびメモリ（ＥＥＰＲＯＭ４００またはフラッシュメモリ５００）のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路等が形成されている。

【0021】

＜半導体装置の構造＞
図２は図１のチップＣＨＰのメモリセルアレイＭＲの要部平面図、図３は図２のメモリセルアレイＭＲのメモリセルＭＣの拡大平面図、図４は図２のＸ１−Ｘ１線の断面図、図５は図２のＸ２−Ｘ２線の断面図、図６は図２のＹ１−Ｙ１線の断面図、図７は図２のＹ２−Ｙ２線の断面図である。なお、Ｘ，Ｙは平面視で互いに交差（好適には直交）する２つの方向を示している。また、平面視とは、半導体基板１の主面に垂直な方向から視た場合を意味する。また、図２および図３は平面図であるが、理解を容易にするため制御ゲート電極ＣＧにハッチングを付した。

【0022】

図２に示すように、メモリセルセルアレイ（メモリ領域）ＭＲにおいて、例えば、ｐ型のシリコン単結晶からなる半導体基板（以下、単に基板という）１の主面には、Ｘ方向（第３方向）に延在する複数のフィン（第１突出部）ＦＡが、Ｙ方向（第２方向）に沿って等間隔に配置されている。各フィンＦＡは、Ｙ方向に所定の幅を有する平面視で帯状のパターンで形成されている。また、各フィンＦＡは、基板１の一部で形成されている。すなわち、図６および図７に示すように、各フィンＦＡは、基板１の主面から基板１の主面に垂直な方向（第１方向）に突出する直方体形状の突出部（凸部）で構成されている。各フィンＦＡは、基板１の上部のｐ型ウエルＰＷ１内に形成されている。ｐ型ウエルＰＷ１は、基板１の上部に、例えば、リン（Ｐ）またはヒ素（Ａｓ）等のような不純物が導入されることで形成されている。

【0023】

図５〜図７に示すように、各フィンＦＡの脚部（下部）側の周囲は、分離部ＳＴＩで囲まれており、各フィンＦＡ間は分離部ＳＴＩで分離されている。分離部ＳＴＩは、例えば、溝型の分離部で形成されており、基板１の主面に形成された溝内に、例えば、酸化シリコン膜等のような絶縁膜が埋め込まれて形成されている。言い換えると、分離部ＳＴＩから露出するフィンＦＡは、基板１の活性領域を形成する部分になっている。すなわち、フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。そして、各フィンＦＡには、複数のメモリセルＭＣがＸ方向に沿って隣接した状態で配置されている。

【0024】

また、図２に示すように、メモリセルアレイＭＲにおいて基板１上には、Ｙ方向に延在する複数の制御ゲート電極（第１ゲート電極）ＣＧおよび複数のメモリゲート電極（第２ゲート電極）ＭＧが複数のフィンＦＡに対して交差した状態で配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｘ方向に所定の幅を有する平面視で帯状のパターンで形成されており、ゲート絶縁膜Ｇｉｍを介してＸ方向に隣接した状態で配置されている。

【0025】

図２〜図４に示すように、各メモリセルＭＣは、例えば、スプリットゲート型のメモリセルで構成されており、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、ゲート絶縁膜Ｇｉｔ，Ｇｉｍと、ドレイン領域（第１半導体領域）ＭＤと、ソース領域（第２半導体領域）ＭＳとを有している。

【0026】

メモリセルＭＣの制御ゲート電極ＣＧは、例えば、所定の不純物が導入された多結晶シリコン膜等のような導体膜によって形成されている。図４および図６に示すように、制御ゲート電極ＣＧと、フィンＦＡの表面（主面およびこれに交差する側面）との間には、ゲート絶縁膜（第１ゲート絶縁膜）Ｇｉｔが形成されている。このゲート絶縁膜Ｇｉｔにより、制御ゲート電極ＣＧと基板１とが絶縁されている。ゲート絶縁膜Ｇｉｔは、例えば、酸化シリコン膜によって形成されており、その膜厚は、例えば、２ｎｍである。ゲート絶縁膜Ｇｉｔは、例えば、フィンＦＡの表面（主面および側面）を熱酸化することで形成されている。

【0027】

一方、メモリセルＭＣのメモリゲート電極ＭＧは、例えば、所定の不純物が導入された多結晶シリコン膜等のような導体膜によって形成されている。図３〜図５および図７に示すように、メモリゲート電極ＭＧと、フィンＦＡの表面との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、ゲート絶縁膜(第２ゲート絶縁膜）Ｇｉｍが形成されている。このゲート絶縁膜Ｇｉｍにより、メモリゲート電極ＭＧと、制御ゲート電極ＣＧおよび基板１とが絶縁されている。

【0028】

ゲート絶縁膜Ｇｉｍは、例えば、３つの絶縁膜ｉ１〜ｉ３が積層されて形成されており、上記したゲート絶縁膜Ｇｉｔより厚く形成されている。絶縁膜ｉ１は、例えば、酸化シリコン膜によって形成されており、その膜厚は、例えば、４〜５ｎｍである。この絶縁膜ｉ１は、例えば、フィンＦＡの表面を熱酸化することで形成されている。その上の絶縁膜ｉ２は、例えば、窒化シリコン膜からなり、その膜厚は、例えば、７〜１０ｎｍである。この絶縁膜ｉ２は、電荷蓄積部（電荷蓄積層）である。さらに、その上の絶縁膜ｉ３は、例えば、酸化シリコン膜によって形成されており、その膜厚は、例えば、５ｎｍである。絶縁膜ｉ３は、酸化シリコン膜に代えて、例えば、厚さ９ｎｍ程度の酸窒化シリコン膜で形成することもできる。なお、絶縁膜ｉ２，ｉ３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成されている。

【0029】

メモリセルＭＣのドレイン領域ＭＤおよびソース領域ＭＳは、図２および図３に示すように、フィンＦＡにおいて制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成されている。なお、メモリセルＭＣのチャネル長は、Ｘ方向に隣り合うドレイン領域ＭＤとソース領域ＭＳとの間の距離となる。また、メモリセルＭＣのチャネル幅は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが対向している、フィンＦＡの主面のＹ方向の長さと、フィンＦＡの２つの側面の高さとの和となる。

【0030】

ドレイン領域ＭＤは、Ｘ方向に隣り合う２つの制御ゲート電極ＣＧの間に形成されており、Ｘ方向に隣り合う２つのメモリセルＭＣ同士で共有となっている。そして、ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤを中心にしてＸ方向に鏡面対称に配置されている。

【0031】

また、ソース領域ＭＳは、Ｘ方向に隣り合う２つのメモリゲート電極ＭＧの間に形成されており、Ｘ方向に隣り合う２つのメモリセルＭＣ同士で共有となっている。そして、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳを中心にしてＸ方向に鏡面対称に配置されている。

【0032】

また、図４に示すように、ドレイン領域ＭＤは、ｎ⁻型半導体領域ＭＤ１およびｎ^＋型半導体領域ＭＤ２を有しており、分離部ＳＴＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート絶縁膜Ｇｉｍから露出したフィンＦＡの全域に形成されている。

【0033】

また、ソース領域ＭＳは、ｎ⁻型半導体領域ＭＳ１およびｎ^＋型半導体領域ＭＳ２を有しており、分離部ＳＴＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート絶縁膜Ｇｉｍから露出したフィンＦＡの全域に形成されている。

【0034】

また、図４〜図７に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの片側側面には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。さらに、基板１上には、絶縁膜ＬｉＦおよび層間絶縁膜ＩＦ１，ＩＦ２が下層から順に堆積されている。

【0035】

絶縁膜ＬｉＦは、例えば、窒化シリコン膜（層間絶縁膜ＩＦ１，ＩＦ２に対してエッチング選択比を大きくとれる材料）からなり、フィンＦＡの表面（主面および側面）、分離部ＳＴＩの上面およびサイドウォールスペーサＳＷの側面を覆うように堆積されている。この絶縁膜ＬｉＦは、層間絶縁膜ＩＦ１，ＩＦ２より薄く形成されている。

【0036】

層間絶縁膜ＩＦ１，ＩＦ２は、例えば、酸化シリコン膜により形成されている。下層の層間絶縁膜ＩＦ１は、フィンＦＡ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ等による基板１Ｓの主面の段差を無くす（すなわち、平坦化する）機能を有しており、層間絶縁膜ＩＦ１の上面は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面とほぼ一致している。

【0037】

この層間絶縁膜ＩＦ２上には、図２および図４に示すソース線ＳＬおよびビット線ＢＬ等のような配線が形成されている。ソース線ＳＬは、例えば、金属によって形成されており、層間絶縁膜ＩＦ２，ＩＦ１および絶縁膜ＬｉＦに穿孔されたコンタクトホールＣＴ内に形成されたプラグ電極ＰＧを通じてドレイン領域ＭＤと電気的に接続されている。一方、ビット線ＢＬは、例えば、金属によって形成されており、層間絶縁膜ＩＦ２，ＩＦ１および絶縁膜ＬｉＦに穿孔されたコンタクトホールＣＴ内内に形成されたプラグ電極ＰＧを通じてソース領域ＭＳと電気的に接続されている。ソース線ＳＬは、ビット線ＢＬと異なる配線層の配線で形成することが好ましい。

【0038】

次に、図８は図１のチップＣＨＰの容量素子領域ＣＲの要部平面図、図９は図８の領域Ａ１の拡大平面図、図１０は図８のＸ３−Ｘ３線の断面図、図１１は図８のＸ４−Ｘ４線の断面図、図１２は図８のＹ３−Ｙ３線の断面図、図１３は図８のＹ４−Ｙ４線の断面図である。なお、図８および図９は平面図であるが、理解を容易にするため容量素子ＣＤのうち、上記制御ゲート電極ＣＧと同じ形成工程時に同じ導体膜で形成される容量電極ＣＥ１に制御ゲート電極ＣＧと同じハッチングを付した。

【0039】

図８に示すように、容量素子領域ＣＲにおいて基板１の主面には、Ｘ方向に延在する複数のフィン（第２突出部）ＦＢが、Ｙ方向に沿って等間隔に配置されている。各フィンＦＢは、Ｙ方向に所定の幅を有する平面視で帯状のパターンで形成されている。また、各フィンＦＢは、上記したフィンＦＡと同時に形成されており、フィンＦＡと同様、基板１の一部で形成されている。すなわち、図１２および図１３に示すように、各フィンＦＢは、基板１の主面から基板１の主面に垂直な方向（第１方向）に突出する直方体形状の突出部（凸部）で構成されている。各フィンＦＢは、基板１の上部のｐ型ウエルＰＷ２内に形成されている。ｐ型ウエルＰＷ２は、基板１の上部に、例えば、リン（Ｐ）またはヒ素（Ａｓ）等のような不純物が導入されることで形成されている。

【0040】

図１１〜図１３に示すように、各フィンＦＢの脚部（下部）側の周囲は、上記したフィンＦＡと同様に、分離部ＳＴＩで囲まれており、各フィンＦＢ間は分離部ＳＴＩで分離されている。言い換えると、分離部ＳＴＩから露出するフィンＦＢは、基板１の活性領域を形成する部分になっている。すなわち、フィンＦＢは、容量素子を形成する為の活性領域である。

【0041】

また、図８に示すように、容量素子領域ＣＲにおいて基板１上には、Ｙ方向に延在する複数の容量電極ＣＥ１，ＣＥ２が、複数のフィンＦＢに対して交差した状態で配置されている。容量電極ＣＥ１，ＣＥ２は、容量素子ＣＤを形成する一対の電極であり、Ｘ方向に沿って交互に隣接した状態で配置されている。容量電極ＣＥ１，ＣＥ２の隣接間には、容量絶縁膜Ｃｉが配置されている。なお、この例では、複数の容量電極ＣＥ１の一端が、これら複数の容量電極ＣＥ１に交差する共通の容量電極ＣＥ１に接続されている。ただし、複数の容量電極ＣＥ１をその一端で接続せず、上層の配線で接続しても良い。

【0042】

容量素子ＣＤの容量電極（第１容量電極）ＣＥ１は、上記した制御ゲート電極ＣＧと同じ形成工程時に同じ導体膜で形成されている。すなわち、容量電極ＣＥ１は、例えば、所定の不純物が導入された多結晶シリコン膜等のような導体膜によって形成されている。また、容量電極ＣＥ１の幅（短方向寸法）は、例えば、制御ゲート電極ＣＧの幅（短方向寸法）と同じである。

【0043】

また、図１０および図１２に示すように、容量電極ＣＥ１と、フィンＦＢの表面（主面およびこれに交差する側面）との間には、絶縁膜ｉｇが形成されている。この絶縁膜ｉｇは、上記した制御ゲート電極ＣＧ下のゲート絶縁膜Ｇｉｔと同じ形成工程時に同じ絶縁膜で形成されている。すなわち、絶縁膜ｉｇは、例えば、フィンＦＢの表面（主面および側面）を熱酸化することで形成された酸化シリコン膜からなり、その膜厚は、例えば、２ｎｍである。ただし、容量素子ＣＤの容量電極ＣＥ１は、絶縁膜ｉｇにより基板１と直接接続されていないものの、基板１の上層の配線（図示せず）を通じて基板１のＰ型ウエルＰＷ２と電気的に接続されている。

【0044】

一方、容量素子ＣＤの容量電極（第２容量電極）ＣＥ２は、上記したメモリゲート電極ＭＧと同じ形成工程時に同じ導体膜で形成されている。すなわち、容量電極ＣＥ２は、例えば、所定の不純物が導入された多結晶シリコン膜等のような導体膜によって形成されている。また、容量電極ＣＥ２の幅（Ｘ方向寸法、短方向寸法）は、例えば、メモリゲート電極ＭＧの幅（Ｘ方向寸法、短方向寸法）と同じである。

【0045】

また、図９〜図１１および図１３に示すように、容量電極ＣＥ２と、フィンＦＢの表面との間および容量電極ＣＥ２と容量電極ＣＥ１との間には、容量絶縁膜Ｃｉが形成されている。この容量絶縁膜Ｃｉにより、容量電極ＣＥ２と容量電極ＣＥ１および基板１とが絶縁されている。この容量絶縁膜Ｃｉは、上記したゲート絶縁膜Ｇｉｍと同じ形成工程時に同じ絶縁膜により形成されている。すなわち、容量絶縁膜Ｃｉは、例えば、３つの絶縁膜ｉ１〜ｉ３の積層構造で形成されている。すなわち、絶縁膜ｉ１は、例えば、酸化シリコン膜からなり、その膜厚は、例えば、４〜５ｎｍである。この絶縁膜ｉ１は、例えば、フィンＦＢの表面等を熱酸化することで形成されている。その上の絶縁膜ｉ２は、例えば、窒化シリコン膜からなり、その膜厚は、例えば、７〜１０ｎｍである。さらに、その上の絶縁膜ｉ３は、例えば、酸化シリコン膜からなり、その膜厚は、例えば、５ｎｍである。絶縁膜ｉ３は、酸化シリコン膜に代えて、例えば、厚さ９ｎｍ程度の酸窒化シリコン膜（ＳｉＯＮ膜）で形成することもできる。また、例えば、絶縁膜ｉ２をＨｆＳｉＯで形成し、絶縁膜ｉ３をＡｌＯで形成しても良い。容量絶縁膜Ｃｉをゲート絶縁膜Ｇｉｍで構成したことにより、容量絶縁膜Ｃｉ中に酸化シリコン膜よりも誘電率が高い窒化シリコン膜等を含ませることができるので、単位面積当たりの容量素子ＣＤの容量を増加できる。

【0046】

このように本実施の形態１では、容量電極ＣＥ１，ＣＥ２、絶縁膜ｉｇおよび容量絶縁膜Ｃｉを、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜Ｇｉｔおよびゲート絶縁膜Ｇｉｍと同じ形成工程で形成することにより、半導体装置の製造工程を簡略化できる。

【0047】

この容量素子領域ＣＲにおいて基板１の主面上には、上記と同様に、絶縁膜ＬｉＦおよび層間絶縁膜ＩＦ１，ＩＦ２が下層から順に堆積されている。ここでは、絶縁膜ＬｉＦは、フィンＦＢの表面（主面および側面）、分離部ＳＴＩの上面およびサイドウォールスペーサＳＷの側面を覆うように形成されている。また、層間絶縁膜ＩＦ１は、フィンＦＢ、容量電極ＣＥ１，ＣＥ２等による基板１Ｓの主面の段差を無くす（すなわち、平坦化する）機能を有しており、層間絶縁膜ＩＦ１の上面は容量電極ＣＥ１，ＣＥ２の上面とほぼ一致している。

【0048】

また、図１４の左は容量素子ＣＤの容量の説明図であって図１０の要部拡大断面図、図１４の右は容量素子ＣＤの容量の説明図であって図１３の要部拡大断面図、図１５は容量素子ＣＤの単位回路図である。なお、図１４では図面を見易くするため容量絶縁膜Ｃｉのハッチングを省略した。

【0049】

図１４に示すように、本実施の形態１において、容量素子ＣＤの容量は、容量電極ＣＥ２と容量電極ＣＥ１との間の容量ＣＬと、容量電極ＣＥ２と基板１との間の容量ＣＶ（ＣＶ１，ＣＶ２）とを有している。特に、容量ＣＶについては、図１４の右側に示すように、容量電極ＣＥ２とフィンＦＢの主面との間の容量ＣＶ１のみならず、容量電極ＣＥ２とフィンＦＢの側面との間の容量ＣＶ２も形成されている。そして、図１５に示すように、容量素子ＣＤの容量ＣＶ，ＣＬは、容量電極ＣＥ１およびｐ型ウエルＰＷ２（基板１）と、容量電極ＣＥ２との間に並列に接続されている。このような構造により、容量素子領域ＣＲにフィンＦＢが配置されていない場合に比べて、容量素子ＣＤの単位面積当たりの容量を増加させることができる。このため、容量素子ＣＤの平面積を小さくすることができるので、チップＣＨＰの平面積（チップサイズ）を小さくすることができる。したがって、半導体装置のコストを低減できる。

【0050】

また、図１６の左は容量素子ＣＤの複数の容量電極ＣＥ１の隣接間隔とメモリセルＭＣの複数の制御ゲート電極ＣＧの隣接間隔とを比較して示した基板１の要部断面図である。

【0051】

本実施の形態１では、容量電極ＣＥ１と、制御ゲート電極ＣＧとのパターンを同じ露光マスクを用いて転写するので、通常は、パターン転写時の寸法変動を回避する観点等から容量電極ＣＥ１の隣接間隔と制御ゲート電極ＣＧの隣接間隔とを等しくすることが考えられる。この観点から容量素子ＣＤを構成する複数の容量電極ＣＥ１の隣接間隔とメモリセルＭＣを構成する複数の制御ゲート電極ＣＧの隣接間隔とを等しくしても良い。本実施の形態１では、その観点を考慮した上で、あえて容量素子ＣＤの複数の容量電極ＣＥ１の隣接間隔ｄ１を、メモリセルＭＣの複数の制御ゲート電極ＣＧの隣接間隔ｄ２より小さくしている。これにより、容量素子領域ＣＲに配置できる容量電極ＣＥ１，ＣＥ２の数を増やせるので、容量素子ＣＤの単位面積当たりの容量を増加できる。ただし、容量電極ＣＥ１の隣接間隔ｄ１をあまり小さくしてしまうと、容量電極ＣＥ１の隣接間に容量電極ＣＥ２および容量絶縁膜Ｃｉを埋め込むことができなくなる。そこで、本実施の形態１では、容量電極ＣＥ１の隣接間隔ｄ１を容量絶縁膜Ｃｉの３倍以上に設定している。これにより、容量電極ＣＥ１の隣接間に容量電極ＣＥ２および容量絶縁膜Ｃｉを埋め込むことができる。

【0052】

また、図１６の右は容量素子領域ＣＲに配置された複数のフィンＦＢの隣接間隔とメモリセルアレイＭＲに配置された複数のフィンＦＡの隣接間隔とを比較して示した基板１の要部断面図である。

【0053】

本実施の形態１では、メモリセルアレイＭＲのフィンＦＡと、容量素子領域ＣＲのフィンＦＢとのパターンを同じ露光マスクを用いて転写するので、上記同様、通常は、パターン転写時の寸法変動を回避する観点等からフィンＦＡの隣接間隔とフィンＦＢの隣接間隔とを等しくすることが考えられる。この観点から容量素子領域ＣＲの複数のフィンＦＢの隣接間隔とメモリセルアレイＭＲの複数のフィンＦＡの隣接間隔とを等しくしても良い。本実施の形態１では、その観点を考慮した上で、あえて容量素子領域ＣＲの複数のフィンＦＢの隣接間隔ｄ３を、メモリセルアレイＭＲの複数のフィンＦＡの隣接間隔より小さくしている。これにより、容量素子領域ＣＲに配置できるフィンＦＢの数を増やせるので、容量素子ＣＤの単位面積当たりの容量を増加できる。ただし、フィンＦＢの隣接間隔ｄ３をあまり小さくしてしまうと、フィンＦＢの隣接間に容量電極ＣＥ１，ＣＥ２および容量絶縁膜Ｃｉを埋め込むことができなくなる。そこで、本実施の形態１では、フィンＦＢの隣接間隔ｄ３を容量絶縁膜Ｃｉの３倍以上としている。これにより、フィンＦＢの隣接間に容量電極ＣＥ１，ＣＥ２および容量絶縁膜Ｃｉを埋め込むことができる。

【0054】

また、上記の説明では、制御ゲート電極ＣＧの幅（Ｘ方向寸法）と、容量電極ＣＥ１の幅(Ｘ方向寸法)とを等しくした場合について説明した。その理由は、上記同様、制御ゲート電極ＣＧと、容量電極ＣＥ１とのパターンを同じ露光マスクで転写するので、パターン転写時の寸法変動を回避する観点等からである。この場合も、その観点を考慮した上で、あえて容量電極ＣＥ１の幅を、制御ゲート電極ＣＧの幅より小さくしても良い。これにより、容量素子領域ＣＲに配置できる容量電極ＣＥ１，ＣＥ２の数を増やせるので、容量素子ＣＤの単位面積当たりの容量を増加できる。

【0055】

また、フィンＦＢの主面から容量電極ＣＥ１，ＣＥ２の上面までの長さ（厚さ、高さ）およびフィンＦＢの側面から容量電極ＣＥ１，ＣＥ２の側面までの長さ（厚さ）を、容量電極のＸ方向（短方向寸法）の幅よりも長く（厚く、高く）しても良い。これにより、容量素子ＣＤの占有面積を増やすことなく容量電極ＣＥ１，ＣＥ２間の対向面積を増やせるので、容量素子ＣＤの単位面積当たりの容量を増加させることができる。

【0056】

また、図１７〜図２０はフィンＦＡ，ＦＢの拡大断面図である。本実施の形態１では、図１７に示すように、フィンＦＡ，ＦＢの形状を直方体形状としたが、フィンＦＡ，ＦＢの形状は直方体形状に限定されるものではなく種々変更可能である。例えば、図１８に示すように、フィンＦＡ，ＦＢの突出端部の角に丸み（テーパ）を持たせても良い。これにより、フィンＦＡ，ＦＢの突出端部の角に電界が集中するのを抑制することができる。このため、メモリセルＭＣや容量素子ＣＤの信頼性を向上させることができ、メモリセルＭＣや容量素子ＣＤの寿命を向上させることができる。

【0057】

また、例えば、図１９に示すように、フィンＦＢの突出端部の角に丸みを持たせるとともに、フィンＦＢの幅（短方向寸法）がフィンＦＢの脚部から突出端部に向かって次第に小さくなるように、フィンＦＢの両側面（長手方向側面）を基板１の主面に対して傾斜させても良い。この場合、図１８の構造より、フィンＦＡ，ＦＢの突出端部の角に電界が集中するのを抑制することができる。このため、容量素子ＣＤの信頼性をさらに向上させることができ、容量素子ＣＤの寿命をさらに向上させることができる。また、容量電極ＣＥ２とフィンＦＢとの対向面積を図１７の構造より増やせるので、容量素子ＣＤの容量を増加させることができる。

【0058】

また、例えば、図２０に示すように、フィンＦＢの表面に複数の微小突起（凹凸）を形成しても良い。これにより、容量電極ＣＥ２とフィンＦＢとの対向面積を図１７〜図１９の構造より増やせるので、容量素子ＣＤの容量を増加させることができる。なお、フィンＦＢの微小突起は、例えば、シリコン（Ｓｉ）からなり、ＣＶＤ法等によって形成できる。

【0059】

また、図２１〜図２４は容量素子ＣＤの容量電極ＣＥ１，ＣＥ２の変形例の要部断面図である。本実施の形態１では、容量電極ＣＥ１，ＣＥ２を、例えば、低抵抗な多結晶シリコン膜の単体膜で形成したが、これに限定されるものではなく種々変更可能である。例えば、図２１に示すように、容量電極ＣＥ１，ＣＥ２を、低抵抗な多結晶シリコン膜等のような導体膜ＣＦ１，ＣＦ２と、その上部に形成されたシリサイド層ＳＳとの積層構造で構成しても良い。これにより、容量電極ＣＥ１，ＣＥ２と配線との接触抵抗を下げることができる。また、容量電極ＣＥ１，ＣＥ２の抵抗を下げることもできる。シリサイド層ＳＳは、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）またはプラチナ（Ｐｔ）とシリコン（Ｓｉ）との化合物によって形成されている。容量電極ＣＥ１，ＣＥ２のシリサイド層ＳＳは、例えば、メモリアレイＭＲの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ（または制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤ）の上部にシリサイド層ＳＳを形成する際に同時に形成することができる。

【0060】

また、図２２に示すように、容量電極ＣＥ１を導体膜ＣＦ１とその上部のシリサイド層ＳＳとの積層構造で構成するとともに、容量電極ＣＥ２を、例えば、タングステンまたはアルミニウム等のような金属膜で形成しても良い。これにより、図２１の場合に得られた効果の他に、容量電極ＣＥ２と配線との接触抵抗をさらに下げることができる。また、容量電極ＣＥ２の抵抗をさらに下げることができる。さらに、容量電極ＣＥ２の空乏化を抑制できるので、容量電極ＣＥ１，ＣＥ２の間の容量を増加できる。なお、容量電極ＣＥ２は、例えば、メモリアレイＭＲのメモリゲート電極ＭＧを形成する際に同時に形成することができる。

【0061】

また、図２３に示すように、図２２の場合とは逆に、容量電極ＣＥ２を導体膜ＣＦ２とその上部のシリサイド層ＳＳとの積層構造で構成するとともに、容量電極ＣＥ１を、例えば、タングステンまたはアルミニウム等のような金属膜で形成しても良い。これにより、図２１の場合に得られた効果の他に、容量電極ＣＥ１と配線との接触抵抗をさらに下げることができる。また、容量電極ＣＥ１の抵抗をさらに下げることができる。さらに、容量電極ＣＥ１の空乏化を抑制できるので、容量電極ＣＥ１，ＣＥ２の間の容量を増加できる。なお、容量電極ＣＥ１は、例えば、メモリアレイＭＲの制御ゲート電極ＣＧを形成する際に同時に形成することができる。

【0062】

さらに、図２４に示すように、容量電極ＣＥ１，ＣＥ２を、例えば、タングステンまたはアルミニウム等のような金属膜で形成することもできる。これにより、図２１の場合に得られた効果の他に、容量電極ＣＥ１，ＣＥ２と配線との接触抵抗をさらに下げることができる。また、容量電極ＣＥ１，ＣＥ２の抵抗をさらに下げることができる。さらに、容量電極ＣＥ１，ＣＥ２の空乏化を抑制できるので、容量電極ＣＥ１，ＣＥ２の間の容量をさらに増加できる。なお、容量電極ＣＥ１，ＣＥ２は、例えば、メモリアレイＭＲの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する際に同時に形成することができる。

【0063】

また、図２５の左は容量素子の具体的な配置例の平面図、図２５の右は図２５の左の領域Ａ２の拡大平面図である。

【0064】

容量電極ＣＥ１，ＣＥ２Ｇは、例えば、平面視で櫛歯状に形成されており、互いの櫛歯を噛み合わせた状態で配置されている。これにより、容量電極ＣＥ１，ＣＥ２の配置密度を向上させることができるので、容量素子ＣＤの単位面積当たりの容量を増加させることができる。

【0065】

容量電極ＣＥ１は、複数のコンタクトホールＣＴ内のプラグ電極ＰＧを通じて上層の配線ＷＬ１と電気的に接続されている。配線ＷＬ１は、例えば、金属によって形成されている。配線ＷＬ１には、例えば、０Ｖの電圧が供給される。

【0066】

一方、容量電極ＣＥ２は、複数のコンタクトホールＣＴ内のプラグ電極ＰＧを通じて上層の配線ＷＬ２と電気的に接続されている。配線ＷＬ２は、上記配線ＷＬ１と同様に、金属によって形成されているが、配線ＷＬ１とは絶縁されている。この配線ＷＬ２には、例えば、０〜ＶＣＣの電圧が供給される。

【0067】

また、容量電極ＣＥ２の一部には中抜き領域が形成されており、その中抜き領域内には、容量電極ＣＥ１を形成するための導体膜ＣＦ１が孤立した状態で配置されている。この導体膜ＣＦ１は、容量電極ＣＥ１とは電気的に接続されていない。この導体膜ＣＦ１は、容量電極ＣＥ２と配線ＷＬ２とを接続するコンタクトホールＣＴ内のプラグ電極ＰＧの接続性を良好にするために設けられている。なお、配線ＷＬ２と容量電極ＣＥ２とを電気的に接続するコンタクトホールＣＴ内のプラグ電極ＰＧは、導体膜ＣＦ１と電気的に接続されていても良いし、接続されていなくても良い。

【0068】

また、容量電極ＣＥ１，ＣＥ２の櫛歯の噛み合った領域には、その櫛歯に対して交差した状態で複数のフィンＦＢ１（ＦＢ）が配置されている。これにより、上記したように容量素子ＣＤの単位面積当たりの容量を増加させることができる。なお、図２５では図面を見易くするためフィンＦＢ１を２本配置した場合を例示したが、これに限定されるものではなく２本以上配置することもできる。

【0069】

また、容量電極ＣＥ１，ＣＥ２のＹ方向両側にも容量電極ＣＥ１，ＣＥ２を挟むようにＸ方向に延在するフィンＦＢ２（ＦＢ）が配置されている。このフィンＦＢ２は、複数のコンタクトホールＣＴ内のプラグ電極ＰＧを通じて上記した配線ＷＬ１と電気的に接続されている。これにより、容量電極ＣＥ１と、基板１のｐ型ウエルＰＷ２とが電気的に接続されるとともに、基板１のｐ型ウエルＰＷ２の電位を固定することができる。

【0070】

また、図２６は容量素子の適用例であるチャージポンプ回路の回路図である。フラッシュメモリの場合、データの書込み、消去および読み出しの際に、電源電圧ＶＣＣより高い電圧が必要である。このため、電源電圧ＶＣＣを昇圧し高電圧を生成する昇圧回路が必要となる。昇圧回路には、図２６に例示するチャージポンプ回路ＣＰＣと称する回路が使用されている。チャージポンプ回路ＣＰＣは、容量素子ＣＸと、ダイオード接続された複数の電界効果トランジスタＱｄとを含む単位回路を直列に多段に接続することで構成されている。各電界効果トランジスタＱｄのドレインには容量素子ＣＸの一方の容量電極が電気的に接続されている。容量素子ＣＸの他方の容量電極には、クロック信号が入力される。電位の昇圧に際しては、容量素子ＣＸに蓄えられた電荷をクロック信号毎に次段に転送することで出力の容量性負荷の電位を上昇させる。

【0071】

しかし、チャージポンプ回路ＣＰＣでは、高い昇圧電圧を必要とする場合、上記単位回路（容量素子ＣＸとダイオード接続された電界効果トランジスタＱｄとで構成）の段数を増やさなければならないので、チャージポンプ回路ＣＰＣの占有面積が増大してしまう。

【0072】

そこで、本実施の形態１では、このチャージポンプ回路ＣＰＣの容量素子ＣＸを上記した本実施の形態１の容量素子ＣＤで構成することにより、大きな昇圧電圧を得る場合でも単位回路の段数を減らすことができる。これにより、チャージポンプ回路ＣＰＣの占有面積を縮小できるので、チップサイズを縮小できる。ただし、チャージポンプ回路は、図２６に例示した構成に限定されるものではなく種々変更可能である。また、本実施の形態１の容量素子ＣＤの適用箇所は、チャージポンプ回路の容量素子に限定されるものではなく種々適用可能であり、例えば、電源電圧ＶＣＣを供給するための配線と基準電圧（ＧＮＤ、例えば、０Ｖ）を供給するための配線との間に電気的に接続されるバイパスコンデンサ等に適用することもできる。

【0073】

＜半導体装置の製造方法例について＞
図２７〜図６２は、本実施の形態の半導体装置の製造工程中における基板１の要部断面図である。なお、以下の断面図において、Ｘ１−Ｘ１、Ｘ２−Ｘ２、Ｙ１−Ｙ１、Ｙ２−Ｙ２、Ｘ３−Ｘ３、Ｘ４−Ｘ４、Ｙ３−Ｙ３およびＹ４−Ｙ４の表示は、各製造工程中における図２のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線と、図８のＸ３−Ｘ３線、Ｘ４−Ｘ４線、Ｙ３−Ｙ３線およびＹ４−Ｙ４線とに相当する箇所の断面図を示している。

【0074】

図２７に示すように、例えば、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン等からなる基板１に対して、ホウ素等のような不純物をイオン注入法等により導入することにより、ｐ型ウエルＰＷ１，ＰＷ２を基板１の上部に形成する。

【0075】

続いて、基板１に対して熱酸化処理等を施すことにより、基板１の主面に、例えば、膜厚が２〜１０ｎｍ程度の酸化シリコン膜等からなる絶縁膜２を形成する。その後、絶縁膜２上に、例えば、膜厚が、２０〜１００ｎｍ程度の窒化シリコン膜からなる絶縁膜３をＣＶＤ法等により堆積する。

【0076】

次いで、絶縁膜３上に、アモルファスシリコン膜をＣＶＤ法等により堆積した後、所望の形状にパターニングして、アモルファスシリコン膜からなるマスク膜４を絶縁膜３上に形成する。マスク膜４の膜厚は、例えば、２０〜２００ｎｍである。このマスク膜４の両端に、フィンＦＡ，ＦＢが形成されるため、マスク膜４の幅により、隣り合うフィンＦＡの間隔および隣り合うフィンＦＢの間隔を決めることができる。ここでは、フィンＦＢの隣接間隔の方が、フィンＦＡの隣接間隔より小さくなるようにする。

【0077】

続いて、マスク膜４の上面および側面を覆うように、基板１上に、例えば、膜厚が１０〜４０ｎｍの酸化シリコン膜をＣＶＤ法等により堆積した後、その酸化シリコン膜に異方性ドライエッチングを施して、マスク膜４の側壁上にハードマスク膜５を形成する。ハードマスク膜５の幅（短方向寸法）は、例えば、１０〜４０ｎｍとなる。このハードマスク膜５の幅がフィンＦＡ，ＦＢの幅になる。このため、ハードマスク膜５のいずれかをマスクした状態で、マスクから露出したハードマスク膜５に対してウェットエッチングを施すことで、ハードマスク膜５の幅を変えてフィンＦＡ，ＦＢの幅を変えることもできる。

【0078】

次いで、マスク膜４を除去した後、図２８に示すように、残されたハードマスク膜５をエッチングマスクとして、絶縁膜２，３および基板１に対して異方性ドライエッチングを施す。これにより、図２９に示すように、平面視において、ハードマスク膜５と等しい形状の絶縁膜２，３およびフィンＦＡ，ＦＢを形成する。なお、ハードマスク膜５から露出した領域の基板１を、例えば、１００〜２５０ｎｍ掘り下げることで、例えば、基板１の主面からの高さ１００〜２５０ｎｍを有するフィンＦＡ，ＦＢを形成することができる。ここでは、メモリセルアレイＭＲのフィンＦＡの幅と、容量素子領域ＣＲのフィンＦＢの幅とが等しいが、変えても良い。ここで、フィンＦＡ，ＦＢの幅とは、前述の制御ゲート電極ＣＧまたは容量電極ＣＥ１に対して交差する方向の長さのことである。フィンＦＡ，ＦＢを形成した後、ハードマスク膜５を除去する。

【0079】

次いで、酸化シリコン膜等からなる絶縁膜を基板１上に堆積した後、この絶縁膜に対して絶縁膜３の上面が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を施す。これにより、図３０に示すように、基板１上にフィンＦＡ，ＦＢの隣接間を埋め込むように絶縁膜６を形成した後、絶縁膜３，２を順に除去する。

【0080】

次いで、絶縁膜６にエッチング処理を施すことにより、図３１〜図３４に示すように、絶縁膜６の主面を高さ方向に後退（下降）させる。これにより、フィンＦＡ，ＦＢの表面（主面およびこれに交差する側面）の一部を絶縁膜６から露出させるとともに、メモリセルアレイＭＲおよび容量素子領域ＣＲに絶縁膜６で構成される分離膜ＳＴＩ（図３２〜図３４参照）を形成する。ここで、メモリセルセルアレイＭＲと容量素子領域ＣＲとで、絶縁膜６の後退量は等しいので、フィンＦＡ，ＦＢの露出高さも等しい。フィンＦＡ，ＦＢの高さを変えるには、メモリセルアレイＭＲまたは容量素子領域ＣＲのいずれか一方側にマスクをした状態でエッチング処理を施し、露出している絶縁膜６をエッチングすれば良い。

【0081】

続いて、基板１に対して熱酸化処理を施すことにより、図３５〜図３８に示すように、露出しているフィンＦＡ，ＦＢの表面（主面およびこ側面）に、例えば、膜厚が２ｎｍ程度の酸化シリコン膜からなる絶縁膜７を形成する。

【0082】

次いで、基板１の主面上に、分離部ＳＴＩおよび絶縁膜７を覆うように、フィンＦＡ，ＦＢの高さ以上の膜厚の導体膜（第１導体膜）ＣＦ１をＣＶＤ法等により堆積した後、その導体膜ＣＦ１にＣＭＰ処理を施すことにより、平坦な主面を有する導体膜ＣＦ１を形成する。導体膜ＣＦ１は、例えば、低抵抗な多結晶シリコン膜によって形成されている。なお、導体膜ＣＦ１に対するＣＭＰ工程では、フィンＦＡ，ＦＢの主面上に導体膜ＣＦ１が残るようにする。

【0083】

続いて、導体膜ＣＦ１の主面上に、絶縁膜９をＣＶＤ法等により堆積する。絶縁膜９は、例えば、窒化シリコン膜によって形成されている。その後、絶縁膜９上に、レジスト膜ＰＲ１を選択的に形成する。レジスト膜ＰＲ１は、メモリセルアレイＭＲにおいて、制御ゲート電極ＣＧの形成領域を覆い、それ以外の領域を露出するパターンを有する。さらに、レジスト膜ＰＲ１は、容量素子領域ＣＲにおいて、一方の容量電極ＣＥ１を覆うパターンを有する。

【0084】

その後、図３９〜図４２に示すように、レジスト膜ＰＲ１をエッチングマスクとして、絶縁膜９および導体膜ＣＦ１にドライエッチング処理を施し、レジスト膜ＰＲ１から露出する絶縁膜９および導体膜ＣＦ１を除去する。これにより、メモリセルアレイＭＲに制御ゲート電極ＣＧ（ＣＦ１）およびゲート絶縁膜Ｇｉｔ（７）を形成するとともに、容量素子領域ＣＲに容量電極ＣＥ１（ＣＦ１）および絶縁膜ｉｇ（７）を形成する。なお、レジスト膜ＰＲ１は、絶縁膜９をパターニングした後、または、絶縁膜９および導体膜ＣＦ１をパターニングした後に除去する。

【0085】

次いで、図４３〜図４６に示すように、基板１上に絶縁膜１０を形成する。すなわち、まず、基板１に対して熱酸化処理を施すことにより、フィンＦＡ，ＦＢの表面（主面および側面）等に、例えば、膜厚が４〜５ｎｍ程度の酸化シリコン膜を形成した後、その上に、例えば、膜厚が７〜１０ｎｍ程度の窒化シリコン膜をＣＶＤ法等により堆積する。その後、その上に、例えば、膜厚が５ｎｍ程度の酸化シリコン膜をＣＶＤ法等により堆積する。このようにして、３つの絶縁膜を有する絶縁膜１０を形成する。絶縁膜１０のうちの１層目の絶縁膜の厚さは、ゲート絶縁膜Ｇｉｔや絶縁膜ｉｇより厚い。絶縁膜１０のうちの３層目の絶縁膜は、酸化シリコン膜に代えて、例えば、厚さ９ｎｍ程度の酸窒化シリコン膜で形成することもできる。絶縁膜１０の２層目の絶縁膜をＨｆＳｉＯで形成し、３層目の絶縁膜をＡｌＯで形成しても良い。

【0086】

次いで、図４７〜図５０に示すように、基板１上（絶縁膜１０上）に、例えば、低抵抗な多結晶シリコン膜からなる導体膜（第２導体膜）ＣＦ２をＣＶＤ法等により堆積する。導体膜ＣＦ２の高さは、制御ゲート電極ＣＧと絶縁膜９の積層体の高さ、容量電極ＣＥ１と絶縁膜９の積層体の高さ、および、フィンＦＡ，ＦＢの高さ以上とする。この段階の導体膜ＣＦ２の膜厚は、例えば、２００ｎｍ程度である。

【0087】

続いて、図５１〜図５４に示すように、導体膜ＣＦ２に対してＣＭＰ処理を施し、制御ゲート電極ＣＧおよび容量電極ＣＥ１上の絶縁膜１０を露出させることにより、複数の制御ゲート電極ＣＧの隣接間および複数の容量電極ＣＥ１の隣接間に導体膜ＣＦ２を形成する。このＣＭＰ処理後には、フィンＦＡ，ＦＢ上に導体膜ＣＦ２が残されている。

【0088】

その後、導体膜ＣＦ２に対してエッチング処理を施すことにより、導体膜ＣＦ２の上面の高さを下げる。この時、制御ゲート電極ＣＧおよび容量電極ＣＥ１上の絶縁膜９をエッチングストッパとして機能させており、エッチング処理後も制御ゲート電極ＣＧおよび容量電極ＣＥ１上に絶縁膜９が残される。このエッチング処理後の導体膜ＣＦ２の上面の高さは、例えば、制御ゲート電極ＣＧおよび容量電極ＣＥ１の上面の高さとほぼ等しい。

【0089】

次いで、基板１上に、例えば、窒化シリコン膜からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜に対して異方性ドライエッチング処理を施すことにより、図５５〜図５８に示すように、制御ゲート電極ＣＧおよび容量電極ＣＥ１上の絶縁膜９の側面にマスク膜１３を形成する。

【0090】

ここで、図５５および図５６の左側（メモリセルアレイＭＲ）では、互いに隣接する制御ゲート電極ＣＧの隣接間隔が広いため、互に隣接する制御ゲート電極ＣＧの隣接間にマスク膜１３で被覆されてない領域が形成される。これに対して、図５５および図５６の右側（容量素子領域ＣＲ）では、互に隣接する容量電極ＣＥ１の隣接間隔が狭いため、容量電極ＣＥ１の隣接間がマスク膜１３で埋め込まれている。

【0091】

続いて、絶縁膜９およびマスク膜１３から露出した導体膜ＣＦ２にエッチング処理を施して除去する。これにより、図５９〜図６２に示すように、メモリセルアレイＭＲにおいては、制御ゲート電極ＣＧの側壁に絶縁膜１０を介して、導体膜ＣＦ２で形成されるメモリゲート電極ＭＧおよびスペーサＳＰｍを形成する。一方、容量素子領域ＣＲにおいては、容量電極ＣＥ１の側壁に絶縁膜１０を介して、導体膜ＣＦ２で形成される容量電極ＣＥ２およびスペーサＳＰｃを形成する。なお、スペーサＳＰｍ，ＳＰｃは、メモリゲート電極ＭＧおよび容量電極ＣＥ２と同様の構造であるが、後述の工程で除去されるため、メモリゲート電極ＭＧおよび容量電極ＣＥ２と異なる名称としている。また、制御ゲート電極ＣＧおよび容量電極ＣＥ１の上面には絶縁膜９が残されている。

【0092】

次いで、基板１上に、レジスト膜ＰＲ２をリソグラフィにより形成する。レジスト膜ＰＲ２は、スペーサＳＰｍ，ＳＰｃ等の不要な部分を露出させ、それ以外を覆うように形成されている。続いて、レジスト膜ＰＲ２をエッチングマスクとして、例えば、ウェットエッチング処理を施すことにより、レジスト膜ＰＲ２から露出するスペーサＳＰｍ，ＳＰｃ等の不要部分をエッチングして除去する。

【0093】

その後、メモリゲート電極ＭＧおよび容量電極ＣＥ２から露出した領域の絶縁膜１０を、例えば、ウェットエッチング処理によって除去する。これにより、メモリセルアレイＭＲでは、メモリゲート電極ＭＧとフィンＦＡとの間およびメモリゲート電極ＣＧと制御ゲート電極ＣＧとの間に、絶縁膜１０で形成されるゲート絶縁膜Ｇｉｍを形成する。一方、容量素子領域ＣＲでは、容量電極ＣＥ２と基板１（フィンＦＢ）との間および容量電極ＣＥ２と容量電極ＣＥ１との間に、絶縁膜１０で形成される容量絶縁膜Ｃｉを形成する。

【0094】

次いで、容量素子領域ＣＲを覆うレジスト膜（図示せず）を形成した後、例えば、ヒ素（Ａｓ）またはリン（Ｐ）等のようなｎ型の不純物をイオン注入法等により、フィンＦＡ内に導入する。その後、容量素子領域ＣＲのレジスト膜を除去した後、基板１に対して熱処理を施すことにより、図４に示したように、フィンＦＡ内にｎ⁻型半導体領域ＭＤ１，ＭＳ１を形成する。ｎ⁻型半導体領域ＭＤ１，ＭＳ１は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。

【0095】

次いで、基板１上に、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる絶縁膜を堆積した後、その絶縁膜に対して異方性ドライエッチングを施す。これにより、図４〜図７に示したように、メモリセルアレイＭＲにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧの側壁にサイドウォールスペーサＳＷを形成する。同時に、図１０〜図１３に示したように、容量素子領域ＣＲにおいて、容量電極ＣＥ１の側壁にサイドウォールスペーサＳＷを形成する。

【0096】

次いで、例えばヒ素（Ａｓ）またはリン（Ｐ）等のようなｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷをマスクとして、フィンＦＡにイオン注入法等で導入することで、図４に示したように、ｎ^＋型半導体領域ＭＤ２，ＭＳ２を形成する。これにより、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤが形成される。以降は、配線形成工程を経て半導体装置を製造する。

【0097】

（実施の形態２）
本実施の形態２の半導体装置の構造例について図６３および図６４を参照して説明する。図６３の左側は本実施の形態２の半導体装置における図８のＸ４−Ｘ４線の断面図、図６３の右側は図６３の左側の領域Ａ３の拡大断面図、図６４の左側は本実施の形態２の半導体装置における図８のＹ４−Ｙ４線の断面図、図６４の右側は図６４の左側の領域Ａ４の拡大断面図である。なお、本実施の形態２の半導体装置において、図８のＸ３−Ｘ３線の断面図は図１０と同じであり、図８のＹ３−Ｙ３線の断面図は図１２と同じである。また、本実施の形態２のメモリセルアレイＭＲの構造は、前記実施の形態１と同じである。また、図６３および図６４の右側の断面図では図面を見易くするため容量絶縁膜Ｃｉのハッチングを省略した。

【0098】

本実施の形態２では、図６３および図６４の左側に示すように、複数のフィンＦＢの隣接間および最も外側のフィンＦＢの長辺と容量素子ＣＤの外周位置との間（以下、フィンＦＢの隣接間等という）において容量電極ＣＥ２の直下（容量電極ＣＥ２と基板１との間）の分離部ＳＴＩが部分的に除去されている。すなわち、複数のフィンＦＢの隣接間等の容量電極ＣＥ２の直下の分離部ＳＴＩが部分的に除去されて溝Ｔが形成されている。溝Ｔの底面からは基板１の主面が露出されている。そして、複数のフィンＦＢの隣接間等において、容量電極ＣＥ２の下部（基板１側）が溝Ｔ内に埋め込まれている。すなわち、複数のフィンＦＢの隣接間等において、容量電極ＣＥ２の下部が分離部ＳＴＩを貫通して基板１の主面近傍まで達している。なお、複数のフィンＦＢの隣接間の容量電極ＣＥ２と基板１（溝Ｔの底面と側面）とは、それらの間に設けられた容量絶縁膜Ｃｉによって絶縁されている。

【0099】

別の見方をすると、本実施の形態２の半導体装置では、容量素子領域ＣＲ（図６３、図６４）とメモリセルアレイＭＲ（図５、図７）とで比較した場合、複数のフィンＦＢの隣接間等の容量電極ＣＥ２の底面の高さ位置が、複数のフィンＦＡの隣接間等のメモリゲート電極ＭＧの底面の高さ位置より低い。そして、容量素子領域ＣＲとメモリセルアレイＭＲとで比較した場合、複数のフィンＦＢの隣接間等の容量電極ＣＥ２の長さ（フィンＦＢの突出方向長さ：高さ）が、複数のフィンＦＡの隣接間等のメモリゲート電極ＭＧの長さ（フィンＦＡの突出方向長さ：高さ）より長い（高い）。このため、複数のフィンＦＢの隣接間等の容量電極ＣＥ２とフィンＦＢとの対向面積を、複数のフィンＦＡの隣接間間等のメモリゲート電極ＭＧとフィンＦＡとの対向面積より大きくすることができる。

【0100】

なお、複数のフィンＦＢの隣接間等の容量電極ＣＥ２の底面とは、容量電極ＣＥ２においてフィンＦＢの周囲の基板１に対向する面である。また、複数のフィンＦＡの隣接間等のメモリゲート電極ＭＧの底面とは、メモリゲート電極ＭＧにおいてフィンＦＢの周囲の基板１に対向する面である。

【0101】

別の言い方をすると、本実施の形態２では、図１４で示した容量ＣＶ，ＣＬに加えてその他に、図６３および図６４の右側に示すように、複数のフィンＦＢの隣接間等において、容量電極ＣＥ２の底面と基板１の主面(フィンＦＢの周囲の基板１の主面、溝Ｔの底面)との間に容量ＣＶ３（ＣＶ）が形成される。その上、図６４の右側に示すように、容量電極ＣＥ２の下部（基板１側）の側面とフィンＦＢの脚部（分離部ＳＴＩが除去された箇所、すなわち、溝Ｔ内の部分）の側面との間に容量ＣＶ４（ＣＶ）が形成される。したがって、容量素子ＣＤの単位面積当たりの容量を前記実施の形態１より増加させることができる。

【0102】

次に、本実施の形態２の半導体装置の製造方法例について図６５〜図７２を参照して説明する。図６５〜図７２は本実施の形態２の半導体装置の製造工程中の基板１の要部断面図である。

【0103】

まず、前記実施の形態１の図２７〜図４２で説明した工程を経てゲート電極ＣＧおよび容量電極ＣＥ１を形成し、その後、ゲート電極ＣＧ１および容量電極ＣＥ１の形成用のレジスト膜ＰＲ1を除去する。

【0104】

続いて、図６５〜図６８に示すように、メモリセルアレイＭＲの全域および容量素子領域ＣＲの一部を覆い、それ以外を露出させるレジスト膜ＰＲ３をリソグラフィにより形成する。

【0105】

その後、図６９および図７０に示すように、レジスト膜ＰＲ３をエッチングマスクとして、レジスト膜ＰＲ３から露出する分離部ＳＴＩを選択的にエッチングして除去する。これにより、容量素子領域ＣＲにおいて複数のフィンＦＢの隣接間等に溝Ｔを形成する。溝Ｔの底面からは、フィンＦＢの周囲の基板１の主面が露出されている。なお、図６９および図７０の段階での図２のＸ１−Ｘ１線および図８のＸ３−Ｘ３線の断面図と、図２のＹ１−Ｙ１線および図８のＹ３−Ｙ３線の断面図とは図６５および図６７と同じなので省略する。

【0106】

これ以降は、前記実施の形態１の図４３以降で説明したのと同様の工程を経て、図６３および図６４に示した半導体装置を製造する。

【0107】

＜実施の形態２の変形例＞
図７１の左側は実施の形態２の半導体装置の変形例における図８のＸ４−Ｘ４線の断面図、図７１の右側は図７１の左側の領域Ａ５の拡大断面図、図７２の左側は実施の形態２の半導体装置の変形例における図８のＹ４−Ｙ４線の断面図、図７２の右側は図７２の左側の領域Ａ６の拡大断面図である。なお、この変形例において、図８のＸ３−Ｘ３線の断面図は図１０と同じであり、図８のＹ３−Ｙ３線の断面図は図１２と同じである。また、この変形例のメモリセルアレイＭＲの構造は、前記実施の形態１と同じである。また、図７１および図７２の右側の断面図では図面を見易くするため容量絶縁膜Ｃｉのハッチングを省略した。

【0108】

この変形例では、図７１および図７２に示すように、複数のフィンＦＢの隣接間等の溝Ｔが、容量電極ＣＥ２の下方（容量電極ＣＥ２と基板１との間）の分離部ＳＴＩを貫通して基板１の主面（分離部ＳＴＩの形成領域面内の基板１の主面）よりも深い位置まで形成されている。すなわち、溝Ｔの深さが、前記実施の形態２（図６３および図６４参照）より深い。そして、複数のフィンＦＢの隣接間等において、容量電極ＣＥ２の下部（基板１側）が、分離部ＳＴＩを貫通して基板１の主面（分離部ＳＴＩの形成領域面内の基板１の主面）より深い位置まで達している。ただし、溝Ｔの底部は、ｐ型ウエルＰＷ２の領域内（ｐ型ウエルＰＷ２と基板１との境界よりは浅い位置）で終端しており、容量電極ＣＥ２の下部も基板１のｐ型ウエルＰＷ２の領域内（ｐ型ウエルＰＷ２と基板１との境界よりは浅い位置）で終端している。なお、フィンＦＢの隣接間等の溝Ｔ内において容量電極ＣＥ２と基板１とは、それらの間に設けられた容量絶縁膜Ｃｉによって絶縁されている。この場合も、メモリセルアレイＭＲと容量素子領域ＣＲとを対比した構成等は、前記実施の形態２で説明したのと同じである。

【0109】

この変形例では、図１４、図６３および図６４で示した容量ＣＶ，ＣＬに加えてその他に、図７１および図７２の右側に示すように、複数のフィンＦＢの隣接間等において、容量電極ＣＥ２の下部（基板１側）の側面と基板１の側面（基板１に形成された溝Ｔの側面）との間に容量ＣＶ５が形成される。したがって、容量素子ＣＤの単位面積当たりの容量を前記実施の形態２より増加させることができる。これ以外の構成は、実施の形態１で説明したのと同じである。また、この変形例の半導体装置の製造方法については、図６９および図７０で説明した溝Ｔをエッチングにより、さらに深い位置まで形成すれば良い。

【0110】

（実施の形態３）
本実施の形態３の半導体装置の構造例について図７３〜図７５を参照して説明する。図７３の左側は本実施の形態３の半導体装置における図８のＸ４−Ｘ４線の断面図、図７３の右側は図７３の左側の領域Ａ７の拡大断面図、図７４の左側は本実施の形態３の半導体装置における図８のＹ３−Ｙ３線の断面図、図７４の右側は図７４の左側の領域Ａ８の拡大断面図である。また、図７５は本実施の形態３の半導体装置における図８のＹ４−Ｙ４線の断面図である。なお、本実施の形態３の半導体装置において、図８のＸ３−Ｘ３線の断面図は図１０と同じである。また、本実施の形態３のメモリセルアレイＭＲの構造は、前記実施の形態１と同じである。また、図７３および図７４の右側の断面図では図面を見易くするため容量絶縁膜Ｃｉのハッチングを省略した。

【0111】

本実施の形態３では、図７３〜図７５に示すように、複数のフィンＦＢの隣接間等において容量電極ＣＥ１，ＣＥ２の直下（容量電極ＣＥ１，ＣＥ２と基板１との間）の分離部ＳＴＩが部分的に除去されている。すなわち、複数のフィンＦＢの隣接間等の容量電極ＣＥ１の直下にも溝ＴＬが形成されていて、この溝ＴＬを通じて、フィンＦＢの延在方向（Ｘ方向）に隣接する溝Ｔ同士が繋がっている。そして、フィンＦＢの延在方向（Ｘ方向）に隣接する容量電極ＣＥ２の下部が、溝ＴＬ内の容量電極ＣＥ２の一部（第１部分）を通じて繋がっている。すなわち、Ｘ方向に隣接する複数の容量電極ＣＥ２は、容量電極ＣＥ２，ＣＥ２の間の容量電極ＣＥ１の下（容量電極ＣＥ１とその底面に対向する基板１との対向面間）で互いに電気的に接続されている。別の言い方をすると、容量電極ＣＥ１と基板１との対向面間にも容量電極ＣＥ２の一部（第１部分）が設けられている。なお、容量電極ＣＥ２と基板１（溝Ｔ，ＴＬの底面と側面）、容量電極ＣＥ２と容量電極ＣＥ１とは、それらの間に設けられた容量絶縁膜Ｃｉによって絶縁されている。メモリセルアレイＭＲと容量素子領域ＣＲとを対比した構成等は、前記実施の形態２と同じである。

【0112】

本実施の形態３では、図１４、図６３、図６４、図７１および図７２で示した容量ＣＶ，ＣＬに加えてその他に、図７３および図７４の右側に示すように、複数のフィンＦＢの隣接間等において、溝ＴＬ内の容量電極ＣＥ２の底面とこれに対向する基板１との間に容量ＣＶ６（ＣＶ）が形成される。その上、溝ＴＬ内の容量電極ＣＥ２の上面と、これに対向する容量電極ＣＥ１の底面との間に容量ＣＶ７（ＣＶ）が形成される。さらに、図示はしないが、溝ＴＬ内の容量電極ＣＥ２とフィンＦＢとの対向面間にも容量が形成される。したがって、容量素子ＣＤの単位面積当たりの容量を前記実施の形態１，２および変形例より増加させることができる。これ以外の構成は、実施の形態１で説明したのと同じである。

【0113】

次に、本実施の形態３の半導体装置の製造方法例について図７６〜図７９を参照して説明する。図７６〜図７９は本実施の形態３の半導体装置の製造工程中の基板１の要部断面図である。

【0114】

まず、前記実施の形態１，２と同様に、ゲート電極ＣＧおよび容量電極ＣＥ１を形成し、レジスト膜ＰＲ１を除去した後、図７６〜図７９に示すように、メモリセルアレイＭＲの全域および容量素子領域ＣＲの一部を覆い、それ以外を露出させるレジスト膜ＰＲ３をリソグラフィにより形成する。

【0115】

続いて、レジスト膜ＰＲ３をエッチングマスクとして、レジスト膜ＰＲ３から露出する分離部ＳＴＩを選択的にエッチングして除去する。このとき、等方性エッチングにより、容量電極ＣＥ１の直下（容量電極ＣＥ１と基板１との対向面間）の分離部ＳＴＩもエッチングして除去する。これにより、容量素子領域ＣＲにおいて複数のフィンＦＢの隣接間等に、基板１の主面が露出する溝Ｔを形成するとともに、容量電極ＣＥ１の下に溝ＴＬを形成する。

【0116】

これ以降は、前記実施の形態１の図４３以降で説明したのと同様の工程を経て、図７３〜図７５に示した半導体装置を製造する。なお、絶縁膜１０の形成工程においては、溝Ｔの内面（底面と側面）および溝ＴＬの内面（底面と側面の他、溝ＴＬ内において基板１に対向する容量電極ＣＥ１の裏面を含む）にも絶縁膜１０が形成される。

【0117】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【符号の説明】

【0118】

１ 半導体基板
６ 絶縁膜
７ 絶縁膜
１０ 絶縁膜
ＦＡ，ＦＢ フィン
ＳＴＩ 分離部
Ｔ，ＴＬ 溝
ＭＲ メモリセルアレイ
ＭＣ メモリセル
ＣＧ 制御ゲート電極
ＭＧ メモリゲート電極
Ｇｉｍ ゲート絶縁膜
Ｇｉｔ ゲート絶縁膜
ＭＤ ドレイン領域
ＭＳ ソース領域
ＣＲ 容量素子領域
ＣＤ 容量素子
ＣＥ１，ＣＥ２ 容量電極
Ｃｉ 容量絶縁膜
ｉｇ 絶縁膜
ＣＦ１，ＣＦ２ 導体膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【図79】