特許 6886545 パワーダウン検出回路および半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6886545

(24)【登録日】2021年5月18日

(45)【発行日】2021年6月16日

(54)【発明の名称】パワーダウン検出回路および半導体記憶装置

(51)【国際特許分類】

   G11C 5/14 20060101AFI20210603BHJP

   G11C 16/22 20060101ALI20210603BHJP

   G11C 7/04 20060101ALI20210603BHJP

【ＦＩ】

   G11C5/14 300

   G11C16/22 100

   G11C7/04

【請求項の数】12

【全頁数】12

(21)【出願番号】特願2020-81775(P2020-81775)

(22)【出願日】2020年5月7日

【審査請求日】2020年5月7日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】荒川 賢一

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００８−１０２９０８（ＪＰ，Ａ）

【文献】 特開昭５４−１６２４１７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ５／１４

Ｇ１１Ｃ ７／０４

Ｇ１１Ｃ １６／２２

(57)【特許請求の範囲】

【請求項1】

供給電圧に基づき温度補償された基準電圧を生成する基準電圧生成回路と、
前記基準電圧を調整して前記基準電圧よりも低いパワーダウン検出用の基準電圧を生成する生成回路と、
前記供給電圧よりも低い第１の内部電圧を生成する内部電圧生成回路と、
前記第１の内部電圧が前記パワーダウン検出用の基準電圧より低下したことを検出する第１の検出回路と、
を有するパワーダウン検出回路。

【請求項2】

前記基準電圧生成回路は、ＢＧＲ回路を含む、請求項１に記載のパワーダウン検出回路。

【請求項3】

パワーダウン検出回路はさらに、
前記第１の内部電圧よりも低い第２の内部電圧が前記パワーダウン検出用の基準電圧より低下したことを検出する第２の検出回路と、
前記第２の検出回路の検出結果に基づき前記基準電圧生成回路に印加される前記供給電圧を昇圧回路で生成された昇圧電圧に切替える切替回路とを含む、請求項１に記載のパワーダウン検出回路。

【請求項4】

前記第２の内部電圧は、前記内部電圧生成回路によって生成される、請求項３に記載のパワーダウン検出回路。

【請求項5】

前記生成回路は、予め用意されたトリミング信号に基づき前記パワーダウン検出用の基準電圧を生成する、請求項１ないし４いずれか１つに記載のパワーダウン検出回路。

【請求項6】

前記トリミング信号は、電源投入時に不揮発性記憶回路から読み出され、かつ前記生成回路に供給される、請求項５に記載のパワーダウン検出回路。

【請求項7】

前記第１の検出回路は、前記第１の内部電圧と前記パワーダウン検出用の基準電圧とを比較するコンパレータを含む、請求項１に記載のパワーダウン検出回路。

【請求項8】

前記第２の検出回路は、前記第２の内部電圧と前記パワーダウン検出用の基準電圧とを比較するコンパレータを含む、請求項３に記載のパワーダウン検出回路。

【請求項9】

請求項１ないし８いずれか１つに記載のパワーダウン検出回路と、
前記パワーダウン検出回路の前記第１の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段と、
を含む半導体記憶装置。

【請求項10】

パワーダウン動作は、回路のリセットを含む、請求項９に記載の半導体記憶装置。

【請求項11】

前記昇圧回路は、読出し、プログラムまたは消去を行うときに利用されるチャージポンプ回路を含む、請求項９に記載の半導体記憶装置。

【請求項12】

前記基準電圧生成回路により生成された基準電圧は、別のトリミング回路により調整され、調整された基準電圧は、内部回路に供給される、請求項９に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、供給電圧の降下の検出（パワーダウン検出）に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションなどの設定情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設定される。フラッシュメモリは、電源投入時、パワーアップ動作として、フューズセルから設定情報を読み出し、これを内部レジスタにロードする。パワーアップ動作終了後、コントローラは、内部レジスタに保持された設定情報に基づき各動作を制御する（特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６４９４１３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

フラッシュメモリのビジーモード中、ノイズやピーク消費電流等によって、外部端子から供給される供給電圧ＶＣＣの降下が生じると、デバイスは正確に動作することができない。このような事態を回避するため、フラッシュメモリは、供給電圧ＶＣＣの降下を検出するパワーダウン検出回路によるリセット機能を備えている。

【0005】

図１に示すように、パワーダウン検出回路１０は、供給電圧ＶＣＣが検出レベルに降下したことを検出すると、ＣＰＵやロジック回路等の内部回路２０にリセット信号ＰＤＤＲＳＴを出力する。内部回路２０は、リセット信号ＰＤＤＲＳＴを受け取ると、パワーダウン動作を実行し、チャージポンプ回路の動作を停止したり、ＣＰＵやロジック等のリセットを行う。

【0006】

図２は、従来のパワーダウン検出回路１０の構成を示す図である。パワーダウン検出回路１０は、供給電圧ＶＣＣに基づき基準電圧ＶＲＥＦＩを生成するＢＧＲ（Band Gap Reference）回路３０と、トリミング信号ＴＲ＿ＶＲＥＦに基づき基準電圧ＶＲＥＦＩを調整した基準電圧ＶＲＥＦを生成するトリミング回路４０と、供給電圧ＶＣＣを抵抗分割した内部電圧ＶＣＣ＿ＤＩＶをノードＮに生成する抵抗分割回路５０と、基準電圧ＶＲＥＦＩと内部電圧ＶＣＣ＿ＤＩＶとを比較し、ＶＣＣ＿ＤＩＶ＜ＶＲＥＦＩを検出したときＬレベルのリセット信号ＰＤＤＲＳＴを出力するコンパレータ６０とを含む。

【0007】

供給電圧ＶＣＣがパワーダウン検出レベルに降下したとき、ＶＲＥＦＩ＞ＶＣＣ＿ＤＩＶが検出され、コンパレータ６０は、Ｌレベルに遷移したリセット信号ＰＤＤＲＳＴを出力する。コンパレータ６０による検出回路は、スタンバイモード時の消費電流を抑制するため比較的簡易に構成され、すなわち、コンパレータ６０の反転入力（−）にはＢＧＲ回路３０の基準電圧ＶＲＦＩが直接入力され、非反転入力（＋）には、内部電圧ＶＣＣ＿ＤＩＶが入力される。また、トリミング回路４０で生成された基準電圧ＶＲＥＦは、フラッシュメモリの周辺回路の基準電圧として使用される。

【0008】

図３に、ＢＧＲ回路３０の一例を示す。ＢＧＲ回路３０は、供給電圧ＶＣＣとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路に直列に接続されたＰＭＯＳトランジスタＰ１、抵抗Ｒ１、ダイオードＤ１を含み、第２の電流経路に直列に接続されたＰＭＯＳトランジスタＰ２、抵抗Ｒ２、Ｒ、ダイオードＤ２（ダイオードＤ１はダイオードＤ２のｎ倍の電流密度）を含み、さらに抵抗Ｒ１とダイオードＤ１とを接続するノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子をトランジスタＰ１、Ｐ２のゲートに共通接続する差動増幅回路ＡＭＰを含む。差動増幅回路ＡＭＰは、トランジスタＱ１の順方向電圧と、トランジスタＱ２の順方向電圧に抵抗Ｒに生じる電圧を加算した電圧とが等しくなるように、出力電圧を調整し、出力ノードからは基準電圧ＶＲＥＦＩが出力される。

【0009】

ＢＧＲ回路３０は、供給電圧ＶＣＣの変動や動作温度に依存しない基準電圧ＶＲＥＦ１を生成するが、ＢＧＲ回路３０の製造バラツキ等によって基準電圧ＶＲＥＦＩは変動する。このため、トリミング回路４０は、フューズセルに格納されたトリミング信号ＴＲ＿ＶＲＥＦを利用して基準電圧ＶＲＥＦＩを調整し、最終的な基準電圧ＶＲＥＦを生成し、これを内部回路に提供している。

【0010】

図４は、パワーダウン検出回路１０の理想的な動作波形である。例えば、供給電圧ＶＣＣが１．８Ｖ、ＢＧＲ回路３０の基準電圧ＶＲＥＦＩが１．２Ｖ、パワーダウン検出レベルが１．３Ｖとする。時刻ｔ１で供給電圧ＶＣＣが降下すると、それに応じて内部電圧ＶＣＣ＿ＤＩＶが降下する。時刻ｔ２で供給電圧ＶＣＣが１．３Ｖに降下したとき、内部電圧ＶＣＣ＿ＤＩＶと基準電圧ＶＲＥＦＩとが交差し、つまり、コンパレータ６０によって内部電圧ＶＣＣ＿ＤＩＶが基準電圧ＶＲＥＦＩよりも低くなったことが検出され、コンパレータ６０は、ＨレベルからＬレベルに遷移したリセット信号ＰＤＤＲＳＴを出力する。

【0011】

デバイスの製造バラツキや動作条件などの要因により、パワーダウン検出レベルを調整することが望まれる。例えば、パワーダウン検出レベルが想定よりも高すぎると、供給電圧ＶＣＣの降下により頻繁にパワーダウンが検出され、リセット動作が繰り返されてしまう。反対に、パワーダウン検出レベルが想定よりも低すぎると、供給電圧ＶＣＣが低下してもパワーダウンが検出されず、誤動作等を引き起こされるおそれがある。図２に示す構成では、コンパレータ６０の入力に基準電圧ＶＲＥＦＩが直接入力されるため、パワーダウン検出レベルを変更するには、ＢＧＲ回路３０の基準電圧ＶＲＥＦＩを変更しなければならない。例えば、パワーダウン検出レベルを１．３Ｖよりも低い１．２Ｖに調整する場合には、ＢＧＲ回路３０の基準電圧ＶＲＥＦＩを１．２Ｖから１．１Ｖに変更し、供給電圧ＶＣＣが１．２Ｖに降下したとき、コンパレータ６０により内部電圧ＶＣＣ＿ＤＩＶが基準電圧ＶＲＥＦＩよりも低くなることが検出されるようにする必要がある。

【0012】

しかしながら、ＢＧＲ回路３０の基準電圧ＶＲＥＦＩを変更することは、コンパレータ６０に温度依存性を生じさせてしまう。ＢＧＲ回路３０は、ダイオードやトランジスタによる負の温度特性と抵抗による正の温度特性とがバランスされるように回路設計を行い、基準電圧ＶＲＥＦＩに温度依存が生じないようにしている。このため、ＢＧＲ回路において、例えば抵抗を変化させて基準電圧ＶＲＥＦＩを任意に変更しようとすると、基準電圧ＶＲＥＦＩに温度依存が生じてしまう。

【0013】

図５は、基準電圧の温度依存性を示すグラフであり、基準電圧ＶＲＥＦＩとして１．２Ｖを生成するように回路設計された例を示している。基準電圧ＶＲＥＦＩが１．２Ｖであれば、低温から高温にわたりほぼフラットな電圧であり、温度依存性が殆どないことがわかる。しかし、基準電圧ＶＲＥＦＩが１．２Ｖよりも低下すると、抵抗の正の温度依存性が弱くなり、その結果、基準電圧ＶＲＥＦＩが負の温度依存性を持つようになる。このため、基準電圧ＶＲＥＦＩを直接入力するコンパレータ６０の検出レベルに温度依存が生じ、その結果、動作温度が低いときと高いときでパワーダウン検出レベルが異なり、パワーダウン検出の動作が不安定になってしまう。

【0014】

本発明は、このような従来の課題を解決するものであり、温度依存性を抑制しつつパワーダウン検出レベルを調整可能なパワーダウン検出回路および半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0015】

本発明に係るパワーダウン検出回路は、供給電圧に基づき温度補償された基準電圧を生成する基準電圧生成回路と、前記基準電圧を調整して前記基準電圧よりも低いパワーダウン検出用の基準電圧を生成する生成回路と、前記供給電圧よりも低い第１の内部電圧を生成する内部電圧生成回路と、前記第１の内部電圧が前記パワーダウン検出用の基準電圧より低下したことを検出する第１の検出回路とを有する。

【0016】

ある実施態様では、前記基準電圧生成回路は、ＢＧＲ回路を含む。ある実施態様では、パワーダウン検出回路はさらに、前記第１の内部電圧よりも低い第２の内部電圧が前記パワーダウン検出用の基準電圧より低下したことを検出する第２の検出回路と、前記第２の検出回路の検出結果に基づき前記基準電圧生成回路に印加される前記供給電圧を昇圧回路で生成された昇圧電圧に切替える切替回路とを含む。ある実施態様では、前記第２の内部電圧は、前記内部電圧生成回路によって生成される。ある実施態様では、前記生成回路は、予め用意されたトリミング信号に基づき前記パワーダウン検出用の基準電圧を生成する。ある実施態様では、前記トリミング信号は、電源投入時に不揮発性記憶回路から読み出され、かつ前記生成回路に供給される。ある実施態様では、前記第１の検出回路は、前記第１の内部電圧と前記パワーダウン検出用の基準電圧とを比較するコンパレータを含む。ある実施態様では、前記第２の検出回路は、前記第２の内部電圧と前記パワーダウン検出用の基準電圧とを比較するコンパレータを含む。

【0017】

本発明に係る半導体記憶装置は、上記記載のパワーダウン検出回路と、前記パワーダウン検出回路の前記第１の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段とを含む。

【0018】

ある実施態様では、パワーダウン動作は、回路のリセットを含む。ある実施態様では、前記昇圧回路は、読出し、プログラムまたは消去を行うときに利用されるチャージポンプ回路を含む。ある実施態様では、前記基準電圧生成回路により生成された基準電圧は、別のトリミング回路により調整され、調整された基準電圧は、内部回路に供給される。

【発明の効果】

【0019】

本発明によれば、温度補償された基準電圧からパワーダウン検出用の基準電圧を生成するようにしたので、温度依存性を抑制しつつパワーダウン検出レベルを調整することができる。

【図面の簡単な説明】

【0020】

【図1】フラッシュメモリのパワーダウン検出動作を説明する図である。

【図2】従来のパワーダウン検出回路の構成を示す図である。

【図3】ＢＧＲ回路の一般的な構成を示す図である。

【図4】従来のパワーダウン検出回路の理想的な動作波形を示す図である

【図5】ＢＧＲ回路の基準電圧の温度依存性を示すグラフである。

【図6】本発明の実施例に係るフラッシュメモリの内部構成を示すブロック図である。

【図7】本発明の第１の実施例に係るパワーダウン検出回路の構成を示す図である。

【図8】本発明の第１の実施例に係るパワーダウン検出回路の動作波形を示す図である。

【図9】本実施例のトリミング回路の一例を示す図である。

【図10】本発明の第１の実施例に係るパワーダウン検出回路の温度依存性を示すグラフである。

【図11】本発明の第２の実施例に係るパワーダウン検出回路の構成を示す図である。

【図12】図１２（Ａ）は、ＢＧＲ回路の基準電圧が低下したときのパワーダウン検出回路の動作波形を示し、図１２（Ｂ）は、本発明の第２の実施例に係るパワーダウン検出回路の動作波形を示す図である。

【発明を実施するための形態】

【0021】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、好ましい態様では、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、抵抗変化型メモリ、磁気変化型メモリ等の不揮発性メモリ、あるいはこのような不揮発性メモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型のフラッシュメモリを例示する。

【実施例】

【0022】

本発明の実施例に係るフラッシュメモリの概略構成を図６に示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙのデコード結果に基づき列等を選択する列選択回路１７０と、電源端子に供給される供給電圧ＶＣＣを監視し、供給電圧ＶＣＣが検出レベルに降下したことを検出したときリセット信号ＰＤＤＲＳＴを出力するパワーダウン検出回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

【0023】

メモリセルアレイ１１０は、列方向に配置されたｍ個のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは、共通のソース線に接続される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

【0024】

読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタを導通させ、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。

【0025】

パワーダウン検出回路１８０は、供給電圧ＶＣＣがパワーダウン検出レベルに降下したことを検出すると、ＨレベルからＬレベルに遷移したリセット信号ＰＤＤＲＳＴをコントローラ１４０に出力する。コントローラ１４０は、リセット信号ＰＤＤＲＳＴに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーダウン動作を実行する。パワーダウン動作では、例えば、コントローラ１４０を含む内部回路のリセットや、内部電圧発生回路１９０に含まれるチャージポンプ回路の停止等が行われる。

【0026】

図７に、本発明の第１の実施例に係るパワーダウン検出回路１８０の内部構成を示す。図中、図２に示すパワーダウン検出回路１０と同一構成については同一参照番号を附している。本実施例のパワーダウン検出回路１８０は、図２に示す構成に加えて、ＢＧＲ回路３０の基準電圧ＶＲＥＦＩに基づきパワーダウン検出用の基準電圧ＶＲＥＦＰＤＤ（以下、ＰＤ検出用基準電圧と称す）を生成するトリミング回路１８２を備えている。トリミング回路１８２は、パワーダウン検出用のトリミング信号ＴＲ＿ＶＲＥＦＰＤＤ（以下、ＰＤ検出用トリミング信号と称す）に基づき基準電圧ＶＲＥＦＩを調整し、温度依存性が抑制されたＰＤ検出用基準電圧ＶＲＥＦＰＤＤを生成する（ＶＲＥＦＰＤＤ＜ＶＲＥＦＩ）。また、抵抗分割回路５０Ａは、供給電圧ＶＣＣとＧＮＤ間に接続された抵抗ラダーを含み、ノードＮに供給電圧ＶＣＣを抵抗分割した内部電圧ＶＣＣ＿ＤＩＶを生成する。本実施例では、基準電圧ＶＲＥＦＩよりも低いＰＤ検出用基準電圧ＶＲＥＦＰＤＤを用いてパワーダウン検出を行う。それ故、供給電圧ＶＣＣがパワーダウン検出レベルに降下したとき、コンパレータ６０がＶＣＣ＿ＤＩＶ＜ＶＲＥＦＰＤＤを検出するように、内部電圧ＶＣＣ＿ＤＩＶが調整される。

【0027】

トリミング回路１８２は、特に限定されないが、例えば、ＰＤ検出用トリミング信号ＴＲ＿ＶＲＥＦＰＤＤに応じたアナログ電圧を生成するＤＡＣ（可変抵抗）を含む。図８に、トリミング回路１８２の一例を示す。基準電圧ＶＲＥＦＩとＧＮＤとの間に接続された抵抗ラダーの複数のタップ間にスイッチＳＷ１、ＳＷ２〜ＳＷｎが接続される。ＰＤ検出用トリミング信号ＴＲ＿ＶＲＥＦＰＤＤは、トリミングコード（例えば、３ビット）を含み、トリミングコードによって選択された１つまたは複数のスイッチＳＷ１〜ＳＷｎがオンされ、出力ノードＮ１からＰＤ検出用基準電圧ＶＲＥＦＰＤＤが出力される。

【0028】

トリミング回路１８２に供給される基準電圧ＶＲＥＦＩは、ＢＧＲ回路３０によって生成された温度補償された電圧、つまり温度依存性が抑制された電圧であり、基準電圧ＶＲＥＦＩからＰＤ検出用基準電圧ＶＲＥＦＰＤＤを生成することで、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤの温度依存性が抑制され、コンパレータ６０は、温度依存性のないパワーダウン検出をすることができる。ＰＤ検出用トリミング信号ＴＲ＿ＶＲＥＦＰＤＤは、基準電圧ＶＲＥＦを調整するためにトリミング回路４０に入力されるトリミング信号ＴＲ＿ＶＲＥＦと同様に、メモリセルアレイ１１０のヒューズメモリに格納され、これらのトリミング信号は、電源投入時またはパワーアップ検出時にヒューズメモリからコントローラ１４０のレジスタに読み出される。

【0029】

図９に、本実施例のパワーダウン検出回路の動作波形を示す。時刻ｔ１で、供給電圧ＶＣＣがノイズあるいはピーク電流等の何らかの要因により降下すると、供給電圧ＶＣＣを抵抗分割した内部電圧ＶＣＣ＿ＤＩＶも同様に降下する。時刻ｔ２で供給電圧ＶＣＣがパワーダウン検出レベルに到達したとき、コンパレータ６０は、内部電圧ＶＣＣ＿ＤＩＶがＰＤ検出用基準電圧ＶＲＥＦＰＤＤを低下したことを検出し（ＶＣＣ＿ＤＩＶ＜ＶＲＥＦＰＤＤ）、Ｌレベルに遷移したリセット信号ＰＤＤＲＳＴを出力する。ＰＤ検出用基準電圧ＶＲＥＦＰＤＤの破線で示す範囲ｈ１は、ＰＤ検出用トリミング信号ＴＲ＿ＶＲＥＦＰＤＤによってＰＤ検出用基準電圧を調整可能な範囲を示し、パワーダウン検出レベルの破線の範囲ｈ２は、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤの調整範囲に対応するパワーダウン検出レベルの調整可能な範囲を示す。例えば、供給電圧ＶＣＣが１．８Ｖ、基準電圧ＶＲＥＦＩが１．２Ｖであるとき、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤを１．１Ｖに調整することでパワーダウン検出レベルを１．３Ｖから１．２Ｖに変更することができる。

【0030】

図１０（Ａ）は、基準電圧ＶＲＥＦＩの温度依存性を示し、図１０（Ｂ）は、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤの温度依存性を示す。ＢＧＲ回路３０によって生成される基準電圧ＶＲＥＦＩ（例えば、１．２Ｖ）は、温度補償された電圧である。このような基準電圧ＶＲＥＦＩを調整したＰＤ検出用基準電圧ＶＲＥＦＰＤＤは、やはり温度依存性が抑制された電圧である。図５に示すように、１．１Ｖまたは１．０Ｖに変更された基準電圧ＶＲＥＦＩは温度依存性を有するのに対し、図１０（Ｂ）に示すように、１．１Ｖまたは１．０Ｖに調整されたＰＤ検出用基準電圧ＶＲＥＦＰＤＤは温度依存性が抑制される。これにより、コンパレータ６０は、動作温度に依存することなく安定したパワーダウンの検出を行うことができる。また、トリミング回路１８２は、トリミング回路４０とは別にパワーダウン検出用に設けられるため、トリミング回路４０の制約を受けることなく、個別にパワーダウン検出レベルを調整することができる。

【0031】

次に、本発明の第２の実施例について説明する。ＢＧＲ回路３０は、供給電圧ＶＣＣの降下により低電圧で動作すると、期待する基準電圧ＶＲＥＦＩよりも低い電圧を出力する可能性がある。例えば、基準電圧ＶＲＥＦＩが１．２Ｖを生成するように設計されているとき、供給電圧ＶＣＣが１．３Ｖ程度のパワーダウン検出レベルまで降下すると、基準電圧ＶＲＥＦＩが１．２Ｖよりも低くなることがある。そうすると、供給電圧ＶＣＣがパワーダウン検出レベルまで降下しているにもかかわらず、コンパレータ６０は、ＶＣＣ＿ＤＩＶ＜ＶＲＥＦＰＤＤを検出することができず、リセット動作が適切に実行されない事態が生じてしまう。

【0032】

この様子を図１２（Ａ）に示す。時刻ｔ１で、供給電圧ＶＣＣが降下し、それに応じて内部電圧ＶＣＣ＿ＤＩＶが降下する。時刻ｔ２で、供給電圧ＶＣＣがパワーダウン検出レベルまで降下する。時刻ｔ２より前の時刻ｔ１Ａで、ＢＧＲ回路３０の動作が不安定になり、基準電圧ＶＲＥＦＩが低下を開始し、同時にＰＤ検出用基準電圧ＶＲＥＦＰＤＤも低下する。その結果、時刻ｔ２で、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤが内部電圧ＶＣＣ＿ＤＩＶと交差せず、内部電圧ＶＣＣ＿ＤＩＶの降下を検出することができなくなってしまう。

【0033】

第２の実施例は、このような事態を解消するものである。図１１は、本発明の第２の実施例に係るパワーダウン検出回路１８０Ａの構成を示し、図７と同一構成については同一参照番号を附している。本実施例のパワーダウン検出回路１８０Ａはさらに、供給電圧ＶＣＣが一定レベルまで降下したことを検出するコンパレータ６０Ａと、コンパレータ６０Ａの検出結果に基づきＢＧＲ回路３０に供給される電圧を供給電圧ＶＣＣから昇圧された電圧ＶＸＸに切替えるための切替回路２００と、供給電圧ＶＣＣを昇圧した昇圧電圧ＶＸＸを生成する昇圧回路２１０とを含む。昇圧回路２１０は、例えば、チャージポンプ回路を含み、昇圧回路２１０は、フラッシュメモリ１００の読出し、プログラム、消去等の動作のために使用されるものであってもよいし、パワーダウン検出回路１８０Ａに専用に設けられたものであってもよい。

【0034】

本実施例の抵抗分割回路５０Ｂは、ノードＮ１に第１の内部電圧ＶＣＣ＿ＤＩＶ１を生成し、さらにノードＮ２に第２の内部電圧ＶＣＣ＿ＤＩＶ２を生成する。第１の内部電圧ＶＣＣ＿ＤＩＶ１は、第１の実施例の内部電圧ＶＣＣ＿ＤＩＶと同じものである。第２の内部電圧ＶＣＣ＿ＤＩＶ２は、供給電圧ＶＣＣがパワーダウン検出レベルに降下するよりも前に供給電圧ＶＣＣが一定レベルまで降下したことを検出するための電圧であり、ＶＣＣ＿ＤＩＶ２＜ＶＣＣ＿ＤＩＶ１の関係にある。コンパレータ６０Ｂには、ＰＤ検出用基準電圧ＶＲＥＦＰＤＤと、第２の内部電圧ＶＣＣ＿ＤＩＶ２とを比較し、ＶＣＣ＿ＤＩＶ２＜ＶＲＥＦＰＤＤを検出すると、Ｌレベルに遷移した検出信号ＤＥＴを出力する。

【0035】

切替回路２００は、供給電圧ＶＣＣとＢＧＲ回路３０の電圧供給ノードＶＣＣ＿ＢＧＲとの間に接続されたＰ型のトランジスタＰＭＯＳ１と、昇圧回路２１０の出力と電圧供給ノードＶＣＣ＿ＢＧＲとの間に接続されたＰ型のトランジスタＰＭＯＳ２と、コンパレータ６０から出力される検出信号ＤＥＴを入力するインバータＩＮとを含む。トランジスタＰＭＯＳ１のゲートにはインバータＩＮの出力が印加され、トランジスタＰＭＯＳ２のゲートには検出信号ＤＥＴが印加される。ＶＣＣ＿ＤＩＶ２＞ＶＲＥＦＰＤＤの間、コンパレータ６０Ａは、Ｈレベルの検出信号ＤＥＴを出力し、その間、トランジスタＰＭＯＳ１が導通し、トランジスタＰＭＯＳ２が非導通となり、ＢＧＲ回路３０には、供給電圧ＶＣＣが供給される。ＶＣＣ＿ＤＩＶ２＜ＶＲＥＦＰＤＤがコンパレータ６０Ａによって検出されると、検出信号ＤＥＴがＬレベルに遷移し、トランジスタＰＭＯＳ１が非導通となり、トランジスタＰＭＯＳ２が導通し、ＢＧＲ回路３０には、昇圧回路２１０により生成された昇圧電圧ＶＸＸが供給される。

【0036】

図１２（Ｂ）に、本実施例のパワーダウン検出回路の動作波形を示す。時刻ｔ１で、供給電圧ＶＣＣが降下すると、それに応じて電圧供給ノードＶＣＣ＿ＢＧＲの電圧、第１および第２の内部電圧ＶＣＣ＿ＤＩＶ１、ＶＣＣ＿ＤＩＶ２も降下する。時刻ｔ２で、供給電圧ＶＣＣが切替検出レベルにまで降下すると、コンパレータ６０Ａは、ＶＣＣ＿ＤＩＶ２＜ＶＲＥＦＰＤＤを検出し、ＨレベルからＬレベルに遷移した検出信号ＤＥＴを出力する。切替回路２００は、検出信号ＤＥＴに応答してトランジスタＰＭＯＳ１をオフし、トランジスタＰＭＯＳ２をオンし、電圧供給ノードＶＣＣ＿ＢＧＲに昇圧電圧ＶＸＸを供給する。その後、供給電圧ＶＣＣがさらに降下しても（破線で示す）、電圧供給ノードＶＣＣ＿ＢＧＲの電圧は、昇圧電圧ＶＸＸからのチャージにより即座に降下せず、一定期間、ある程度の電位を保つ。電圧供給ノードＶＣＣ＿ＢＧＲの電圧の低下が抑制されることで、その間、ＢＧＲ回路３０の動作は安定し、期待された基準電圧ＶＲＥＦＩを生成し、トリミング回路１８０も同様に、期待されたＰＤ検出用基準電圧回ＶＲＥＦＰＤＤを生成する。

【0037】

時刻ｔ３で、供給電圧ＶＣＣがパワーダウン検出レベルに降下したとき、コンパレータ６０は、ＶＣＣ＿ＤＩＶ１＜ＶＲＥＦＰＤＤを検出し、ＨレベルからＬレベルに遷移したリセット信号ＰＤＤＲＳＴを出力する。

【0038】

このように本実施例によれば、供給電圧ＶＣＣが低下したときのＢＧＲ回路３０の動作を昇圧電圧ＶＸＸで保証するようにしたので、基準電圧ＶＲＥＦＩの低下を抑制し、供給電圧ＶＣＣがパワーダウン検出レベルに到達したことを確実に検出することができる。

【0039】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0040】

３０：ＢＧＲ回路 ４０：トリミング回路
５０、５０Ａ、５０Ｂ：抵抗分割回路 ６０、６０Ａ：コンパレータ
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：パワーダウン検出回路 １８２：トリミング回路
１９０：内部電圧発生回路 ２００：切替回路
２１０：昇圧回路

【要約】

【課題】 温度依存性を抑制しつつパワーダウン検出レベルを調整可能なパワーダウン検出回路を提供する。
【解決手段】 本発明のパワーダウン検出回路１８０は、供給電圧ＶＣＣに基づき基準電圧ＶＲＥＦＩを生成するＢＧＲ回路３０と、トリミング信号に基づき基準電圧ＶＲＥＦＩを調整してパワーダウン検出用の基準電圧ＶＲＥＦＰＤＤを生成するトリミング回路１８２と、供給電圧ＶＣＣよりも低い内部電圧ＶＣＣ＿ＤＩＶを生成する抵抗分割回路５０Ａと、内部電圧ＶＣＣ￥ＤＩＶがパワーダウン検出用の基準電圧ＶＲＥＦＰＤＤより低下したことを検出しリセット信号ＰＤＤＲＳＴを出力するコンパレータ６０とを含む。
【選択図】 図７

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】