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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6887244
(24)【登録日】2021年5月20日
(45)【発行日】2021年6月16日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/06 20060101AFI20210603BHJP
H01L 29/78 20060101ALI20210603BHJP
H01L 21/336 20060101ALI20210603BHJP
H01L 29/12 20060101ALI20210603BHJP
【ＦＩ】
H01L29/78 652P
H01L29/78 658F
H01L29/78 652T
H01L29/06 301G
H01L29/06 301V
H01L29/78 652S
【請求項の数】19
【全頁数】22
(21)【出願番号】特願2016-239283(P2016-239283)
(22)【出願日】2016年12月9日
(65)【公開番号】特開2018-98288(P2018-98288A)
(43)【公開日】2018年6月21日
【審査請求日】2019年4月5日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】久田 賢一
(72)【発明者】
【氏名】新井 耕一
【審査官】
恩田 和彦
(56)【参考文献】
【文献】
特開２０１３−０９８３１６（ＪＰ，Ａ）
【文献】
国際公開第２０１６／１６６８０８（ＷＯ，Ａ１）
【文献】
特開２０１６−１８１５９１（ＪＰ，Ａ）
【文献】
特開２０１１−０９１１２５（ＪＰ，Ａ）
【文献】
特開２０１２−０６４８７３（ＪＰ，Ａ）
【文献】
特開平１０−２７０６８３（ＪＰ，Ａ）
【文献】
特開２００８−２２７１５１（ＪＰ，Ａ）
【文献】
国際公開第２０１５／１６６６０８（ＷＯ，Ａ１）
【文献】
特開２０１５−１２６１９３（ＪＰ，Ａ）
【文献】
国際公開第２０１５／００５３９７（ＷＯ，Ａ１）
【文献】
特開２００２−０１６２５１（ＪＰ，Ａ）
【文献】
特開２０１２−１０９６０２（ＪＰ，Ａ）
【文献】
国際公開第２０１６／１５１８２９（ＷＯ，Ａ１）
【文献】
特開２０１１−０６６３７１（ＪＰ，Ａ）
【文献】
特開２０１５−２３０９６５（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
主面と、裏面とを有し、前記主面に、デバイス領域と、前記デバイス領域の周囲を囲む終端領域と、前記終端領域に対して、前記デバイス領域の反対側に位置する辺と、を有し、炭化珪素からなる第１導電型の半導体基板と、
前記デバイス領域において、前記半導体基板の前記主面に形成され、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域と、
前記第１半導体領域の内部に形成された前記第１導電型の第２半導体領域と、
前記半導体基板と前記第２半導体領域との間であって、前記第１半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記終端領域において、前記半導体基板の前記主面に形成され、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第３半導体領域と、
前記第３半導体領域の内部に形成され、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第４半導体領域と、
前記半導体基板の前記主面上に形成され、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接続された第１電極と、
前記半導体基板の前記裏面上に形成された第２電極と、
を有し、
前記第３半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記主面において、前記半導体基板は、前記第３半導体領域に接し、前記第３半導体領域の周囲を囲む環状の第５半導体領域を含み、
前記第４半導体領域と前記辺との間において、前記第３半導体領域および前記第５半導体領域は、前記主面上に形成された耐酸化性絶縁膜で覆われており、
前記耐酸化性絶縁膜は、前記ゲート絶縁膜で覆われている、半導体装置。
前記デバイス領域において、前記半導体基板の前記主面に形成され、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域と、
前記第１半導体領域の内部に形成された前記第１導電型の第２半導体領域と、
前記半導体基板と前記第２半導体領域との間であって、前記第１半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記終端領域において、前記半導体基板の前記主面に形成され、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第３半導体領域と、
前記第３半導体領域の内部に形成され、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第４半導体領域と、
前記半導体基板の前記主面上に形成され、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接続された第１電極と、
前記半導体基板の前記裏面上に形成された第２電極と、
を有し、
前記第３半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記主面において、前記半導体基板は、前記第３半導体領域に接し、前記第３半導体領域の周囲を囲む環状の第５半導体領域を含み、
前記第４半導体領域と前記辺との間において、前記第３半導体領域および前記第５半導体領域は、前記主面上に形成された耐酸化性絶縁膜で覆われており、
前記耐酸化性絶縁膜は、前記ゲート絶縁膜で覆われている、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記耐酸化性絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
前記耐酸化性絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記第４半導体領域は、前記ゲート絶縁膜で覆われた第１領域と、前記耐酸化性絶縁膜で覆われた第２領域と、を有する、半導体装置。
前記第４半導体領域は、前記ゲート絶縁膜で覆われた第１領域と、前記耐酸化性絶縁膜で覆われた第２領域と、を有する、半導体装置。
【請求項4】
請求項３記載の半導体装置において、
前記第１領域の表面は、前記第２領域の表面よりも、前記半導体基板の前記裏面に近い、半導体装置。
前記第１領域の表面は、前記第２領域の表面よりも、前記半導体基板の前記裏面に近い、半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第３半導体領域は、平面視にて、前記デバイス領域の周囲を囲む環状の第６半導体領域および第７半導体領域を有し、
前記第６半導体領域は、前記第７半導体領域よりも前記デバイス領域側に位置し、
前記第６半導体領域および前記第７半導体領域は、前記第２導電型を有し、前記第７半導体領域の不純物濃度は、前記第６半導体領域の不純物濃度よりも低い、半導体装置。
前記第３半導体領域は、平面視にて、前記デバイス領域の周囲を囲む環状の第６半導体領域および第７半導体領域を有し、
前記第６半導体領域は、前記第７半導体領域よりも前記デバイス領域側に位置し、
前記第６半導体領域および前記第７半導体領域は、前記第２導電型を有し、前記第７半導体領域の不純物濃度は、前記第６半導体領域の不純物濃度よりも低い、半導体装置。
【請求項6】
請求項５記載の半導体装置において、
前記第７半導体領域は、前記第６半導体領域と重なる領域を有する、半導体装置。
前記第７半導体領域は、前記第６半導体領域と重なる領域を有する、半導体装置。
【請求項7】
請求項１記載の半導体装置において、
さらに、
前記第３半導体領域の内部に形成され、前記デバイス領域の周囲を囲む環状の複数の第８半導体領域、
を有し、
前記複数の第８半導体領域は、前記第４半導体領域よりも前記デバイス領域から離れており、
前記複数の第８半導体領域は、前記第２導電型を有し、前記第８半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置。
さらに、
前記第３半導体領域の内部に形成され、前記デバイス領域の周囲を囲む環状の複数の第８半導体領域、
を有し、
前記複数の第８半導体領域は、前記第４半導体領域よりも前記デバイス領域から離れており、
前記複数の第８半導体領域は、前記第２導電型を有し、前記第８半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置。
【請求項8】
請求項７記載の半導体装置において、
さらに、
前記第５半導体領域の内部に形成され、前記デバイス領域の周囲を囲む環状の複数の第９半導体領域、
を有し、
前記複数の第９半導体領域は、前記第２導電型を有し、前記第９半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低い、半導体装置。
さらに、
前記第５半導体領域の内部に形成され、前記デバイス領域の周囲を囲む環状の複数の第９半導体領域、
を有し、
前記複数の第９半導体領域は、前記第２導電型を有し、前記第９半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低い、半導体装置。
【請求項9】
（ａ）主面と、裏面とを有し、前記主面に、デバイス領域と、前記デバイス領域の周囲を囲む終端領域と、前記終端領域に対して、前記デバイス領域の反対側に位置する辺と、を有し、炭化珪素からなる第１導電型の半導体基板を準備する工程、
（ｂ）前記デバイス領域において、前記半導体基板の前記主面に、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域と、前記第１半導体領域の内部に位置する前記第１導電型の第２半導体領域と、を、前記終端領域において、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第３半導体領域と、前記第３半導体領域の内部に、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第４半導体領域と、を、それぞれ、形成する工程、
（ｃ）前記終端領域において、前記半導体基板の前記主面上に耐酸化性絶縁膜を形成する工程、
（ｄ）前記耐酸化性絶縁膜をマスクとし、前記デバイス領域において、前記半導体基板の前記主面に第１ゲート絶縁膜を形成する工程、
（ｅ）ＣＶＤ法を用いて前記第１ゲート絶縁膜上に、第２ゲート絶縁膜を形成する工程、
（ｆ）前記第２ゲート絶縁膜上に、ゲート電極を形成する工程、
（ｇ）前記ゲート電極上に、第１絶縁膜を介して、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接続する第１電極を形成する工程、
を有し、
前記第３半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記主面において、前記半導体基板は、前記第３半導体領域に接し、前記第３半導体領域の周囲を囲む環状の第５半導体領域を含み、
前記（ｄ）工程において、前記第３半導体領域および前記第５半導体領域は、前記耐酸化性絶縁膜で覆われており、
前記（ｅ）工程において、前記耐酸化性絶縁膜は、前記第２ゲート絶縁膜で覆われている、半導体装置の製造方法。
（ｂ）前記デバイス領域において、前記半導体基板の前記主面に、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域と、前記第１半導体領域の内部に位置する前記第１導電型の第２半導体領域と、を、前記終端領域において、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第３半導体領域と、前記第３半導体領域の内部に、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第４半導体領域と、を、それぞれ、形成する工程、
（ｃ）前記終端領域において、前記半導体基板の前記主面上に耐酸化性絶縁膜を形成する工程、
（ｄ）前記耐酸化性絶縁膜をマスクとし、前記デバイス領域において、前記半導体基板の前記主面に第１ゲート絶縁膜を形成する工程、
（ｅ）ＣＶＤ法を用いて前記第１ゲート絶縁膜上に、第２ゲート絶縁膜を形成する工程、
（ｆ）前記第２ゲート絶縁膜上に、ゲート電極を形成する工程、
（ｇ）前記ゲート電極上に、第１絶縁膜を介して、前記第１半導体領域、前記第２半導体領域および前記第４半導体領域に接続する第１電極を形成する工程、
を有し、
前記第３半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも低く、
前記主面において、前記半導体基板は、前記第３半導体領域に接し、前記第３半導体領域の周囲を囲む環状の第５半導体領域を含み、
前記（ｄ）工程において、前記第３半導体領域および前記第５半導体領域は、前記耐酸化性絶縁膜で覆われており、
前記（ｅ）工程において、前記耐酸化性絶縁膜は、前記第２ゲート絶縁膜で覆われている、半導体装置の製造方法。
【請求項10】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第１ゲート絶縁膜は、前記半導体基板を酸素雰囲気で熱処理して形成する、半導体装置の製造方法。
前記（ｄ）工程において、前記第１ゲート絶縁膜は、前記半導体基板を酸素雰囲気で熱処理して形成する、半導体装置の製造方法。
【請求項11】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程において、前記第１ゲート絶縁膜は、前記半導体基板を酸素および窒素を含む雰囲気で熱処理して形成する、半導体装置の製造方法。
前記（ｄ）工程において、前記第１ゲート絶縁膜は、前記半導体基板を酸素および窒素を含む雰囲気で熱処理して形成する、半導体装置の製造方法。
【請求項12】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ−１）前記半導体基板の前記主面上に、順に、窒化シリコン膜および酸化シリコン膜を堆積する工程、
（ｃ−２）前記窒化シリコン膜に異方性ドライエッチングを施し、前記デバイス領域の前記窒化シリコン膜を除去し、前記終端領域に前記窒化シリコン膜を残す工程、
（ｃ−３）前記酸化シリコン膜にウェットエッチングを施し、前記窒化シリコン膜から露出した前記酸化シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ−１）前記半導体基板の前記主面上に、順に、窒化シリコン膜および酸化シリコン膜を堆積する工程、
（ｃ−２）前記窒化シリコン膜に異方性ドライエッチングを施し、前記デバイス領域の前記窒化シリコン膜を除去し、前記終端領域に前記窒化シリコン膜を残す工程、
（ｃ−３）前記酸化シリコン膜にウェットエッチングを施し、前記窒化シリコン膜から露出した前記酸化シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項13】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ−４）前記半導体基板の前記主面上に、順に、酸化シリコン膜および窒化シリコン膜を堆積する工程、
（ｃ−５）前記酸化シリコン膜に異方性ドライエッチングを施し、前記デバイス領域の前記酸化シリコン膜を除去し、前記終端領域に前記酸化シリコン膜を残す工程、
（ｃ−６）前記窒化シリコン膜にウェットエッチングを施し、前記酸化シリコン膜から露出した前記窒化シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
前記（ｃ）工程は、
（ｃ−４）前記半導体基板の前記主面上に、順に、酸化シリコン膜および窒化シリコン膜を堆積する工程、
（ｃ−５）前記酸化シリコン膜に異方性ドライエッチングを施し、前記デバイス領域の前記酸化シリコン膜を除去し、前記終端領域に前記酸化シリコン膜を残す工程、
（ｃ−６）前記窒化シリコン膜にウェットエッチングを施し、前記酸化シリコン膜から露出した前記窒化シリコン膜を除去する工程、
を含む、半導体装置の製造方法。
【請求項14】
請求項９記載の半導体装置の製造方法において、
前記（ｇ）工程の後に、さらに、
（ｈ）前記半導体基板の前記裏面上に第２電極を形成する、半導体装置の製造方法。
前記（ｇ）工程の後に、さらに、
（ｈ）前記半導体基板の前記裏面上に第２電極を形成する、半導体装置の製造方法。
【請求項15】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程または前記（ｆ）工程と、前記（ｇ）工程との間において、さらに、
（ｉ）前記耐酸化性絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
前記（ｄ）工程または前記（ｆ）工程と、前記（ｇ）工程との間において、さらに、
（ｉ）前記耐酸化性絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項16】
（ａ）主面と、裏面とを有し、前記主面に、デバイス領域と、前記デバイス領域の周囲を囲む終端領域と、前記終端領域に対して、前記デバイス領域の反対側に位置する辺と、を有し、炭化珪素からなる第１導電型の半導体基板を準備する工程、
（ｂ）前記デバイス領域において、前記半導体基板の前記主面に、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域を、前記終端領域において、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第２半導体領域を、形成する工程、
（ｃ）前記デバイス領域において、前記第１半導体領域の内部に前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記デバイス領域において、前記第１半導体領域の内部に前記第２導電型の第４半導体領域を、前記終端領域において、前記第２半導体領域の内部に、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第５半導体領域を、形成する工程、
（ｅ）前記終端領域において、前記第２半導体領域と重なりを有し、前記第２半導体領域の前記辺側に、前記第２導電型の第６半導体領域を形成する工程、
（ｆ）前記終端領域において、前記第６半導体領域と、前記第６半導体領域の前記辺側に位置し、前記半導体基板の一部である第７半導体領域と、を耐酸化性絶縁膜で覆った状態で、前記半導体基板を、酸素を含む雰囲気で熱処理し、前記デバイス領域において、前記第１半導体領域上に第１ゲート絶縁膜を形成する工程、
（ｇ）ＣＶＤ法を用いて前記第１ゲート絶縁膜上に、第２ゲート絶縁膜を形成する工程、
（ｈ）前記第２ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第５半導体領域の不純物濃度は、前記第２半導体領域および前記第６半導体領域の不純物濃度よりも高く、
前記（ｇ）工程において、前記耐酸化性絶縁膜は、前記第２ゲート絶縁膜で覆われている、半導体装置の製造方法。
（ｂ）前記デバイス領域において、前記半導体基板の前記主面に、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域を、前記終端領域において、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第２半導体領域を、形成する工程、
（ｃ）前記デバイス領域において、前記第１半導体領域の内部に前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記デバイス領域において、前記第１半導体領域の内部に前記第２導電型の第４半導体領域を、前記終端領域において、前記第２半導体領域の内部に、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第５半導体領域を、形成する工程、
（ｅ）前記終端領域において、前記第２半導体領域と重なりを有し、前記第２半導体領域の前記辺側に、前記第２導電型の第６半導体領域を形成する工程、
（ｆ）前記終端領域において、前記第６半導体領域と、前記第６半導体領域の前記辺側に位置し、前記半導体基板の一部である第７半導体領域と、を耐酸化性絶縁膜で覆った状態で、前記半導体基板を、酸素を含む雰囲気で熱処理し、前記デバイス領域において、前記第１半導体領域上に第１ゲート絶縁膜を形成する工程、
（ｇ）ＣＶＤ法を用いて前記第１ゲート絶縁膜上に、第２ゲート絶縁膜を形成する工程、
（ｈ）前記第２ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第５半導体領域の不純物濃度は、前記第２半導体領域および前記第６半導体領域の不純物濃度よりも高く、
前記（ｇ）工程において、前記耐酸化性絶縁膜は、前記第２ゲート絶縁膜で覆われている、半導体装置の製造方法。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
前記第６半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
前記第６半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
【請求項18】
請求項１６に記載の半導体装置の製造方法において、
前記第２半導体領域および前記第６半導体領域は、平面視にて、前記デバイス領域の周囲を囲む環状を有する、半導体装置の製造方法。
前記第２半導体領域および前記第６半導体領域は、平面視にて、前記デバイス領域の周囲を囲む環状を有する、半導体装置の製造方法。
【請求項19】
請求項１６に記載の半導体装置の製造方法において、
前記第６半導体領域は、前記第７半導体領域と隣接している、半導体装置の製造方法。
前記第６半導体領域は、前記第７半導体領域と隣接している、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、炭化ケイ素基板を含む半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
【0003】
ＳｉＣの上記の利点に着目し、高耐圧なパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として、ＤＭＯＳ（Double-Diffused MOSFET）の研究開発が進められている。
【0004】
ＤＭＯＳの製造方法の一例が、特許文献１（特開２０１６−９８５２号公報）に記載されている。ここでは、半導体チップの中央部に位置する素子領域１Ａと、素子領域１Ａを囲むように、半導体チップの周縁部に配置されたターミネーション領域１Ｂと、が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１６−９８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本願発明者は、デバイス領域（素子領域）および終端領域（ターミネーション領域）を有する半導体装置を検討している。終端領域は、デバイス領域の周囲（全周囲）を連続的に囲み、半導体装置の耐圧を確保するために設けられている。この半導体装置は、以下の製法を用いて製造している。
【0007】
まず、炭化ケイ素（ＳｉＣ）からなる半導体基板（例えば、ｎ型半導体領域）を準備する。次に、デバイス領域において、ボディ領域（例えば、ｐ型半導体領域）、ソース領域（例えば、ｎ型半導体領域）およびボディコンタクト領域（例えば、ｐ型半導体領域）を順に形成し、終端領域において、エッジターミネーション領域（例えば、ｐ型半導体領域）、リサーフ層（例えば、ｐ型半導体領域）を形成する。次に、酸素を含む高温雰囲気中で、半導体基板の表面を酸化することで、酸化シリコン膜からなるゲート絶縁膜を形成し、その後に、ゲート絶縁膜上にゲート電極を形成している。
【0008】
本願発明者の検討によれば、上記ゲート絶縁膜の形成工程に起因して、半導体装置の耐圧が低下することが判明した。つまり、酸化シリコン膜からなるゲート絶縁膜は、終端領域にも形成されるが、炭化ケイ素（ＳｉＣ）からなる半導体基板の表面が酸化されると、酸化シリコン（ＳｉＯ２）と、二酸化炭素（ＣＯ２）または一酸化炭素（ＣＯ）が形成される。大半の二酸化炭素（ＣＯ２）または一酸化炭素（ＣＯ）は、揮発するが、揮発せずに残存する炭素原子が、炭化ケイ素（ＳｉＣ）の格子間に侵入し、格子間カーボン（「Ｃｉ」と表す）となる。格子間カーボン（Ｃｉ）は、ｎ型半導体領域で負、ｐ型半導体領域で正に帯電し、半導体基板（例えば、ｎ型半導体領域）のドナー濃度、または、リサーフ層（例えば、ｐ型半導体領域）アクセプタ濃度が増加したように見える。これに伴い、半導体基板とリサーフ層との間の接合耐圧が低下し、終端領域における半導体装置の耐圧が低下することが判明した。
【0009】
上記特許文献１では、ゲート絶縁膜とフィールド絶縁膜を同時に形成しており、ゲート絶縁膜形成時に、終端領域（ターミネーション領域）のポリシリコン膜が酸化シリコン膜となる。ポリシリコン膜は、その全体が酸化されるため、終端領域において、半導体基板の表面も酸化されてしまい、上記と同様の課題が発生する可能性がある。
【0010】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
一実施の形態である半導体装置は、半導体基板の終端領域において、第２導電型のリサーフ層と、リサーフ層内に形成されたエッジターミネーション領域と、を有する。そして、リサーフ層とリサーフ層に近接する半導体基板の表面は、耐酸化性絶縁膜で覆われている。
【0013】
また、一実施の形態である半導体装置の製造方法は、半導体基板の終端領域において、リサーフ層とリサーフ層に近接する半導体基板の表面を耐酸化性絶縁膜で覆った状態で、酸素を含む雰囲気で半導体基板を酸化して、デバイス領域にゲート絶縁膜を形成する。
【発明の効果】
【0014】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の耐圧を向上することができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態１の半導体装置の平面図および断面図である。
【図3】実施の形態１の半導体装置の製造方法を示す断面図である。
【図13】実施の形態１のゲート絶縁膜の詳細を示す断面図である。
【図14】変形例１の半導体装置の製造方法を示す断面図である。
【図15】変形例２の半導体装置の製造方法を示す断面図である。
【図16】実施の形態２の半導体装置の製造方法を示す断面図である。
【図17】実施の形態２の半導体装置の製造方法を示す断面図である。
【図18】実施の形態２の半導体装置の製造方法を示す断面図である。
【図19】変形例３の半導体装置の製造方法を示す断面図である。
【図20】変形例４の半導体装置の製造方法を示す断面図である。
【図21】変形例５の半導体装置の断面図である。
【図22】変形例５の半導体装置の断面図である。
【図23】変形例５の半導体装置の断面図である。
【図24】変形例５の半導体装置の断面図である。
【図25】変形例６の半導体装置の断面図である。
【図26】変形例６の半導体装置の断面図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。
【0017】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
【0018】
また、本願では、炭化ケイ素（ＳｉＣ）からなる基板を、単にＳｉＣ基板ＳＢと呼ぶ。また、本願では、ｎ型のＳｉＣ基板ＳＢと、その上に形成されたｎ型の炭化ケイ素（ＳｉＣ）からなるエピタキシャル層ＥＰと、をまとめて半導体基板ＳＵＢと呼ぶ。つまり、半導体基板ＳＵＢは、炭化ケイ素（ＳｉＣ）で構成されている。ＳｉＣ基板ＳＢの不純物濃度は、エピタキシャル層ＥＰの不純物濃度より高い。
【0019】
（実施の形態１）本実施の形態の半導体装置について、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置の平面図および断面図である。なお、図１の断面図は、後述する半導体装置の製造方法における、ゲート絶縁膜ＧＩ１を形成した状態を示している。平面図では、デバイス領域ＤＲにハッチングを付している。図２は、図１のＡ−Ａ線に沿う断面図である。
【0020】
図１に示すように、半導体装置は、平面視にて、矩形（正方形または長方形）の半導体基板ＳＵＢに形成されている。半導体基板ＳＵＢは、主面と裏面とを有し、主面および裏面には４つの辺Ｓを有している。また、半導体基板ＳＵＢは、４つの側面Ｓを有している。主面の中央部には、デバイス領域ＤＲが配置されており、デバイス領域ＤＲの周囲を連続的に囲むように終端領域ＴＲが配置されている。後述するが、主面には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極、ソース電極が形成され、裏面にはドレイン電極が形成されている。
【0021】
図１に示すように、終端領域ＴＲには、エッジターミネーション領域ＥＴ、リサーフ（RESURF:REduced SURface Field）層ＲＳ１およびＲＳ２が、半導体基板ＳＵＢの主面に形成されている。エッジターミネーション領域ＥＴ、リサーフ層ＲＳ１およびＲＳ２は、いずれも、デバイス領域ＤＲの周囲を囲むように設けられており、所望の幅を有する環状の形状を有している。リサーフ層ＲＳ２は、半導体基板ＳＵＢの辺Ｓよりも内側（デバイス領域ＤＲ側）で終端しており、リサーフ層ＲＳ２の外側（辺Ｓ側）には、半導体基板ＳＵＢの一部が露出している。つまり、リサーフ層ＲＳ２の周囲は、半導体基板ＳＵＢで囲まれている。
【0022】
終端領域ＴＲにおいて、半導体基板ＳＵＢの主面上には、耐酸化性絶縁膜ＺＭ１Ｒが形成されており、耐酸化性絶縁膜ＺＭ１Ｒは、リサーフ層ＲＳ２と、リサーフ層ＲＳ２の外側の半導体基板ＳＵＢと、を覆っている。耐酸化性絶縁膜ＺＭ１Ｒは、リサーフ層ＲＳ２の全域を覆い、リサーフ層ＲＳ２に接触したエッジターミネーション領域ＥＴの一部を覆っている。耐酸化性絶縁膜ＺＭ１Ｒから露出した半導体基板ＳＵＢの主面にはゲート絶縁膜ＧＩ１が形成されている。
【0023】
図２に示すように、デバイス領域ＤＲには、複数のＭＯＳＦＥＴＱ１を並列接続したＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴＱ１は、ソース領域、ドレイン領域、および、ゲート電極を有する。ドレイン領域は、ｎ型の半導体領域であるｎ型の半導体基板ＳＵＢ（つまり、ＳｉＣ基板およびエピタキシャル層ＥＰ）からなる。ソース領域ＳＲは、ｎ型の半導体領域からなり、ｐ型半導体領域であるボディ領域ＢＲ内に形成されている。ゲート電極ＧＥは、ソース領域ＳＲと半導体基板ＳＵＢ間のボディ領域ＢＲ上にゲート絶縁膜ＧＩ１およびＧＩ２を介して形成されている。つまり、ソース領域ＳＲと半導体基板ＳＵＢ間のボディ領域ＢＲの表面がＭＯＳＦＥＴＱ１のチャネル形成領域である。
【0024】
ボディ領域ＢＲ内には、ｐ型の半導体領域であるボディコンタクト領域ＢＣＲが形成されており、ボディコンタクト領域ＢＣＲは、ボディ領域ＢＲと接触して、導通している。ゲート電極ＧＥは、その上面および側面を絶縁膜ＺＭ３で覆われており、絶縁膜ＺＭ３上には電極（ソース電極）Ｍ１が形成されている。絶縁膜ＺＭ３には、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲを露出するコンタクトホール（開口）ＣＨが形成されており、電極Ｍ１は、コンタクトホールＣＨ内にも形成されており、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲと接触している。言い換えると、電極Ｍ１は、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲに接続されている。そして、電極Ｍ１上には、絶縁膜ＺＭ４が形成されている。また、半導体基板ＳＵＢの裏面には、電極（ドレイン電極）Ｍ２が形成されている。
【0025】
終端領域ＴＲは、エッジターミネーション領域ＥＴと、リサーフ層ＲＳ１およびＲＳ２と、リサーフ層ＲＳ１およびＲＳ２の外側（側面Ｓ側）の半導体基板ＳＵＢと、からなる。エッジターミネーション領域ＥＴは、ｐ型の半導体領域であり、その周囲（側面および底面）は、ｐ型の半導体領域であるリサーフ層ＲＳ１およびＲＳ２に覆われている（平面視および断面視にて）。エッジターミネーション領域ＥＴの不純物濃度は、リサーフ層ＲＳ１およびＲＳ２の不純物濃度より高く、エッジターミネーション領域ＥＴは、電極Ｍ１に接続されている。リサーフ層は、比較的高濃度のリサーフ層ＲＳ１と比較的低濃度のリサーフ層ＲＳ２とで構成され、リサーフ層ＲＳ２は、リサーフ層ＲＳ１の外側（側面Ｓ側）に位置している。また、リサーフ層ＲＳ２は、リサーフ層ＲＳ１と重なり部を有している。リサーフ層ＲＳ１およびＲＳ２は、互いに異なる不純物濃度としたが、両者を１つの半導体領域で形成しても良い。
【0026】
終端領域ＴＲには、半導体基板ＳＵＢの主面上は、耐酸化性絶縁膜ＺＭ１Ｒが形成されている。耐酸化性絶縁膜ＺＭ１Ｒは、リサーフ層ＲＳ２と、リサーフ層ＲＳ２の外側の半導体基板ＳＵＢと、を覆っており、側面Ｓに達している。耐酸化性絶縁膜ＺＭ１Ｒは、リサーフ層ＲＳ２の主面と、リサーフ層ＲＳ２の外側の半導体基板ＳＵＢの主面と、が酸化されて、酸化シリコン膜が形成されるのを防止している。
【0027】
なお、ゲート絶縁膜ＧＩ１は、熱酸化処理で形成された酸化シリコン膜、酸窒化処理で形成された酸窒化シリコン膜またはこれらの積層膜からなる。ゲート絶縁膜ＧＩ２は、ＣＶＤ法で形成した酸化シリコン膜からなる。ゲート電極ＧＥは、多結晶シリコン膜からなり、絶縁膜ＺＭ３は、例えば、酸化シリコン膜、絶縁膜ＺＭ４は、例えば、ポリイミド膜等の有機絶縁膜とすることができる。
【0028】
また、電極Ｍ１は、金属膜からなり、例えば、アルミニウム（Ａｌ）またはシリコン（Ｓｉ）を含有するアルミニウム（ＡｌＳｉ）を主導体膜とし、その上下にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＴｉＷ）等のバリア膜を設けた積層膜としても良い。電極Ｍ２は、金属膜からなり、例えば、裏面に近い側からニッケルシリサイド（ＮｉＳｉ）／チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜としても良い。
【0029】
また、耐酸化性絶縁膜ＺＭ１Ｒは、窒化シリコン膜または酸窒化シリコン膜とすることができる。
【0030】
なお、デバイス領域ＤＲと終端領域ＴＲの境界は、リサーフ層ＲＳ１のデバイス領域ＤＲ側の側面としている。
【0031】
次に、図３〜図１２を用いて、本実施の形態における半導体装置の製造方法を説明する。図３〜図１２は、本実施の形態の半導体装置の製造方法を示す断面図である。図３〜図１２に示す断面図において、図の左側の領域は、複数のＭＯＳＦＥＴＱ１が形成されたデバイス領域ＤＲであり、図の右側の領域は、半導体基板ＳＵＢの周縁領域である終端領域ＴＲである。
【0032】
まず、図３に示すように、ｎ＋型のＳｉＣ基板ＳＢを準備する。ＳｉＣ基板ＳＢにはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は、例えば、窒素（Ｎ）であり、その不純物濃度は、例えば、１×１０１９ｃｍ−３である。
【0033】
続いて、ＳｉＣ基板ＳＢの主面上に、エピタキシャル成長法により、ＳｉＣからなるｎ−型の半導体層であるエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰは、ＳｉＣ基板ＳＢよりも低い不純物濃度でｎ型不純物を含んでいる。エピタキシャル層ＥＰの不純物濃度は、素子の定格耐圧に依存し、例えば、１×１０１６ｃｍ−３である。エピタキシャル層ＥＰは、後に形成されるＭＯＳＦＥＴＱ１において上下方向に流れる電流の経路となる。つまり、エピタキシャル層ＥＰは半導体装置のドリフト層を含む層である。
【0034】
続いて、エピタキシャル層ＥＰ（言い換えると、半導体基板ＳＵＢ）の主面上に、パターニングされたマスク膜ＭＫ１を形成する。マスク膜ＭＫ１は、ボディ領域ＢＲ形成領域およびリサーフ層ＲＳ１形成領域を露出し、それ以外の領域を覆うパターンを有する。マスク膜ＭＫ１は、例えば、フォトレジスト層（フォトレジスト膜）などからなる。
【0035】
続いて、上部にマスク膜ＭＫ１が形成されたエピタキシャル層ＥＰに対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、デバイス領域ＤＲにおいて、マスク膜ＭＫ１から露出したエピタキシャル層ＥＰの主面に、ｐ−型の半導体領域であるボディ領域（チャネル領域）ＢＲを複数並べて形成する。ボディ領域ＢＲのエピタキシャル層ＥＰの主面（表面）からの深さ、つまり接合深さは、エピタキシャル層ＥＰの下面まで達していない。
【0036】
また、ボディ領域ＢＲの形成と同時に、終端領域ＴＲには、リサーフ層ＲＳ１を形成する。
【0037】
次に、図４に示すように、デバイス領域ＤＲに、ソース領域ＳＲを形成する。エピタキシャル層ＥＰ（言い換えると、半導体基板ＳＵＢ）の主面上に、パターニングされたマスク膜ＭＫ２を形成する。マスク膜ＭＫ２は、デバイス領域ＤＲにおいて、ボディ領域ＢＲの内部を露出し、ボディ領域ＢＲの一部、ボディ領域ＢＲ間のエピタキシャル層ＥＰを覆っている。また、マスク膜ＭＫ２は、終端領域ＴＲを覆っている。マスク膜ＭＫ２は、例えば、フォトレジスト層（フォトレジスト膜）などからなる。
【0038】
その後、マスク膜ＭＫ２をマスクとして、エピタキシャル層ＥＰの上面に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、エピタキシャル層ＥＰの主面に、ｎ＋型の半導体領域であるソース領域ＳＲを複数形成する。各ソース領域ＳＲは、ボディ領域ＢＲの中央部に形成する。つまり、エピタキシャル層ＥＰの主面において、隣り合うボディ領域ＢＲ同士の間には、ボディ領域ＢＲおよびソース領域ＳＲが形成されていないエピタキシャル層ＥＰが存在し、当該エピタキシャル層ＥＰとソース領域ＳＲとの間には、０．５μｍ程度の幅を有するボディ領域ＢＲが介在している。ソース領域ＳＲのエピタキシャル層ＥＰの主面からの深さは、ボディ領域ＢＲの形成深さよりも浅い。ソース領域ＳＲのｎ型不純物濃度は、エピタキシャル層ＥＰのｎ型不純物濃度よりも高い。
【0039】
次に、図５に示すように、デバイス領域ＤＲにボディコンタクト領域ＢＣＲを、終端領域ＴＲにエッジターミネーション領域ＥＴを形成する。エピタキシャル層ＥＰ上に、パターニングされたマスク膜ＭＫ３を形成する。マスク膜ＭＫ３は、デバイス領域ＤＲにおいて、ボディ領域ＢＲ及びソース領域ＳＲの内部を、部分的に露出している。また、マスク膜ＭＫ３は、終端領域ＴＲにおいて、リサーフ層ＲＳ１の内部を露出し、リサーフ層ＲＳ１の一部およびリサーフ層ＲＳ１の外側の半導体基板ＳＵＢの主面を覆っている。マスク膜ＭＫ３は、例えば、フォトレジスト層（フォトレジスト膜）などからなる。
【0040】
続いて、マスク膜ＭＫ３から露出するエピタキシャル層ＥＰの主面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））を比較的高い濃度でイオン注入する。これにより、デバイス領域ＤＲのエピタキシャル層ＥＰの主面にｐ＋型の半導体領域であるボディコンタクト領域ＢＣＲを複数形成する。各ボディコンタクト領域ＢＣＲは、各ソース領域ＳＲの中央部、つまり、各ボディ領域ＢＲの中央部に形成する。
【0041】
ボディコンタクト領域ＢＣＲの半導体基板ＳＵＢの主面からの深さは、ソース領域ＳＲの深さよりも深く、ボディ領域ＢＲに接触している。なお、ボディコンタクト領域ＢＣＲをソース領域ＳＲの外に配置する場合には、ソース領域ＳＲよりも浅くしても良い。図では、ボディコンタクト領域ＢＣＲをボディ領域ＢＲの深さよりも浅く形成した構造を示しているが、ボディコンタクト領域ＢＣＲの深さは、ボディ領域ＢＲの深さより深くてもよい。ボディコンタクト領域ＢＣＲは、ボディ領域ＢＲを所定の電位（ソース電位）に固定するために、ボディ領域ＢＲと、電極（ソース電極）Ｍ１とを電気的に接続するために設けられる領域である。つまり、ボディコンタクト領域ＢＣＲのｐ型不純物濃度は、ボディ領域ＢＲのｐ型不純物濃度よりも高く、ボディコンタクト領域ＢＣＲと、ボディ領域ＢＲとは互いに接している。
【0042】
ボディコンタクト領域ＢＣＲと同時に、終端領域ＴＲに、エッジターミネーション領域ＥＴを形成する。エッジターミネーション領域ＥＴは、リサーフ層ＲＳ１の内部であって、リサーフ層ＲＳ１の深さよりも浅く、リサーフ層ＲＳ１不純物濃度よりも高濃度に形成する。エッジターミネーション領域ＥＴの側面（側面Ｓ側）は、リサーフ層ＲＳ１の側面（側面Ｓ側）と一致している。
【0043】
次に、図６に示すように、終端領域ＴＲにリサーフ層ＲＳ２を形成する。エピタキシャル層ＥＰ上に、パターニングされたマスク膜ＭＫ４を形成する。マスク膜ＭＫ４は、デバイス領域ＤＲを覆い、終端領域ＴＲにおいて、リサーフ層ＲＳ１およびエッジターミネーション領域ＥＴの側面Ｓ側の領域、ならびに、リサーフ層ＲＳ１の外側（側面Ｓ側）の半導体基板ＳＵＢの主面、を露出している。マスク膜ＭＫ４は、例えば、フォトレジスト層（フォトレジスト膜）などからなる。
【0044】
続いて、マスク膜ＭＫ４が形成されたエピタキシャル層ＥＰに対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。そして、終端領域ＴＲにリサーフ層ＲＳ２を形成する。リサーフ層ＲＳ２は、リサーフ層ＲＳ１及びエッジターミネーション領域ＥＴと、一部重なる領域を有しており、リサーフ層ＲＳ２の不純物濃度は、リサーフ層ＲＳ１の不純物濃度より低い。また、リサーフ層ＲＳ２の深さは、リサーフ層ＲＳ１の深さよりも深い。ただし、リサーフ層ＲＳ２の深さは、リサーフ層ＲＳ１の深さと同等又はそれより僅かに浅くても良い。リサーフ層ＲＳ２は、側面Ｓに達しおらず、リサーフ層ＲＳ２と側面Ｓとの間には、半導体基板ＳＵＢが存在している。
【0045】
次に、マスク膜ＭＫ４を除去した後、半導体基板ＳＵＢの主面全体を保護膜（例えば、アモルファスカーボン膜）で覆い、半導体基板ＳＵＢに高温（例えば、１７００℃）のアニール処理を施し、イオン注入した不純物を活性化する。アニール処理が終了した後、保護膜を除去する。
【0046】
次に、図７に示すように、半導体基板ＳＵＢの主面全体を覆うように、絶縁膜ＺＭ１およびＺＭ２を形成する。絶縁膜ＺＭ１は、耐酸化性を有する窒化シリコン膜からなり、その膜厚を例えば１０〜１００ｎｍとする。ここで、絶縁膜ＺＭ１は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法で形成するのが好ましい。例えば、Ｐ−ＣＶＤ（Plasma-CVD）法で形成した膜に比べ、緻密で、耐酸化性が高いからである。つまり、後述するゲート絶縁膜ＧＩ１形成時に、終端領域ＴＲにおいて、半導体基板ＳＵＢの主面が酸化されるのを防止する効果が高い。なお、絶縁膜ＺＭ１をＬＰＣＶＤ法で形成した場合、半導体基板ＳＵＢの裏面側にも絶縁膜ＺＭ１が形成される。また、絶縁膜ＺＭ１として、酸窒化シリコン膜を用いることも出来る。
【0047】
絶縁膜ＺＭ２は、酸化シリコン膜からなり、その膜厚を例えば５０〜１００ｎｍとする。絶縁膜ＺＭ２は、例えば、枚葉ＣＶＤ法で、半導体基板ＳＵＢの主面側のみ形成し、裏面側には形成しないことが肝要である。
【0048】
次に、図８に示すように、耐酸化性絶縁膜ＺＭ１Ｒを形成する。耐酸化性絶縁膜ＺＭ１Ｒは、終端領域ＴＲにおいて、リサーフ層ＲＳ２の主面と、リサーフ層ＲＳ２の外側（側面Ｓ側）の半導体基板ＳＵＢの主面と、を覆っている。さらに、リサーフ層ＲＳ２の全域を覆うために、リサーフ層ＲＳ２からエッジターミネーション領域ＥＴに延在している。
【0049】
図示しないが、絶縁膜ＺＭ２上に、耐酸化性絶縁膜ＺＭ１Ｒの形成領域を覆い、それ以外の領域を露出するマスク膜（例えば、フォトレジスト層）を形成する。そして、ドライエッチング法により、マスク膜から露出した絶縁膜ＺＭ２を除去し、絶縁膜ＺＭ２Ｒを形成する。この時、マスク膜から露出した領域に、絶縁膜ＺＭ１を残して、ドライエッチングを終了することが肝要である。次に、マスク膜または絶縁膜ＺＭ２Ｒから露出した絶縁膜ＺＭ１を、例えば、熱リン酸液を用いたウェットエッチング法で除去し、耐酸化性絶縁膜ＺＭ１Ｒを形成する。このウェットエッチングにより、半導体基板ＳＵＢの主面が露出する。このように、ドライエッチング法ではなく、ウェットエッチング法によって、絶縁膜ＺＭ１を除去することで、半導体基板ＳＵＢの主面の損傷を防止することができる。例えば、絶縁膜ＺＭ１をドライエッチング法で除去して、半導体基板ＳＵＢの主面を露出した場合には、半導体基板ＳＵＢの主面がドライエッチングによる損傷を受けるため、ゲート絶縁膜ＧＩ１の膜質が低下し、リーク電流の原因をなる。
【0050】
なお、半導体基板ＳＵＢの裏面に形成された絶縁膜ＺＭ１は、上記のウェットエッチング工程で除去することができる。そのため、絶縁膜ＺＭ２を枚葉ＣＶＤ法で形成し、半導体基板ＳＵＢの裏面において、絶縁膜ＺＭ１が絶縁膜ＺＭ２で覆われないようにすることが肝要となる。
【0051】
次に、耐酸化性絶縁膜ＺＭ１Ｒを残し、絶縁膜ＺＭ２Ｒを除去する。なお、絶縁膜ＺＭ２Ｒは、除去することなく、残しておくことも出来る。
【0052】
次に、図９に示すように、ゲート絶縁膜ＧＩ１およびＧＩ２を形成する。ゲート絶縁膜ＧＩ１は、酸化シリコン膜または酸窒化シリコン膜からなり、その膜厚を、例えば、１０ｎｍとする。ゲート絶縁膜ＧＩ２は、ＣＶＤ法で形成した酸化シリコン膜であり、その膜厚を、例えば、３０ｎｍとする。
【0053】
ゲート絶縁膜ＧＩ１を酸化シリコン膜とする場合、半導体基板ＳＵＢを、酸素雰囲気中で、例えば１１００〜１２５０℃で熱処理して、熱酸化シリコン膜を形成する。また、ゲート絶縁膜ＧＩ１を酸窒化シリコン膜とする場合、前述の熱酸化シリコン膜を形成した後に、熱酸化シリコン膜を、酸化窒素（ＮＯまたはＮＯ２）雰囲気で熱処理することで、酸窒化シリコン膜を形成できる。また、熱酸化シリコン膜を形成することなく、半導体基板ＳＵＢを、酸化窒素（ＮＯまたはＮＯ２）雰囲気中で、例えば１１００〜１２５０℃で熱処理して酸窒化シリコン膜を形成しても良い。
【0054】
このゲート絶縁膜ＧＩ１は、耐酸化性絶縁膜ＺＭ１Ｒから露出した半導体基板ＳＵＢの主面に形成される。つまり、図９に示すように、デバイス領域ＤＲの全域、および、終端領域ＴＲの一部に形成される。このゲート絶縁膜ＧＩ１の形成工程で、終端領域ＴＲにおいて、リサーフ層ＲＳ２と、リサーフ層ＲＳ２と側面Ｓとの間の半導体基板ＳＵＢと、は、耐酸化性絶縁膜ＺＭ１Ｒで覆われているため、両者の主面が酸化されることはない。従って、ゲート絶縁膜ＧＩ１形成工程において、リサーフ層ＲＳ２およびリサーフ層ＲＳ２と側面Ｓとの間の半導体基板ＳＵＢに格子間カーボン（Ｃｉ）が形成されることがなく、半導体基板ＳＵＢとリサーフ層ＲＳ２との間の接合耐圧低下を防止することができる。
【0055】
ゲート絶縁膜ＧＩ１を形成した後、半導体基板ＳＵＢの主面上、言い換えると、ゲート絶縁膜ＧＩ１および耐酸化性絶縁膜ＺＭ１Ｒの上に、ＣＶＤ法でゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜を、熱酸化シリコン膜または酸窒化シリコン膜と、ＣＶＤ法による酸化シリコン膜との積層構造として、ゲート絶縁膜の耐圧を確保している。炭化ケイ素（ＳｉＣ）からなる半導体基板ＳＵＢは、シリコン（Ｓｉ）からなる半導体基板に比べ、熱酸化シリコン膜または酸窒化シリコン膜の形成速度が遅いため、上記の積層構造とするのが好適である。また、ＣＶＤ法による酸化シリコン膜（ゲート絶縁膜ＧＩ２）の膜厚を、熱酸化シリコン膜または酸窒化シリコン膜（ＧＩ１）の膜厚よりも厚くするのが、好適である。
【0056】
なお、図９に示すように、半導体基板ＳＵＢの裏面にもゲート絶縁膜ＧＩ１およびＧＩ２が形成される。
【0057】
次に、ゲート絶縁膜ＧＩ１およびＧＩ２に、窒素（Ｎ２）雰囲気で、１０００℃程度の熱処理施して、ゲート絶縁膜ＧＩ１およびＧＩ２の膜質を改良してもよい。
【0058】
次に、図１０に示すように、ゲート電極ＧＥを形成する。ゲート電極ＧＥは、例えば、ポリシリコン膜からなり、デバイス領域ＤＲにおいて、ゲート絶縁膜ＧＩ１およびＧＩ２上に、所望のパターンで形成される。ゲート電極ＧＥは、ボディ領域ＢＲ間の半導体基板ＳＵＢの表面と、ソース領域ＳＲと半導体基板ＳＵＢとの間のボディ領域ＢＲの表面と、をゲート絶縁膜ＧＩ１およびＧＩ２を介して覆っている。また、ゲート電極ＧＥは、ソース領域ＳＲと重なり部を有している。また、図示しないが、図１０に示す複数のゲート電極ＧＥは、互いに接続（連結）されている。つまり、ゲート電極ＧＥは、複数の開口を有する１枚の板状の導体膜であり、各開口は、ソース領域ＳＲの一部およびボディコンタクト領域ＢＣＲを露出している。
【0059】
次に、図１１に示すように、絶縁膜ＺＭ３を形成する。絶縁膜ＺＭ３は、半導体基板ＳＵＢの主面上に形成され、ゲート電極ＧＥおよびゲート絶縁膜ＧＩ２を覆う。絶縁膜ＺＭ３は、例えば、ＣＶＤ法を用いて形成した酸化シリコン膜からなる。
【0060】
次に、図１１に示すように、絶縁膜ＺＭ３ならびにゲート絶縁膜ＧＩ１およびＧＩ２にコンタクトホールＣＨを形成する。コンタクトホールＣＨは、デバイス領域ＤＲでは、ソース領域ＳＲの一部およびボディコンタクト領域ＢＣＲを露出し、終端領域ＴＲでは、エッジターミネーション領域ＥＴの一部を露出する。なお、図示はしていないが、ゲート電極ＧＥの上面を露出するコンタクトホールも形成する。
【0061】
続いて、図示は省略するが、周知のサリサイド技術を用いて、コンタクトホールＣＨの底面において露出するボディコンタクト領域ＢＣＲ、ソース領域ＳＲおよびゲート電極ＧＥの上面にシリサイド層を形成しても良い。シリサイド層は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。
【0062】
次に、半導体基板ＳＵＢの主面を、例えば、フォトレジスト層で覆い、裏面に形成されたゲート絶縁膜ＧＩ１およびＧＩ２を除去する。
【0063】
次に、図１２に示すように、半導体基板ＳＵＢの主面上に、電極（ソース電極）Ｍ１を形成する。電極Ｍ１は、絶縁膜ＺＭ３上に形成され、コンタクトホールＣＨ内にも埋め込まれている。つまり、電極Ｍ１は、デバイス領域ＤＲでは、ソース領域ＳＲおよびボディコンタクト領域ＢＣＲに接触し、終端領域ＴＲでは、エッジターミネーション領域ＥＴに接触している。
【0064】
次に、図２に示すように、半導体基板ＳＵＢの裏面に、電極（ドレイン電極）Ｍ２を形成する。電極Ｍ２は、例えば、ニッケルシリサイド（ＮｉＳｉ）／チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜とする。半導体基板ＳＵＢの裏面に、ニッケルシリサイド層（ＮｉＳｉ）を形成した後に、順次、チタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）をスパッタ法等で形成する。
【0065】
次に、図２に示すように、半導体基板ＳＵＢの主面上に、電極Ｍ１を覆うように、例えば、ポリイミド膜などの有機絶縁膜からなる絶縁膜ＺＭ４を形成する。
【0066】
上記の工程を経て、本実施の形態の半導体装置が完成する。
【0067】
図１３は、実施の形態１のゲート絶縁膜の詳細を示す断面図である。図１３では、ゲート絶縁膜ＧＩ１を示している。半導体基板ＳＵＢの主面を酸化または酸窒化してゲート絶縁膜ＧＩ１を形成した場合、半導体基板ＳＵＢの主面に形成された半導体領域の不純物濃度が高い領域には、膜厚の厚いゲート絶縁膜ＧＩ１が形成される。つまり、ソース領域ＳＲ、ボディコンタクト領域ＢＣＲおよびエッジターミネーション領域ＥＴの表面には、比較的厚い膜厚Ｔ１を有するゲート絶縁膜ＧＩ１が形成され、半導体基板ＳＵＢ、ボディ領域ＢＲおよびリサーフ層ＲＳ１の表面には、比較的薄い膜厚Ｔ２を有するゲート絶縁膜ＧＩ１が形成される。つまり、膜厚Ｔ１は、膜厚Ｔ２よりも厚い。従って、半導体基板ＳＵＢの主面には、段差が発生し、厚いゲート絶縁膜ＧＩ１が形成された領域の半導体基板ＳＵＢの主面の高さは、薄いゲート絶縁膜ＧＩ１が形成された領域の半導体基板ＳＵＢの主面の高さよりも低い。また、エッジターミネーション領域ＥＴには、耐酸化性絶縁膜ＺＭ１Ｒで覆われた領域と、厚いゲート絶縁膜ＧＩ１が形成された領域と、が混在するため、エッジターミネーション領域ＥＴの主面には段差が発生する。つまり、エッジターミネーション領域ＥＴにおいて、耐酸化性絶縁膜ＺＭ１Ｒで覆われた領域の半導体基板ＳＵＢの主面の高さは、厚いゲート絶縁膜ＧＩ１が形成された領域の半導体基板ＳＵＢの主面の高さよりも高い。ここで、高さは、半導体基板ＳＵＢの裏面を基準とする。
【0069】
上記実施の形態１において、図９を用いて説明したゲート絶縁膜ＧＩ２の形成工程の後に、図１４に示すように、耐酸化性絶縁膜ＺＭ１Ｒの除去工程を実施する。図１４に示すように、ゲート絶縁膜ＧＩ２上に、例えば、フォトレジスト層からなるマスク膜ＭＫ５を形成する。マスク膜ＭＫ５は、デバイス領域ＤＲを覆い、終端領域ＴＲのエッジターミネーション領域ＥＴおよびリサーフ層ＲＳ１の一部を覆い、耐酸化性絶縁膜ＺＭ１Ｒの全域を露出している。つまり、マスク膜ＭＫ５の端部（側面Ｓ側）は、耐酸化性絶縁膜ＺＭ１Ｒの端部（デバイス領域ＤＲ側）よりも、デバイス領域ＤＲ側に位置している。
【0070】
マスク膜ＭＫ５から露出したゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ１Ｒを除去する。次に、マスク膜ＭＫ５を除去する。図１４では、除去されたゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ１Ｒを破線で表している。
【0071】
変形例１では、全面に耐酸化性絶縁膜を残さないで済むため、ウエハ反り量を調節でき、製造しやすくできる。
【0073】
上記変形例１では、上記実施の形態１のゲート絶縁膜ＧＩ２の形成工程の後に、耐酸化性絶縁膜ＺＭ１Ｒの除去する例を示したが、変形例２では、図１０を用いて説明したゲート電極ＧＥ形成工程後に、耐酸化性絶縁膜ＺＭ１Ｒの除去工程を実施する。図１５に示すように、ゲート絶縁膜ＧＩ２およびゲート電極を覆うマスク膜ＭＫ６を形成する。マスク膜ＭＫ６は、マスク膜ＭＫ５と等しいパターンを有する。変形例１と同様に、マスク膜ＭＫ６から露出したゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ１Ｒを除去する。次に、マスク膜ＭＫ６を除去する。図１５でも、除去されたゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ１Ｒを破線で表している。
【0074】
変形例２では、変形例１に比べ、マスク膜ＭＫ６の除去工程で、ゲート絶縁膜ＧＩ２の表面が損傷する危険性を低減できる。
【0075】
（実施の形態２）実施の形態２は、上記実施の形態１の変形例である。図１６〜図１８は、実施の形態２の半導体装置の製造方法を示す断面図である。図１６および図１７は、上記実施の形態１の図８および図９に対応し、図１８は、図２に対応している。
【0076】
上記実施の形態１の図８では、半導体基板ＳＵＢ上に耐酸化性絶縁膜ＺＭ１Ｒを形成し、その上に絶縁膜ＺＭ２Ｒを形成したが、本実施の形態２では、半導体基板ＳＵＢ上に絶縁膜ＺＭ５Ｒを形成し、その上に耐酸化性絶縁膜ＺＭ６Ｒを形成する。絶縁膜ＺＭ５Ｒは、ＣＶＤ法で形成した酸化シリコン膜であり、耐酸化性絶縁膜ＺＭ６Ｒは、窒化シリコン膜または酸窒化シリコン膜である。
【0077】
上記実施の形態１と同様に、上層の耐酸化性絶縁膜ＺＭ６Ｒは、ドライエッチング法を用いて形成し、下層の絶縁膜ＺＭ５Ｒは、ウェットエッチング法を用いて形成する。
【0078】
次に、図１７に示すように、上記実施の形態１と同様に、ゲート絶縁膜ＧＩ１およびＧＩ２を形成する。
【0079】
さらに、図１８に示すように、上記実施の形態１と同様に、ゲート電極ＧＥ、絶縁膜ＺＭ３、電極Ｍ１およびＭ２、ならびに絶縁膜ＺＭ４の形成工程を実施して、実施の形態２の半導体装置が完成する。
【0080】
本実施の形態２によれば、耐酸化性絶縁膜ＺＭ６Ｒと半導体基板ＳＵＢとの間に酸化シリコン膜からなる絶縁膜ＺＭ５Ｒを介在させているため、ゲート絶縁膜ＧＩ１形成時の熱処理に伴い、耐酸化性絶縁膜ＺＭ６Ｒに覆われた半導体基板ＳＵＢの主面に欠陥が発生するのを防止できる。つまり、半導体基板ＳＵＢの主面に、直接、耐酸化性絶縁膜が形成されていると、半導体基板ＳＵＢと、耐酸化性絶縁膜を構成する窒化シリコン膜と、の熱膨張係数の差にともなう応力が半導体基板ＳＵＢの主面にかかり、欠陥が発生する可能性がある。
【0082】
上記実施の形態２においても、図１９に示すように、ゲート絶縁膜ＧＩ２形成後に、マスク膜ＭＫ７から露出したゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ６Ｒを除去しても良い。図１９では、絶縁膜ＺＭ５Ｒを残す例としているが、除去しても良い。マスク膜ＭＫ７は、上記変形例１のマスク膜ＭＫ５と等しいパターンを有する。
【0084】
上記実施の形態２においても、図２０に示すように、ゲート電極ＧＥ形成後に、マスク膜ＭＫ８から露出したゲート絶縁膜ＧＩ１およびＧＩ２ならびに耐酸化性絶縁膜ＺＭ６Ｒを除去しても良い。図２０では、絶縁膜ＺＭ５Ｒを残す例としているが、除去しても良い。マスク膜ＭＫ８は、上記変形例２のマスク膜ＭＫ６と等しいパターンを有する。
【0085】
＜変形例５＞変形例５は、上記実施の形態１または２の変形例である。図２１〜図２４は、変形例５の半導体装置の断面図である。図２１〜図２４は、上記実施の形態１または２の終端領域ＴＲにおけるエッジターミネーション領域ＥＴ、リサーフ層ＲＳ１およびＲＳ２の位置関係の変形例である。以下、上記実施の形態１と比べて説明する。
【0086】
図２１では、エッジターミネーション領域ＥＴの端部（側面Ｓ側）が、リサーフ層ＲＳ１から突出した構造となっている。
【0087】
図２２では、エッジターミネーション領域ＥＴの端部（デバイス領域ＤＲ側）をリサーフ層ＲＳ１で囲み、エッジターミネーション領域ＥＴの端部（側面Ｓ側）をリサーフ層ＲＳ２で囲む構造となっており、リサーフ層ＲＳ２は、リサーフ層ＲＳ１から分離している。
【0088】
図２３では、リサーフ層ＲＳ１がエッジターミネーション領域ＥＴの全体を囲む構造となっている。つまり、エッジターミネーション領域ＥＴの端部（側面Ｓ側）もリサーフ層ＲＳ１で囲まれている。
【0090】
図２１〜図２４において、エッジターミネーション領域ＥＴの端部（側面Ｓ側）と側面Ｓとの間に存在するリサーフ層ＲＳ１およびＲＳ２と、リサーフ層ＲＳ２と側面Ｓとの間の半導体基板ＳＵＢと、が耐酸化性絶縁膜ＺＭ１Ｒで覆われていることが肝要である。
【0091】
＜変形例６＞変形例６は、上記実施の形態１または２の変形例である。図２５および図２６は、変形例６の半導体装置の断面図である。図２５および図２６は、上記実施の形態１または２の終端領域ＴＲの変形例である。以下、上記実施の形態１と比べて説明する。
【0092】
図２５では、エッジターミネーション領域ＥＴの端部（デバイス領域ＤＲ側）は、リサーフ層ＲＳ１で囲まれているが、エッジターミネーション領域ＥＴの端部（側面Ｓ側）にはリサーフ層は形成されていない。その代りに、エッジターミネーション領域ＥＴと側面Ｓとの間に、複数列のガードリングＧＲ１が、所定の間隔で形成されている。ガードリングＧＲ１は、エッジターミネーション領域ＥＴの形成工程で形成され、等しい不純物濃度を有している。
【0093】
図２５においては、エッジターミネーション領域ＥＴと側面Ｓとの間の半導体基板ＳＵＢの主面と、ガードリングＧＲ１と、が、耐酸化性絶縁膜ＺＭ１Ｒで覆われていることが肝要である。
【0094】
図２６では、エッジターミネーション領域ＥＴの端部（側面Ｓ側）が、リサーフ層ＲＳ１から突出している。そして、リサーフ層ＲＳ２内に複数列のガードリングＧＲ２が配置され、リサーフ層ＲＳ２と側面Ｓとの間に複数列のガードリングＧＲ３が配置されている。
【0095】
ガイドリングＧＲ２は、エッジターミネーション領域ＥＴの形成工程で形成され、等しい不純物濃度を有している。また、ガイドリングＧＲ３は、リサーフ層ＲＳ２の形成工程で形成され、等しい不純物濃度を有している。
【0096】
図２６においては、エッジターミネーション領域ＥＴの端部（側面Ｓ側）と側面Ｓとの間に存在するリサーフ層ＲＳ２と、ガードリングＧＲ２と、リサーフ層ＲＳ２と側面Ｓとの間の半導体基板ＳＵＢの主面と、ガードリングＧＲ３と、が耐酸化性絶縁膜ＺＭ１Ｒで覆われていることが肝要である。
【0097】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0098】
その他、上記実施の形態に記載された内容の一部を以下に記載する。［付記１］
【0099】
主面と、裏面とを有し、前記主面に、デバイス領域と、前記デバイス領域の周囲を囲む終端領域と、前記終端領域に対して、前記デバイス領域の反対側に位置する辺と、を有し、炭化珪素からなる第１導電型の半導体基板と、前記デバイス領域において、前記半導体基板の前記主面に形成され、前記第１導電型とは反対の導電型である第２導電型の第１半導体領域と、
前記第１半導体領域の内部に形成された前記第１導電型の第２半導体領域と、
前記半導体基板と前記第２半導体領域との間であって、前記第１半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記終端領域において、前記半導体基板の前記主面に形成され、前記第２導電型を有し、平面視にて、前記デバイス領域の周囲を囲む環状の第３半導体領域と、
前記終端領域において、前記第３半導体領域と前記辺との間に形成され、前記第２導電型を有し、平面視にて、前記第３半導体領域の周囲を囲む環状の第４半導体領域と、
前記半導体基板の前記主面上に形成され、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に接続された第１電極と、
前記半導体基板の前記裏面上に形成された第２電極と、
を有し、
前記主面において、前記半導体基板は、前記第３半導体領域に接し、前記第３半導体領域の周囲を囲む環状の第５半導体領域を含み、
前記第４半導体領域は、前記第５半導体領域の内部に形成され、
前記第３半導体領域と前記辺との間において、前記第４半導体領域および前記第５半導体領域は、前記主面上に形成された耐酸化性絶縁膜で覆われている、半導体装置。
【符号の説明】
【0100】
ＢＣＲ ボディコンタクト領域ＢＲ ボディ領域
ＣＨ コンタクトホール
ＤＲ デバイス領域
ＥＰ エピタキシャル層
ＥＴ エッジターミネーション領域
ＧＥ ゲート電極
ＧＩ１,ＧＩ２ ゲート絶縁膜
ＧＲ１，ＧＲ２，ＧＲ３ ガードグリング
Ｍ１、Ｍ２ 電極
ＭＫ１，ＭＫ２，ＭＫ３，ＭＫ４，ＭＫ５ マスク膜
ＭＫ６，ＭＫ７，ＭＫ８ マスク膜
Ｑ１ ＭＯＳＦＥＴ
ＲＳ１，ＲＳ２ リサーフ層
Ｓ 辺（側面）
ＳＲ ソース領域
ＳＢ ＳｉＣ基板
ＳＵＢ 半導体基板
ＴＲ 終端領域
ＺＭ１Ｒ、ＺＭ６Ｒ 耐酸化性絶縁膜
ＺＭ２Ｒ、ＺＭ５Ｒ 絶縁膜
ＺＭ１，ＺＭ２，ＺＭ３，ＺＭ４ 絶縁膜