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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6887307
(24)【登録日】2021年5月20日
(45)【発行日】2021年6月16日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 27/11507 20170101AFI20210603BHJP
H01L 27/1159 20170101ALI20210603BHJP
H01L 21/336 20060101ALI20210603BHJP
H01L 29/78 20060101ALI20210603BHJP
H01L 21/8234 20060101ALI20210603BHJP
H01L 27/06 20060101ALI20210603BHJP
H01L 27/088 20060101ALI20210603BHJP
H01L 21/283 20060101ALI20210603BHJP
H01L 21/316 20060101ALI20210603BHJP
【ＦＩ】
H01L27/11507
H01L27/1159
H01L29/78 301F
H01L29/78 301M
H01L27/06 102A
H01L27/088 C
H01L27/088 H
H01L21/283 C
H01L21/283 B
H01L21/316 X
【請求項の数】23
【全頁数】22
(21)【出願番号】特願2017-100274(P2017-100274)
(22)【出願日】2017年5月19日
(65)【公開番号】特開2018-195767(P2018-195767A)
(43)【公開日】2018年12月6日
【審査請求日】2019年10月18日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】山口 直
【審査官】
加藤 俊哉
(56)【参考文献】
【文献】
特開２０１２−０８４６０２（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１５／０１０４９３３（ＵＳ，Ａ１）
【文献】
特表２０１０−５１９７８１（ＪＰ，Ａ）
【文献】
特表２０１６−５３４５７５（ＪＰ，Ａ）
【文献】
SU YIN-HSIEN ET AL，Investigation of High-k/metal gate MOS Capacitors Annealed by Microwave Annealing as a Post-metal Annealing Process，2016 IEEE 16TH INTERNATIONAL CONFERENCE ON NANOTECHNOLOGY(IEEE-NANO)，米国，２０１６年 ８月２２日，pp.773-776
【文献】
LEE YAO-JEN ET AL，Low-Temperature Microwave Annealing for MOSFETs With High-ik/Metal Gate Stacks，IEEE ELECTRON DEVICE LETTERS，米国，２０１３年１０月 １日，VOL.34,NO.10，pp.1286-1288
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１１５０７
Ｈ０１Ｌ ２１／２８３
Ｈ０１Ｌ ２１／３１６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２７／１１５９
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
（ａ）半導体基板上に、ハフニウムおよびジルコニウムの少なくとも一方と酸素とを主成分とする金属酸化膜を堆積する工程、
（ｂ）前記金属酸化膜上に導体膜を堆積する工程、
（ｃ）前記金属酸化膜にマイクロ波加熱処理を施す工程、
（ｄ）前記導体膜上に半導体膜を堆積する工程、
（ｅ）前記半導体膜、前記導体膜および前記金属酸化膜をパターニングして、ゲート電極および強誘電体膜を形成する工程、
を有し、
前記ゲート電極および前記強誘電体膜は、強誘電体メモリセルを構成している、半導体装置の製造方法。
（ｂ）前記金属酸化膜上に導体膜を堆積する工程、
（ｃ）前記金属酸化膜にマイクロ波加熱処理を施す工程、
（ｄ）前記導体膜上に半導体膜を堆積する工程、
（ｅ）前記半導体膜、前記導体膜および前記金属酸化膜をパターニングして、ゲート電極および強誘電体膜を形成する工程、
を有し、
前記ゲート電極および前記強誘電体膜は、強誘電体メモリセルを構成している、半導体装置の製造方法。
【請求項2】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程を、前記（ａ）工程後、前記（ｂ）工程前に実施する、半導体装置の製造方法。
前記（ｃ）工程を、前記（ａ）工程後、前記（ｂ）工程前に実施する、半導体装置の製造方法。
【請求項3】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程を、前記（ｂ）工程後に実施する、半導体装置の製造方法。
前記（ｃ）工程を、前記（ｂ）工程後に実施する、半導体装置の製造方法。
【請求項4】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上に第１絶縁膜を形成する工程、
（ａ２）前記第１絶縁膜を覆うように前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
前記（ａ）工程は、
（ａ１）前記半導体基板上に第１絶縁膜を形成する工程、
（ａ２）前記第１絶縁膜を覆うように前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
【請求項5】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板の一部で構成され、前記半導体基板の主面から突出する突出部を形成する工程、
（ａ２）前記突出部を覆うように前記半導体基板の主面上に前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
前記（ａ）工程は、
（ａ１）前記半導体基板の一部で構成され、前記半導体基板の主面から突出する突出部を形成する工程、
（ａ２）前記突出部を覆うように前記半導体基板の主面上に前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
【請求項6】
請求項５記載の半導体装置の製造方法において、
前記（ａ１）工程後、前記（ａ２）工程前に、前記突出部の表面に第２絶縁膜を形成する工程を有する、半導体装置の製造方法。
前記（ａ１）工程後、前記（ａ２）工程前に、前記突出部の表面に第２絶縁膜を形成する工程を有する、半導体装置の製造方法。
【請求項7】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程の前記導体膜は窒化チタンを主成分とする、半導体装置の製造方法。
前記（ｂ）工程の前記導体膜は窒化チタンを主成分とする、半導体装置の製造方法。
【請求項8】
請求項７記載の半導体装置の製造方法において、
前記導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
前記導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
【請求項9】
請求項１記載の半導体装置の製造方法において、
前記金属酸化膜に、シリコン、窒素、炭素またはフッ素のいずれかの元素を１つ以上添加する、半導体装置の製造方法。
前記金属酸化膜に、シリコン、窒素、炭素またはフッ素のいずれかの元素を１つ以上添加する、半導体装置の製造方法。
【請求項10】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程のマイクロ波の周波数が１ＧＨｚ〜１０ＧＨｚである、半導体装置の製造方法。
前記（ｃ）工程のマイクロ波の周波数が１ＧＨｚ〜１０ＧＨｚである、半導体装置の製造方法。
【請求項11】
請求項１〜１０のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極は、前記半導体膜および前記導体膜で形成されており、
前記強誘電体膜は、前記金属酸化膜で形成されている、半導体装置の製造方法。
前記ゲート電極は、前記半導体膜および前記導体膜で形成されており、
前記強誘電体膜は、前記金属酸化膜で形成されている、半導体装置の製造方法。
【請求項12】
請求項１〜１１のいずれか一項に記載の半導体装置の製造方法において、
（ｆ）前記半導体基板のうち、前記強誘電体膜から露出した領域内にソース領域およびドレイン領域を形成する工程を有し、
前記ゲート電極、前記強誘電体膜、前記ソース領域および前記ドレイン領域は、前記強誘電体メモリセルを構成している、半導体装置の製造方法。
（ｆ）前記半導体基板のうち、前記強誘電体膜から露出した領域内にソース領域およびドレイン領域を形成する工程を有し、
前記ゲート電極、前記強誘電体膜、前記ソース領域および前記ドレイン領域は、前記強誘電体メモリセルを構成している、半導体装置の製造方法。
【請求項13】
請求項１〜１２のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記強誘電体膜の結晶中に斜方晶が形成される、半導体装置の製造方法。
前記（ｃ）工程では、前記強誘電体膜の結晶中に斜方晶が形成される、半導体装置の製造方法。
【請求項14】
（ａ）半導体基板上に第１導体膜を堆積する工程、
（ｂ）前記第１導体膜上に、ハフニウムおよびジルコニウムの少なくとも一方と酸素とを主成分とする金属酸化膜を堆積する工程、
（ｃ）前記金属酸化膜上に第２導体膜を堆積する工程、
（ｄ）前記金属酸化膜にマイクロ波加熱処理を施す工程、
（ｅ）前記第２導体膜、前記金属酸化膜および前記第１導体膜をパターニングして、下部電極、強誘電体膜および上部電極の積層体で構成されたキャパシタを形成する工程、
を有し、
前記キャパシタは、強誘電体メモリセルを構成している、半導体装置の製造方法。
（ｂ）前記第１導体膜上に、ハフニウムおよびジルコニウムの少なくとも一方と酸素とを主成分とする金属酸化膜を堆積する工程、
（ｃ）前記金属酸化膜上に第２導体膜を堆積する工程、
（ｄ）前記金属酸化膜にマイクロ波加熱処理を施す工程、
（ｅ）前記第２導体膜、前記金属酸化膜および前記第１導体膜をパターニングして、下部電極、強誘電体膜および上部電極の積層体で構成されたキャパシタを形成する工程、
を有し、
前記キャパシタは、強誘電体メモリセルを構成している、半導体装置の製造方法。
【請求項15】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ）工程を、前記（ｂ）工程後、前記（ｃ）工程前に実施する、半導体装置の製造方法。
前記（ｄ）工程を、前記（ｂ）工程後、前記（ｃ）工程前に実施する、半導体装置の製造方法。
【請求項16】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ）工程を、前記（ｃ）工程後に実施する、半導体装置の製造方法。
前記（ｄ）工程を、前記（ｃ）工程後に実施する、半導体装置の製造方法。
【請求項17】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程の前記第２導体膜は窒化チタンを主成分とする、半導体装置の製造方法。
前記（ｃ）工程の前記第２導体膜は窒化チタンを主成分とする、半導体装置の製造方法。
【請求項18】
請求項１７記載の半導体装置の製造方法において、
前記第２導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
前記第２導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
【請求項19】
請求項１４記載の半導体装置の製造方法において、
前記金属酸化膜に、シリコン、窒素、炭素またはフッ素のいずれかの元素を１つ以上添加する、半導体装置の製造方法。
前記金属酸化膜に、シリコン、窒素、炭素またはフッ素のいずれかの元素を１つ以上添加する、半導体装置の製造方法。
【請求項20】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ）工程のマイクロ波の周波数が１ＧＨｚ〜１０ＧＨｚである、半導体装置の製造方法。
前記（ｄ）工程のマイクロ波の周波数が１ＧＨｚ〜１０ＧＨｚである、半導体装置の製造方法。
【請求項21】
請求項１４〜２０のいずれか一項に記載の半導体装置の製造方法において、
前記強誘電体膜は、前記金属酸化膜で形成されている、半導体装置の製造方法。
前記強誘電体膜は、前記金属酸化膜で形成されている、半導体装置の製造方法。
【請求項22】
請求項１４〜２１のいずれか一項に記載の半導体装置の製造方法において、
（ｆ）前記半導体基板に電界効果トランジスタを形成する工程、
前記電界効果トランジスタおよび前記キャパシタは、前記強誘電体メモリセルを構成している、半導体装置の製造方法。
（ｆ）前記半導体基板に電界効果トランジスタを形成する工程、
前記電界効果トランジスタおよび前記キャパシタは、前記強誘電体メモリセルを構成している、半導体装置の製造方法。
【請求項23】
請求項１４〜２２のいずれか一項に記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記強誘電体膜の結晶中に斜方晶が形成される、半導体装置の製造方法。
前記（ｄ）工程では、前記強誘電体膜の結晶中に斜方晶が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、ハフニウム（Ｈｆ）およびジルコニウム（Ｚｒ）の少なくとも一方と酸素（Ｏ）とを主成分とする金属酸化膜を強誘電体膜として用いる半導体装置の製造技術に関する。
【背景技術】
【0002】
例えば、特許文献１には、強誘電体メモリセルを有する集積回路の製法が記載され、酸化ハフニウム、酸化ジルコニウムまたはＨｆとＺｒとの混合酸化物を含むアモルファス層を堆積し、その上に、誘電体、導体の酸化物または金属を含む被覆層を堆積した後、アモルファス層を加熱して結晶化する技術が開示されている。また、この特許文献１には、アモルファス層にシリコン等を添加することで、強誘電性を有する状態に結晶化できることが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開２００９/０２６１３９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜は、薄くしても強誘電性を示すことから、この金属酸化膜を強誘電体メモリ等の強誘電体膜として用いることで強誘電体メモリを微細化できる。このため、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜の強誘電性を発現させることが望まれている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態における半導体装置の製造方法では、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜を半導体基板上に堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0007】
また、一実施の形態における半導体装置の製造方法では、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜を半導体基板上に堆積し、前記金属酸化膜上に導体膜を堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0008】
また、一実施の形態における半導体装置の製造方法では、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜を第1導体膜上に堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0009】
また、一実施の形態における半導体装置の製造方法では、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜を第1導体膜上に堆積し、前記金属酸化膜上に第２導体膜を堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【発明の効果】
【0010】
一実施の形態によれば、ＨｆおよびＺｒの少なくとも一方とＯとを主成分とする金属酸化膜の強誘電性を発現させることができる。
【図面の簡単な説明】
【0011】
【図1】酸化ハフニウム膜の成膜工程中の半導体基板の要部断面図である。
【図2】酸化ハフニウム膜に対するマイクロ波加熱処理中の半導体基板の要部断面図である。
【図3】マイクロ波による加熱処理後における酸化ハフニウム膜の結晶の解析結果を示すグラフ図である。
【図4】酸化ハフニウム膜上にキャップ導体膜を堆積した後の半導体基板の要部断面図である。
【図6】キャップ導体膜が有る場合と無い場合とでマイクロ波加熱後における酸化ハフニウム膜の結晶の解析結果を比較して示すグラフ図である。
【図7】マイクロ波加熱後における酸化ハフニウム膜の結晶中の斜方晶のＸ線強度を加熱条件（温度および時間）毎に示すグラフ図である。
【図8】マイクロ波加熱後における酸化ハフニウム膜の結晶のＸ線ピーク強度と加熱温度との関係を示すグラフ図である。
【図9】キャップ導体膜をＰＶＤ法で堆積した場合の酸化ハフニウム膜の結晶のＸ線ピーク強度を示すグラフ図である。
【図10】キャップ導体膜をＣＶＤ法で堆積した場合の酸化ハフニウム膜の結晶のＸ線ピーク強度を示すグラフ図である。
【図11】マイクロ波加熱後における酸化ハフニウム膜の結晶中の斜方晶のＸ線強度を条件（加熱温度、加熱時間およびキャップ導体膜の堆積方法）毎に示すグラフ図である。
【図12】実施の形態１の半導体装置の製造工程中の半導体基板の要部断面図である。
【図16】実施の形態１の半導体装置の製造工程のマイクロ波加熱工程で使用したマイクロ波加熱装置の一例の構成図である。
【図17】実施の形態２の半導体装置の製造工程中の半導体基板の要部断面図である。
【図21】実施の形態３の半導体装置の製造工程中の半導体基板の要部断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0013】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0015】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0016】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0017】
＜発明者の研究結果＞酸化ハフニウム（ＨｆＯｘ）膜は、薄くしても強誘電性を示す逆サイズ効果を有するので、この酸化膜を強誘電体メモリ等の強誘電体膜として使用することで強誘電体メモリ等の微細化を実現できる。このため、酸化ハフニウム膜の強誘電性を発現させることが望まれている。
【0018】
酸化ハフニウム膜が強誘電性を発現するためには斜方晶（直方晶）と呼ばれる結晶相を形成する必要がある。しかし、斜方晶（Orthorhombic）は準安定相であり、不安定である。このため、成膜後のアモルファス相状態の酸化ハフニウム膜に、例えば、ＲＴＡ（Rapid Thermal Annealing）またはＦＡ（Furnace）等で熱処理（〜８００℃）を施すと、単斜晶（Monoclinic）が形成されてしまう。そこで、酸化ハフニウム膜にシリコン（Ｓｉ）等のような不純物を微量に添加して上記熱処理を施すと、斜方晶が形成され易くなることが報告されている。しかし、実際には、ＲＴＡやＦＡ等では斜方晶を形成することが難しく、高温で熱処理すると単斜晶が形成されてしまう。
【0019】
そこで、本発明者は、成膜後のアモルファス相状態の酸化ハフニウム膜を電磁波（ＲＦ：Radio Frequency）で加熱することについて検討した。その結果、成膜後のアモルファス相状態の酸化ハフニウム膜を、例えば、２．４５ＧＨｚのマイクロ波で選択的に加熱することで、酸化ハフニウム膜にシリコン等のような不純物を添加しないでも、酸化ハフニウム膜の結晶中に斜方晶が形成されることを初めて見出した。この研究結果について図を参照して説明する。
【0020】
図１は酸化ハフニウム膜の成膜工程中の半導体基板の要部断面図、図２は酸化ハフニウム膜に対するマイクロ波加熱処理中の半導体基板の要部断面図である。まず、図１に示すように、例えば、単結晶シリコン（Ｓｉ）からなる半導体基板（以下、単に基板という）１Ｓに熱酸化処理を施して、基板１Ｓの主面上に、例えば、酸化シリコン膜からなる絶縁膜（第１絶縁膜）２を形成する。絶得膜２の厚さは、例えば、１〜３ｎｍ程度である。
【0021】
続いて、絶縁膜２上に、例えば、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分とする酸化ハフニウム膜（金属酸化膜）３をＡＬＤ（Atomic Layer Deposition）法等により堆積する。この成膜後の酸化ハフニウム膜３はアモルファス相状態であり、その厚さは、例えば、１０ｎｍ程度である。ただし、ここでは、酸化ハフニウム膜３にシリコン等のような不純物を添加していない。
【0022】
その後、図２に示すように、例えば、２.４５ＧＨｚのマイクロ波ＭＷを基板１Ｓに照射することで、アモルファス相状態の酸化ハフニウム膜３をマイクロ波で選択的に加熱する。すなわち、酸化ハフニウム膜３中の分極をマイクロ波で振動させて酸化ハフニウム膜３を選択的に加熱する。これにより、酸化ハフニウム膜３を結晶化させる。
【0023】
図３はマイクロ波による加熱処理後における酸化ハフニウム膜の結晶の解析結果を示している。図３の符号Ｌａｓは、成膜直後（ａｓデポ）の酸化ハフニウム膜３の結晶構造の解析結果を示し、符号Ｌｗ０はマイクロ波加熱後の酸化ハフニウム膜３の結晶構造の解析結果を示している。回折角度３０．４°付近のピークは斜方晶となっている。回折角度２８．４°付近および３１.８°付近のピークは単斜晶となっている。なお、ピークが高いほど、その結晶が多く存在することを示している。
【0024】
本発明者の研究結果によれば、シリコン等のような不純物を添加していない酸化ハフニウム膜に対してＲＴＡやＦＡ等のような通常の加熱処理を施しても酸化ハフニウム膜中に斜方晶は形成されなかった。すなわち、この場合の酸化ハフニウム膜は強誘電性を示さない。
【0025】
これに対して、図３に示すように、酸化ハフニウム膜にマイクロ波加熱を施した場合（Ｌｗ０）は、酸化ハフニウム膜３にシリコン等のような不純物を添加していなくても、酸化ハフニウム膜３の結晶中に斜方晶が多く形成される（すなわち、酸化ハフニウム膜３は強誘電性を示す）ことを本発明者が初めて見出した。
【0026】
次に、本発明者は酸化ハフニウム膜上に窒化チタン（ＴｉＮ）等を主性分とするキャップ導体膜を堆積した場合の酸化ハフニウム膜の結晶構造について検討した。図４は酸化ハフニウム膜上にキャップ導体膜を堆積した後の基板の要部断面図、図５は図４のキャップ導体膜の堆積工程後に酸化ハフニウム膜に対してマイクロ波加熱処理を施している最中の基板の要部断面図である。
【0027】
まず、図４に示すように、上記と同様にして、基板１Ｓの主面に絶縁膜２を形成した後、その上に、アモルファス相状態の酸化ハフニウム膜３を堆積する。この場合も酸化ハフニウム膜３には、シリコン等のような不純物を添加していない。なお、絶縁膜２および酸化ハフニウム膜３の厚さは、図１で説明したのと同じである。
【0028】
続いて、アモルファス相状態の酸化ハフニウム膜３上に、例えば、ＴｉＮを主成分とするキャップ導体膜４を堆積する。キャップ導体膜４の厚さは、例えば、１０ｎｍ程度である。
【0029】
その後、図５に示すように、アモルファス相状態の酸化ハフニウム膜３を、例えば、２.４５ＧＨｚのマイクロ波ＭＷで選択的に加熱することにより、酸化ハフニウム膜３を結晶化させる。
【0030】
ここで、図６はキャップ導体膜４が有る場合と無い場合とでマイクロ波加熱後における酸化ハフニウム膜３の結晶の解析結果を比較して示している。符号Ｌｗ０は図３と同じくキャップ導体膜４が無い場合でマイクロ波加熱処理後の酸化ハフニウム膜３の結晶構造の解析結果を示し，一方、破線で示す符号Ｌｗ１はキャップ導体膜４が有る場合でマイクロ波加熱処理後の酸化ハフニウム膜３の結晶構造の解析結果を示している。回折角度３０．４°付近のピークは斜方晶となっており、回折角度２８．４°付近および３１.８°付近のピークは単斜晶となっている。この図６から、キャップ導体膜４が有る場合（Ｌｗ１）は、キャップ導体膜４が無い場合（Ｌｗ０）に比べて、酸化ハフニウム膜３の結晶中の単斜晶が減少する上、斜方晶が増加する（すなわち、酸化ハフニウム膜３は強誘電性を示す）ことが判明した。
【0031】
また、図７はマイクロ波加熱後における酸化ハフニウム膜３の結晶中の斜方晶のＸ線強度を加熱条件（温度および時間）毎に示している。この図７から、例えば、４００℃で５分の加熱条件と、３００℃で３０分の加熱条件で、酸化ハフニウム膜３の結晶中の斜方晶が最大になることが判明した。
【0032】
また、図８はマイクロ波加熱後における酸化ハフニウム膜３の結晶のＸ線ピーク強度と加熱温度との関係を示している。符号Ｌｏは斜方晶、折れ線Ｌｍ１，Ｌｍ２は単斜晶を示している。この図８から、加熱温度が６００℃以上になると、酸化ハフニウム膜３の結晶中の斜方晶が低下する一方で、単斜晶が再結晶化して増加することが判明した。
【0033】
したがって、図７および図８から、マイクロ波加熱時の最適温度は、例えば、３００℃以上、６００℃未満、好ましくは、３００℃以上、５００℃以下、最も好ましくは、３００℃以上、４００℃以下であることが分かる。なお、この温度は、例えば、マイクロ波加熱処理時に基板１Ｓの裏面に設置された熱電対等のような温度センサによって測定された温度である。
【0034】
また、本発明者は、キャップ導体膜４の成膜方法の違い応じて酸化ハフニウム膜中の結晶に変化が生じるかについて検討した。図９はキャップ導体膜４をＰＶＤ（Physical Vapor Deposition）法で堆積した場合の酸化ハフニウム膜３の結晶のＸ線ピーク強度を示し、図１０はキャップ導体膜４をＣＶＤ（Chemical Vapor Deposition）法で堆積した場合の酸化ハフニウム膜３の結晶のＸ線ピーク強度を示している。また、図１１はマイクロ波加熱後における酸化ハフニウム膜３の斜方晶のＸ線強度を条件（加熱温度、加熱時間およびキャップ導体膜４の堆積方法）毎に示している。
【0035】
この図９および図１０から、ＣＶＤ法よりもＰＶＤ法でキャップ導体膜４を堆積した方が、酸化ハフニウム膜３に多くの斜方晶が形成されることが判明した。そして、図１１から、キャップ導体膜４をＰＶＤ法で形成し、マイクロ波加熱時の条件を、例えば、３００℃、３０分程度とすることで、酸化ハフニウム膜３中に斜方晶が最も多く形成されることが判明した。すなわち、アモルファス相状態の酸化ハフニウム膜３上に、低温かつ低ダメージのＰＶＤ法でキャップ導体膜４を堆積した後、酸化ハフニウム膜３をマイクロ波加熱することで、酸化ハフニウム膜３中に斜方晶が最も多く形成されることが判明した。
【0036】
さらに、本発明者の研究結果によれば、上記方法を採用することで、マイクロ波加熱による酸化ハフニウム膜３の結晶化の後に、より高い温度で熱処理を施しても酸化ハフニウム膜３の斜方晶を維持できる（すなわち、酸化ハフニウム膜３の強誘電性を維持できる）ことが判明した。
【0037】
以上のことは、酸化ハフニウム膜に代えて、ジルコニウム（Ｚｒ）とＯとを主成分とする酸化ジルコニウム（ＺｒＯｘ）、または、ＨｆおよびＺｒとＯとを主成分とする金属酸化物でも同じことが言える。なお、上記の例では、酸化ハフニウム膜３の成膜前に、基板１Ｓの主面に絶縁膜２を形成しているが、絶縁膜２を形成しないでも良い。この場合も強誘電性に関しては同じ結果が得られる。
【0038】
（実施の形態１）本実施の形態１では、例えば、１トランジスタ（１Ｔ）型の強誘電体メモリセルの製造方法について図１２〜図１５を参照して説明する。なお、図１２〜図１５は本実施の形態の半導体装置の製造工程中の基板１Ｓの要部断面図である。
【0039】
まず、図１２に示すように、基板１Ｓの主面に、例えば、溝型の分離部ＳＴＩを形成した後、基板１Ｓに熱酸化処理等を施し、分離部ＳＴＩで囲まれる活性領域に絶縁膜２を形成する。絶縁膜２は、例えば、酸化シリコン膜からなり、その厚さは、例えば、１〜２ｎｍ程度である。この絶縁膜２は、この後に成膜される酸化ハフニウム膜と基板１Ｓとの界面に電荷がトラップされないようにする機能を有している。これにより、酸化ハフニウム膜の誘電分極特性を向上させることができる。また、絶縁膜２を、例えば、酸窒化（ＳｉＯＮ）膜で形成しても良い。なお、以下において、基板１Ｓは、例えば、平面視で略円形状の半導体ウエハである。
【0040】
続いて、基板１Ｓの主面（分離部ＳＴＩおよび絶縁膜２）上に、例えば、上記の酸化ハフニウム膜３をＡＬＤ法、ＣＶＤ法またはＰＶＤ法等により堆積する。この成膜後の酸化ハフニウム膜３は、アモルファス相状態であり、その厚さは、例えば、１０ｎｍ程度である。なお、ここでは、酸化ハフニウム膜３にシリコン等のような不純物を添加していない。
【0041】
その後、酸化ハフニウム膜３上にキャップ導体膜４を堆積する。キャップ導体膜４は、例えば、ＴｉＮを主成分としてなり、その厚さは、例えば、１０〜２０ｎｍ程度である。すなわち、キャップ導体膜４の厚さは、酸化ハフニウム膜３の厚さと同じか、またはそれ以上である。
【0042】
次いで、図１３に示すように、例えば、２.４５ＧＨｚのマイクロ波ＭＷを基板１Ｓに照射して、酸化ハフニウム膜３を選択的に加熱し、酸化ハフニウム膜３を結晶化する。マイクロ波ＭＷの照射条件は、例えば、１〜１０ｋＷ、１〜３０分である。また、加熱処理時の温度は、基板１Ｓの裏面の温度で、例えば、３００〜４００℃である。
【0043】
このように酸化ハフニウム膜３をマイクロ波ＭＷで加熱することにより、酸化ハフニウム膜３のみを急速に、かつ、均一に加熱できる。特に、マイクロ波エネルギーは、分極結晶に吸収されるため、分極を持つ結晶核を選択的に加熱できる。このため、酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成できる。すなわち、酸化ハフニウム膜３の結晶中に、より多くの斜方晶を形成できる。したがって、酸化ハフニウム膜３の強誘電性を発現できる。
【0044】
また、上記のように酸化ハフニウム膜３上にキャップ導体膜４を形成したことで、酸化ハフニウム膜３に、さらにより多くの斜方晶を形成することができる。特に、キャップ導体膜４の成膜方法として、例えば、室温において高周波スパッタリング法等のようなＰＶＤ法を採用することで、キャップ導体膜４を低温、かつ、低ダメージで成膜できるので、酸化ハフニウム膜３にさらに効率的に安定して斜方晶を形成できる。すなわち、酸化ハフニウム膜３にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜３の強誘電性を発現できる。
【0045】
さらに、キャップ導体膜４は、酸化ハフニウム膜３に対して応力を付与し、酸化ハフニウム膜３の斜方晶の状態を維持する機能を備えている。このため、酸化ハフニウム膜３上にキャップ導体膜４を設けることにより、酸化ハフニウム膜３の結晶化後に他の熱処理を経ても、酸化ハフニウム膜３の結晶中の斜方晶の状態を維持できる。したがって、酸化ハフニウム膜３の強誘電性を維持できる。
【0046】
続いて、キャップ導体膜４上に、例えば、厚さが５０ｎｍ〜１００ｎｍ程度の多結晶シリコン膜（図示せず）をＣＶＤ法等により堆積した後、その多結晶シリコン膜にイオン注入法等により不純物を導入する。その後、その多結晶シリコン膜をリソグラフィ技術およびエッチング技術によりパターニングし、さらに、下層のキャップ導体膜４および酸化ハフニウム膜３をパターニングすることで、図１４に示すように、ゲート電極Ｇｍおよび強誘電体膜Ｆを形成する。ゲート電極Ｇｍは、キャップ導体膜４と低抵抗な多結晶シリコン膜ＬＰとの積層膜で形成され、強誘電体膜Ｆは、酸化ハフニウム膜３で形成されている。その後、ゲート電極Ｇｍをマスクとして基板１Ｓの主面に所定の不純物をイオン注入することで、基板１Ｓの主面に、ゲート電極Ｇｍに対して自己整合的に低不純物濃度の半導体領域５ａ，５ａを形成する。
【0047】
次いで、図１５に示すように、ゲート電極Ｇｍの側面に、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷを形成した後、ゲート電極ＧｍおよびサイドウォールスペーサＳＷをマスクとして基板１Ｓの主面に所定の不純物をイオン注入する。これにより、基板１Ｓの主面にゲート電極ＧｍおよびサイドウォールスペーサＳＷに対して自己整合的に高不純物濃度の半導体領域５ｂ，５ｂを形成する。この低不純物濃度の半導体領域５ａと高不純物濃度の半導体領域５ｂとでソース領域ＳＲおよびドレイン領域ＤＲが形成される。このようにして１Ｔ型の強誘電体メモリセルを構成する強誘電体ゲート電界効果トランジスタ（Ferroelectrics Field Effect Transistor：以下、ＦｅＦＥＴと略す）Ｑｆを形成する。
【0048】
続いて、基板１Ｓの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＦ１をＣＶＤ法等により堆積した後、その層間絶縁膜ＩＦ１にソース領域ＳＲおよびドレイン領域ＤＲに達するコンタクトホールＣＴ１を形成する。その後、コンタクトホールＣＴ１を埋め込むように層間絶縁膜ＩＦ１上に、例えば、タングステン等のような導体膜をスパッタリング法等により堆積した後、その導体膜に対してＣＭＰ（Chemical Mechanical Polishing）処理を施すことで、コンタクトホールＣＴ１内にプラグＰＧ１を形成する。その後、層間絶縁膜ＩＦ１上に、例えば、アルミニウム等のような金属膜を堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングすることで配線ＭＬを形成する。
【0049】
本実施の形態１によれば、ＦｅＦＥＴＱｆの強誘電体膜Ｆを構成する酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。したがって、１Ｔ型のＦｅＦＥＴＱｆを形成できる。
【0050】
また、ＦｅＦＥＴＱｆの強誘電体膜として、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、ＦｅＦＥＴＱｆの微細化を実現できる。したがって、ＦｅＦＥＴＱｆの集積度を向上させることができる。
【0051】
また、ＦｅＦＥＴＱｆの強誘電体膜Ｆを構成するための酸化ハフニウム膜３にマイクロ波で熱処理を施すことで、酸化ハフニウム膜３の強誘電性を維持できるので、ＦｅＦＥＴＱｆの寿命を向上させることができる。
【0052】
次に、図１６は本実施の形態の半導体装置の製造工程のマイクロ波加熱工程で使用したマイクロ波加熱装置の一例の構成図である。
【0053】
マイクロ波加熱装置ＭＷＡは、例えば、複数の基板１Ｓに対して一括してマイクロ波加熱処理を施すためのバッチ式のマイクロ波アニール装置である。このマイクロ波加熱装置ＭＷＡを構成する容器ＱＣは、例えば、石英を含むクオーツチャンバからなり、その内部には、ラックＲＫが設置されている。このラックＲＫには、複数の載置板ＦＰが、ラックＲＫの高さ方向に沿って設置されている。各載置板ＦＰには、基板１Ｓがその主面を上に向けた状態で載置される。また、各載置板ＦＰには、基板１Ｓの温度を検出する温度センサとして、例えば、熱電対が設置されている。この熱電対は、基板１Ｓの裏面に接触した状態で設置される。
【0054】
一方、容器ＱＣの外部には、容器ＱＣの外周を取り囲むように、マグネトロンＭＧが設置されている。マグネトロンＭＧは、例えば、２.４５ＧＨｚのマイクロ波を発生して、容器ＱＣ内の複数の基板１Ｓに照射し、各基板１Ｓ上の酸化ハフニウム膜３を選択的に加熱する機器である。ここで使用するマイクロ波の周波数は、酸化ハフニウム膜３がマイクロ波エネルギーを効率良く吸収する周波数（分極振動が生じる周波数）とされており、その観点からは、例えば、１ＧＨｚ〜１０ＧＨｚの範囲で種々変更可能である。ただし、この周波数の範囲の中で、電波法上で自由な使用が許可されているのは、例えば、２．４５ＧＨｚまたは５．８ＧＨｚであり、このいずれかであれば、特別な電磁波シールド設備等を設けないでも使用できるので、このいずれかの周波数を使用することが好ましい。
【0055】
また、ここではバッチ式のマイクロ波加熱装置を使用した場合について説明したが、これに限定されるものではなく、例えば、基板１Ｓを１枚毎に処理する枚葉式（連続式）のマイクロ波加熱装置を使用しても良い。また、マイクロ波の発生機器としてマグネトロンを使用したが、これに限定されるものではなく種々変更可能であり、例えば、クライストロンのような他のマイクロ波の発生機器を使用しても良い。
【0056】
（実施の形態２）本実施の形態２では、例えば、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型の強誘電体メモリセルの製造方法について図１７〜図２０を参照して説明する。なお、図１７〜図２０は本実施の形態２の半導体装置の製造工程中の基板１Ｓの要部断面図である。
【0057】
まず、図１７に示すように、基板１Ｓの主面において分離部ＳＴＩで囲まれた活性領域に通常の選択電界効果トランジスタ（以下、選択ＭＯＳＦＥＴという）Ｑｓを形成する。選択ＭＯＳＦＥＴＱｓのゲート電極Ｇｓは、例えば、低抵抗な多結晶シリコン膜からなり、その下面と基板１Ｓとの間には、ゲート絶縁膜Ｇｉが形成されている。ゲート絶縁膜Ｇｉは、例えば、酸化シリコン膜からなり、基板１Ｓを熱酸化することで形成されている。また、ゲート電極Ｇｓの上面には、例えば、酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜Ｃｉが形成されている。
【0058】
次いで、上記と同様に、基板１Ｓ上に層間絶縁膜ＩＦ１を堆積し、コンタクトホールＣＴ１を形成し、さらにプラグＰＧ１を形成した後、層間絶縁膜ＩＦ１上に、例えば、ＴｉＮを主性分とする下部電極用の導体膜（第１導体膜）１０をスパッタリング法等により堆積する。
【0059】
続いて、下部電極用の導体膜１０上に、前記実施の形態１と同様に、例えば、酸化ハフニウム膜３を堆積する。成膜後の酸化ハフニウム膜３は、アモルファス相状態であり、その厚さは、例えば、１０ｎｍ程度である。なお、酸化ハフニウム膜３に、シリコン等のような不純物を添加していない。
【0060】
その後、前記実施の形態１のキャップ導体膜４と同様に、酸化ハフニウム膜３上に、例えば、ＴｉＮを主成分とする上部電極用の導体膜（第２導体膜）１１を堆積する。この導体膜１１は、上記キャップ導体膜４と同様の機能を備えており、その厚さは、酸化ハフニウム膜３と同じか、それ以上であり、例えば、１０〜２０ｎｍ程度である。
【0061】
次いで、図１８に示すように、例えば、２.４５ＧＨｚのマイクロ波ＭＷを基板１Ｓに照射して、導体膜１０，１１の間の酸化ハフニウム膜３を選択的に加熱し、酸化ハフニウム膜３を結晶化する。マイクロ波ＭＷの照射条件および加熱処理温度は、前記実施の形態１と同じである。また、マイクロ波加熱処理で使用するマイクロ波加熱装置も、前記実施の形態１で図１６を用いて説明したものと同じである。
【0062】
本実施の形態２の場合も前記実施の形態１と同様に、酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。
【0063】
また、上記のように酸化ハフニウム膜３上に上部電極用の導体膜１１を形成したことで、酸化ハフニウム膜３に、さらにより多くの斜方晶を形成することができる。特に、上部電極用の導体膜１１を、例えば、室温において高周波スパッタリング法等のようなＰＶＤ法で成膜することで、導体膜１１を低温、かつ、低ダメージで成膜できる。このため、酸化ハフニウム膜３にさらに効率的に安定して斜方晶を形成でき、酸化ハフニウム膜３にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜３の強誘電性を発現できる。
【0064】
さらに、上部電極用の導体膜１１は、キャップ導体膜４と同様に酸化ハフニウム膜３の斜方晶の状態を維持する機能を有している。このため、酸化ハフニウム膜３上に導体膜１１を設けることにより、酸化ハフニウム膜３の結晶化後に他の熱処理を経ても、酸化ハフニウム膜３の結晶中の斜方晶の状態を維持できる。したがって、酸化ハフニウム膜３の強誘電性を維持できる。
【0065】
また、キャパシタを有する強誘電体メモリセルでは、キャパシタの形成前に基板１Ｓに選択ＭＯＳＦＥＴＱｓが形成されている。このため、キャパシタの形成時に高温の熱処理をすると、例えば、選択ＭＯＳＦＥＴＱｓのソース領域ＳＲやドレイン領域ＤＲの不純物が拡散してしまい、選択ＭＯＳＦＥＴＱｓの電気的特性や信頼性が低下する場合がある。一方、選択ＭＯＳＦＥＴＱｓの電気的特性や信頼性を確保するために選択ＭＯＳＦＥＴＱｓの寸法を大きくすると微細化に反する。これに対して、本実施の形態では、キャパシタの酸化ハフニウム膜３をマイクロ波により比較的低温（例えば、３００〜４００℃）で、しかも選択的に加熱できるので、上記のような選択ＭＯＳＦＥＴＱｓへの熱による影響を軽減できる。すなわち、選択ＭＯＳＦＥＴＱｓの電気的特性や信頼性を向上させることができる。また、選択ＭＯＳＦＥＴＱｓを微細化できるので、強誘電体メモリセルの集積度を向上させることができる。
【0066】
続いて、図１９に示すように、導体膜１０、酸化ハフニウム膜３および導体膜１１をリソグラフィ技術およびエッチング技術によりパターニングして、強誘電体メモリセルのキャパシタＣＤを形成する。キャパシタＣＤは、下部電極ＣＥ１と、強誘電体膜Ｆと、上部電極ＣＥ２との積層体で構成されている。下部電極ＣＥ１は導体膜１０で形成され、上部電極ＣＥ２は導体膜１１で形成されている。また、強誘電体膜Ｆは、強誘電体性を有する酸化ハフニウム膜３で形成されている。
【0067】
その後、図２０に示すように、基板１Ｓの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＦ２を形成した後、その層間絶縁膜ＩＦ２にキャパシタＣＤの上部電極ＣＥ２およびプラグＰＧ１に達するコンタクトホールＣＴ２を形成する。その後、そのコンタクトホールＣＴ２内に、上記プラグＰＧ１と同様にして、例えば、タングステン等のような導体膜からなるプラグＰＧ２を形成した後、前記実施の形態１と同様に、層間絶縁膜ＩＦ２上に配線ＭＬを形成する。
【0068】
本実施の形態２によれば、１Ｔ１Ｃ型の強誘電体メモリセルのキャパシタＣＤにおいて強誘電体膜Ｆを構成する酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。したがって、１Ｔ１Ｃ型の強誘電体メモリセルを形成できる。
【0069】
また、１Ｔ１Ｃ型の強誘電体メモリセルのキャパシタＣＤの強誘電体膜として、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、キャパシタＣＤの微細化を実現できる。したがって、１Ｔ１Ｃ型の強誘電体メモリセルの集積度を向上させることができる。
【0070】
また、１Ｔ１Ｃ型の強誘電体メモリセルのキャパシタＣＤにおいて強誘電体膜Ｆを構成するための酸化ハフニウム膜３にマイクロ波で熱処理を施すことで、酸化ハフニウム膜３の強誘電性を維持できるので、１Ｔ１Ｃ型の強誘電体メモリセルの寿命を向上させることができる。
【0071】
さらに、キャパシタＣＤの強誘電体膜Ｆを構成する酸化ハフニウム膜３をマイクロ波で比較的低温で、しかも選択的に加熱できるので、強誘電体メモリセルを構成する選択ＭＯＳＦＥＴＱｓの電気的特性や信頼性を向上させることができる。また、強誘電体メモリセルを構成する選択ＭＯＳＦＥＴＱｓを微細化できるので、１Ｔ１Ｃ型の強誘電体メモリセルの集積度を向上させることができる。
【0072】
（実施の形態３）本実施の形態３では、例えば、フィン型のトランジスタで１Ｔ型の強誘電体メモリセルを構成する場合の半導体装置の製造方法を図２１〜図３０を参照して説明する。なお、図２１〜図３０は本実施の形態３の半導体装置の製造工程中の基板１Ｓの要部断面図である。また、図２１〜図３０の右の断面図は、左の断面図の中央位置において左の断面図に交差（直交）する断面図である。
【0073】
まず、図２１に示すように、基板１Ｓに熱酸化処理等を施して、基板１Ｓの主面に絶縁膜１５を形成する。絶縁膜１５は、例えば、酸化シリコン膜からなり、その厚さは、例えば、２〜１０ｎｍ程度である。続いて、絶縁膜１５上に絶縁膜１６をＣＶＤ法等により堆積する。絶縁膜１６は、例えば、窒化シリコン膜からなり、その厚さは、例えば、２０〜１００ｎｍ程度である。その後、絶縁膜１６上にアモルファスシリコン膜をＣＶＤ法等により堆積した後、そのアモルファスシリコン膜をリソグラフィ技術およびエッチング技術により所望の形状にパターニングしてダミーパターン１７を形成する。このダミーパターン１７の厚さは、例えば、２０〜２００ｎｍ程度である。
【0074】
次いで、基板１Ｓの主面上に、ダミーパターン１７の上面および側面を覆うように、例えば、１０〜４０ｎｍ程度の厚さの酸化シリコン膜をＣＶＤ法等により堆積した後、この酸化シリコン膜に異方性ドライエッチングを施して、ダミーパターン１７の側壁にハードマスク膜１８を形成する。このハードマスク膜１８の幅（図２１の左の図の短方向寸法）は、例えば、１０〜４０ｎｍとなる。このハードマスク膜１８の幅が後述のフィンの幅になる。続いて、ダミーパターン１７を除去した後、図２２に示すように、残されたハードマスク膜１８をエッチングマスクとして、絶縁膜１６，１５および基板１Ｓに異方性ドライエッチングを施し、ハードマスク膜１８から露出する絶縁膜１６，１５および基板１Ｓ一部をエッチング除去する。これにより、平面視において、ハードマスク膜１８と等しい形状の絶縁膜１６，１５およびフィン（突出部）ＦＡを形成する。フィンＦＡは、基板１Ｓの一部で形成され、基板１Ｓの主面から突出した状態で形成されている。なお、ハードマスク膜１８から露出した領域の基板１Ｓを、例えば、１００〜２５０ｎｍ掘り下げることで、例えば、基板１Ｓの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡを形成できる。フィンＦＡを形成した後、ハードマスク膜１８を除去する。
【0075】
次いで、図２３に示すように、基板１Ｓの主面上に、例えば、酸化シリコン膜からなる絶縁膜１９を堆積した後、この絶縁膜１９に対してＣＭＰ処理を施し、絶縁膜１６の上面が露出したところでＣＭＰ処理を終了する。これにより、フィンＦＡの隣接間を埋め込むように基板１Ｓの主面上に絶縁膜１９を形成する。その後、絶縁膜１６，１５を順に除去する。
【0076】
続いて、絶縁膜１９にエッチング処理を施すことにより、図２４に示すように、絶縁膜１９の上部をエッチング除去して絶縁膜１９の主面高さを下降（後退）させる。これにより、フィンＦＡの表面（主面およびこれに交差する側面）の一部を絶縁膜１９から露出させるとともに、フィンＦＡの脚部周囲に絶縁膜１９で構成される溝型の分離膜ＳＴＩを形成する。
【0077】
次いで、基板１Ｓに熱酸化処理を施して、図２５に示すように、露出しているフィンＦＡの表面（主面および側面）に絶縁膜（第２絶縁膜）２０を形成する。絶縁膜２０は、例えば、酸化シリコン膜からなり、その厚さは、例えば、１〜２ｎｍ程度である。また、絶縁膜２０を、例えば、酸窒化（ＳｉＯＮ）膜で形成しても良い。
【0078】
続いて、図２６に示すように、前記実施の形態１と同様に、基板１Ｓの主面上に、例えば、厚さ１０ｎｍ程度の酸化ハフニウム膜３を堆積する。この場合も酸化ハフニウム膜３にはシリコン等のような不純物を添加していない。その後、前記実施の形態１と同様に、酸化ハフニウム膜３上に、例えば、厚さ１０〜２０ｎｍ程度の窒化チタン膜からなるキャップ導体膜４を堆積する。
【0079】
次いで、例えば、２.４５ＧＨｚのマイクロ波ＭＷを基板１Ｓに照射して、酸化ハフニウム膜３を選択的に加熱し、酸化ハフニウム膜３を結晶化する。マイクロ波ＭＷの照射条件および加熱処理温度は、前記実施の形態１と同じである。また、マイクロ波加熱処理で使用するマイクロ波加熱装置は、前記実施の形態１で図１６を用いて説明したものと同じである。
【0080】
本実施の形態３の場合も前記実施の形態１と同様に、酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。
【0081】
また、前記実施の形態１と同様に、酸化ハフニウム膜３上にキャップ導体膜４を設けたことで、酸化ハフニウム膜３に、さらにより多くの斜方晶を形成することができる。特に、キャップ導体膜４を、例えば、室温において高周波スパッタリング法等のようなＰＶＤ法で成膜することで、キャップ導体膜４を低温、かつ、低ダメージで成膜できる。このため、酸化ハフニウム膜３にさらに効率的に安定して斜方晶を形成でき、酸化ハフニウム膜３にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜３の強誘電性を発現できる。
【0082】
さらに、前記実施の形態１と同様にキャップ導体膜４を設けることで、酸化ハフニウム膜３の結晶化後に他の熱処理を経ても、酸化ハフニウム膜３の結晶中の斜方晶の状態を維持できるので、酸化ハフニウム膜３の強誘電性を維持できる。
【0083】
続いて、図２７に示すように、キャップ導体膜４上に、例えば、厚さが５０ｎｍ〜１００ｎｍ程度の多結晶シリコン膜ＬＰをＣＶＤ法等により堆積した後、その多結晶シリコン膜ＬＰにイオン注入法等により不純物を導入する。その後、多結晶シリコン膜ＬＰ上に、例えば、酸化シリコン膜からなるキャップ絶縁膜ＣｉをＣＶＤ法等により堆積した後、キャップ絶縁膜Ｃｉ上に、レジストパターンＰＲ１をリソグラフィ技術により形成する。
【0084】
その後、レジストパターンＰＲ１をエッチングマスクとして、図２８に示すように、キャップ絶縁膜Ｃｉ、多結晶シリコン膜ＬＰ、キャップ導体膜４、酸化ハフニウム膜３および絶縁膜２０をパターニングして、ゲート電極Ｇｍおよび強誘電体膜Ｆを形成する。ゲート電極Ｇｍは、キャップ導体膜４と低抵抗な多結晶シリコン膜ＬＰとの積層膜で形成され、強誘電体膜Ｆは、酸化ハフニウム膜３で形成されている。
【0085】
その後、ゲート電極Ｇｍをマスクとして基板１Ｓの主面に所定の不純物をイオン注入することで、基板１ＳのフィンＦＡに、ゲート電極Ｇｍに対して自己整合的に低不純物濃度の半導体領域５ａ，５ａを形成する。
【0086】
次いで、図２９に示すように、ゲート電極Ｇｍの側面にサイドウォールスペーサＳＷを形成した後、ゲート電極ＧｍおよびサイドウォールスペーサＳＷをマスクとして基板１Ｓの主面に所定の不純物をイオン注入する。これにより、ゲート電極ＧｍおよびサイドウォールスペーサＳＷに対して自己整合的に高不純物濃度の半導体領域５ｂ，５ｂをフィンＦＡに形成する。この低不純物濃度の半導体領域５ａと高不純物濃度の半導体領域５ｂとでソース領域ＳＲおよびドレイン領域ＤＲが形成される。このようにして１Ｔ型の強誘電体メモリセルを構成するフィン型のＦｅＦＥＴＱｆを形成する。
【0087】
その後、図３０に示すように、前記実施の形態１と同様に、基板１Ｓの主面上に層間絶縁膜ＩＦ１を堆積した後、その層間絶縁膜ＩＦ１にコンタクトホールＣＴ１を形成し、そのコンタクトホールＣＴ１内にプラグＰＧ１を形成し、さらに、層間絶縁膜ＩＦ１上に配線ＭＬを形成する。
【0088】
本実施の形態３によれば、前記実施の形態１と同様に、フィン型のＦｅＦＥＴＱｆの強誘電体膜Ｆを構成する酸化ハフニウム膜３の強誘電性を発現できる。したがって、フィン型のＦｅＦＥＴＱｆを形成できる。
【0089】
また、フィン型のＦｅＦＥＴＱｆの強誘電体膜Ｆとして、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、フィン型のＦｅＦＥＴＱｆの微細化を実現できる。したがって、フィン型のＦｅＦＥＴＱｆの集積度を向上させることができる。
【0090】
また、フィン型のＦｅＦＥＴＱｆの強誘電体膜Ｆを構成するための酸化ハフニウム膜３にマイクロ波で熱処理を施すことで、酸化ハフニウム膜３の強誘電性を維持できるので、フィン型のＦｅＦＥＴＱｆの寿命を向上させることができる。
【0091】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0092】
例えば、前記実施の形態１〜３では、キャップ導体膜４または導体膜１１の堆積後に、酸化ハフニウム膜３をマイクロ波で加熱する場合について説明したが、上記したように、酸化ハフニウム膜３を成膜後、キャップ導体膜４または導体膜１１を堆積する前に、酸化ハフニウム膜３をマイクロ波で選択的に加熱しても良い。この場合も、上記と同様に、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。
【0093】
また、前記実施の形態１〜３において、酸化ハフニウム膜３のマイクロ波加熱前に、例えば、斜方晶の結晶核を持つ、Ｓｉ、Ｚｒ、窒素（Ｎ）、炭素（Ｃ）またはフッ素（Ｆ）のいずれか１つ以上の不純物元素をイオン注入法等により酸化ハフニウム膜３に添加しても良い。これにより、マイクロ波加熱のみの場合よりも、酸化ハフニウム膜３の結晶中に斜方晶を効率的に安定して形成できる。すなわち、酸化ハフニウム膜３の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜３の強誘電性を発現できる。
【0094】
また、前記実施の形態１〜３においては、酸化ハフニウム膜を用いて強誘電体膜を形成する場合について説明したが、これに限定されるものではなく、例えば、酸化ジルコニウム膜（金属酸化膜）、または、ＨｆおよびＺｒの混合物とＯとを主成分とする金属酸化膜を用いて強誘電体膜を形成しても良い。
【0095】
ここで、酸化ジルコニウム膜を用いる場合は、酸化ジルコニウム膜のマイクロ波加熱前に、酸化ジルコニウム膜に、例えば、斜方晶の結晶核を持つ、Ｓｉ、Ｈｆ、Ｎ、ＣまたはＦのいずれか１つ以上の不純物元素をイオン注入法等により添加しても良い。
【0096】
また、ＨｆおよびＺｒの混合物とＯとを主成分とする金属酸化膜を用いる場合は、その金属酸化膜のマイクロ波加熱前に、その金属酸化膜に、例えば、斜方晶の結晶核を持つ、Ｓｉ、Ｎ、ＣまたはＦのいずれか１つ以上の不純物元素をイオン注入法等により添加しても良い。
【符号の説明】
【0097】
１Ｓ 半導体基板２ 絶縁膜
３ 酸化ハフニウム膜
４ キャップ導体膜
５ａ 半導体領域
５ｂ 半導体領域
１０ 導体膜
１１ 導体膜
２０ 絶縁膜
Ｆ 強誘電体膜
ＬＰ 多結晶シリコン膜
Ｑｆ ＦｅＦＥＴ
Ｑｓ 選択ＭＯＳＦＥＴ
Ｇｍ ゲート電極
Ｇｓ ゲート電極
Ｇｉ ゲート絶縁膜
ＳＲ ソース領域
ＤＲ ドレイン領域
ＣＤ キャパシタ
ＣＥ１ 下部電極
ＣＥ２ 上部電極
ＦＡ フィン
ＭＬ 配線
ＭＷＡ マイクロ波加熱装置
ＭＧ マグネトロン
ＭＷ マイクロ波