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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6889997
(24)【登録日】2021年5月26日
(45)【発行日】2021年6月18日
(54)【発明の名称】半導体集積回路およびタイミングコントローラ、表示装置
(51)【国際特許分類】
H04L 25/02 20060101AFI20210607BHJP
G01R 31/08 20200101ALI20210607BHJP
G01R 31/28 20060101ALI20210607BHJP
【ＦＩ】
H04L25/02 301B
G01R31/08
G01R31/28 V
H04L25/02 V
【請求項の数】24
【全頁数】19
(21)【出願番号】特願2016-196718(P2016-196718)
(22)【出願日】2016年10月4日
(65)【公開番号】特開2017-76961(P2017-76961A)
(43)【公開日】2017年4月20日
【審査請求日】2019年9月13日
(31)【優先権主張番号】特願2015-203167(P2015-203167)
(32)【優先日】2015年10月14日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】志水 孝至
【審査官】
北村 智彦
(56)【参考文献】
【文献】
特開２０１０−２１３２４６（ＪＰ，Ａ）
【文献】
特開平０３−０４８３５７（ＪＰ，Ａ）
【文献】
特開２０１５−００８４２４（ＪＰ，Ａ）
【文献】
特開２０１５−００８４２３（ＪＰ，Ａ）
【文献】
特開平０９−３３１３６１（ＪＰ，Ａ）
【文献】
特開平０９−１３９７２１（ＪＰ，Ａ）
【文献】
特開２０００−０５７６７７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０４Ｌ ２５／０２
Ｇ０１Ｒ ３１／０８
Ｇ０１Ｒ ３１／２８
(57)【特許請求の範囲】
【請求項1】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第２しきい値電圧と比較する、Ｎ個の第２コンパレータをさらに含み、
前記第２しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記Ｎ個の第２コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第２しきい値電圧と比較する、Ｎ個の第２コンパレータをさらに含み、
前記第２しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記Ｎ個の第２コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする半導体集積回路。
【請求項2】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第２しきい値電圧と比較する、Ｎ個の第２コンパレータをさらに含み、
前記第２しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記Ｎ個の第２コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第２しきい値電圧と比較する、Ｎ個の第２コンパレータをさらに含み、
前記第２しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、
前記ロジック回路は、前記Ｎ個の第２コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする半導体集積回路。
【請求項3】
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含み、
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする請求項１または２に記載の半導体集積回路。
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項4】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含み、
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含み、
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする半導体集積回路。
【請求項5】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含み、
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
前記異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含み、
前記第３しきい値電圧は、前記差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、
前記ロジック回路は、前記Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする半導体集積回路。
【請求項6】
前記異常検出回路は、
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第２しきい値電圧と比較する、Ｎ個の第４コンパレータをさらに含み、
前記ロジック回路は、前記Ｎ個の第４コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする請求項１または２に記載の半導体集積回路。
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第２しきい値電圧と比較する、Ｎ個の第４コンパレータをさらに含み、
前記ロジック回路は、前記Ｎ個の第４コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項7】
前記異常検出回路は、
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第３しきい値電圧と比較する、Ｎ個の第５コンパレータをさらに含み、
前記ロジック回路は、前記Ｎ個の第５コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする請求項３から５のいずれかに記載の半導体集積回路。
それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を前記第３しきい値電圧と比較する、Ｎ個の第５コンパレータをさらに含み、
前記ロジック回路は、前記Ｎ個の第５コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出することを特徴とする請求項３から５のいずれかに記載の半導体集積回路。
【請求項8】
前記異常検出回路はレジスタをさらに含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
【請求項9】
前記ロジック回路は、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項８に記載の半導体集積回路。
【請求項10】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
【請求項11】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、異常が発生したチャンネルおよび異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
【請求項12】
前記異常検出回路はレジスタをさらに含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
【請求項13】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
【請求項14】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
レジスタと、
を含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、前記レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込むことを特徴とする半導体集積回路。
【請求項15】
前記レジスタは、Ｎチャンネルに割り当てられるＮ個のアドレスを含み、
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、そのチャンネルに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項８から１１のいずれかに記載の半導体集積回路。
前記ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、そのチャンネルに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項８から１１のいずれかに記載の半導体集積回路。
【請求項16】
前記レジスタは、想定される複数のモードに割り当てられる複数のアドレスを含み、
前記ロジック回路は、あるモードの異常を検出すると、そのモードに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項９から１４のいずれかに記載の半導体集積回路。
前記ロジック回路は、あるモードの異常を検出すると、そのモードに対応するアドレスに、異常の発生を示すデータを書き込むことを特徴とする請求項９から１４のいずれかに記載の半導体集積回路。
【請求項17】
インタフェース回路をさらに備え、
前記レジスタのデータに外部からアクセス可能であることを特徴とする請求項８から１６のいずれかに記載の半導体集積回路。
前記レジスタのデータに外部からアクセス可能であることを特徴とする請求項８から１６のいずれかに記載の半導体集積回路。
【請求項18】
フェイル端子をさらに備え、
前記ロジック回路は、少なくともひとつの差動伝送線路の異常を検出すると、フェイル端子のフェイル信号をアサートすることを特徴とする請求項１から１７のいずれかに記載の半導体集積回路。
前記ロジック回路は、少なくともひとつの差動伝送線路の異常を検出すると、フェイル端子のフェイル信号をアサートすることを特徴とする請求項１から１７のいずれかに記載の半導体集積回路。
【請求項19】
前記差動伝送線路には、ＬＶＤＳ（Low Voltage Differential Signaling）信号が伝搬することを特徴とする請求項１から１８のいずれかに記載の半導体集積回路。
【請求項20】
Ｎ≧２であり、
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする請求項１から１９のいずれかに記載の半導体集積回路。
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする請求項１から１９のいずれかに記載の半導体集積回路。
【請求項21】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
Ｎ≧２であり、
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、
それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
Ｎ≧２であり、
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。
【請求項22】
Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される、半導体集積回路であって、
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
Ｎ≧２であり、
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。
それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、
それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信する、Ｎ個の差動レシーバと、
前記Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、
を備え、
前記異常検出回路は、
それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、
それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、
前記Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、
を含み、
Ｎ≧２であり、
前記アンプおよび前記第１コンパレータのセットを、Ｎ個より少ないＭ個（１≦Ｍ＜Ｎ）に減らし、複数チャンネル間で、前記アンプおよび前記第１コンパレータのセットを時分割で共有することを特徴とする半導体集積回路。
【請求項23】
ディスプレイドライバに複数の差動伝送線路を介して画像データを送信するタイミングコントローラであって、
請求項１から２２のいずれかに記載の半導体集積回路を備えることを特徴とするタイミングコントローラ。
請求項１から２２のいずれかに記載の半導体集積回路を備えることを特徴とするタイミングコントローラ。
【請求項24】
請求項２３に記載のタイミングコントローラを備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に関し、特にその異常検出に関する。
【背景技術】
【0002】
異なる半導体集積回路の間で高速なデータ伝送を行うために、差動信号が利用される。図１は、差動信号を利用した差動伝送システムを示す回路図である。差動伝送システム１ｒは、第１の半導体集積回路（以下、送信回路という）２と、第２の半導体集積回路（以下、受信回路という）４と、を備える。送信回路２と受信回路４の間は、差動伝送線路３を介して接続される。差動伝送線路３は、一対の信号線３Ｐ・３Ｎを含む。送信回路２は、差動トランスミッタ６を備える。差動トランスミッタ６は、送信すべきデータに応じて差動伝送線路３を駆動する。受信回路４は、差動レシーバ８を備える。
【0003】
いくつかの用途では、送信回路２と受信回路４の間は、複数チャンネルの差動伝送線路３を介して接続され、送信回路２には複数の差動トランスミッタ６が、受信回路４には複数の差動レシーバ８が内蔵される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６−２７８７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図１の差動伝送システム１ｒにおいては、以下の異常、故障が発生しうる。図２（ａ）〜（ｄ）は、異常、故障を示す図である。・差動伝送線路３のペア３Ｐ、３Ｎ間のショート …図２（ａ）
・差動伝送線路３の一方の信号線３Ｐ（３Ｎ）がオープン…図２（ｂ）
・差動伝送線路３の一方の信号線３Ｐ（３Ｎ）がグランドショート（地絡）…図２（ｃ）
・差動伝送線路３の一方の信号線３Ｐ（３Ｎ）が電源ショート（天絡）…図２（ｄ）
このような異常、故障が発生すると、正確なデータ伝送が不可能となるばかりか、大電流が流れて発熱の要因となり、他の回路に悪影響を及ぼす可能性もある。
【0006】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、差動伝送線路の異常を検出可能な半導体集積回路の提供にある。
【課題を解決するための手段】
【0007】
本発明のある態様は、Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される半導体集積回路に関する。半導体集積回路は、それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動出力ピンと、それぞれが、対応する差動出力ピンを介して対応するチャンネルの差動伝送線路を駆動する、Ｎ個の差動トランスミッタと、Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、を備える。異常検出回路は、それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、を含む。
【0008】
この態様によると、差動信号を送信する機能を備える半導体集積回路において、複数のチャンネルの差動伝送線路それぞれについて、第１ライン（非反転、正相）と第２ライン（反転、逆相）の間のショートを検出することができる。
【0009】
本発明の別の態様も、Ｎチャンネル（Ｎは自然数）の差動伝送線路を介して、別の回路と接続される半導体集積回路に関する。半導体集積回路は、それぞれが対応するチャンネルの差動伝送線路と接続されるＮ対の差動入力ピンと、それぞれが、対応する差動入力ピンを介して、対応するチャンネルの差動信号を受信するＮ個の差動レシーバと、Ｎチャンネルの差動伝送線路に生ずる異常を検出する異常検出回路と、を備える。異常検出回路は、それぞれが対応するチャンネルの差動伝送線路の電位差を検出するＮ個のアンプと、それぞれが対応するアンプの出力電圧を所定の第１しきい値電圧と比較する、Ｎ個の第１コンパレータと、Ｎ個の第１コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第１モードの異常を検出するロジック回路と、を含む。
【0010】
この態様によると、差動信号を受信する機能を備える半導体集積回路において、複数のチャンネルの差動伝送線路それぞれについて、第１ライン（非反転）と第２ライン（反転）の間のショートを検出することができる。
【0011】
ある態様の半導体集積回路は、フェイル端子をさらに備えてもよい。ロジック回路は、少なくともひとつの差動伝送線路の異常を検出すると、フェイル端子のフェイル信号をアサートしてもよい。これにより、外部の回路に、差動伝送線路の異常を通知することができ、必要に応じて保護処理を行うことができる。
【0012】
異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第２しきい値電圧と比較する、Ｎ個の第２コンパレータをさらに含んでもよい。第２しきい値電圧は、差動伝送線路を伝搬する差動信号の変動レンジより高く定められており、ロジック回路は、Ｎ個の第２コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出してもよい。これにより、差動伝送線路の天絡に起因する異常を検出できる。
【0013】
異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の一方の信号線の電圧を所定の第３しきい値電圧と比較する、Ｎ個の第３コンパレータをさらに含んでもよい。第３しきい値電圧は、差動伝送線路を伝搬する差動信号の変動レンジより低く定められており、ロジック回路は、Ｎ個の第３コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出してもよい。これにより、差動伝送線路の地絡に起因する異常を検出できる。
【0014】
異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を第２しきい値電圧と比較する、Ｎ個の第４コンパレータをさらに含んでもよい。ロジック回路は、Ｎ個の第４コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第２モードの異常を検出してもよい。
【0015】
異常検出回路は、それぞれが、対応するチャンネルの差動伝送線路の他方の信号線の電圧を第３しきい値電圧と比較する、Ｎ個の第５コンパレータをさらに含んでもよい。ロジック回路は、Ｎ個の第５コンパレータそれぞれの出力にもとづいて、対応するチャンネルの差動伝送線路の第３モードの異常を検出してもよい。
【0016】
異常検出回路はレジスタをさらに含んでもよい。ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、レジスタに、異常が発生したチャンネルが識別可能な態様にて、異常の発生を示すデータを書き込んでもよい。レジスタにアクセスすることにより、異常の発生したチャンネルを特定できる。
【0017】
ロジック回路は、レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込んでもよい。レジスタにアクセスすることにより、異常のモードを特定できる。
【0018】
前記異常検出回路はレジスタをさらに含んでもよい。ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、レジスタに、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込んでもよい。レジスタにアクセスすることにより、異常のモードを特定できる。
【0019】
レジスタは、Ｎチャンネルに割り当てられるＮ個のアドレスを含んでもよい。ロジック回路は、いずれかのチャンネルの差動伝送線路の異常を検出すると、そのチャンネルに対応するアドレスに、異常の発生を示すデータを書き込んでもよい。
【0020】
レジスタは、想定される複数のモードに割り当てられる複数のアドレスを含んでもよい。ロジック回路は、あるモードの異常を検出すると、そのモードに対応するアドレスに、異常の発生を示すデータを書き込んでもよい。
【0021】
半導体集積回路は、インタフェース回路をさらに備え、レジスタのデータに外部からアクセス可能であってもよい。外部からレジスタにアクセスすることで、異常の様子を調べることができる。
【0022】
差動伝送線路には、ＬＶＤＳ（Low Voltage Differential Signaling）信号が伝搬してもよい。ＬＶＤＳシステムでは、差動レシーバの入力間、つまり差動伝送線路のラインペアの間に抵抗が設けられる。オープン故障が発生したとき、この抵抗によりラインペアの電位が近接するため、第１モードの故障として検出することができる。
【0023】
本発明の別の態様は、ディスプレイドライバに複数の差動伝送線路を介して画像データを送信するタイミングコントローラに関する。タイミングコントローラは、上述のいずれかの半導体集積回路を備えてもよい。
【0024】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0025】
本発明のある態様によれば、差動伝送線路の異常を検出できる。
【図面の簡単な説明】
【0026】
【図1】差動信号を利用した差動伝送システムを示す回路図である。
【図3】実施の形態に係る半導体集積回路の回路図である。
【図6】半導体集積回路を備える表示装置のブロック図である。
【図7】第６変形例に係る半導体集積回路の回路図である。
【発明を実施するための形態】
【0027】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0028】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【0029】
図３は、実施の形態に係る半導体集積回路１００の回路図である。半導体集積回路１００は、Ｎチャンネルの差動伝送線路３を介して、別の回路（受信回路）と接続される。本実施の形態では、チャンネル数をＮ（Ｎは自然数）とする。またチャンネルの番号は、添え字で示す。
【0030】
半導体集積回路１００は、Ｎ個の差動出力ピンＯＵＴＰ／ＯＵＴＮ、Ｎ個の差動トランスミッタ１０＿１〜１０＿Ｎ、内部回路１２、異常検出回路２０、インタフェース回路４０を備える。
【0031】
内部回路１２は、所定の信号処理を行うデジタル回路あるいはアナログデジタル混載回路であり、受信回路に対して送信すべきデータを生成する。このデータは、Ｎチャンネルの差動伝送線路３＿１〜３＿Ｎを介して、別回路にシリアル伝送される。シリアル伝送には、ＬＶＤＳ（Low Voltage Differential Signaling）伝送、ｍｉｎｉ−ＬＶＤＳ伝送などを用いることができるが、伝送方式は特に問わない。
【0032】
Ｎ個の差動出力ピンＯＵＴＰ／ＯＵＴＮはそれぞれ、対応するチャンネルの差動伝送線路３と接続される。Ｎ個の差動トランスミッタ１０＿１〜１０＿Ｎは、複数のチャンネルＣＨ１〜ＣＨＮの差動伝送線路３＿１〜３＿Ｎに対応する。ｉ番目（１≦ｉ≦Ｎ）の差動トランスミッタ１０＿ｉは、対応する差動出力ピンＯＵＴＰ／ＯＵＴＮを介して、対応するチャンネルＣＨｉの差動伝送線路３＿ｉを駆動する。差動トランスミッタ１０の構成も特に限定されず、図示しない受信回路に搭載される差動レシーバと対をなして、差動信号を伝送可能に構成すればよく、公知技術を用いればよい。
【0033】
異常検出回路２０は、ＮチャンネルＣＨ１〜ＣＨＮの差動伝送線路３＿１〜３＿Ｎに生ずる異常を検出する。異常検出回路２０は、異なる３つのモードの異常を検出可能である。
【0034】
異常検出回路２０は、ＮチャンネルＣＨ１〜ＣＨＮに対応するＮ個のアナログフロントエンド回路２２＿１〜２２＿Ｎと、ロジック回路２４、レジスタ２６、を備える。
【0035】
アナログフロントエンド回路２２＿１〜２２＿Ｎは同様に構成され、それぞれが、第１コンパレータＣＭＰ１、アンプＡＭＰ１、第２コンパレータＣＭＰ２、第３コンパレータＣＭＰ３、第４コンパレータＣＭＰ４、第５コンパレータＣＭＰ５を含む。
【0036】
（第１モードの異常）アンプＡＭＰ１＿ｉは、対応するチャンネルＣＨｉの差動伝送線路３＿ｉの電位差を検出する。第１コンパレータＣＭＰ１＿ｉは、対応するアンプＡＭＰ１＿ｉの出力電圧ＶＳを所定の第１しきい値電圧ＶＴＨ１と比較する。ロジック回路２４は、第１コンパレータＣＭＰ１＿ｉの出力にもとづいて、対応するチャンネルＣＨｉの差動伝送線路３＿ｉにおいて生ずる第１モードの異常を検出する。たとえばロジック回路２４は、ＶＳ＜ＶＴＨ１の状態が、所定時間にわたり持続すると、第１モードの異常が発生したものと判定してもよい。所定時間は、差動信号の周期の数サイクルであってもよい。
【0037】
アンプＡＭＰ１の利得をｇ、差動信号の振幅をΔＶとすると、ＶＳ＝ｇ×（ＶＰ−ＶＮ）＝ｇ×２ΔＶ
である。ΔＶＴＨ＝ＶＴＨ１／（２ｇ）とすれば、
ΔＶ＜ΔＶＴＨ
のときに、第１モードの異常と判定される。
【0038】
（第２モードの異常）第２コンパレータＣＭＰ２＿ｉは、対応するチャンネルＣＨｉの差動伝送線路３の一方の信号線３Ｐの電圧ＶＰを所定の第２しきい値電圧ＶＴＨＨと比較する。第４コンパレータＣＭＰ４＿ｉは、対応するチャンネルＣＨｉの差動伝送線路３の他方の信号線３Ｐの電圧ＶＮを第２しきい値電圧ＶＴＨＨと比較する。第２しきい値電圧ＶＴＨＨは、差動伝送線路３＿ｉを伝搬する差動信号の変動レンジより高く定められる。つまり差動信号の半値振幅をΔＶ、差動信号のコモン電圧をＶＣＯＭとするとき、
ＶＴＨＨ＞ＶＣＯＭ＋ΔＶ
を満たす。
【0039】
ロジック回路２４は、第２コンパレータＣＭＰ２＿ｉの出力にもとづいて、対応するチャンネルＣＨｉの差動伝送線路３＿ｉにおいて生ずる第２モードの異常を検出する。たとえばロジック回路２４は、ＶＰ＞ＶＴＨＨの状態が、所定時間にわたり持続すると、第２モードの異常が発生したものと判定してもよい。同様にロジック回路２４は、第４コンパレータＣＭＰ４＿ｉの出力を参照し、ＶＮ＞ＶＴＨＨの状態が、所定時間にわたり持続すると、第２モードの異常が発生したものと判定してもよい。
【0040】
（第３モードの異常）第３コンパレータＣＭＰ３＿ｉは、対応するチャンネルＣＨｉの差動伝送線路３の一方の信号線３Ｐの電圧ＶＰを所定の第３しきい値電圧ＶＴＨＬと比較する。第５コンパレータＣＭＰ５＿ｉは、対応するチャンネルＣＨｉの差動伝送線路３の他方の信号線３Ｐの電圧ＶＮを第３しきい値電圧ＶＴＨＬと比較する。第３しきい値電圧ＶＴＨＬは、差動伝送線路３＿ｉを伝搬する差動信号の変動レンジより低く定められる。つまり差動信号の半値振幅をΔＶ、差動信号のコモン電圧をＶＣＯＭとするとき、
ＶＴＨ＞＜ＶＣＯＭ−ΔＶ
を満たす。
【0041】
ロジック回路２４は、第３コンパレータＣＭＰ３＿ｉの出力にもとづいて、対応するチャンネルＣＨｉの差動伝送線路３＿ｉにおいて生ずる第３モードの異常を検出する。たとえばロジック回路２４は、ＶＰ＜ＶＴＨＬの状態が、所定時間にわたり持続すると、第３モードの異常が発生したものと判定してもよい。同様にロジック回路２４は、第５コンパレータＣＭＰ５＿ｉの出力を参照し、ＶＮ＜ＶＴＨＬの状態が、所定時間にわたり持続すると、第３モードの異常が発生したものと判定してもよい。
【0042】
半導体集積回路１００には、フェイル（ＦＡＩＬ）端子が設けられる。ロジック回路２４は、ＮチャンネルＣＨ１〜ＣＨＮのいずれかの差動伝送線路３の異常を検出すると、ＦＡＩＬ端子のフェイル信号をアサートする。たとえばロジック回路２４は、ＦＡＩＬ端子から、ハイレベル／ローレベル２値のフェイル信号を出力してもよいし、オープンコレクタ（オープンドレイン）形式で、ＦＡＩＬ端子をローレベル状態とハイインピーダンス状態の２状態で切りかえてもよい。
【0043】
レジスタ２６は、インタフェース回路４０およびバスを介して図示しない外部回路と接続されており、外部回路から参照可能であり、また外部回路によりデータを書き込み可能となっている。インタフェース回路４０はたとえばＩ２Ｃ（Inter IC）インタフェースなどのシリアルインタフェースであってもよい。あるいはインタフェース回路４０はパラレルインタフェースであってもよい。
【0044】
ロジック回路２４は、いずれかのチャンネルＣＨｊ（１≦ｊ≦Ｎ）の差動伝送線路３＿ｊの異常を検出すると、レジスタ２６に、異常が発生したチャンネルＣＨｊが識別可能な態様にて、異常の発生を示すデータを書き込む（すなわち異常フラグを立てる）。より好ましくはロジック回路２４は、レジスタ２６に、発生した異常のモードが識別可能な態様にて、異常の発生を示すデータを書き込む。
【0045】
図４（ａ）〜（ｄ）は、レジスタ２６を示す図である。図４（ａ）のレジスタ２６は、全チャンネルＣＨ１〜ＣＨＮについて、コンパレータＣＭＰ１〜ＣＭＰ５に対応する複数のアドレスＡＤＲ１１〜ＡＤＲＮ５を含んでもよい。１≦ｊ≦Ｎ、１≦ｋ≦５として、アドレスＡＤＲｊｋには、チャンネルＣＨｊのｋ番目のコンパレータＣＭＰｋにより異常が検出されたときに、異常を示す値（たとえば１）が書き込まれる。
【0046】
図４（ａ）において、同じチャンネル内のＡＤＲｊ２とＡＤＲｊ４は第２モードの異常を示すため冗長とも言える。同様に同じチャンネル内のＡＤＲｊ３とＡＤＲｊ５は第３モードの異常を示すため冗長とも言える。そこで図４（ｂ）のレジスタ２６は、全チャンネルＣＨ１〜ＣＨＮについて、３つのモードに対応する複数のアドレスＡＤＲ１１〜ＡＤＲＮ３を含んでもよい。１≦ｊ≦Ｎ、１≦ｍ≦３として、アドレスＡＤＲｊｍには、チャンネルＣＨｊの第ｍモードの異常が検出されたときに、異常を示す値（たとえば１）が書き込まれる。
【0047】
いずれのチャンネルで異常が生じたかのみを記録したい場合、図４（ｃ）に示すように、レジスタ２６は、チャンネルＣＨ１〜ＣＨＮに対応するＮ個のアドレスＡＤＲ１〜ＡＤＲＮで構成することができる。１≦ｊ≦Ｎとして、アドレスＡＤＲｊには、チャンネルＣＨｊにおいて、第１モードから第３モードのいずれかの異常が検出されたときに、異常を示す値（たとえば１）が書き込まれる。
【0048】
いずれのモードの異常が生じたかのみを記録したい場合、図４（ｄ）に示すように、レジスタ２６は、３つのモードに対応する３個のアドレスＡＤＲ１〜ＡＤＲ３で構成することができる。１≦ｍ≦３として、アドレスＡＤＲｍには、いずれかのチャンネルＣＨにおいて、第ｍモードの異常が検出されたときに、異常を示す値（たとえば１）が書き込まれる。
【0049】
以上が半導体集積回路１００の構成である。続いてその動作を説明する。図５（ａ）〜（ｄ）は、半導体集積回路１００の動作波形図である。図５（ａ）は、差動伝送線路３が正常であるときの波形図である。このときＶＰとＶＮの電位差、つまり振幅ΔＶは、ΔＶＴＨよりも大きいため、第１モードに関して正常と判定される。
【0050】
またＶＴＨＬ＜ＶＰ＜ＶＴＨＨ、ＶＴＨＬ＜ＶＰ＜ＶＴＨＨが成り立つため、第２モード、第３モードに関しても正常と判定される。
【0051】
図５（ｂ）は、差動伝送線路３の非反転ライン（正相ライン）３Ｐと反転ライン（逆相ライン）３Ｎがショートした場合を示す。このときＶＰとＶＮの電位差は実質的にゼロとなり、したがってΔＶ＜ΔＶＴＨが成り立つから、第１モードの異常と判定される。
【0052】
なおＬＶＤＳ伝送システムでは、図１に示すように受信回路の差動レシーバ８の入力に、差動伝送線路３Ｐ、３Ｎ間を接続する抵抗Ｒが設けられる。この抵抗Ｒがショート故障した場合にも、図５（ｂ）の波形が観測されうる。したがって第１モードの異常は、受信回路の内部の故障も検出対象となっている。
【0053】
図５（ｃ）は、差動伝送線路３の一方のライン（ここでは非反転ライン３Ｐ）が電源ラインにショート（天絡）したときの波形図である。このときＶＰ≒ＶＤＤとなり、ＶＰ＞ＶＴＨＨが成り立つから、第２モードの異常と判定される。
【0054】
図５（ｄ）は、差動伝送線路３の一方のライン（ここでは非反転ライン３Ｐ）が接地ラインにショート（地絡）したときの波形図である。このときＶＰ≒ＶＧＮＤ（０Ｖ）となり、ＶＰ＜ＶＴＨＬが成り立つから、第３モードの異常と判定される。
【0055】
また、図示しないが差動伝送線路３の一方のラインが、オープン故障した場合には、その電位は不定となる。したがって、第１モードから第３モードのいずれかの異常として検出されることとなる。なおＬＶＤＳ伝送システムでは、上述のように、受信回路の差動レシーバの入力に、差動伝送線路３Ｐ、３Ｎ間を接続する抵抗が設けられ、したがって差動伝送線路３の一方のラインがオープン故障した場合、オープン故障したラインの電位は、レシーバ側の抵抗を介して正常なラインの電位に近づくこととなる。したがってＬＶＤＳシステムにおいては、オープン故障は、第１モードとして検出することが可能である。
【0056】
以上が半導体集積回路１００の動作である。実施の形態に係る半導体集積回路１００によれば、差動伝送線路３のペア間のショートを第１モードの異常として、差動伝送線路３の一方のラインの天絡を第２モードの異常として、差動伝送線路３の一方のラインの地絡を第３モードの異常として検出することができる。
【0057】
また、何らかの異常を検出すると、ＦＬＧ端子の信号をアサートすることにより、外部回路に異常の発生を通知することができる。通知を受けた外部回路は、それに応答して、必要な保護処理を実行できる。すなわち半導体集積回路１００は、異常が発生したときの保護処理を外部回路（たとえばホストプロセッサ）に委ねることができる。
【0058】
半導体集積回路１００では、レジスタ２６に、異常が発生したチャンネル、発生したモードが区別可能な態様にて、異常を示すフラグが書き込まれる。したがってＦＬＧ信号のアサートを検出した外部回路は、インタフェース回路４０を介してレジスタ２６にアクセスすることにより、具体的に異常が発生した箇所、また異常の状態を知ることができる。
【0059】
続いて、半導体集積回路１００の用途を説明する。図６は、半導体集積回路１００を備える表示装置２００のブロック図である。表示装置２００は、ホストプロセッサ２０２、タイミングコントローラ２０４、ソースドライバ２０６、ゲートドライバ２０８、ディスプレイパネル２１０を備える。ディスプレイパネル２１０は、液晶パネルや有機ＥＬパネルなどのマトリクス型表示デバイスであり、複数のデータライン、複数の走査ラインおよび複数の画素を有する。
【0060】
ホストプロセッサ（グラフィックプロセッサ）２０２は、ディスプレイパネル２１０に表示すべき画像データＳ１を生成する。画像データＳ１は、ホストプロセッサ２０２からタイミングコントローラ２０４へとシリアル伝送される。タイミングコントローラ２０４は、データ入力ＤＡＴＡＩＮに画像データＳ１を受ける。
【0061】
タイミングコントローラ２０４は、上述の半導体集積回路１００に相当する機能ＩＣ（Integrated Circuit）である。タイミングコントローラ２０４は、図３に示す半導体集積回路１００の機能ブロックに加えて、画像データＳ１を受信するレシーバをさらに備える。タイミングコントローラ２０４の内部回路１２は、画像データＳ１に所定の信号処理を施し、データ処理後の画素データ（ＲＧＢデータ）を生成するとともに、ソースドライバ２０６やゲートドライバ２０８に対する制御信号を生成する。制御信号には、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、データイネーブル（ＤＥ）信号などが含まれる。半導体集積回路１００の複数の差動トランスミッタ１０は、内部回路１２が生成したＲＧＢデータを、シリアル差動形式の画素データＳ３として、ソースドライバ２０６へと送信する。
【0062】
ゲートドライバ（走査ドライバ）２０８は、タイミングコントローラ２０４からの制御信号Ｓ２と同期して、ディスプレイパネル２１０の複数の走査ラインを順に選択する。
【0063】
ソースドライバ（データドライバ）２０６は、ディスプレイパネル２１０の複数のデータラインそれぞれに、タイミングコントローラ２０４から送信される画素データＳ３に応じた駆動電圧Ｓ４を印加する。ソースドライバ２０６は、複数のＩＣに分割されてもよい。
【0064】
このような表示装置２００においては、タイミングコントローラ２０４とソースドライバ２０６の間は、数十〜数百本の差動伝送線路３が設けられる。タイミングコントローラ２０４を、実施の形態に係る半導体集積回路１００のアーキテクチャを採用することで、複数の差動伝送線路３において生ずる様々な異常、故障を検出することができる。
【0065】
また、図６に示すように、ＦＬＧ端子をホストプロセッサ２０２と接続することにより、ホストプロセッサ２０２は、差動伝送線路３において生ずる異常を検知できる。また、タイミングコントローラ２０４のＩ／Ｆ端子とホストプロセッサ２０２は、Ｉ２Ｃバスを介して接続することで、ホストプロセッサ２０２は、タイミングコントローラ２０４内のレジスタ２６を参照することで、異常の発生箇所、異常のモードを検出できる。
【0066】
図６の表示装置２００は、車載用のコンソールディスプレイに用いることができる。あるいは表示装置２００は、スマートホンやタブレットＰＣ、ノート型ディスプレイ、カーナビゲーションシステムなどの電子機器にも搭載可能である。そのほか、汎用ディスプレイ、テレビなどにも搭載可能である。
【0067】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【0068】
（第１変形例）実施の形態では、半導体集積回路１００を第１モードから第３モードの異常を検出可能としたが、本発明はそれには限定されない。たとえば第２コンパレータＣＭＰ２〜第５コンパレータＣＭＰ５を省略して、第１モードのみを検出可能としてもよい。この場合でも、差動伝送線路３のペア間のショートを検出でき、またＬＶＤＳシステムのようにレシーバが差動間の抵抗Ｒを有する構成では、差動伝送線路３のラインのオープンを検出することができ、これで十分なアプリケーションもあり得る。
【0069】
あるいは、第２モードのみ、第３モードのみを検出可能に構成してもよいし、第１モードから第３モードの任意の組み合わせを検出可能としてもよい。
【0070】
（第２変形例）実施の形態では、１チャンネルごとに１個のアナログフロントエンド回路２２を設けることとしたが、本発明はそれには限定されない。複数のチャンネル（たとえば２チャンネル、４チャンネル）ごとに、１個のアナログフロントエンド回路２２を設け、１個のアナログフロントエンド回路２２を時分割で複数チャンネルで共有してもよい。これにより回路面積を削減できる。
【0071】
（第３変形例）実施の形態では、半導体集積回路１００において異常が検出されたとき、保護処理を外部回路に委ねることとしたが、半導体集積回路１００の内部において、何らかの保護処理を講じてもよい。たとえば、異常が検出されたチャンネルの差動トランスミッタ１０を停止してもよい。
【0072】
（第４変形例）図６の表示装置２００に関して、以下の処理を行ってもよい。多くの画像データにおいて、隣接する画素の輝度（画素値）は近い傾向にある。そこであるチャンネルの差動伝送線路３において異常が発生した場合、受信回路であるソースドライバ２０６に、そのチャンネルを通知する。ソースドライバ２０６は、異常が発生したチャンネルに対応する複数の画素（異常画素）を特定し、異常画素と隣接する別の画素値を用いて、異常画素に対応するデータラインを駆動することも可能である。
【0073】
（第５変形例）実施の形態では、半導体集積回路１００の用途として表示装置２００を説明したが、本発明はそれには限定されない。差動伝送線路３を介して伝送されるデータは、画像データには限定されず、オーディオデータ、数値データなど別のデータであってもよい。
【0074】
（第６変形例）実施の形態では、差動トランスミッタを備える半導体集積回路１００について説明したが、その限りではなく、差動レシーバを備える半導体集積回路にも本発明は適用可能である。
【0075】
図７は、第６変形例に係る半導体集積回路１００Ａの回路図である。半導体集積回路１００は、Ｎチャンネルの差動伝送線路３を介して、別の回路（受信回路）と接続される。
【0076】
半導体集積回路１００は、Ｎ個の差動入力ピンＩＮＰ／ＩＮＮ、Ｎ個の差動レシーバ１４＿１〜１４＿Ｎ、内部回路１６、異常検出回路２０Ａ、インタフェース回路４０Ａを備える。
【0077】
Ｎ個の差動入力ピンＩＮＰ／ＩＮＮはそれぞれ、対応するチャンネルの差動伝送線路３と接続される。差動伝送線路３を介したシリアル伝送には、ＬＶＤＳ（Low Voltage Differential Signaling）伝送、ｍｉｎｉ−ＬＶＤＳ伝送などを用いることができるが、伝送方式は特に問わない。
【0078】
Ｎ個の差動レシーバ１４＿１〜１４＿Ｎは、複数のチャンネルＣＨ１〜ＣＨＮの差動伝送線路３＿１〜３＿Ｎに対応する。ｉ番目（１≦ｉ≦Ｎ）の差動レシーバ１４＿ｉは、対応する差動入力ピンＩＮＰ／ＩＮＮを介して、対応する差動信号を受信する。差動レシーバ１４の構成も特に限定されず、図示しない送信回路に搭載される差動トランスミッタと対をなして、差動信号を伝送可能に構成すればよく、公知技術を用いればよい。
【0079】
内部回路１６は、所定の信号処理を行うデジタル回路あるいはアナログデジタル混載回路であり、差動レシーバ１４が受信したデータを処理する。
【0080】
異常検出回路２０Ａは、ＮチャンネルＣＨ１〜ＣＨＮの差動伝送線路３＿１〜３＿Ｎに生ずる異常を検出する。異常検出回路２０Ａは、図３の異常検出回路２０と同様に構成され、同様の処理を行う。
【0081】
この変形例によれば、差動信号を受信する機能を備える半導体集積回路において、複数のチャンネルの差動伝送線路それぞれについて、異なるモードの異常を検出できる。
【0082】
図７の半導体集積回路１００Ａは、図６のタイミングコントローラ２０４であってもよい。タイミングコントローラ２０４とホストプロセッサ２０２の間は、差動伝送線路を介して接続され、タイミングコントローラ２０４は、ＤＡＴＡＩＮピンに、差動シリアル形式の画像データを受ける。したがってタイミングコントローラ２０４のレシーバ回路を、図７のアーキテクチャで構成することが可能である。
【0083】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0084】
１…差動伝送システム、１００…半導体集積回路、１０…差動トランスミッタ、１２…内部回路、１４…差動レシーバ、１６…内部回路、２０…異常検出回路、ＡＭＰ１…アンプ、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、ＣＭＰ３…第３コンパレータ、ＣＭＰ４…第４コンパレータ、ＣＭＰ５…第５コンパレータ、２２…アナログフロントエンド回路、２４…ロジック回路、２６…レジスタ、４０…インタフェース回路、２…送信回路、３…差動伝送線路、４…受信回路、６…差動トランスミッタ、８…差動レシーバ、２００…表示装置、２０２…ホストプロセッサ、２０４…タイミングコントローラ、２０６…ソースドライバ、２０８…ゲートドライバ、２１０…ディスプレイパネル。