特許 6891124 アナログおよび無線周波数性能の選択的な修正

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6891124

(24)【登録日】2021年5月28日

(45)【発行日】2021年6月18日

(54)【発明の名称】アナログおよび無線周波数性能の選択的な修正

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20210607BHJP

   H01L 27/088 20060101ALI20210607BHJP

   H01L 21/82 20060101ALI20210607BHJP

   H01L 21/822 20060101ALI20210607BHJP

   H01L 27/04 20060101ALI20210607BHJP

【ＦＩ】

   H01L27/088 C

   H01L21/82 D

   H01L27/04 F

   H01L27/088 B

【請求項の数】22

【全頁数】22

(21)【出願番号】特願2017-549462(P2017-549462)

(86)(22)【出願日】2016年3月9日

(65)【公表番号】特表2018-509769(P2018-509769A)

(43)【公表日】2018年4月5日

(86)【国際出願番号】US2016021631

(87)【国際公開番号】WO2016153788

(87)【国際公開日】20160929

【審査請求日】2019年2月18日

(31)【優先権主張番号】14/670,314

(32)【優先日】2015年3月26日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】チュンキ・ゲン

(72)【発明者】

【氏名】チョー・フェイ・イェプ

(72)【発明者】

【氏名】スタンリー・スンチョル・ソン

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開２００７−１５８０９０（ＪＰ，Ａ）

【文献】 特開２０１０−１５３６８３（ＪＰ，Ａ）

【文献】 特開平１１−３３０２６４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０１３８５７１（ＵＳ，Ａ１）

【文献】 韓国公開特許第１０−２００７−００５９９３２（ＫＲ，Ａ）

【文献】 米国特許出願公開第２０１０／０１６４０１５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

アナログまたは無線周波数（ＲＦ）集積回路（ＲＦＩＣ）として構成される半導体チップであって、
前記半導体チップのクリティカルなパス上の選択された回路ブロックであって、前記選択された回路ブロックは、前記選択された回路ブロックの少なくとも１つの第２のトランジスタの第２の性能特性および第２のドーパントプロファイルとは異なる強化された第１の性能特性および第１のドーパントプロファイルを有する少なくとも１つの第１のトランジスタを含み、前記強化された第１の性能特性は、少なくともウェル注入を含み、前記少なくとも１つの第１のトランジスタは、前記ウェル注入により前記少なくとも１つの第２のトランジスタと比較して増加したヘッドルームマージンを示す、前記選択された回路ブロックと、
前記少なくとも１つの第１のトランジスタを識別するためのマーカ層と
を備える半導体チップ。

【請求項2】

前記強化された第１の性能特性が、ドーパントプロファイルおよび／またはゲート酸化物厚さをさらに含む、請求項１に記載の半導体チップ。

【請求項3】

前記ドーパントプロファイルが、軽ドープドレイン（ＬＤＤ）注入またはハロー注入を含む、請求項２に記載の半導体チップ。

【請求項4】

前記第１のトランジスタを含めた、前記半導体チップの選択された構成要素のみの性能が向上され、それにより前記半導体チップの全体的な性能が改善される、請求項１に記載の半導体チップ。

【請求項5】

前記半導体チップが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１に記載の半導体チップ。

【請求項6】

集積回路（ＩＣ）チップの性能強化のための方法であって、
所定の性能基準に従って前記ＩＣチップの少なくとも１つの回路ブロックを選択するステップと、
性能調整のために前記選択された回路ブロック内の少なくとも１つの第１のトランジスタをマークするステップであって、前記第１のトランジスタが前記所定の性能基準に従って識別される、ステップと、
前記少なくとも１つの回路ブロック内の少なくとも１つの第２のトランジスタの第２のドーピング注入プロファイルとは異なる第１のドーピング注入プロファイルを用いて前記少なくとも１つの第１のトランジスタをドープすることによって、前記少なくとも１つの第１のトランジスタの性能を調整するステップと
を含む方法。

【請求項7】

性能を調整するステップが、前記少なくとも１つの回路ブロック内の前記少なくとも１つの第１のトランジスタのゲート酸化物厚さを低減するステップを含む、請求項６に記載の方法。

【請求項8】

前記ＩＣチップが、アナログＩＣまたは無線周波数（ＲＦ）ＩＣを含む、請求項６に記載の方法。

【請求項9】

前記選択するステップが、クリティカルなパス内の回路ブロックを識別するステップを含む、請求項６に記載の方法。

【請求項10】

前記第１のトランジスタを含めた、前記選択された回路ブロックの選択された構成要素のみの性能を向上させ、それにより前記ＩＣチップの全体的な性能を改善するステップをさらに含む、請求項６に記載の方法。

【請求項11】

前記ＩＣチップが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項６に記載の方法。

【請求項12】

アナログまたは無線周波数（ＲＦ）集積回路（ＲＦＩＣ）として構成される半導体チップであって、
前記半導体チップのクリティカルなパス上の選択された回路ブロックであって、前記選択された回路ブロックは、前記選択された回路ブロックの少なくとも１つの第２のトランジスタの第２の性能特性および第２のドーパントプロファイルとは異なる強化された第１の性能特性および第１のドーパントプロファイルを有する少なくとも１つの第１のトランジスタを含み、前記強化された第１の性能特性は、少なくともウェル注入を含み、前記少なくとも１つの第１のトランジスタは、前記ウェル注入により前記少なくとも１つの第２のトランジスタと比較して増加したヘッドルームマージンを示す、前記選択された回路ブロックと、
前記少なくとも１つの第１のトランジスタを前記少なくとも１つの第２のトランジスタから分離するための手段と
を備える半導体チップ。

【請求項13】

前記強化された第１の性能特性が、ドーパントプロファイルおよび／またはゲート酸化物厚さをさらに含む、請求項１２に記載の半導体チップ。

【請求項14】

前記ドーパントプロファイルが、軽ドープドレイン（ＬＤＤ）注入またはハロー注入を含む、請求項１３に記載の半導体チップ。

【請求項15】

前記第１のトランジスタを含めた、前記半導体チップの選択された構成要素のみの性能が向上され、それにより前記半導体チップの全体的な性能が改善される、請求項１２に記載の半導体チップ。

【請求項16】

前記半導体チップが、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１２に記載の半導体チップ。

【請求項17】

集積回路（ＩＣ）チップの性能強化のための方法であって、
所定の性能基準に従って前記ＩＣチップの少なくとも１つの回路ブロックを選択するためのステップと、
性能調整のために前記選択された回路ブロック内の少なくとも１つの第１のトランジスタをマークするためのステップであって、前記第１のトランジスタが前記所定の性能基準に従って識別される、ステップと、
前記少なくとも１つの回路ブロック内の少なくとも１つの第２のトランジスタの第２のドーピング注入プロファイルとは異なる第１のドーピング注入プロファイルを用いて前記少なくとも１つの第１のトランジスタをドープすることによって、前記少なくとも１つの第１のトランジスタの性能を調整するためのステップと
を含む方法。

【請求項18】

性能を調整するための前記ステップが、前記少なくとも１つの回路ブロック内の前記少なくとも１つの第１のトランジスタのゲート酸化物厚さを低減するためのステップを含む、請求項１７に記載の方法。

【請求項19】

前記ＩＣチップが、アナログＩＣまたは無線周波数（ＲＦ）ＩＣを含む、請求項１７に記載の方法。

【請求項20】

選択するための前記ステップが、クリティカルなパス内の回路ブロックを識別するためのステップを含む、請求項１７に記載の方法。

【請求項21】

前記第１のトランジスタを含めた、前記選択された回路ブロックの選択された構成要素のみの性能を向上させ、それにより前記ＩＣチップの全体的な性能を改善するためのステップをさらに含む、請求項１７に記載の方法。

【請求項22】

前記ＩＣチップを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込むためのステップをさらに含む、請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の態様は、半導体デバイスに関し、より詳細には、トランジスタの選択的な強化または修正に関する。

【背景技術】

【0002】

集積回路（ＩＣ）の半導体作製のためのプロセスフローは、フロントエンドオブライン（ＦＥＯＬ）、ミドルオブライン（ＭＯＬ）、およびバックエンドオブライン（ＢＥＯＬ）プロセスを含む場合がある。フロントエンドオブラインプロセスは、ウエハ準備、絶縁、ウェル形成、ゲートパターニング、スペーサ、エクステンションおよびソース／ドレイン注入、シリサイド形成、ならびにデュアルストレスライナ形成を含むことができる。ミドルオブラインプロセスは、ゲートコンタクト形成を含むことができる。ミドルオブライン層は、次のものに限定されないが、半導体デバイストランジスタまたは他の類似の能動デバイスに近接する、ミドルオブラインコンタクト、ビア、または他の層を含むことができる。バックエンドオブラインプロセスは、フロントエンドオブラインプロセスおよびミドルオブラインプロセスの間に作成された半導体デバイスを相互接続するための、一連のウエハ処理ステップを含むことができる。現代の半導体チップ製品の首尾よい作製は、材料と採用されるプロセスとの間の相互作用を必要とする。

【0003】

モバイルＲＦ（無線周波数）チップ（たとえばトランシーバ）設計は、インターポーザを使用して作製される場合がある。インターポーザは、モバイルＲＦチップが実装されるベースとしての働きをインターポーザが果たす、ダイ実装技術である。インターポーザは、ファンアウトウエハレベルパッケージ（ｆａｎ ｏｕｔ ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ）構造の例である。インターポーザは、モバイルＲＦチップ（たとえばトランシーバ）とシステムボードとの間の電気接続をルーティングするための導電性トレースおよび導電性ビアの配線層を含むことができる。インターポーザは、再配線層（ＲＤＬ）を含むことができ、この再配線層は、モバイルＲＦトランシーバの活性表面上のボンドパッドの接続パターンを、システムボードへの接続により適した再配線される接続パターンに提供する。

【0004】

トランシーバとしてのモバイルＲＦチップを含めた、アナログおよび無線周波数集積回路チップの設計は、コストおよび電力消費に関する懸念により、サブミクロンプロセスノードに移行した。残念ながら、ファウンドリ（ｆｏｕｎｄｒｙ）デフォルトデバイスオプションからの、低減された供給電圧および比較的より高い閾値電圧（Ｖ_ｔｈ）は、ヘッドルームの減少をもたらすことがあり、チップの性能に著しく影響することがある。回路機能および設計に関する追加の複雑性（たとえばキャリアアグリゲーションサポート）、およびデバイスアナログ／ＲＦ性能に関する他の懸念（たとえば、不整合、雑音など）が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能が仕様を満たさない場合には、チップの再設計が望まれることがある。残念ながら、チップ再設計は、非常に高価である。さらに、チップを再設計することは、生産サイクルに大きく影響することがあり、場合によっては生産サイクルを数か月延長させることもある。

【発明の概要】

【課題を解決するための手段】

【0005】

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第２のトランジスタの第２の性能特性とは異なる強化された第１の性能特性を有する第１のトランジスタを含む。半導体チップはまた、第１のトランジスタを識別するためのマーカ層を含む。

【0006】

集積回路（ＩＣ）チップの性能強化のための方法は、所定の性能基準に従ってＩＣチップの回路ブロックを選択するステップを含む。この方法はまた、選択された回路ブロック内の少なくとも１つの第１のトランジスタをマークするステップを含む。第１のトランジスタは、所定の性能基準に従って識別されてよい。方法はさらに、少なくとも１つの第１のトランジスタの性能を調整するステップを含む。

【0007】

半導体チップは、回路ブロックを含む。回路ブロックは、回路ブロックの第２のトランジスタの第２の性能特性とは異なる強化された第１の性能特性を有する第１のトランジスタを含む。半導体チップはまた、第１のトランジスタを第２のトランジスタから分離するための手段を含む。

【0008】

上記では、後続の詳細な説明をより深く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。

【0009】

本開示についてより完全に理解できるように、次に、添付の図面とともに以下の説明を参照する。

【図面の簡単な説明】

【0010】

【図1】本開示の一態様における半導体ウエハの斜視図である。

【図2】本開示の一態様によるダイの断面図である。

【図3】本開示の一態様における金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの断面図である。

【図4】本開示の一態様による集積回路チップの上面図である。

【図5】本開示の一態様による半導体デバイスを作製するための方法を示すプロセス流れ図である。

【図6】本開示の構成が有利に使用される場合がある例示的なワイヤレス通信システムを示すブロック図である。

【図7】一構成による半導体構成要素の回路、レイアウト、および論理設計に使用される設計用ワークステーションを示すブロック図である。

【発明を実施するための形態】

【0011】

添付の図面に関して以下に記載される詳細な説明は、種々の構成について説明することを意図しており、本明細書において説明する概念が実践される場合がある唯一の構成を表すことは意図しない。詳細な説明は、様々な概念を十分に理解できるようにするための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを避けるために、よく知られている構造および構成要素がブロック図の形で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。

【0012】

モバイルＲＦ（無線周波数）チップ（たとえばトランシーバ）設計は、コストおよび電力消費に関する懸念により、深いサブミクロンプロセスノードに移行した。しかし、そのようなモバイルＲＦトランシーバの設計は、現在のファウンドリデフォルトデバイスオプションによって制限されることがある。特に、ファウンドリデフォルトデバイスオプションによって指定される、低減された供給電圧および比較的より高い閾値電圧（Ｖ_ｔｈ）は、ヘッドルームの減少（たとえば、少なくとも数百ミリボルトの低下）をもたらすことがある。残念ながら、デバイスヘッドルームの数百ミリボルトの低下は、チップ性能に悪影響を及ぼす。

【0013】

回路機能および設計に関する追加の複雑性（たとえばキャリアアグリゲーションサポート）、およびデバイスアナログ／ＲＦ性能に関する他の懸念（たとえば、不整合、雑音など）が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。残念ながら、チップ再設計は、非常に高価である。さらに、チップを再設計することは、生産サイクルに大きく影響することがあり、場合によっては生産サイクルを数か月延長させることもある。

【0014】

本開示の一態様では、いくつかの重要な回路ブロック中のクリティカルなトランジスタを識別することができる。いくつかの態様では、重要な回路ブロックは、高いヘッドルームマージンおよび／または他の厳しいデバイス性能仕様を有する、トランシーバ、レギュレータ（たとえば低ドロップアウト（ＬＤＯ）レギュレータ）、または他の回路ブロックを含む。回路ブロック性能は、たとえば、選択されたトランジスタに３シグマ超のプロセスコーナ条件を適用することによって、検証することができる。３シグマ超のプロセスコーナにおいては、選択されたトランジスタをテストして、直流（ＤＣ）、アナログおよびＲＦ性能（たとえば、閾値電圧、ドレイン電流、相互コンダクタンス（Ｇｍ）、不整合、雑音など）が平均または「典型的な」性能の３標準偏差内であるかどうかを、シミュレーションデータを使用して決定することができる。クリティカルな回路ブロック中の選択されたトランジスタをカバーするように、グラフィックデータシステム（ＧＤＳ）マーカ層を描くことができる。選択されたトランジスタを識別した後は、チップ全体（または機能ブロック全体）にではなく、選択されたトランジスタに、性能向上を適用することができる。

【0015】

本開示の様々な態様は、半導体デバイスの作製のための技法を対象とし、より詳細には、チップを再設計することまたは電力を犠牲にすることなく、回路仕様変更に対応するために半導体チップの選択されたトランジスタの性能を増大させることを対象とする。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことは理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合もあり、あるいはダイシングされていないウエハの基板を指す場合もある。同様に、チップおよびダイという用語は、入れ換えることによって信頼性が失われない限り、互換的に使用することができる。

【0016】

図１は、本開示の一態様における半導体ウエハの斜視図である。ウエハ１００は、半導体ウエハであってよく、あるいはウエハ１００の表面上に半導体材料の１つまたは複数の層を有する基板材料であってもよい。ウエハ１００は、半導体材料であるとき、チョクラルスキー法を使用してシード結晶から成長させてもよく、その場合、シード結晶を半導体材料の溶融槽に浸漬させ、低速で回転させ、槽から取り出す。すると、この溶融材料は、シード結晶上に結晶の向きに結晶化する。

【0017】

ウエハ１００は、ガリウムヒ素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）などの複合材料、インジウムガリウムヒ素（ＩｎＧａＡｓ）などの３元材料、４元材料、あるいは他の半導体材料用の基板材料とすることができる任意の材料であってもよい。多くの材料は本質的に結晶性を有する場合があるが、多結晶材料またはアモルファス材料がウエハ１００に使用されてもよい。

【0018】

ウエハ１００またはウエハ１００に結合された層は、ウエハ１００の導電性を向上させる材料を備えてもよい。たとえば、限定としてではなく、シリコンウエハは、電荷がウエハ１００内を流れるのを可能にするようにウエハ１００に添加されたリンまたはホウ素を有してもよい。これらの添加剤は、ドーパントと呼ばれ、ウエハ１００またウエハ１００の一部内に余分な電荷担体（電子またはホールのいずれか）を生成する。余分な電荷担体が生成される領域、どの種類の電荷担体が生成されるか、およびウエハ１００における追加の電荷担体の量（密度）を選択することによって、ウエハ１００内またはウエハ１００上に様々に異なる種類の電子デバイスが形成されてもよい。

【0019】

ウエハ１００は、ウエハ１００の結晶配向を示す配向１０２を有する。配向１０２は、図１に示すようにウエハ１００の平坦な縁部であっても、あるいはウエハ１００の結晶配向を示すための切欠きまたは他の表示であってもよい。配向１０２は、ウエハ１００内の結晶格子の平面に関するミラー指数を示す場合がある。

【0020】

ミラー指数は、結晶格子における結晶面の表記体系を形成する。格子面は、結晶内の平面（ｈｋｌ）に関するミラー指数である３つの整数ｈ、ｋ、およびｌによって示される場合がある。各指数は、逆格子ベクトルに基づく方向（ｈ、ｋ、ｌ）に直交する平面を示す。各整数は通常、最小項で表される（たとえば、各整数の最大公約数は１にすべきである）。ミラー指数１００は、方向ｈに直交する平面を表し、指数０１０は方向ｋに直交する平面を表し、指数００１はｌに直交する平面を表す。いくつかの結晶では、負の数が使用され（指数の上の棒として表される）、窒化ガリウムなどのいくつかの結晶には、様々に異なる結晶面を適切に表すために３つよりも多くの数が使用される場合がある。

【0021】

ウエハ１００は、必要に応じて加工された後、ダイシングライン１０４に沿って分割される。ダイシングライン１０４は、ウエハ１００をどこで分割または分離すべきであるかを示す。ダイシングライン１０４は、ウエハ１００上に作製された様々な集積回路の輪郭を画定してもよい。

【0022】

ダイシングライン１０４が画定された後、ウエハ１００は、いくつかの部片として切断されるかまたはその他の方法によって分離されダイ１０６が形成される。各ダイ１０６は、多数のデバイスを有する集積回路であってもよく、あるいは単一の電子デバイスであってもよい。ダイ１０６の物理的サイズは、チップまたは半導体チップと呼ばれる場合もあり、ウエハ１００を特定のサイズに分離する能力ならびにダイ１０６が含むように設計される個々のデバイスの数に少なくとも部分的に依存する。

【0023】

ウエハ１００が１つまたは複数のダイ１０６に分離された後、ダイ１０６はパッケージ内に実装され、ダイ１０６上に作製されたデバイスおよび／または集積回路の取り扱いを可能にしてもよい。パッケージには、シングルインラインパッケージ、デュアルインラインパッケージ、マザーボードパッケージ、フリップチップパッケージ、インジウムドット／バンプパッケージ、またはダイ１０６の取り扱いを可能にする他の種類のデバイスを含めてもよい。ダイ１０６は、ダイ１０６を別個のパッケージに実装されることなくワイヤボンディング、プローブ、または他の接続部を通して直接取り扱われてもよい。

【0024】

図２は、本開示の一態様によるダイ１０６の断面図を示す。ダイ１０６には、基板２００が存在してもよく、基板２００は、半導体材料であり、ならびに／あるいは電子デバイス用の機械的支持体として働いてもよい。基板２００は、基板２００全体にわたって存在する（Ｎ−チャネルと呼ばれる）電子電荷担体または（Ｐ−チャネルと呼ばれる）ホール電荷担体のいずれかを有するドープされた半導体基板であってもよい。その後基板２００に電荷担体イオン／原子をドープして基板２００の電荷担持機能を変更してもよい。

【0025】

基板２００（たとえば、半導体基板）内に、ウェル２０２および２０４が存在してもよく、ウェル２０２および２０４は、電界効果トランジスタ（ＦＥＴ）のソースおよび／またはドレインであってもよく、あるいはフィン構造ＦＥＴ（ＦｉｎＦＥＴ）のフィン構造であってもよい。ウェル２０２および／または２０４は、ウェル２０２および／または２０４の構造およびその他の特性ならびに基板２００の周囲構造に応じて他のデバイス（たとえば、レジスタ、キャパシタ、ダイオード、または他の電子デバイス）であってもよい。

【0026】

半導体基板は、ウェル２０６とウェル２０８とを有してもよい。ウェル２０８は、完全にウェル２０６内に位置してもよく、場合によっては、バイポーラ接合トランジスタ（ＢＪＴ）を形成してもよい。ウェル２０６は、ダイ１０６内の電界および／または磁界からウェル２０８を分離するための分離ウェルとして使用されてもよい。

【0027】

ダイ１０６に各層（たとえば、２１０〜２１４）が追加されてもよい。層２１０はたとえば、ウェル（たとえば、２０２〜２０８）を互いに分離するかまたはダイ１０６上の他のデバイスから分離する場合がある酸化物層または絶縁層であってもよい。そのような場合、層２１０は、二酸化ケイ素、ポリマー、誘電体、または別の絶縁層であってもよい。層２１０は、配線層であってもよく、その場合、層２１０は、銅、タングステン、アルミニウム、合金、またはその他の導電材料もしくは金属材料などの導電材料を含んでもよい。

【0028】

層２１２は、層（たとえば、２１０および２１４）の所望のデバイス特性および／または材料に応じて誘電体層であってもあるいは導電層であってもよい。層２１４はカプセル化層であってもよく、カプセル化層は、外部の力から各層（たとえば、２１０および２１２）ならびにウェル２０２〜２０８および基板２００を保護する場合がある。たとえば、限定としてではなく、層２１４はダイ１０６を機械的損傷から保護する層であってもよく、あるいは層２１４は、電磁損傷または放射損傷からダイ１０６を保護する材料の層であってもよい。

【0029】

ダイ１０６上に構成された電子デバイスは、多数のフィーチャまたは構造構成要素を備えてもよい。たとえば、ダイ１０６には、基板２００、ウェル２０２〜２０８、および必要に応じて各層（たとえば、２１０〜２１４）にドーパントを加えるために任意の数の方法が実施されてもよい。たとえば、限定としてではなく、ダイ１０６には、イオン注入、拡散プロセスを通じて結晶格子に打ち込まれるドーパント原子の堆積、化学気相堆積、エピタキシャル成長、またはその他の方法が実施されてもよい。各層（たとえば、２１０〜２１４）の選択的成長、材料選択、および一部の除去、ならびに基板２００およびウェル２０２〜２０８の選択的な除去、材料選択、およびドーパント濃度によって、本開示の範囲内において多数の異なる構造および電子デバイスが形成されてもよい。

【0030】

さらに、基板２００、ウェル２０２〜２０８、および各層（たとえば、２１０〜２１４）は、様々なプロセスによって選択的に除去または追加されてもよい。化学ウェットエッチング、化学機械平坦化（ＣＭＰ）、プラズマエッチング、フォトレジストマスキング、ダマシンプロセス、およびその他の方法によって本開示の構造およびデバイスを作製してもよい。

【0031】

図３は、本開示の一態様における金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス３００の断面図を示す。ＭＯＳＦＥＴデバイス３００は４つの入力端子を有してもよい。４つの入力は、ソース３０２、ゲート３０４、ドレイン３０６、および基板３０８を含む。ソース３０２およびドレイン３０６は、基板３０８内のウェル２０２および２０４として作製されてもよく、あるいは基板３０８の上方の領域としてまたはダイ１０６上の他の層の一部として作製されてもよい。そのような他の構造は、基板３０８の表面から突出するフィンまたはその他の構造であってもよい。さらに、基板３０８は、ダイ１０６上の基板２００であってもよいが、基板２００に結合された層（たとえば、２１０〜２１４）のうちの１つまたは複数であってもよい。

【0032】

ＭＯＳＦＥＴデバイス３００は、電流が、ＭＯＳＦＥＴの種類に応じて１種類の電荷担体（たとえば、電子またはホールのいずれか）のみによって生成されるので単極デバイスである。ＭＯＳＦＥＴデバイス３００は、ソース３０２とドレイン３０６との間のチャネル３１０内の電荷担体の量を調節することによって動作する。ソース３０２に電圧Ｖｓｏｕｒｃｅ ３１２が印加され、ゲート３０４に電圧Ｖｇａｔｅ ３１４が印加され、ドレイン３０６に電圧Ｖｄｒａｉｎ ３１６が印加される。基板３０８に別個の電圧Ｖｓｕｂｓｔｒａｔｅ ３１８が印加されてもよい。ただし、電圧Ｖｓｕｂｓｔｒａｔｅ ３１８は、電圧Ｖｓｏｕｒｃｅ ３１２、電圧Ｖｇａｔｅ ３１４、または電圧Ｖｄｒａｉｎ ３１６のうちのいずれかに結合されてもよい。

【0033】

チャネル３１０内の電荷担体を制御するために、ゲート３０４が電荷を蓄積する際に電圧Ｖｇａｔｅ ３１４がチャネル３１０内に電界を形成する。ゲート３０４上に蓄積する電荷と反対の電荷がチャネル３１０内に蓄積し始める。ゲート絶縁体３２０は、ゲート３０４上に蓄積する電荷をソース３０２、ドレイン３０６、およびチャネル３１０から絶縁する。ゲート３０４およびチャネル３１０は、それらの間のゲート絶縁体３２０とともに、キャパシタを形成し、電圧Ｖｇａｔｅ ３１４が上昇するにつれて、このキャパシタの１つのプレートとして働くゲート３０４上の電荷担体が蓄積し始める。このようにゲート３０４上に電荷が蓄積すると、反対の電荷担体がチャネル３１０内に吸引される。最終的に、チャネル３１０内に十分な電荷担体が蓄積され、ソース３０２とドレイン３０６との間に導電経路が形成される。この状態は「ＦＥＴのチャネルを開く」と呼ばれることがある。

【0034】

電圧Ｖｓｏｕｒｃｅ ３１２および電圧Ｖｄｒａｉｎ ３１６、ならびに電圧Ｖｓｏｕｒｃｅ ３１２および電圧Ｖｄｒａｉｎ ３１６の電圧Ｖｇａｔｅ ３１４との関係を変化させることによって、チャネル３１０を開く、ゲート３０４に印加される電圧の量を変更してもよい。たとえば、電圧Ｖｓｏｕｒｃｅ ３１２は通常、電圧Ｖｄｒａｉｎ ３１６の電位よりも高い電位を有する。電圧Ｖｓｏｕｒｃｅ ３１２と電圧Ｖｄｒａｉｎ ３１６との間の電圧差を大きくすると、チャネル３１０を開くのに使用される電圧Ｖｇａｔｅ ３１４の量が変化する。さらに、電圧差を大きくすると、チャネル３１０内を電荷担体を移動させる電磁力の量が変化し、チャネル３１０を通過するより大きい電流が生成される。

【0035】

ゲート絶縁体３２０材料は、酸化ケイ素であってもよく、あるいは酸化ケイ素とは異なる比誘電率（ｋ）を有する誘電体材料またはその他の材料であってもよい。さらに、ゲート絶縁体３２０は、材料の組合せまたは様々に異なる材料層であってもよい。たとえば、ゲート絶縁体３２０は、酸化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、あるいはこれらの材料の積層体および／または合金であってもよい。本開示の範囲から逸脱することなく、ゲート絶縁体３２０用の他の材料が使用されてよい。

【0036】

ゲート絶縁体３２０用の材料およびゲート絶縁体３２０の厚さ（たとえば、ゲート３０４とチャネル３１０との間の距離）を変更することによって、チャネル３１０を開くためのゲート３０４上の電荷の量を変化させてもよい。ＭＯＳＦＥＴデバイス３００の端子を示す記号３２２も示されている。（チャネル３１０内の電荷担体として電子を使用する）Ｎ−チャネルＭＯＳＦＥＴの場合、ゲート３０４端子から離れる方向を指す矢印が、記号３２２における基板３０８端子に施される。（チャネル３１０内の電荷担体としてホールを使用する）ｐ型ＭＯＳＦＥＴの場合、ゲート３０４端子に向かう方向を指す矢印が、記号３２２における基板３０８端子に施される。

【0037】

ゲート３０４は、様々に異なる材料によって作られてもよい。いくつかの構成では、ゲート３０４は、ポリシリコンまたはポリとも呼ばれシリコンの導電形態である多結晶シリコンから作られる。本明細書では「ポリ」または「ポリシリコン」と呼ばれるが、金属、合金、または他の導電材料が、本開示において説明するゲート３０４用の適切な材料と考えられる。

【0038】

いくつかのＭＯＳＦＥＴ構成では、ゲート絶縁体３２０には高ｋ値材料が望ましく、そのような構成では、他の導電材料が使用されてもよい。たとえば、限定としてではなく、「高ｋ金属ゲート」構成は、ゲート３０４端子に銅などの金属を使用してもよい。「金属」と呼ばれるが、多結晶材料、合金、または他の導電材料が、本開示において説明するゲート３０４用の適切な材料と考えられる。

【0039】

ＭＯＳＦＥＴデバイス３００との相互接続またはダイ１０６における他のデバイス（たとえば、半導体）との相互接続を目的として、配線トレースまたは配線層が使用される。これらの配線トレースは、層（たとえば、２１０〜２１４）のうちの１つまたは複数に位置してもよく、あるいはダイ１０６の他の層内に位置してもよい。

【0040】

図４は、本開示の一態様による例示的な集積回路（ＩＣ）チップを示すブロック図である。代表的に、ＩＣチップ４００は、アナログまたは無線周波数（ＲＦ）ＩＣチップ（たとえばトランシーバ）として構成されたものとすることができる。ＩＣチップ４００の設計は、現在のファウンドリデフォルトデバイスオプションによって制限されることがある。残念ながら、現在のファウンドリデフォルトデバイスオプションによって指定される、低減された供給電圧および比較的より高い閾値電圧（Ｖ_ｔｈ）は、たとえばモバイルＲＦチップにとって利用可能なヘッドルームの減少（たとえば、少なくとも数百ミリボルトの低下）をもたらすことがある。特に、デバイスヘッドルームの数百ミリボルトの低下は、モバイルＲＦチップの性能に悪影響を及ぼすことがある。加えて、回路機能および設計に関する追加の複雑性（たとえばキャリアアグリゲーションサポート）、およびデバイスアナログ／ＲＦ性能に関する他の懸念（たとえば、不整合、雑音など）が、さらに設計上の困難を提示することがある。

【0041】

ＩＣチップ４００は、複数の回路ブロック（たとえば、４０２、４１０）を含むことができ、これらの回路ブロックの各々は、たとえば図３に示されるように構成された、１つまたは複数のトランジスタ（たとえば、４０４、４１２）を含むことができる。ＩＣチップ４００は、ＩＣチップ４００がいくつかの所定の設計仕様を満たすことを検証するために、妥当性検査テストにかけられることがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。本開示の一態様では、ＩＣチップ４００が所定のおよび／または改訂された設計仕様を満たすことができないとき、ＩＣチップ４００の再設計ではなく、ＩＣチップ４００の性能強化が実施される。

【0042】

本開示のこの態様では、ＩＣチップ４００の性能強化は、ＩＣチップ４００の、重要な回路ブロック４０２（たとえば電圧レギュレータ）と、重要でない回路ブロック４１０とを識別することによって開始する。次いで、重要な回路ブロック４０２中のクリティカルなトランジスタ４０４が識別される。重要な回路ブロック４０２中のクリティカルなトランジスタ４０４は、ヘッドルーム（および／または他のデバイスアナログ／ＲＦ性能）マージンの、最も高い仕様を有するトランジスタとすることができる。これらのトランジスタは、ヘッドルーム（および／または他の重要なアナログ／ＲＦ性能）、ならびに全体的なチップアナログおよびＲＦ性能を決定する際に、大きな役割を果たす。

【0043】

たとえば、重要な回路ブロック４０２内のクリティカルなトランジスタ４０４は、重要な回路ブロック４０２のトランジスタ（たとえば４０４）をチューニングプロセスまたは他の類似の程度プロセスチューニング（たとえば３シグマ）にかけることによって、識別される。たとえば、３シグマコーナシミュレーションを使用して、いくつかのＩＣ設計および性能メトリクス（たとえば、閾値電圧、ドレイン電流、相互コンダクタンス、雑音、および他のメトリクス）が満たされることを検証することができる。本開示の一態様では、クリティカルなトランジスタ４０４は、典型的な条件とは異なる特性（たとえば、直流（ＤＣ）、アナログおよびＲＦ性能（たとえば、Ｖｔ、ドレイン電流、Ｇｍ（相互コンダクタンス）、不整合、雑音など））を含むので、回路機能性を強化する。

【0044】

本開示のこの態様では、ＩＣチップ４００の性能が元のおよび／または改訂されたチップ仕様を満たさないとき、チップ再設計が回避される。チップを再設計するのではなく、本開示のこの態様では、アナログもしくはＲＦ性能メトリクスまたは他の設計仕様を満たさない重要な回路ブロック４０２を、識別すること、および／または性能調整の対象にすることができる。いくつかの態様では、重要な回路ブロック４０２は、ＩＣチップ４００の外周に沿ったパス４１６、またはＩＣチップ４００に沿った別のパスなど、クリティカルなパスに沿って配置されていることがある。いくつかの態様では、クリティカルなパスは、妥当性検査処理または他のメトリクスに基づいて決定されてよい。

【0045】

これらの重要な回路ブロック４０２内で、クリティカルなトランジスタ４０４を識別することができる。クリティカルなトランジスタ４０４は、たとえば、回路性能に対する支配的な影響を示すか、またはヘッドルームおよびアナログもしくはＲＦ性能に関する高い仕様を有する、重要なトランジスタを含むことができる。性能調整が望まれるトランジスタを示すために、マーカ層４０６をクリティカルなトランジスタ４０４に適用することができる。とりわけ、性能調整は、マーカ層４０６によって識別されるようなクリティカルなトランジスタ４０４のみに適用されてよく、これらのクリティカルなトランジスタは、クリティカルでないトランジスタ４１２などＩＣチップのすべてのトランジスタではなく、トランジスタのサブセットとすることができる。

【0046】

いくつかの態様では、マーカ層４０６は、グラフィックデータシステム（ＧＤＳ）マーカ層、ハロー注入マーカ層、および／または軽ドープドレイン（ＬＤＤ）注入マーカ層であってよい。その後、半導体プロセスの間、マークされたトランジスタに特別な注入を適用して、閾値電圧を低減するか、ヘッドルームを改善するか、またはそうでない場合にはトランジスタ性能および／もしくは全体的なチップ性能を調整することができる。この構成では、回路ブロック（たとえば４０２）は、回路ブロックの少なくとも１つの第２のトランジスタ（たとえば４１２）の第２の性能特性とは異なる強化された第１の性能特性を有する少なくとも１つの第１のトランジスタ（たとえば４０４）を含む。強化された第１の性能特性、および第２の性能特性は、ドーパントプロファイルおよび／またはゲート酸化物厚さを含むことができる。たとえば、クリティカルなトランジスタ４０４のドーパントプロファイルおよび／またはゲート酸化物厚さは、クリティカルでないトランジスタ４１２のドーパントプロファイルおよび／またはゲート酸化物厚さから変更される。

【0047】

いくつかの態様では、マーカ層４０６内部のクリティカルなトランジスタ４０４をマーカ層４０６外部のクリティカルでないトランジスタ４１２から分離するための注入マスクを作成することによって、性能特性を強化することができる。すなわち、マーカ層４０６内部のトランジスタは、クリティカルなトランジスタ４０４のみを含み、マーカ層４０６外部のトランジスタは、クリティカルでないトランジスタ４１２のみを含む。トランジスタがマーカ層４０６の内部にあるか外部にあるかに基づいて、異なるドーパントプロファイルをトランジスタに適用することができる。異なるドーパントプロファイルは、軽ドープドレイン（ＬＤＤ）注入、ハロー注入、またはウェル注入を含むことができる。たとえば、マーカ層４０６内部のトランジスタには、マーカ層４０６外部よりも低い注入量を使用することができる。このアプローチは、ｎ−チャネルデバイスとｐ−チャネルデバイスの両方に使用することができる。したがって、選択されたｎ−チャネルおよびｐ−チャネルトランジスタを、より低い閾値電圧Ｖ_ｔｈを有するように調整することができ、それにより、ヘッドルームおよび対応する回路性能を改善することができる。このようにして、クリティカルでないトランジスタ４１２を調整せずに、クリティカルなトランジスタ４０４のみに選択的に性能調整を適用することができる。

【0048】

いくつかの態様では、グラフィックデータシステム（ＧＤＳ）マーカ層をクリティカルなトランジスタ４０４に適用して、クリティカルなトランジスタ４０４のより薄いゲート酸化物層のためのマスクを生成することによって、性能を調整することができる。したがって、クリティカルなトランジスタ４０４のゲート酸化物厚さは、クリティカルでないトランジスタ４１２のゲート酸化物厚さとは異なるものとすることができる。次いで、マーカ層内部のトランジスタに対して注入を使用することができ、それにより、閾値電圧（Ｖ_ｔｈ）は、所望のレベルに（たとえば設計仕様に従って）性能調整される。このアプローチは、ｎ−チャネルデバイスとｐ−チャネルデバイスの両方に使用することができ、それにより、選択されたｎ−チャネルおよびｐ−チャネルデバイス（すなわちトランジスタ）を、より低い閾値電圧Ｖ_ｔｈを有するように調整することができる。この結果、ヘッドルームおよび回路性能を改善することができる。したがって、クリティカルでないトランジスタ４１２を調整せずに、ゲート酸化物厚さを低減することの性能調整をクリティカルなトランジスタ４０４のみに選択的に適用することができる。

【0049】

図５は、本開示の一態様による集積回路（ＩＣ）チップの性能強化のための方法５００を示す流れ図である。ブロック５０２で、所定の性能基準に従ってＩＣチップの回路ブロックが選択される。ＩＣチップは、たとえば、アナログＩＣまたは無線周波数（ＲＦ）ＩＣを含むことができる。いくつかの態様では、回路ブロックを選択することは、クリティカルなパス内の回路ブロックを識別することを含むことができる。クリティカルなパスは、ＩＣの外周に沿ったパス、またはＩＣの他の任意のパスであってよい。さらに、クリティカルなパスは、シミュレーションに基づいて決定されてもよい。ブロック５０４で、選択された回路ブロック内の第１のトランジスタがマークされる。ブロック５０６で、第１のトランジスタの性能が調整される。回路ブロックの、選択されない他のトランジスタは、調整されない。

【0050】

【表1】

【0051】

Ｔａｂｌｅ １（表１）に、回路性能比較を示す。この例では、２８ナノメートルプロセスノード内でのヘッドルーム性能比較について説明する。いくつかの態様では、方法Ａに従って１つまたは複数の第１のトランジスタの性能を調整することは、回路ブロック内の少なくとも１つの第２のトランジスタの第２のドーピング注入プロファイルとは異なる第１のドーピング注入プロファイルを用いて第１のトランジスタをドープすることを含むことができる。たとえば、マーカ層内部のトランジスタには、マーカ層外部よりも低い注入量を使用することができる。このアプローチは、ｎ−チャネルデバイスとｐ−チャネルデバイスの両方に使用することができる。したがって、選択されたｎ−チャネルおよびｐ−チャネルデバイス（すなわちトランジスタ）を、より低い閾値電圧Ｖ_ｔｈを有するように調整することができ、それにより、ヘッドルームおよび対応する回路性能を改善することができる。

【0052】

Ｔａｂｌｅ １（表１）に示すように、方法Ａは、１５０ミリボルト低い閾値電圧Ｖ_ｔ＿ｇｍを生み、それにより、１５０ミリボルトのヘッドルーム増加をもたらす。いくつかの態様では、方法Ｂに従って１つまたは複数の第１のトランジスタの性能を調整することもまた、閾値電圧（Ｖ_ｔｈ）を所望のレベルに（たとえば設計仕様に従って）調整できるように回路ブロック内の少なくとも１つの第１のトランジスタのゲート酸化物厚さを低減することを含むことができる。Ｔａｂｌｅ １（表１）に示すように、オプション１に従った方法Ｂは、方法Ａと同様の閾値電圧Ｖ_ｔ＿ｇｍ改善およびヘッドルーム改善を生むが、オプション１に従うと、漏れ電流は低減される。

【0053】

Ｔａｂｌｅ １（表１）にさらに示すように、オプション２に従うと、ゲート酸化物厚さの低減に従って供給電圧が低減される（たとえば０．９５Ｖ）。したがって、オプション２に従った方法Ｂは、低減された閾値電圧Ｖ_ｔ＿ｇｍ（たとえば２５０ｍＶ）、および方法Ａと同様のヘッドルーム改善を生む。しかし、低減された供給電圧（Ｖｄｄ）は、より少ない電力消費をオプション２にもたらす。オプション３に従うと、方法Ａと方法Ｂのオプション１との両方が、異なるドーパントプロファイルと、ゲート酸化物厚さの低減との両方を使用して実施される。Ｔａｂｌｅ １（表１）に示すように、オプション３に従った方法Ｂは、方法Ａと、オプション１およびオプション２に従った方法Ｂとの両方に対して、ヘッドルーム改善を生む。

【0054】

言及したように、現在のファウンドリデフォルトデバイスオプションは、低減された供給電圧および比較的より高い閾値電圧（Ｖ_ｔｈ）を指定する。この結果、現在のファウンドリデフォルトデバイスオプションを使用して作製されたモバイルＲＦチップは、利用可能なヘッドルームの減少（たとえば、少なくとも数百ミリボルトの低下）を被る。残念ながら、デバイスヘッドルームの数百ミリボルトの低下は、モバイルＲＦチップの性能に悪影響を及ぼすことがある。

【0055】

その上、回路機能および設計に関する追加の複雑性、およびデバイスアナログ／ＲＦ性能に関する他の懸念（たとえば、不整合、雑音など）が、さらに設計上の困難を提示することがある。モデルおよびシミュレーションツール制限、もしくは設計後のチップ仕様の変更により、または性能がチップ仕様を満たさない場合には、チップの再設計が望まれることがある。

【0056】

いくつかの態様では、チップの性能が元のおよび／または改訂されたチップ仕様を満たさないとき、チップ再設計が回避される。チップを再設計するのではなく、本開示のこの態様では、アナログもしくはＲＦ性能メトリクスまたは他の設計仕様を満たさないいくつかのクリティカルな回路ブロックを、識別すること、および／または性能調整の対象にすることができる。いくつかの態様では、クリティカルな回路ブロックは、クリティカルなパス（たとえば、ＩＣチップの外周に沿ったパス、またはＩＣチップに沿った別のパス）に沿って配置されていることがある。いくつかの態様では、クリティカルなパスは、妥当性検査処理または他のメトリクスに基づいて決定されてよい。

【0057】

これらのクリティカルな回路ブロック内で、１つまたは複数のトランジスタを識別することができる。これらのトランジスタは、たとえば、回路性能に対する支配的な影響を示すか、またはヘッドルームおよびアナログもしくはＲＦ性能に関する高い仕様を有する、重要なトランジスタを含むことができる。性能調整が望まれるトランジスタを示すために、注入マーカ層を、識別されたトランジスタに適用することができる。とりわけ、性能調整は、よりクリティカルでないトランジスタを含めたＩＣチップのすべてのトランジスタにではなく、トランジスタのサブセットに適用されてよい。すなわち、重要なトランジスタを含めた、選択された回路ブロックの選択された構成要素のみの性能を向上させることで、ＩＣチップの全体的な性能が改善される。

【0058】

本開示の一態様による、半導体チップについて説明する。一構成では、半導体チップは回路ブロックを含み、回路ブロックは、回路ブロックの第２のトランジスタの第２の性能特性とは異なる強化された第１の性能特性を有する第１のトランジスタを含む。半導体チップは、第１のトランジスタを第２のトランジスタから分離するための手段を含む。分離する手段は、マーカ層４０６であってよい。別の態様では、前述の手段は、前述の手段によって記載される前述の機能を実行するように構成された任意のモジュールまたは任意の装置もしくは材料であってもよい。

【0059】

図６は、本開示の一態様が有利に利用される場合がある例示的なワイヤレス通信システム６００を示すブロック図である。例示として、図６は、３つの遠隔ユニット６２０、６３０および６５０と、２つの基地局６４０とを示している。ワイヤレス通信システムがより多くの遠隔ユニットおよび基地局を有してよいことが認識されよう。遠隔ユニット６２０、６３０、および６５０は、ＩＣデバイス６２５Ａ、６２５Ｃ、および６２５Ｂを備え、これらは、開示された半導体チップおよび集積回路デバイスを含むことができる。基地局、スイッチングデバイス、およびネットワーク機器など、他のデバイスもまた半導体チップおよび集積回路デバイスを含んでよいことが認識されよう。図６は、基地局６４０から遠隔ユニット６２０、６３０、および６５０への順方向リンク信号６８０、ならびに、遠隔ユニット６２０、６３０、および６５０から基地局６４０への逆方向リンク信号６９０を示す。

【0060】

図６では、遠隔ユニット６２０は携帯電話として示され、遠隔ユニット６３０はポータブルコンピュータとして示され、かつ遠隔ユニット６５０は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニット６２０、６３０、および６５０は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す他のデバイス、またはそれらの組合せであってよい。図６は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットには限定されない。本開示の態様は、開示された半導体チップおよび集積回路デバイスを含む多くのデバイスにおいて適切に採用される場合がある。

【0061】

図７は、先に開示されたＩＣデバイスなどの半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション７００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを含むハードディスク７０２を含む。設計用ワークステーション７００はまた、回路７０６または半導体デバイスなどの半導体構成要素７０８の設計を容易にするために、ディスプレイ７０４も含む。記憶媒体７１０が、回路７０６または半導体構成要素７０８の設計を有形に記憶するために設けられる。回路７０６または半導体構成要素７０８の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体７１０上に記憶することができる。記憶媒体７１０は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計用ワークステーション７００は、記憶媒体７１０から入力を受け取る、または記憶媒体７１０に出力を書き込むための、ドライブ装置７１２を含む。

【0062】

記憶媒体７１０上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定してもよい。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含んでもよい。記憶媒体７１０上にデータを確保すると、半導体ウエハを設計するためのプロセス数が減ることによって、回路７０６または半導体構成要素７０８の設計が容易になる。

【0063】

ファームウェアおよび／またはソフトウェアの実装形態の場合、方法は、本明細書で説明する機能を実行するモジュール（たとえば、手順、機能など）を用いて実施されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現する機械可読媒体が使用されてもよい。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行されてもよい。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されてもよい。本明細書において使用される「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。

【0064】

ファームウェアおよび／またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよい。例として、データ構造体で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用することができるとともに、コンピュータによってアクセスすることができる他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザーを用いて光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。

【0065】

コンピュータ可読媒体に記憶することに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供されてもよい。たとえば、通信装置は、命令およびデータを表す信号を有するトランシーバを含んでもよい。命令およびデータは、１つまたは複数のプロセッサに、請求項に概説される機能を実施させるように構成される。

【0066】

本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変が行われてもよいことを理解されたい。たとえば、「上」や「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが上下逆さにされた場合、上は下になり、逆も同様である。加えて、横向きにされた場合、上および下は、基板または電子デバイスの両側のことを指すことがある。その上、本出願の範囲は、本明細書および付録Ａにおいて説明したプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。

【0067】

本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることは、当業者であればさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記および付録Ａでは概してそれらの機能に関して説明した。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられる設計制約によって決まる。当業者は、前述の機能を具体的な適用例ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

【0068】

本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書において説明された機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてもよい。

【0069】

本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せにおいて実施されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣに存在する場合がある。ＡＳＩＣは、ユーザ端末に存在してもよい。代替形態では、プロセッサおよび記憶媒体は、個別構成要素としてユーザ端末内に存在してもよい。

【0070】

１つまたは複数の例示的な設計では、前述の機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実装される場合がある。ソフトウェアにおいて実装される場合、機能は、１つもしくは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスできる任意の入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用することができ、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスできる任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用するとき、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。

【0071】

上記の説明は、本明細書において説明する種々の態様を、いかなる当業者も実践できるようにするために提供される。これらの態様に対する種々の修正が当業者に容易に明らかになり、本明細書において規定される一般原理は他の態様に適用される場合がある。したがって、特許請求の範囲は、本明細書に示された態様に限定されるように意図されているのではなく、特許請求の範囲の文言と整合する全範囲を許容するように意図されており、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、むしろ「１つまたは複数」を意味するように意図されている。別段に明記されていない限り、「いくつかの」という用語は１つまたは複数を指している。項目のリスト「のうちの少なくとも１つ」に言及する句は、単一のメンバーを含むそれらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ；ｂ；ｃ；ａおよびｂ；ａおよびｃ；ｂおよびｃ；ならびにａ、ｂ、およびｃを包含するものとする。当業者に周知であり、または後に当業者に知られることになる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的均等物が、参照によって本明細書に明白に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書に開示されるものは、そのような開示が特許請求の範囲において明示的に記載されているか否かにかかわらず、公に供されることは意図していない。いかなるクレーム要素も、要素が「のための手段」という句を使用して明確に記載されていない限り、または、方法クレームの場合、要素が「のためのステップ」という句を使用して記載されていない限り、米国特許法第１１２条第６項の規定に基づいて解釈されるべきではない。

【符号の説明】

【0072】

１００ ウエハ
１０２ 配向
１０４ ダイシングライン
１０６ ダイ
２００ 基板
２０２ ウェル
２０４ ウェル
２０６ ウェル
２０８ ウェル
２１０ 層
２１２ 層
２１４ 層
３００ ＭＯＳＦＥＴデバイス
３０２ ソース
３０４ ゲート
３０６ ドレイン
３０８ 基板
３１０ チャネル
３１２ Ｖｓｏｕｒｃｅ
３１４ Ｖｇａｔｅ
３１６ Ｖｄｒａｉｎ
３１８ Ｖｓｕｂｓｔｒａｔｅ
３２０ ゲート絶縁体
３２２ 記号
４００ ＩＣチップ
４０２ 重要な回路ブロック
４０４ クリティカルなトランジスタ
４０６ マーカ層
４１０ 重要でない回路ブロック
４１２ クリティカルでないトランジスタ
４１６ ＩＣチップの外周に沿ったパス
６００ ワイヤレス通信システム
６２０、６３０、６５０ 遠隔ユニット
６２５Ａ、６２５Ｂ、６２５Ｃ ＩＣデバイス
６４０ 基地局
６８０ 順方向リンク信号
６９０ 逆方向リンク信号
７００ 設計用ワークステーション
７０２ ハードディスク
７０４ ディスプレイ
７０６ 回路
７０８ 半導体構成要素
７１０ 記憶媒体
７１２ ドライブ装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】