特許 6892360 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6892360

(24)【登録日】2021年5月31日

(45)【発行日】2021年6月23日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/065 20060101AFI20210614BHJP

   H01L 25/07 20060101ALI20210614BHJP

   H01L 25/18 20060101ALI20210614BHJP

   H01L 23/12 20060101ALI20210614BHJP

【ＦＩ】

   H01L25/08 C

   H01L23/12 501S

【請求項の数】11

【全頁数】15

(21)【出願番号】特願2017-179328(P2017-179328)

(22)【出願日】2017年9月19日

(65)【公開番号】特開2019-57528(P2019-57528A)

(43)【公開日】2019年4月11日

【審査請求日】2019年11月22日

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(74)【代理人】

【識別番号】100088487

【弁理士】

【氏名又は名称】松山 允之

(72)【発明者】

【氏名】築山 慧至

(72)【発明者】

【氏名】栗田 洋一郎

(72)【発明者】

【氏名】青木 秀夫

(72)【発明者】

【氏名】河崎 一茂

【審査官】 井上 弘亘

(56)【参考文献】

【文献】 特開２０１０−２５１４０８（ＪＰ，Ａ）

【文献】 特開２００８−０６６７１４（ＪＰ，Ａ）

【文献】 特開２０１０−０３４４３６（ＪＰ，Ａ）

【文献】 特開２０１０−０８７０３５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

第１の表面と第１の裏面を有し、前記第１の表面の側に第１のメモリ回路が設けられた第１のメモリチップと、
第２の表面と、前記第１の表面と向かい合う第２の裏面を有し、前記第２の表面の側に第２のメモリ回路が設けられ、前記第１のメモリチップと電気的に接続された第２のメモリチップと、
前記第２のメモリチップとの間に前記第１のメモリチップが設けられ、第３の表面と第３の裏面を有し、前記第３の表面の側にロジック回路が設けられ、前記第１のメモリチップと電気的に接続されたロジックチップと、
第４の表面と第４の裏面を有し、前記第１のメモリチップよりも幅が広く、配線を有し、前記第４の表面の側に前記第１のメモリチップ及び前記第２のメモリチップが設けられ、前記第２のメモリチップよりも前記第１のメモリチップに近く、前記第１のメモリチップに電気的に接続された配線体と、
前記第１のメモリチップと前記配線体との間に設けられた複数の第１樹脂と、
前記第１のメモリチップ、前記第２のメモリチップ、及び、前記配線体の前記第４の表面と、を覆う第２樹脂と、
を備え、
前記第２樹脂は、複数の前記第１樹脂同士の間にも設けられる半導体装置。

【請求項2】

前記配線体は前記ロジックチップと前記第１のメモリチップとの間に設けられる請求項１記載の半導体装置。

【請求項3】

前記第４の裏面と、前記第３の表面とが向かいあう請求項２記載の半導体装置。

【請求項4】

前記第４の裏面と、前記第３の裏面とが向かいあう請求項２記載の半導体装置。

【請求項5】

前記第２の表面と前記第１の表面とは向かいあって接合している請求項１ないし請求項４いずれか一項記載の半導体装置。

【請求項6】

前記ロジックチップは前記配線体と前記第１のメモリチップとの間に設けられる請求項１記載の半導体装置。

【請求項7】

前記第１のメモリチップと前記第２のメモリチップとの間とに設けられた複数の第３樹脂を、更に備える請求項６記載の半導体装置。

【請求項8】

前記第１樹脂の前記第４の表面に垂直な方向に沿った長さを第１長さとし、前記第３樹脂の前記第４の表面に垂直な方向に沿った長さを第２長さとしたとき、前記第１長さは前記第２長さよりも長い請求項７記載の半導体装置。

【請求項9】

前記配線体と前記第１のメモリチップとに物理的に直接接触するバンプを、更に備える請求項６ないし請求項８いずれか一項記載の半導体装置。

【請求項10】

第１の表面と第１の裏面を有し、前記第１の表面の側に第１のメモリ回路が設けられた第１のメモリチップと、
第２の表面と第２の裏面を有し、前記第２の表面の側に第２のメモリ回路が設けられ、前記第１の表面と向かい合い、前記第１のメモリチップと電気的に接続された第２のメモリチップと、
前記第２のメモリチップとの間に前記第１のメモリチップが設けられ、第３の表面と第３の裏面を有し、前記第３の表面の側にロジック回路が設けられ、前記第１の裏面と前記第３の裏面が向かい合い、前記第１のメモリチップと電気的に接続されたロジックチップと、
第４の表面と第４の裏面を有し、前記ロジックチップと前記第１のメモリチップとの間に設けられ、前記第４の裏面と前記ロジックチップが向かい合い、前記第１のメモリチップよりも幅が広く、配線を有し、前記第１のメモリチップと前記ロジックチップを電気的に接続する配線体と、
を備える半導体装置。

【請求項11】

前記配線体は樹脂層を有し、前記配線は前記樹脂層の中に設けられる請求項１０記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

複数のメモリチップを積層して一つのパッケージ内に納めた半導体メモリがある。複数のメモリチップを積層して一つのパッケージ内に納めることで、半導体メモリの大容量化、高速化、低消費電力化が実現される。半導体メモリを更に高機能化するために、複数のメモリチップに加えて、ロジックチップを一つのパッケージ内に納めることが考えられる。

【0003】

しかし、ロジックチップは動作時の発熱量がメモリチップと比較して大きい。このため、ロジックチップの発熱により、メモリチップが誤動作したり、メモリチップの信頼性が低下したりするおそれがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５−１８８０５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、誤動作及び信頼性の低下を抑制できる半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の半導体装置は、第１の表面と第１の裏面を有し、前記第１の表面の側に第１のメモリ回路が設けられた第１のメモリチップと、第２の表面と、前記第１の表面と向かい合う第２の裏面を有し、前記第２の表面の側に第２のメモリ回路が設けられ、前記第１のメモリチップと電気的に接続された第２のメモリチップと、前記第２のメモリチップとの間に前記第１のメモリチップが設けられ、第３の表面と第３の裏面を有し、前記第３の表面の側にロジック回路が設けられ、前記第１のメモリチップと電気的に接続されたロジックチップと、第４の表面と第４の裏面を有し、前記第１のメモリチップよりも幅が広く、配線を有し、前記第４の表面の側に前記第１のメモリチップ及び前記第２のメモリチップが設けられ、前記第２のメモリチップよりも前記第１のメモリチップに近く、前記第１のメモリチップに電気的に接続された配線体と、前記第１のメモリチップと前記配線体との間に設けられた複数の第１樹脂と、前記第１のメモリチップ、前記第２のメモリチップ、及び、前記配線体の前記第４の表面と、を覆う第２樹脂と、を備え、前記第２樹脂は、複数の前記第１樹脂同士の間にも設けられる。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の半導体装置の模式断面図。

【図2】比較例の半導体装置の模式断面図。

【図3】第２の実施形態の半導体装置の模式断面図。

【図4】第３の実施形態の半導体装置の模式断面図。

【図5】第４の実施形態の半導体装置の模式断面図。

【図6】第５の実施形態の半導体装置の模式断面図。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

【0009】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

【0010】

以下、実施形態の半導体装置を、図面を参照して説明する。

【0011】

（第１の実施形態）
第１の実施形態の半導体装置は、第１の表面と第１の裏面を有し、第１の表面の側に第１のメモリ回路が設けられた第１のメモリチップと、第２の表面と、第１の表面と向かい合う第２の裏面を有し、第２の表面の側に第２のメモリ回路が設けられ、第１のメモリチップと電気的に接続された第２のメモリチップと、第２のメモリチップとの間に第１のメモリチップが設けられ、第３の表面と第３の裏面を有し、第３の表面の側にロジック回路が設けられ、第１のメモリチップと電気的に接続されたロジックチップと、を備える。

【0012】

図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、半導体メモリ１００である。

【0013】

半導体メモリ１００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、再配線層（ＲＤＬ：Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）２０（配線体）、封止樹脂２２（第１の樹脂）、スペーサ樹脂２４（第２の樹脂）、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）２６、マイクロバンプ２８、接続端子３０、外部端子３２を備える。

【0014】

半導体メモリ１００は、半導体製造プロセスを用いて製造された再配線層２０で、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するＦＯ−ＷＬＰ（Ｆａｎ Ｏｕｔ Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）である。

【0015】

第１のメモリチップ１１は、表面１１ａ（第１の表面）、裏面１１ｂ（第１の裏面）、メモリ回路１１ｃ（第１のメモリ回路）を有する。裏面１１ｂは、表面１１ａの反対側に位置する。第１のメモリチップ１１は、例えば、単結晶シリコンを用いて製造されている。

【0016】

メモリ回路１１ｃは、第１のメモリチップ１１の表面１１ａ側に設けられる。メモリ回路１１ｃには、例えば、トランジスタ、メモリセル、金属配線が含まれる。

【0017】

第２のメモリチップ１２は、第１のメモリチップ１１の上に設けられる。第２のメモリチップ１２は、表面１２ａ（第２の表面）、裏面１２ｂ（第２の裏面）、メモリ回路１２ｃ（第２のメモリ回路）を有する。第２のメモリチップ１２の裏面１２ｂは、第２のメモリチップ１２の表面１２ａの反対側に位置する。第２のメモリチップ１２の裏面１２ｂは、第１のメモリチップ１１の表面１１ａと向かい合う。第２のメモリチップ１２は、例えば、単結晶シリコンを用いて製造されている。

【0018】

メモリ回路１２ｃ（第２のメモリ回路）は、第２のメモリチップ１２の表面１２ａ側に設けられる。メモリ回路１２ｃには、例えば、トランジスタ、メモリセル、金属配線が含まれる。第２のメモリチップ１２は、第１のメモリチップ１１と同一の構成を有する。

【0019】

第３のメモリチップ１３は、第２のメモリチップ１２の上に設けられる。第４のメモリチップ１４は、第３のメモリチップ１３の上に設けられる。第３のメモリチップ１３及び第４のメモリチップ１４は、第１のメモリチップ１１と同一の構成を有する。

【0020】

第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４は、データを記憶する機能を有する。第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４は、例えば、ＮＡＮＤ型フラッシュメモリである。

【0021】

第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４は内部に、ＴＳＶ２６を有する。また、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４のそれぞれの間には、マイクロバンプ２８が設けられる。

【0022】

第１のメモリチップ１１と第２のメモリチップ１２、第２のメモリチップ１２と第３のメモリチップ１３、第３のメモリチップ１３と第４のメモリチップ１４は、ＴＳＶ２６とマイクロバンプ２８を用いて、電気的に接続される。

【0023】

ロジックチップ１５は、第１のメモリチップ１１の下に設けられる。ロジックチップ１５と第２のメモリチップ１２との間に第１のメモリチップ１１が設けられる。ロジックチップ１５は、第１のメモリチップ１１の裏面１１ｂと向かい合う。

【0024】

ロジックチップ１５は、表面１５ａ（第３の表面）、裏面１５ｂ（第３の裏面）、ロジック回路１５ｃを有する。ロジックチップ１５の裏面１５ｂは、表面１５ａの反対側に位置する。ロジックチップ１５は、例えば、単結晶シリコンを用いて製造されている。

【0025】

ロジック回路１５ｃは、ロジックチップ１５の表面１５ａ側に設けられる。ロジック回路１５ｃには、例えば、トランジスタ、金属配線が含まれる。

【0026】

ロジックチップ１５は、演算機能を備える。ロジックチップ１５は、例えば、インターフェースチップである。

【0027】

再配線層２０は、ロジックチップ１５と第１のメモリチップ１１の間に設けられる。再配線層２０は、表面２０ａ（第４の表面）、裏面２０ｂ（第４の裏面）、第１の金属配線２０ｃ、第２の金属配線２０ｄ（配線）、樹脂層２０ｅを有する。再配線層２０の裏面２０ｂとロジックチップ１５が向き合う。

【0028】

第１の金属配線２０ｃと第２の金属配線２０ｄは、樹脂層２０ｅの中に設けられる。樹脂層２０ｅは、例えば、ポリイミドである。

【0029】

再配線層２０は、第１の金属配線２０ｃと第２の金属配線２０ｄの２層の配線層を有する多層配線構造である。再配線層２０は、配線層が１層の単層配線構造であっても、配線層が３層以上の多層配線構造であってもかまわない。

【0030】

再配線層２０の幅（図１中のｗ１）は、第１のメモリチップ１１の幅（図１中のｗ２）よりも広い。再配線層２０の面積は、第１のメモリチップの面積よりも広い。

【0031】

再配線層２０は、ロジックチップ１５と第１のメモリチップ１１を電気的に接続する。また、再配線層２０は、第１のメモリチップ１１と外部端子３２を電気的に接続する。

【0032】

接続端子３０は、ロジックチップ１５と再配線層２０を電気的に接続する。接続端子３０は、第２の金属配線２０ｄに電気的に接続される。接続端子３０は、例えば、マイクロバンプである。

【0033】

外部端子３２は、再配線層２０の裏面２０ｂ側に設けられる。外部端子３２は、第２の金属配線２０ｄに電気的に接続される。外部端子３２は、例えば、はんだボールである。

【0034】

外部端子３２と接続端子３０は、第２の金属配線２０ｄによって電気的に接続される。外部端子３２と接続端子３０は、例えば、第２の金属配線２０ｄよりも再配線層２０の表面２０ａ側にある導体を経由せずに電気的に接続される。例えば、外部端子３２と接続端子３０は、第１の金属配線２０ｃを経由せずに接続されている。外部端子３２と接続端子３０は、例えば、再配線層２０の中で、最も再配線層２０の裏面２０ｂに近い金属配線のみで接続される。外部端子３２と接続端子３０は、例えば、再配線層２０の中で、最もロジックチップ１５に近い金属配線のみで接続される。

【0035】

封止樹脂２２は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を覆う。封止樹脂２２は、再配線層２０と第１のメモリチップ１１との間にも設けられる。また、封止樹脂２２は、第１のメモリチップ１１と第２のメモリチップ１２との間、第２のメモリチップ１２と第３のメモリチップ１３との間、第３のメモリチップ１３と第４のメモリチップ１４との間にも設けられる。

【0036】

封止樹脂２２は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を保護する機能を有する。封止樹脂２２は、例えば、エポキシ樹脂を主成分とする。封止樹脂２２には、例えば、フィラ―として含まれる。フィラ―は、例えば、シリカ粒子である。

【0037】

スペーサ樹脂２４は、再配線層２０と第１のメモリチップ１１との間に複数設けられる。スペーサ樹脂２４は、第１のメモリチップ１１と第２のメモリチップ１２との間、第２のメモリチップ１２と第３のメモリチップ１３との間、第３のメモリチップ１３と第４のメモリチップ１４との間にも複数設けられる。スペーサ樹脂２４は、封止樹脂２２と異なる。スペーサ樹脂２４は、例えば、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂等で形成されることが好ましい。
スペーサ樹脂２４には、例えば、フィラ―が含まれない。

【0038】

スペーサ樹脂２４は、半導体メモリ１００を製造過程において、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を、再配線層２０の上に順に積層する際に、チップ間の距離を確保するためのスペーサとして機能する。また、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４のそれぞれを接着する接着剤として機能する。

【0039】

スペーサ樹脂２４を間に挟んで、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を積層した後に、封止樹脂２２を用いて第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を、封止する。スペーサ樹脂２４を用いることで、半導体メモリ１００の製造プロセスが簡略化される。

【0040】

次に、第１の実施形態の半導体装置の作用及び効果について説明する。

【0041】

図２は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、半導体メモリ９００である。

【0042】

半導体メモリ９００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、シリコンインターポーザー２１、封止樹脂２２、アンダーフィル樹脂２５、ＴＳＶ２６、マイクロバンプ２８、バンプ２９、接続端子３０、外部端子３２を備える。

【0043】

半導体メモリ９００は、シリコンインターポーザー２１を用いて、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するパッケージである。例えば、バンプ２９、シリコンインターポーザー２１内のＴＳＶ２１ａを用いて、第１のメモリチップ１１は、外部端子３２に電気的に接続される。

【0044】

第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５の個々の構成は、第１の実施形態と同様である。

【0045】

半導体メモリ９００では、第１の実施形態の半導体メモリ１００と異なり、ロジックチップ１５は、第１のメモリチップ１１の表面１１ａと向かい合う。ロジックチップ１５のロジック回路１５ｃは、第１のメモリチップ１１のメモリ回路１１ｃと向かい合う。

【0046】

また、第１の実施形態と異なり、第２のメモリチップ１２の表面１２ａが、第１のメモリチップ１１の裏面１１ｂと向かい合うように、第１のメモリチップ１１と、第２のメモリチップ１２が積層される。このため、第２のメモリチップ１２のメモリ回路１２ｃが、第２のメモリチップ１２のロジックチップ１５に近い側に存在することになる。

【0047】

また、第１の実施形態と異なり、ロジックチップ１５は、配線体であるシリコンインターポーザー２１と第１のメモリチップ１１との間に設けられる。ロジックチップ１５とシリコンインターポーザー２１との間には、アンダーフィル樹脂２５が設けられる。

【0048】

また、第１の実施形態と異なり、ロジックチップ１５と第１のメモリチップ１１との間、第１のメモリチップ１１と第２のメモリチップ１２との間、第２のメモリチップ１２と第３のメモリチップ１３との間、第３のメモリチップ１３と第４のメモリチップ１４との間に設けられる樹脂は、封止樹脂２２のみである。スペーサ樹脂２４は用いられない。

【0049】

半導体メモリ９００では、複数のメモリチップ、すなわち、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を一つのパッケージ内に納めることで、半導体メモリ９００の大容量化、高速化、低消費電力化が実現される。そして、ロジックチップ１５を同じパッケージ内に納めることで、半導体メモリ９００の高機能化が実現される。

【0050】

しかし、ロジックチップ１５は動作時の発熱量がメモリチップと比較して大きい。このため、ロジックチップ１５の発熱により、メモリチップが誤動作したり、メモリチップの信頼性が低下したりするおそれがある。半導体メモリ９００では、特に、ロジックチップ１５に近接する第１のメモリチップ１１や第２のメモリチップ１２に対する影響が問題となる。

【0051】

第１の実施形態の半導体メモリ１００では、半導体メモリ９００と異なり、ロジックチップ１５は、第１のメモリチップ１１の裏面１１ｂと向かい合う。言い換えれば、ロジックチップ１５は、第１のメモリチップ１１のメモリ回路１１ｃとは向かい合わない。したがって、ロジックチップ１５と第１のメモリチップ１１のメモリ回路１１ｃとの距離を、半導体メモリ９００よりも長くすることが可能である。

【0052】

また、第１の実施形態の半導体メモリ１００では、半導体メモリ９００と異なり、第２のメモリチップ１２の裏面１２ｂが、第１のメモリチップ１１の表面１１ａと向かい合うように、第１のメモリチップ１１と、第２のメモリチップ１２が積層される。このため、第２のメモリチップ１２のメモリ回路１２ｃが、第２のメモリチップ１２のロジックチップ１５から遠い側に存在することになる。

【0053】

したがって、第１の実施形態の半導体メモリ１００では、ロジックチップ１５と第１のメモリチップ１１のメモリ回路１１ｃとの距離、及び、ロジックチップ１５と第２のメモリチップ１２のメモリ回路１２ｃとの距離を、長くすることができる。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0054】

第１の実施形態の半導体メモリ１００では、ロジックチップ１５と第１のメモリチップ１１との間に、再配線層２０が設けられる。したがって、ロジックチップ１５と第１のメモリチップ１１のメモリ回路１１ｃとの距離、及び、ロジックチップ１５と第２のメモリチップ１２のメモリ回路１２ｃとの距離を、更に長くすることができる。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を、更に抑制できる。

【0055】

特に、配線体として、シリコン等の半導体に比べ、熱伝導率の低い樹脂層２０ｅを含む再配線層２０を用いることで、ロジックチップ１５と、第１のメモリチップ１１及び第２のメモリチップ１２との間の断熱性が向上する。したがって、ロジックチップ１５から、第１のメモリチップ１１及び第２のメモリチップ１２に伝達される熱量を低減させることができる。

【0056】

また、第１の実施形態の半導体メモリ１００において、外部端子３２とロジックチップ１５を接続する接続端子３０は、第２の金属配線２０ｄよりも再配線層２０の表面２０ａ側にある導体を経由せずに電気的に接続されることが好ましい。外部端子３２と接続端子３０は、再配線層２０の中で、最も再配線層２０の裏面２０ｂに近い金属配線のみで接続されることが好ましい。この構成により、ロジックチップ１５の熱が、熱伝導率の高い金属配線を用いて短い経路で外部端子３２に伝達される。したがって、ロジックチップ１５から、第１のメモリチップ１１及び第２のメモリチップ１２に伝達される熱量が低減する。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を、更に抑制できる。

【0057】

また、第１の実施形態の半導体メモリ１００において、封止樹脂２２に含まれるフィラ―の体積割合が、スペーサ樹脂２４に含まれるフィラ―の体積割合よりも大きいことが好ましい。また、封止樹脂２２がフィラ―を含み、スペーサ樹脂２４がフィラ―を含まないことがより好ましい。封止樹脂２２がフィラ―を含むことで、封止樹脂２２の強度が向上する一方、熱伝導率の高いフィラ―により封止樹脂２２全体の熱伝導率が高くなる。

【0058】

ロジックチップ１５と第１のメモリチップ１１との間、及び、第１のメモリチップ１１と第２のメモリチップ１２との間に、部分的にフィラ―を含まないスペーサ樹脂２４を設けることで、ロジックチップ１５と第１のメモリチップ１１との間、及び、第１のメモリチップ１１と第２のメモリチップ１２との間の断熱性が向上する。したがって、ロジックチップ１５から、第１のメモリチップ１１及び第２のメモリチップ１２に伝達される熱量が低減する。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を、更に抑制できる。

【0059】

以上、第１の実施形態の半導体メモリ１００によれば、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0060】

（第２の実施形態）
第２の実施形態の半導体装置は、第１のメモリチップの第１の裏面と、ロジックチップの第３の裏面とが向かい合う点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。

【0061】

図３は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、半導体メモリ２００である。

【0062】

半導体メモリ２００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、ＴＳＶ１６（貫通電極）、再配線層２０（配線体）、封止樹脂２２（第１の樹脂）、スペーサ樹脂２４（第２の樹脂）、ＴＳＶ２６、マイクロバンプ２８、接続端子３０、外部端子３２を備える。

【0063】

半導体メモリ２００は、半導体製造プロセスを用いて製造された再配線層２０で、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するＦＯ−ＷＬＰである。

【0064】

第１のメモリチップ１１は、表面１１ａ（第１の表面）、裏面１１ｂ（第１の裏面）、メモリ回路１１ｃを有する。ロジックチップ１５は、表面１５ａ（第３の表面）、裏面１５ｂ（第３の裏面）、ロジック回路１５ｃを有する。

【0065】

第１のメモリチップ１１の裏面１１ｂと、ロジックチップ１５の裏面１５ｂが向かい合う。言い換えれば、再配線層２０の裏面２０ｂとロジックチップ１５の裏面１５ｂが向かい合う。

【0066】

ロジックチップ１５内に、ＴＳＶ１６が設けられる。ＴＳＶ１６、接続端子３０、再配線層２０、マイクロバンプ２８を用いて、ロジックチップ１５のロジック回路１５ｃと第１のメモリチップ１１が電気的に接続される。

【0067】

第２の実施形態の半導体メモリ２００では、ロジックチップ１５のロジック回路１５ｃと第１のメモリチップ１１のメモリ回路１１ｃとの距離を、第１の実施形態の半導体メモリ１００に比べ、長くすることが可能である。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を、更に抑制できる。

【0068】

以上、第２の実施形態の半導体メモリ２００によれば、第１の実施形態の半導体メモリ１００と比較して、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を、更に抑制できる。

【0069】

（第３の実施形態）
第３の実施形態の半導体装置は、第１のメモリチップの第１の表面と、第２のメモリチップの第２の表面とが向かい合う点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。

【0070】

図４は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、半導体メモリ３００である。

【0071】

半導体メモリ３００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、再配線層２０（配線体）、封止樹脂２２（第１の樹脂）、スペーサ樹脂２４（第２の樹脂）、ＴＳＶ２６、マイクロバンプ２８、接続端子３０、外部端子３２を備える。

【0072】

半導体メモリ３００は、半導体製造プロセスを用いて製造された再配線層２０で、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するＦＯ−ＷＬＰである。

【0073】

第１のメモリチップ１１は、表面１１ａ（第１の表面）、裏面１１ｂ（第１の裏面）、メモリ回路１１ｃ（第１のメモリ回路）を有する。第２のメモリチップ１２は、表面１２ａ（第２の表面）、裏面１２ｂ（第２の裏面）、メモリ回路１２ｃ（第２のメモリ回路）を有する。

【0074】

第１のメモリチップ１１の表面１１ａと、第２のメモリチップ１２の表面１２ａが向かい合って接合される。言い換えれば、第１のメモリチップ１１のメモリ回路１１ｃと、第２のメモリチップ１２のメモリ回路１２ｃとが向かい合って接合される。

【0075】

半導体メモリの高速化や低消費電力化の観点から、メモリチップの厚さを薄くしＴＳＶの寄生容量を低減させることが好ましい。しかし、ＴＳＶをウェハレベルで形成する際に、ウェハが薄くなりすぎるとハンドリングが困難になる。

【0076】

半導体メモリ３００では、ＴＳＶ製造時に第１のメモリチップ１１を含むウェハと、第２のメモリチップ１２を含むウェハを貼り合わせて製造する。したがって、ＴＳＶ形成の際のウェハ強度は保ちつつ、第１のメモリチップ１１と第２のメモリチップ１２の厚さを薄くすることができる。したがって、ＴＳＶの寄生容量が低減し、半導体メモリ３００の高速化及び低消費電力化が実現できる。

【0077】

以上、第３の実施形態の半導体メモリ３００によれば、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。更に、高速化及び低消費電力化が実現できる。

【0078】

（第４の実施形態）
第４の実施形態の半導体装置は、第１のメモリチップの第１の表面と、第２のメモリチップの第２の裏面とが向かい合う点で、比較例と異なっている。以下、比較例及び第１の実施形態と重複する内容については、一部記述を省略する。

【0079】

図５は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、半導体メモリ４００である。

【0080】

半導体メモリ４００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、シリコンインターポーザー２１、封止樹脂２２（第１の樹脂）、スペーサ樹脂２４（第２の樹脂）、ＴＳＶ２６、マイクロバンプ２８、バンプ２９、接続端子３０、外部端子３２を備える。

【0081】

半導体メモリ４００は、シリコンインターポーザー２１を用いて、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するパッケージである。例えば、バンプ２９、シリコンインターポーザー２１内のＴＳＶ２１ａを用いて、第１のメモリチップ１１は、外部端子３２に電気的に接続される。

【0082】

半導体メモリ４００では、比較例の半導体メモリ９００と異なり、ロジックチップ１５は、第１のメモリチップ１１の裏面１１ｂと向かい合う。言い換えれば、ロジックチップ１５は、第１のメモリチップ１１のメモリ回路１１ｃとは向かい合わない。したがって、ロジックチップ１５と第１のメモリチップ１１のメモリ回路１１ｃとの距離を、半導体メモリ９００よりも長くすることが可能である。

【0083】

また、第４の実施形態の半導体メモリ４００では、半導体メモリ９００と異なり、第２のメモリチップ１２の裏面１２ｂが、第１のメモリチップ１１の表面１１ａと向かい合うように、第１のメモリチップ１１と、第２のメモリチップ１２が積層される。このため、第２のメモリチップ１２のメモリ回路１２ｃが、第２のメモリチップ１２のロジックチップ１５から遠い側に存在することになる。

【0084】

したがって、第４の実施形態の半導体メモリ４００では、ロジックチップ１５と第１のメモリチップ１１のメモリ回路１１ｃとの距離、及び、ロジックチップ１５と第２のメモリチップ１２のメモリ回路１２ｃとの距離を、長くすることができる。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0085】

以上、第４の実施形態の半導体メモリ４００によれば、比較例の半導体メモり９００と比較して、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0086】

（第５の実施形態）
第５の実施形態の半導体装置は、ロジックチップの第３の裏面と第１のメモリチップとが向かい合う点で、第４の実施形態と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。

【0087】

図６は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、半導体メモリ５００である。

【0088】

半導体メモリ５００は、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４、ロジックチップ１５、ＴＳＶ１６，シリコンインターポーザー２１、封止樹脂２２（第１の樹脂）、スペーサ樹脂２４（第２の樹脂）、ＴＳＶ２６、マイクロバンプ２８、バンプ２９、接続端子３０、外部端子３２を備える。

【0089】

半導体メモリ５００は、シリコンインターポーザー２１を用いて、第１のメモリチップ１１、第２のメモリチップ１２、第３のメモリチップ１３、第４のメモリチップ１４を外部端子３２に接続するパッケージである。例えば、バンプ２９、シリコンインターポーザー２１内のＴＳＶ２１ａを用いて、第１のメモリチップ１１は、外部端子３２に電気的に接続される。

【0090】

ロジックチップ１５内に、ＴＳＶ１６が設けられる。ＴＳＶ１６、接続端子３０を用いて、ロジックチップ１５のロジック回路１５ｃと第１のメモリチップ１１が電気的に接続される。

【0091】

半導体メモリ５００では、第４の実施形態の半導体メモリ４００と異なり、ロジックチップ１５の裏面１５ｂと第１のメモリチップ１１とが向かい合う。ロジックチップ１５のロジック回路１５ｃは、第１のメモリチップ１１のメモリ回路１１ｃとは向かい合わない。したがって、ロジックチップ１５のロジック回路１５ｃと第１のメモリチップ１１のメモリ回路１１ｃとの距離を、半導体メモリ４００よりも長くすることが可能である。同様に、ロジックチップ１５のロジック回路１５ｃと第２のメモリチップ１２のメモリ回路１２ｃとの距離を、半導体メモリ４００よりも長くすることが可能である。

【0092】

第５の実施形態の半導体メモリ５００では、ロジックチップ１５のロジック回路１５ｃと第１のメモリチップ１１のメモリ回路１１ｃとの距離、及び、ロジックチップ１５のロジック回路１５ｃと第２のメモリチップ１２のメモリ回路１２ｃとの距離を、長くすることができる。よって、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0093】

以上、第５の実施形態の半導体メモリ５００によれば、ロジックチップ１５の発熱に伴うメモリチップの誤動作及び信頼性の低下を抑制できる。

【0094】

第１乃至第５の実施形態では、配線体として、再配線層２０及びシリコンインターポーザー２１を例に説明したが、配線体はこの２つの例に限定されるものではない。配線体として、例えば、ガラスエポキシ樹脂を用いたパッケージ基板を適用することも可能である。

【0095】

第１乃至第５の実施形態では、４個のメモリチップが積層される場合を例に説明したが、積層されるメモリチップの数は、２個又は３個、あるいは、５個以上であってもかまわない。

【0096】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0097】

１１ 第１のメモリチップ
１１ａ 表面（第１の表面）
１１ｂ 裏面（第１の裏面）
１１ｃ メモリ回路（第１のメモリ回路）
１２ 第２のメモリチップ
１２ａ 表面（第２の表面）
１２ｂ 裏面（第２の裏面）
１２ｃ メモリ回路（第２のメモリ回路）
１５ ロジックチップ
１５ａ 表面（第３の表面）
１５ｂ 裏面（第３の裏面）
１５ｃ ロジック回路
１６ ＴＳＶ（貫通電極）
２０ 再配線層（配線体）
２０ａ 表面（第４の表面）
２０ｂ 裏面（第４の裏面）
２０ｄ 第２の金属配線（配線）
２０ｅ 樹脂層
２１ シリコンインターポーザー（配線体）
２２ 封止樹脂（第１の樹脂）
２４ スペーサ樹脂（第２の樹脂）
３０ 接続端子
３２ 外部端子
１００ 半導体メモリ（半導体装置）
２００ 半導体メモリ（半導体装置）
３００ 半導体メモリ（半導体装置）
４００ 半導体メモリ（半導体装置）
５００ 半導体メモリ（半導体装置）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】