特許 6898537 Ｂ４フラッシュメモリのプログラミング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6898537

(24)【登録日】2021年6月14日

(45)【発行日】2021年7月7日

(54)【発明の名称】Ｂ４フラッシュメモリのプログラミング方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20210628BHJP

【ＦＩ】

   G11C16/10 140

   G11C16/10 143

【請求項の数】10

【外国語出願】

【全頁数】11

(21)【出願番号】特願2021-16818(P2021-16818)

(22)【出願日】2021年2月4日

【審査請求日】2021年2月18日

(31)【優先権主張番号】202011269500.7

(32)【優先日】2020年11月13日

(33)【優先権主張国】CN

【早期審査対象出願】

(73)【特許権者】

【識別番号】520377428

【氏名又は名称】中天弘宇集成電路有限責任公司

(74)【代理人】

【識別番号】100112737

【弁理士】

【氏名又は名称】藤田 考晴

(74)【代理人】

【識別番号】100136168

【弁理士】

【氏名又は名称】川上 美紀

(74)【代理人】

【識別番号】100196117

【弁理士】

【氏名又は名称】河合 利恵

(72)【発明者】

【氏名】聶 虹

(72)【発明者】

【氏名】陳 精緯

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２００８−５２５９３２（ＪＰ，Ａ）

【文献】 特開２０１８−１９０４７７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／１４２５４８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１４／０１２４８４９（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／１０

(57)【特許請求の範囲】

【請求項1】

Ｐ型チャネルフラッシュメモリデバイスを提供し、前記Ｐ型チャネルフラッシュメモリデバイスのソースをフローティングとするステップＳ１と、
前記Ｐ型チャネルフラッシュメモリデバイスのゲート、ドレイン及び基板にそれぞれ電圧を印加して電子正孔対を発生させ、正孔が基板に注入されて電子がドレインに蓄積され一次電子を形成するステップＳ２と、
前記Ｐ型チャネルフラッシュメモリデバイスのドレイン及び基板にそれぞれ電圧を印加してドレインと基板との間に電界を形成し、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記Ｐ型チャネルフラッシュメモリデバイスの基板に衝突することで二次電子を発生させるステップＳ３と、
前記Ｐ型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子がステップＳ２において形成された一次電子と共に前記Ｐ型チャネルフラッシュメモリデバイスの浮遊ゲートに注入されることで、プログラミング操作が完了するステップＳ４と
を少なくとも含むことを特徴とするＢ４フラッシュメモリのプログラミング方法。

【請求項2】

ステップＳ２において、ゲート及び基板に印加する電圧は同じであることを特徴とする請求項１に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項3】

ステップＳ２において、ゲート及び基板に印加する電圧とドレインに印加する電圧の差は１０Ｖ以上であることを特徴とする請求項２に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項4】

ステップＳ３において、基板に印加する電圧はドレインに印加する電圧よりも小さいことを特徴とする請求項１に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項5】

ステップＳ３において、基板及びドレインに印加する電圧の差は４Ｖ以上であることを特徴とする請求項４に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項6】

前記予め定められた時間は１０〜１００ｎｓであることを特徴とする請求項１に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項7】

ステップＳ４において、前記Ｐ型チャネルフラッシュメモリデバイスの基板に印加する電圧はゲートに印加する電圧よりも小さいことを特徴とする請求項１に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項8】

ステップＳ１に先立ち、更に、前記Ｐ型チャネルフラッシュメモリデバイスについて事前消去を実施することで、前記浮遊ゲートの残留電荷を除去することを特徴とする請求項１から７のいずれか１項に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項9】

前記Ｐ型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧はゲートに印加する電圧よりも大きいことを特徴とする請求項８に記載のＢ４フラッシュメモリのプログラミング方法。

【請求項10】

ゲート及び基板に印加する電圧の差は１０Ｖ以上であることを特徴とする請求項９に記載のＢ４フラッシュメモリのプログラミング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はメモリ分野に関し、特に、Ｂ４フラッシュメモリのプログラミング方法に関する。

【背景技術】

【0002】

現在、フラッシュメモリ（Ｆｌａｓｈ ｍｅｍｏｒｙ）は各種記憶媒体（例えば、ＩＣカードやメモリカード等）に幅広く応用されており、非常に重要な半導体デバイスとなっている。回路配列方式によって、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリとに分けられる。ＮＯＲ型フラッシュメモリはアクセス速度が速いため、ブルートゥースイヤホンやマイクロコントローラ等の方面においても幅広く応用されている。現在、大規模に商業化されたＮＯＲ Ｆｌａｓｈは代表的なＥＴＯＸ（ＥＥＰＲＯＭ ｗｉｔｈ Ｔｕｎｎｅｌ ＯＸｉｄｅ）構造を用いており、ホットキャリア注入（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ，ＨＣＩ）方式に基づいている。

【0003】

ホットキャリアを発生させるためには、一般的に、ゲートとドレインに高電圧を印加する必要がある。ホットキャリア注入自体の物理的特性により、消費電力は大きく、キャリアの注入効率は低い。現在の市場における低消費電力へのニーズに大きく反しているため、欠点がより顕在化しつつある。一方、キャリアの注入効率を高めるために、ＳＳＴ（シリコンストレージテクノロジー）から、ソースサイドチャネルホットエレクトロン注入方式（Ｓｏｕｒｃｅ−ｓｉｄｅ Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ，ＳＳＣＨＥ）、及びＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを用いてプログラミングを実施する２Ｔフラッシュメモリユニットが提供されている。しかし、全てのプロセス技術においてＮ型チャネルのフラッシュメモリデバイスが採用されている。

【0004】

Ｐ型チャネルフラッシュメモリはＨｓｕなどによって初めて提供された。Ｐ型チャネルフラッシュメモリは従来のＮ型チャネルフラッシュメモリと異なり、従来のＮ型チャネルフラッシュメモリは電流飽和領域で動作するが、Ｐ型チャネルフラッシュメモリは逆バイアス領域で動作するため、消費電力が大幅に下がる。Ｐ型チャネルフラッシュメモリデバイスはバンド間トンネリング（Ｂａｎｄ−ｔｏ−Ｂａｎｄ）方式を用いてプログラミングするため、従来のＮ型チャネルフラッシュメモリと比較してプログラミングの注入効率が高い、プログラミング速度が速い等の利点がある。

【0005】

Ｐ型チャネルフラッシュメモリデバイスをプログラミングするとき、高電圧を印加して電子をトンネルさせる必要があるため、水平方向にパンチスルー（Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ）効果が発生する。この欠点を克服するために、Ｓｈｕｋｕｒｉらは２００６年にＰチャネルフラッシュメモリの新たなプログラミング方法を発明した。それが、逆バイアスによるバンド間トンネリング誘起ホットキャリア注入（Ｂａｃｋ−Ｂｉａｓ−ａｓｓｉｓｔｅｄ Ｂａｎｄ−ｔｏ−Ｂａｎｄ ｔｕｎｎｅｌｉｎｇ−ｉｎｄｕｃｅｄ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ，Ｂ４−Ｆｌａｓｈと略称する）である。

【0006】

現在商業化されているＢ４ Ｆｌａｓｈにおけるプログラミング操作の電圧を示す図によると、ゲート、ドレイン、ソース及び基板のそれぞれに同時に電圧を印加し、電子をトンネルさせる。更に、ゲートと基板との間の電圧差が、電子が運動エネルギーを得てトンネル酸化膜のポテンシャル障壁を乗り越えることを容易にし、電子がドレインから浮遊ゲートに注入されることでプログラミングが完了する。

【0007】

Ｂ４ Ｆｌａｓｈは６５ナノメートル以上のプロセスノードにおいて、大規模な商業化が可能であると証明されている。しかし、フラッシュメモリのチャネル長が微小化するにつれて、当該方法ではパンチスルー効果の回避が難しくなっており、Ｂ４ Ｆｌａｓｈが６５ナノメートル以下のプロセスノードにおいて動作を継続できることを保証する新たなプログラミング方法が必要とされている。

【0008】

そのため、如何にしてＰ型チャネルフラッシュメモリデバイスのゲート長を更に微小化できる新たなプログラミング方法を提供するかは、当業者にとって早急に解決を要する課題の一つとなっている。

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記の従来技術の欠点に鑑みて、本発明の目的は、従来技術においてＰ型チャネルフラッシュメモリデバイスのゲート長を更に微小化することができないという課題を解決するためのＢ４フラッシュメモリのプログラミング方法を提供することである。

【課題を解決するための手段】

【0010】

上述の目的及びその他関連の目的を実現するために、本発明は、Ｂ４フラッシュメモリのプログラミング方法を提供する。前記Ｂ４フラッシュメモリのプログラミング方法は、Ｐ型チャネルフラッシュメモリデバイスを提供し、前記Ｐ型チャネルフラッシュメモリデバイスのソースをフローティングとするステップＳ１と、前記Ｐ型チャネルフラッシュメモリデバイスのゲート、ドレイン及び基板にそれぞれ電圧を印加して電子正孔対を発生させ、正孔が基板に注入されて電子がドレインに蓄積され一次電子を形成するステップＳ２と、前記Ｐ型チャネルフラッシュメモリデバイスのドレイン及び基板にそれぞれ電圧を印加してドレインと基板との間に電界を形成し、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記Ｐ型チャネルフラッシュメモリデバイスの基板に衝突することで二次電子を発生させるステップＳ３と、前記Ｐ型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子がステップＳ２において形成された一次電子と共に前記Ｐ型チャネルフラッシュメモリデバイスの浮遊ゲートに注入されることで、プログラミング操作が完了するステップＳ４とを少なくとも含む。

【0011】

選択的に、ステップＳ２において、ゲート及び基板に印加する電圧は同じである。

【0012】

より選択的に、ゲート及び基板に印加する電圧とドレインに印加する電圧の差は１０Ｖ以上である。

【0013】

選択的に、ステップＳ３において、基板に印加する電圧はドレインに印加する電圧よりも小さい。

【0014】

より選択的に、ステップＳ３において、基板及びドレインに印加する電圧の差は４Ｖ以上である。

【0015】

選択的に、前記予め定められた時間は１０〜１００ｎｓである。

【0016】

選択的に、ステップＳ４において、前記Ｐ型チャネルフラッシュメモリデバイスの基板に印加する電圧はゲートに印加する電圧よりも小さい。

【0017】

より選択的に、ステップＳ１に先立ち、更に、前記Ｐ型チャネルフラッシュメモリデバイスについて事前消去を実施することで、前記浮遊ゲートの残留電荷を除去する。

【0018】

より選択的に、前記Ｐ型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧はゲートに印加する電圧よりも大きい。

【0019】

より選択的に、ゲート及び基板に印加する電圧の差は１０Ｖ以上である。

【発明の効果】

【0020】

上述したように、本発明におけるＢ４フラッシュメモリのプログラミング方法は、以下の有益な効果を有する。

【0021】

本発明におけるＢ４フラッシュメモリのプログラミング方法では、プログラミング電圧の操作方式を改良・改善することで、三次電子の励起とバンド間トンネリングの２つの方式を合わせてプログラミングを実施し、プログラミング効率を効果的に向上させることができる。更に、パンチスルー効果を回避可能となり、フラッシュメモリを更に微小化するための条件が構築される。

【図面の簡単な説明】

【0022】

【図1】本発明におけるＢ４フラッシュメモリのプログラミング方法のフローチャートである。

【図2】本発明におけるＰ型チャネルフラッシュメモリデバイスの構造模式図である。

【図3】本発明のＢ４フラッシュメモリのプログラミング方法におけるソースをフローティングとする操作を示す図である。

【図4】本発明のＢ４フラッシュメモリのプログラミング方法における事前消去操作を示す図である。

【図5】本発明のＢ４フラッシュメモリのプログラミング方法における一次電子を形成する操作を示す図である。

【図6】本発明のＢ４フラッシュメモリのプログラミング方法における二次電子を形成する操作を示す図である。

【図7】本発明のＢ４フラッシュメモリのプログラミング方法における三次電子を形成し、三次電子が一次電子と共に浮遊ゲートに注入される操作を示す図である。

【図8】従来のＢ４ Ｆｌａｓｈのプログラミング方法の原理を示す図である。

【発明を実施するための形態】

【0023】

以下、特定の具体的な実施例を通じて本発明の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本発明の他の利点と効果を容易に理解することができる。また、本発明は、その他の異なる具体的実施形態による実施又は応用も可能である。本明細書における各詳細については、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を行ってもよい。

【0024】

図１〜図８を参照されたい。説明すべき点として、本実施例で提供する図面は概略的に本発明の基本思想を説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しているが、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。

【0025】

図１に示すように、本発明はＢ４フラッシュメモリのプログラミング方法を提供する。前記Ｂ４フラッシュメモリのプログラミング方法は、以下を含む。

【0026】

ステップＳ１において、Ｐ型チャネルフラッシュメモリデバイスを提供し、前記Ｐ型チャネルフラッシュメモリデバイスのソースをフローティングとする。

【0027】

具体的には、まず、Ｐ型チャネルフラッシュメモリデバイスを提供する。一例として、図２に示すように、前記Ｐ型チャネルフラッシュメモリデバイスは、基板領域１と、前記基板領域１内に形成されるソース領域２及びドレイン領域３と、前記基板領域１上に順に形成されるトンネル酸化膜４、浮遊ゲート５、誘電酸化膜６及び制御ゲート７とを含む。前記基板領域１はＮ型基板であり、前記ソース領域２及び前記ドレイン領域３はＰ型ドーピング領域である。

【0028】

具体的には、図３に示すように、前記Ｐ型チャネルフラッシュメモリデバイスのソースＳｏｕｒｃｅにフローティング処理を施す（このとき、ソースＳｏｕｒｃｅの電圧ＶＳをフローティング（Ｆｌｏａｔｉｎｇ）とみなす）。プログラミングの全ての過程においてソースＳｏｕｒｃｅに電圧を印加しないため、電界は発生せず、パンチスルー効果の発生を回避できる。これにより、Ｐ型チャネルフラッシュメモリデバイスのゲート長を６５ｎｍよりも小さくして、前記Ｐ型チャネルフラッシュメモリデバイスのサイズを更に微小化することができる。

【0029】

本発明の別の実現方式として、ステップＳ１を実行する前に、更に、前記Ｐ型チャネルフラッシュメモリデバイスについて事前消去を実施することで、前記浮遊ゲート５の残留電荷を除去する。プロセスの製造工程又は環境内の静電気要素等の原因によって、前記浮遊ゲート５には電荷が蓄積される。そのため、ステップＳ１を実行する前に事前消去を実施することで、その後の操作に対する残留電荷の影響を除去しておけばよい。具体的には、図４に示すように、前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅ及び基板Ｂｕｌｋにそれぞれ電圧を印加する。基板Ｂｕｌｋに印加する電圧ＶＢはゲートＧａｔｅに印加する電圧ＶＧよりも大きい。一例として、ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧の差は１０Ｖ以上とする。選択的に、基板Ｂｕｌｋに印加する電圧ＶＢを１５Ｖとし、ゲートＧａｔｅに印加する電圧ＶＧを０Ｖとする。実際に使用する際には、必要に応じてＶＢ及びＶＧの電圧値及びこれらの差圧を設定すればよいが（ＶＢ＝１０Ｖ，ＶＧ＝−５Ｖ、又は、ＶＢ＝８Ｖ，ＶＧ＝−１Ｖの場合を含むがこれらに限らない）、本実施例に限らず、その後の操作に支障をきたさないよう、前記浮遊ゲート５の残留電荷を除去できればよい。

【0030】

説明すべき点として、前記浮遊ゲート５の残留電荷がその後の操作に支障をきたさないことを保証可能な場合には、本実施例に限らず、事前消去ステップを省略してもよい。また、本実施例に限らず、事前消去を実現できる任意の方法であれば、いずれも本発明に適用される。

【0031】

ステップＳ２において、前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅ、ドレインＤｒａｉｎ及び基板Ｂｕｌｋにそれぞれ電圧を印加して電子正孔対を発生させる。正孔が基板Ｂｕｌｋに注入されて電子がドレインＤｒａｉｎに蓄積され一次電子を形成する。

【0032】

具体的には、図５に示すように、前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅに電圧ＶＧを印加し、前記Ｐ型チャネルフラッシュメモリデバイスのドレインＤｒａｉｎに電圧ＶＤを印加し、前記Ｐ型チャネルフラッシュメモリデバイスの基板Ｂｕｌｋに電圧ＶＢを印加する。ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧は同じとする。ドレインＤｒａｉｎに印加する電圧とゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧との間には差圧が存在する。一例として、ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧は、ドレインＤｒａｉｎに印加する電圧よりも大きい（ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧は、ドレインＤｒａｉｎに印加する電圧より小さくてもよい）。ゲートＧａｔｅとドレインＤｒａｉｎの電圧の作用下でバンド間トンネリングが起こり、正孔が基板領域１に注入される。ゲートＧａｔｅと基板Ｂｕｌｋとの間には電圧の差がないため、電子が十分な運動エネルギーを得てトンネル酸化膜４のポテンシャル障壁を乗り越えて浮遊ゲート５に注入されることはできない。そのため、電子はドレイン領域３に蓄積され（動的平衡）、一次電子を形成する。ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧とドレインＤｒａｉｎに印加する電圧との差は、バンド間トンネリングが起こり、電子正孔対を発生させられる差であればよい。一例として、ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧とドレインＤｒａｉｎに印加する電圧の差は１０Ｖ以上とする（１０．５Ｖ、１２Ｖ、１５Ｖを含むがこれらに限らない）。選択的に、ゲートＧａｔｅに印加する電圧ＶＧ及び基板Ｂｕｌｋに印加する電圧ＶＢを６Ｖとし、ドレインＤｒａｉｎに印加する電圧ＶＤを−４．５Ｖとする。実際に使用する際には、必要に応じてＶＧ、ＶＢ、ＶＤの電圧値、及びＶＧ、ＶＢとＶＤとの電圧差を設定すればよいが、本実施例に限らず、電子正孔対を取得し、正孔を基板に進入させ、電子をドレイン近傍に蓄積させることができればよい。

【0033】

ステップＳ３において、前記Ｐ型チャネルフラッシュメモリデバイスのドレインＤｒａｉｎ及び基板Ｂｕｌｋにそれぞれ電圧を印加し、ドレインＤｒａｉｎと基板Ｂｕｌｋとの間に電界を形成する。予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記Ｐ型チャネルフラッシュメモリデバイスの基板Ｂｕｌｋに衝突することで二次電子を発生させる。

【0034】

具体的には、図６に示すように、ステップＳ２を１０ｎｓ程度（５〜２０ｎｓを含むがこれらに限らない）実行した後、ゲートＧａｔｅに印加する電圧を除去し、基板Ｂｕｌｋ及びドレインＤｒａｉｎにそれぞれ電圧を印加する。基板Ｂｕｌｋに印加する電圧とドレインＤｒａｉｎに印加する電圧の差は４Ｖ以上とする（４．３Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖを含むがこれらに限らない）。一例として、基板Ｂｕｌｋに印加する電圧ＶＢを−４．５Ｖとし、ドレインＤｒａｉｎに印加する電圧ＶＤを６Ｖとする。ドレインＤｒａｉｎと基板Ｂｕｌｋとの間に電界が形成され、正孔は電界の作用下で下方に加速度運動する。

【0035】

説明すべき点として、ステップＳ２においてゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧がドレインＤｒａｉｎに印加する電圧よりも小さく、且つ、ドレインＤｒａｉｎと基板Ｂｕｌｋとの間に形成される電界によって正孔が加速度運動して基板に衝突するとき、ステップＳ３においてゲートＧａｔｅに印加する電圧を除去し、ドレインＤｒａｉｎ及び基板Ｂｕｌｋの電圧を維持し、かつドレインＤｒａｉｎ及び基板Ｂｕｌｋの電圧値を変えないことで操作ステップを簡素化できる。

【0036】

具体的には、一例として、前記予め定められた時間は１０〜１００ｎｓである。実際に使用する際には、電界強度等の要素に応じて前記予め定められた時間を調整すればよいが、本実施例に限らず、本発明で必要な二次電子を発生させられればよい。

【0037】

具体的には、前記予め定められた時間内に、加速運動する重い正孔が基板Ｂｕｌｋに衝突して軽い電子、即ち二次電子を発生させる。

【0038】

ステップＳ４において、前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅ及び基板Ｂｕｌｋにそれぞれ電圧を印加する。前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子がステップＳ２において形成された一次電子と共に前記Ｐ型チャネルフラッシュメモリデバイスの浮遊ゲート５に注入されることで、プログラミング操作が完了する。

【0039】

具体的には、図７に示すように、前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅに電圧ＶＧを印加し、前記Ｐ型チャネルフラッシュメモリデバイスの基板Ｂｕｌｋに電圧ＶＢを印加する。前記Ｐ型チャネルフラッシュメモリデバイスのゲートＧａｔｅと基板Ｂｕｌｋとの間には差圧が存在し、垂直方向の電界が形成される。一例として、ゲートＧａｔｅ及び基板Ｂｕｌｋに印加する電圧の差は７Ｖ以上とする。選択的に、基板Ｂｕｌｋに印加する電圧ＶＢを０Ｖとし、ゲートＧａｔｅに印加する電圧ＶＧを８Ｖとする。実際に使用する際には、実際の必要に応じてＶＢ及びＶＧの電圧値及びこれらの差圧を設定すればよいが（ＶＢ＝０Ｖ，ＶＧ＝６Ｖの場合を含むがこれに限らない）、本実施例に限らず、電子が十分な運動エネルギーを得てＳｉ−Ｏｘｉｄｅポテンシャル障壁を乗り越え、前記トンネル酸化膜４を通過して前記浮遊ゲート５に進入できるよう保証可能であればよい。

【0040】

具体的には、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、更に、ステップＳ２において形成された一次電子が垂直方向の電界の作用下で前記三次電子と共に前記Ｐ型チャネルフラッシュメモリデバイスの浮遊ゲート５に注入される。これにより、三次電子の励起とバンド間トンネリングとがプログラミング過程に共に機能し、プログラミング効率を大幅に向上させる。

【0041】

図８に示すように、従来のＢ４ Ｆｌａｓｈプログラミング方法は、ゲートＧａｔｅ、ドレインＤｒａｉｎ、ソースＳｏｕｒｃｅ、基板Ｂｕｌｋのそれぞれに同時に電圧を印加し、電子をトンネルさせる。更に、ゲートＧａｔｅと基板Ｂｕｌｋとの間の電圧差が、電子が運動エネルギーを得てトンネル酸化膜４のポテンシャル障壁を乗り越えることを容易にし、電子がドレインＤｒａｉｎから浮遊ゲート５に注入されることでプログラミングが完了する。従来のＢ４ Ｆｌａｓｈプログラミング方法にはバンド間トンネリング工程しか存在しないため、本発明と比較すると、プログラミング効率が低い、フラッシュメモリデバイスの消費電力が大きい等の問題が存在する。

【0042】

本発明におけるＢ４フラッシュメモリのプログラミング方法は、三次電子衝突の原理に基づくとともに、横方向及び縦方向の電界を形成し、三次電子の励起とバンド間トンネリングの２つの方式を合わせてプログラミングを実施する。これにより、プログラミング効率を大幅に向上させることが可能となり、消費電力が低下する。更に、プログラミング過程においてソースは常にフローティング状態であるため、パンチスルー効果を回避可能であり、フラッシュメモリを更に微小化するための条件が構築される。

【0043】

以上述べたように、本発明は、Ｂ４フラッシュメモリのプログラミング方法を提供する。当該方法は、Ｐ型チャネルフラッシュメモリデバイスを提供し、前記Ｐ型チャネルフラッシュメモリデバイスのソースをフローティングとし、前記Ｐ型チャネルフラッシュメモリデバイスのゲート、ドレイン及び基板にそれぞれ電圧を印加して電子正孔対を発生させ、正孔を基板に注入させ、電子をドレインに蓄積させて一次電子を形成し、前記Ｐ型チャネルフラッシュメモリデバイスのドレイン及び基板にそれぞれ電圧を印加してドレインと基板との間に電界を形成し、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記Ｐ型チャネルフラッシュメモリデバイスの基板に衝突することで二次電子を発生させ、前記Ｐ型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧をゲートに印加する電圧よりも小さくし、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子が一次電子と共に前記Ｐ型チャネルフラッシュメモリデバイスの浮遊ゲートに注入されることで、プログラミング操作が完了する。本発明におけるＢ４フラッシュメモリのプログラミング方法では、プログラミング電圧の操作方式を改良・改善することで、三次電子の励起とバンド間トンネリングの２つの方式を合わせてプログラミングを実施し、プログラミング効率を効果的に向上させることができる。更に、パンチスルー効果を回避可能となり、フラッシュメモリを更に微小化するための条件が構築される。したがって、本発明は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。

【0044】

上述の実施例は本発明の原理と効果を例示的に説明するにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範疇を逸脱しないことを前提に、上述の実施例を補足又は変更することが可能である。したがって、当業者が本発明で開示する精神と技術思想を逸脱することなく完了するあらゆる等価の補足又は変更は、依然として本発明の請求の範囲に含まれる。

【符号の説明】

【0045】

１ 基板領域
２ ソース領域
３ ドレイン領域
４ トンネル酸化膜
５ 浮遊ゲート
６ 誘電酸化膜
７ 制御ゲート
Ｓ１〜Ｓ４ ステップ

【要約】      （修正有）

【課題】プログラミング電圧の操作方式を改良し、、プログラミング効率を効果的に向上させ、パンチスルー効果を回避し、フラッシュメモリを更に微小化するＢ４フラッシュメモリのプログラミング方法を提供する。
【解決手段】Ｂ４フラッシュメモリのプログラミング方法であって、Ｐ型チャネルフラッシュメモリデバイスのソースをフローティングとし、ゲート、ドレイン及び基板にそれぞれ電圧を印加し、正孔が基板に注入され電子がドレインに蓄積され一次電子を形成し、ドレイン及び基板にそれぞれ電圧を印加しドレインと基板間に電界を形成し、正孔は電界の作用下で下方に加速度運動し、基板に衝突することで二次電子を発生させ、ゲート及び基板にそれぞれ電圧を印加し、二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子が一次電子と共に浮遊ゲートに注入されることで、プログラミング操作が完了する。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】