特許 6901075 シングルポリ不揮発性メモリユニット

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6901075

(24)【登録日】2021年6月21日

(45)【発行日】2021年7月14日

(54)【発明の名称】シングルポリ不揮発性メモリユニット

(51)【国際特許分類】

   H01L 21/336 20060101AFI20210701BHJP

   H01L 29/788 20060101ALI20210701BHJP

   H01L 29/792 20060101ALI20210701BHJP

   H01L 27/11558 20170101ALI20210701BHJP

   H01L 27/11519 20170101ALI20210701BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/11558

   H01L27/11519

【請求項の数】23

【外国語出願】

【全頁数】17

(21)【出願番号】特願2018-245238(P2018-245238)

(22)【出願日】2018年12月27日

(65)【公開番号】特開2019-121802(P2019-121802A)

(43)【公開日】2019年7月22日

【審査請求日】2019年2月19日

(31)【優先権主張番号】62/615,463

(32)【優先日】2018年1月10日

(33)【優先権主張国】US

(31)【優先権主張番号】107142272

(32)【優先日】2018年11月27日

(33)【優先権主張国】TW

(73)【特許権者】

【識別番号】510199683

【氏名又は名称】力旺電子股▲ふん▼有限公司

【氏名又は名称原語表記】ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】陳 學威

(72)【発明者】

【氏名】陳 緯仁

(72)【発明者】

【氏名】孫 文堂

(72)【発明者】

【氏名】郭 瑞旻

【審査官】 宮本 博司

(56)【参考文献】

【文献】 特表２００５−５３２６５４（ＪＰ，Ａ）

【文献】 特開２００５−２４３１２７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２２５６０１（ＵＳ，Ａ１）

【文献】 特表２０１６−５３２２９２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１１５１９

Ｈ０１Ｌ ２７／１１５５８

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

第１導電型を持つ半導体基板と、
前記半導体基板上に配置され、且つアイソレーション領域によって互いに隔てられた、第１の酸化物定義（ＯＤ）領域、第２のＯＤ領域、及び第３のＯＤ領域であり、当該第１のＯＤ領域及び当該第２のＯＤ領域は第１のイオンウェル内に形成され、該第１のイオンウェルは第２導電型を持つ、第１のＯＤ領域、第２のＯＤ領域、及び第３のＯＤ領域と、
前記第１のＯＤ領域上に配置された第１のメモリセルと、
前記第２のＯＤ領域上に配置された第２のメモリセルであり、前記第１のメモリセル及び当該第２のメモリセルは、軸に対して非対称なメモリセルレイアウト構造を呈する、第２のメモリセルと、
前記第３のＯＤ領域内に配置された消去ゲートと、を有し、
前記第１のメモリセルは、前記第１のＯＤ領域から前記第３のＯＤ領域まで延在する第１のフローティングゲート延長部を持つ第１のフローティングゲートトランジスタを有し、前記第２のメモリセルは、前記第２のＯＤ領域から前記第３のＯＤ領域まで延在する第２のフローティングゲート延長部を持つ第２のフローティングゲートトランジスタを有し、前記第１のフローティングゲート延長部は、前記第３のＯＤ領域に部分的に重なるが、前記第３のＯＤ領域と交差してはおらず、前記第２のフローティングゲート延長部は、前記第３のＯＤ領域を渡っている、
シングルポリ不揮発性メモリ（ＮＶＭ）ユニット。

【請求項2】

前記第１のＯＤ領域及び前記第２のＯＤ領域は互いに平行であり且つ第１方向に沿って延在しており、前記第３のＯＤ領域は第２方向に沿って延在している、請求項１に記載のシングルポリＮＶＭユニット。

【請求項3】

前記第３のＯＤ領域は第２のイオンウェル内に形成され、該第２のイオンウェルは前記第１導電型を持つ、請求項１に記載のシングルポリＮＶＭユニット。

【請求項4】

前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項１に記載のシングルポリＮＶＭユニット。

【請求項5】

前記第１のメモリセルは、前記第１のＯＤ領域上に配置された、互いに直列に接続された第１の選択トランジスタと第１のフローティングゲートトランジスタとを有し、前記第２のメモリセルは、前記第２のＯＤ領域上に配置された、互いに直列に接続された第２の選択トランジスタと第２のフローティングゲートトランジスタとを有する、請求項２に記載のシングルポリＮＶＭユニット。

【請求項6】

前記第１の選択トランジスタは、第１のソースドーピング領域と、第１の共通ドーピング領域と、選択ゲートとを有し、前記第１のソースドーピング領域及び前記第１の共通ドーピング領域は、前記第１導電型を持ち、前記第１のフローティングゲートトランジスタは、前記第１の共通ドーピング領域と、第１のドレインドーピング領域と、第１のフローティングゲートとを有する、請求項５に記載のシングルポリＮＶＭユニット。

【請求項7】

前記第２の選択トランジスタは、第２のソースドーピング領域と、第２の共通ドーピング領域と、前記選択ゲートとを有し、前記第２のソースドーピング領域及び前記第２の共通ドーピング領域は、前記第１導電型を持ち、前記第２のフローティングゲートトランジスタは、前記第２の共通ドーピング領域と、第２のドレインドーピング領域と、第２のフローティングゲートとを有する、請求項６に記載のシングルポリＮＶＭユニット。

【請求項8】

前記第１のソースドーピング領域は前記第２のソースドーピング領域と合体されており、且つ／或いは、前記第１の共通ドーピング領域は前記第２の共通ドーピング領域と合体されている、請求項７に記載のシングルポリＮＶＭユニット。

【請求項9】

前記第１のフローティングゲートは、前記第２方向に第１のチャネル幅を持ち、前記第２のフローティングゲートは、前記第２方向に第２のチャネル幅を持ち、前記第２のチャネル幅は前記第１のチャネル幅よりも小さい、請求項７に記載のシングルポリＮＶＭユニット。

【請求項10】

前記第２のチャネル幅は、前記第１のチャネル幅の５０％から９０％である、請求項９に記載のシングルポリＮＶＭユニット。

【請求項11】

前記第１のフローティングゲートと前記第１のＯＤ領域との間の重なり面積が、前記第２のフローティングゲートと前記第２のＯＤ領域との間の重なり面積よりも大きい、請求項７に記載のシングルポリＮＶＭユニット。

【請求項12】

前記第１のＯＤ領域の面積が、前記第２のＯＤ領域の面積よりも大きい、請求項７に記載のシングルポリＮＶＭユニット。

【請求項13】

前記第１のメモリセルの面積が、前記第２のメモリセルの面積よりも大きい、請求項７に記載のシングルポリＮＶＭユニット。

【請求項14】

前記第１のメモリセルの前記第１のフローティングゲートは、前記第２のメモリセルのものよりも高いカップリングレシオを持つ、請求項７に記載のシングルポリＮＶＭユニット。

【請求項15】

前記第１のフローティングゲート延長部は前記第１のＯＤ領域と前記第３のＯＤ領域との間の前記アイソレーション領域と交わる、請求項１に記載のシングルポリＮＶＭユニット。

【請求項16】

前記第２のフローティングゲート延長部は、前記第２のＯＤ領域と前記第３のＯＤ領域との間の前記アイソレーション領域と交わる、請求項１に記載のシングルポリＮＶＭユニット。

【請求項17】

前記消去ゲートは、消去ラインに電気的に結合される、請求項１６に記載のシングルポリＮＶＭユニット。

【請求項18】

前記消去ゲートは、前記第３のＯＤ領域内に配置された前記第２導電型を持つ高濃度ドープ領域を有し、且つ前記第１のフローティングゲート延長部及び前記第２のフローティングゲート延長部に隣接している、請求項１６に記載のシングルポリＮＶＭユニット。

【請求項19】

前記第１のソースドーピング領域及び前記第２のソースドーピング領域は、ソースラインに電気的に結合される、請求項７に記載のシングルポリＮＶＭユニット。

【請求項20】

前記第１のドレインドーピング領域は第１のビットラインに電気的に結合され、前記第２のドレインドーピング領域は第２のビットラインに電気的に結合される、請求項１９に記載のシングルポリＮＶＭユニット。

【請求項21】

前記第１のメモリセル及び前記第２のメモリセルは、同期的にプログラム又は消去される、請求項１に記載のシングルポリＮＶＭユニット。

【請求項22】

前記第１のＯＤ領域、前記第２のＯＤ領域、及び前記第３のＯＤ領域は、互いに平行であり且つ第１方向に沿って延在している、請求項１に記載のシングルポリＮＶＭユニット。

【請求項23】

前記第２のフローティングゲート延長部は更に、拡大された端部を有する、請求項２２に記載のシングルポリＮＶＭユニット。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シングルポリ（single-poly）不揮発性メモリ（non-volatile memory；ＮＶＭ）ユニットに関し、より具体的には、非対称なメモリセルレイアウト構造を有するシングルポリのマルチタイムプログラマブル（multi-time programmable；ＭＴＰ）メモリユニットに関する。

【背景技術】

【0002】

不揮発性メモリ（ＮＶＭ）は、電源が存在しないときであっても記憶情報を保持するので、多様なエレクトロニクス装置で広く使用されている。不揮発性メモリは、プログラミングサイクルの回数に応じて、マルチタイムプログラマブル（ＭＴＰ）メモリとワンタイムプログラマブル（one-time programmable；ＯＴＰ）メモリとに分類される。ＭＴＰは、何度も読み出し可能且つ書き込み可能である。典型的に、ＭＴＰは、情報の書き込み及び読み出しのために単一の電荷蓄積領域を持ち、すなわち、１セル／ビットである。

【0003】

従来、ＮＶＭユニットは、例えば電子などの電荷を格納するためのフローティングゲートトランジスタと、該フローティングゲートトランジスタが対応する動作を実行することを可能にする１つ又は２つの選択トランジスタとを含んでいる。フローティングゲートは、プログラミング動作及び消去動作のために複数要素をカップリングさせることによって制御され得る。フローティングゲートにトラップされた電荷によって、トランジスタの状態が定められる。

【0004】

不揮発性メモリの１つの重要な特性はデータ保持であり、これは、書き込まれた情報が十分な程度にフローティングゲートに存続する時間として定義される。典型的に、フローティングゲートから電荷を消失させるリーク電流が、再書き込みすることなく何年（例えば、１０年）もメモリが使用中のままであることができるほどに、小さくあるべきである。

【0005】

しかしながら、コンポーネントのサイズが縮小を続け、ゲート酸化物層をますます薄くしている。フローティングゲートから基板への電子のトンネル効果に起因して、薄いゲート酸化物層は、フローティングゲートにおける電荷損失を悪化させ得る。繰り返してのプログラミング（ＰＧＭ）／消去（ＥＲＳ）動作も、メモリの信頼性を劣化させ得る。書き換えサイクルの回数が増加して或る特定の限界を超えると、プログラム状態と消去状態との間の差が小さくなりすぎて認識できなくなり、耐久性不良をもたらす。

【0006】

シングルポリＮＶＭの設計は追加のプロセスコストを低減可能であることが知られている。シングルポリＮＶＭは、単一層のポリシリコンで電荷格納フローティングゲートを形成する。シングルポリＮＶＭは、標準ＣＭＯＳプロセスと適合するので、組み込みメモリ、ミクストモード回路、及び例えばシステム・オン・チップ（ＳＯＣ）などのマイクロコントローラの内蔵不揮発性メモリに、一般的に用いられている。

【0007】

メモリセルのプログラミングは、ホットエレクトロン注入技術（チャネルホットエレクトロン注入としても知られている）によって遂行されることができ、また、メモリセルは、消去ゲートのファウラーノルドハイム（Fowler-Nordheim；ＦＮ）トンネリングを介して消去されることができる。一般に、より良好な消去性能を達成するためには、より高いカップリングレシオを得るために、より大きいメモリセルサイズが必要とされる。さらに、従来技術のＭＴＰメモリは、基準電流変動に対処するために大きい動作ウィンドウを必要とし、このこともまた、メモリセルのサイズが更に縮小されることになる可能性を制限してしまう。

【発明の概要】

【0008】

本発明の１つの目的は、従来技術の不備及び欠点を解決することが可能な、非対称なセルレイアウト構造を有する改善されたシングルポリ不揮発性メモリ（ＮＶＭ）ユニットを提供することである。

【0009】

本発明の一実施形態によれば、シングルポリ不揮発性メモリユニットは、第１導電型を持つ半導体基板と、該半導体基板上に配置され、且つアイソレーション領域によって互いに隔てられた、第１、第２及び第３のＯＤ領域であり、当該第１のＯＤ領域及び当該第２のＯＤ領域は第１のイオンウェル内に形成され、該第１のイオンウェルは第２導電型を持つ、第１領域、第２及び第３のＯＤ領域と、第１のＯＤ領域上に配置された第１のメモリセルと、第２のＯＤ領域上に配置された第２のメモリセルとを含む。第１のメモリセル及び第２のメモリセルは、軸に対して非対称なメモリセルレイアウト構造を呈する。第３のＯＤ領域内に消去ゲートが配置される。

【0010】

本発明の一実施形態によれば、第１のＯＤ領域及び第２のＯＤ領域は互いに平行であり且つ第１方向に沿って延在し、第３のＯＤ領域は第２方向に沿って延在する。第３のＯＤ領域は第２のイオンウェル内に形成され、該第２のイオンウェルは第１導電型（例えば、Ｐ型）を持つ。

【0011】

本発明の一実施形態によれば、第１のメモリセルは、第１のＯＤ領域上に配置された、互いに直列に接続された第１の選択トランジスタと第１のフローティングゲートトランジスタとを有する。第２のメモリセルは、第２のＯＤ領域上に配置された、互いに直列に接続された第２の選択トランジスタと第２のフローティングゲートトランジスタとを有する。

【0012】

本発明の一実施形態によれば、第１の選択トランジスタは、第１のソースドーピング領域と、第１の共通（コモン）ドーピング領域と、選択ゲートとを有し、第１のソースドーピング領域及び第１の共通ドーピング領域は、第１導電型を持ち、第１のフローティングゲートトランジスタは、第１の共通ドーピング領域と、第１のドレインドーピング領域と、第１のフローティングゲートとを有する。

【0013】

本発明の一実施形態によれば、第２の選択トランジスタは、第２のソースドーピング領域と、第２の共通ドーピング領域と、選択ゲートとを有し、第２のソースドーピング領域及び第２の共通ドーピング領域は、第１導電型を持ち、第２のフローティングゲートトランジスタは、第２の共通ドーピング領域と、第２のドレインドーピング領域と、第２のフローティングゲートとを有する。

【0014】

本発明の一実施形態によれば、第１のソースドーピング領域は第２のソースドーピング領域と合体され、且つ／或いは、第１の共通ドーピング領域は第２の共通ドーピング領域と合体される。

【0015】

本発明の一実施形態によれば、第１のフローティングゲートは、第２方向に第１のチャネル幅を持ち、第２のフローティングゲートは、第２方向に第２のチャネル幅を持ち、第２のチャネル幅は第１のチャネル幅よりも小さい。

【0016】

様々な図に例示される好適実施形態の以下の詳細な説明を読んだ後には、本発明のこれらの目的及びその他の目的が、疑いなく当業者に明らかになる。

【図面の簡単な説明】

【0017】

添付の図面は、実施形態の更なる理解を提供するために含められており、本明細書に組み込まれてその一部を構成する。図面は、実施形態のうち一部を例示するものであり、その説明と共に、それらの原理を説明する役割を果たす。図面は以下の図を含む。

【図1】本発明の一実施形態に従ったシングルポリ不揮発性メモリ（ＮＶＭ）ユニットを示す例示的なレイアウト図である。

【図2】図１の直線Ｉ−Ｉ’に沿ってとった模式的な断面図である。

【図3】図１の直線ＩＩ−ＩＩ’に沿ってとった模式的な断面図である。

【図4】図１の直線ＩＩＩ−ＩＩＩ’に沿ってとった模式的な断面図である。

【図5】本発明の一実施形態に従った図１のシングルポリＮＶＭユニット１をプログラミング、消去又は読み出すための動作条件テーブルを示している。

【図6】本発明の他の一実施形態に従ったシングルポリＮＶＭユニットのレイアウトを示す概略図である。

【図7】本発明の他の一実施形態に従ったシングルポリＮＶＭユニットのレイアウトを示す概略図である。

【発明を実施するための形態】

【0018】

以下の説明においては、本発明の完全なる理解を提供するために、数多くの具体的詳細が与えられる。しかしながら、当業者に明らかになることには、本発明はこれら具体的詳細を用いずにも実施され得る。また、一部のシステム構成及びプロセスステップは、当業者にはよく知られているはずであるので、それらを詳細に開示することはしない。他の実施形態も使用されることができ、本発明の範囲から逸脱することなく構造的、論理的、及び電気的な変更が為され得る。

【0019】

同様に、装置の実施形態を示す図は、半ば図式的であり、縮尺通りでなく、提示の明瞭さのために図中の一部の寸法を誇張している。また、複数の実施形態が一部の機構を共通に有するものとして開示及び説明される場合、その図示及び説明の容易さのために、同様又は類似の機構は通常、似通った参照符号を用いて記述する。

【0020】

用語“酸化物定義（oxide define；ＯＤ）領域”（“ＯＤ”領域は、“oxide defined”領域又は“oxide definition”領域として参照されるときもある）は、この技術分野において、ロコス（local oxidation of silicon；ＬＯＣＯＳ）又はシャロートレンチアイソレーション（shallow trench isolation；ＳＴＩ）の領域以外の基板のシリコン主表面の領域として定義されることが一般に知られている。用語“酸化物定義（oxide define；ＯＤ）領域”はまた一般に、例えばトランジスタなどの能動回路要素が形成されて動作される“活性領域”としても参照される。

【0021】

本発明は、マルチタイムプログラマブル（ＭＴＰ）メモリユニットとして使用されることが可能な、非対称なメモリセルレイアウト構造を有する改善された単層不揮発性メモリ（ＮＶＭ）ユニットに関する。以下では、２セル／ビットのＮＶＭユニットを例として用いるが、当業者が理解するはずのことには、本発明はマルチセル／ビットのＮＶＭユニットに適用されることができる。理解されることには、例示目的で何らかの導電型が使用されているが、本発明は逆の導電型で実施されてもよい。

【0022】

図１は、本発明の一実施形態に従ったシングルポリ不揮発性メモリ（ＮＶＭ）ユニットを示す例示的なレイアウト図である。図２は、図１の直線Ｉ−Ｉ’に沿ってとった模式的な断面図である。図３は、図１の直線ＩＩ−ＩＩ’に沿ってとった模式的な断面図である。図４は、図１の直線ＩＩＩ−ＩＩＩ’に沿ってとった模式的な断面図である。

【0023】

図１−図４に示すように、本発明のシングルポリＮＶＭユニット１は、例えばＰ型ドープされたシリコン基板などの第１導電型の半導体基板１００上に製造される。半導体基板１００上に、アイソレーション領域１１０によって互いに隔てられた、少なくとも３つの素子分離された酸化物定義（ＯＤ）領域１００ａ、１００ｂ及び１００ｃが設けられる。本発明の一実施形態によれば、アイソレーション領域１１０は、シャロートレンチアイソレーション（ＳＴＩ）領域とし得るが、それに限定されるものではない。本発明の一実施形態によれば、ＯＤ領域１００ａ及びＯＤ領域１００ｂは、互いに平行であり、第１方向Ｄ_１に沿って延在する。本発明のシングルポリＮＶＭユニット１は、これら３つのＯＤ領域１００ａ、１００ｂ及び１００ｃ上に製造される。

【0024】

本発明の一実施形態によれば、ＯＤ領域１００ａ及びＯＤ領域１００ｂは、例えばＮ型ウェル（ＮＷ）などの第２導電型のイオンウェル１０１内に形成され、ＯＤ領域１００ｃは、例えばＰ型ウェル（ＰＷ）などの第１導電型のイオンウェル１０３内に形成される。本発明の一実施形態によれば、イオンウェル１０１及び１０３の深さは、アイソレーション領域１１０の底よりも深いとし得るが、それに限定されるものではない。動作時、Ｎ型イオンウェル１０１はウェル電圧Ｖ_ＮＷを印加され、Ｐ型イオンウェル１０３はウェル電圧Ｖ_ＰＷを印加される。

【0025】

本発明の一実施形態によれば、本発明のシングルポリＮＶＭユニット１は、仮想的な軸Ｓに対して非対称なメモリセルレイアウト構造を有する。本発明の一実施形態によれば、シングルポリＮＶＭユニット１は、軸Ｓに対して非対称なメモリセルレイアウト構造を呈するメモリセルＣ_１及びメモリセルＣ_２を有する。

【0026】

本発明の一実施形態によれば、図１及び図２に示すように、メモリセルＣ_１は、選択トランジスタ２１及びフローティングゲートトランジスタ３１を有する。選択トランジスタ２１は、フローティングゲートトランジスタ３１と直列に接続され、共にＯＤ領域１００ａに配置される。本発明の一実施形態によれば、選択トランジスタ２１は、ＰＭＯＳトランジスタとすることができ、Ｎ型イオンウェル１０１内のソースドーピング領域１２１と、ソースドーピング領域１２１から離間された共通（コモン）ドーピング領域１２２と、ソースドーピング領域１２１と共通ドーピング領域１２２との間にあり且つ半導体基板１００の主表面に隣接した選択ゲートチャネル領域２１０と、選択ゲートチャネル領域２１０の上に位置する選択ゲート（ＳＧ）２１２と、選択ゲートチャネル領域２１０と選択ゲート２１２との間のゲート誘電体層２１１とを含んでいる。

【0027】

図２に示すように、ソースドーピング領域１２１及び共通ドーピング領域１２２は、第１導電型を持ち得る。例えば、ソースドーピング領域１２１及び共通ドーピング領域１２２は、Ｐ^＋ドープされた領域とし得る。本発明の一実施形態によれば、ソースドーピング領域１２１は、ソースラインＳＬに電気的に結合され得る。動作時、ソースドーピング領域１２１は、ソースラインＳＬを介してソースライン電圧Ｖ_ＳＬを印加される。

【0028】

フローティングゲートトランジスタ３１は、ＯＤ領域１００ａ上にフローティングゲート（ＦＧ_１）３１２を有する。本発明の一実施形態によれば、フローティングゲート３１２は、単層のポリシリコンからなる。本発明の一実施形態によれば、フローティングゲート３１２はシングルポリゲートであり、すなわち、フローティングゲート３１２上に更なるゲート層は積層されない。フローティングゲートトランジスタ３１は更に、フローティングゲート３１２の一方側の共通ドーピング領域１２２と、ドレインドーピング領域１２３と、共通ドーピング領域１２２とドレインドーピング領域１２３との間のフローティングゲートチャネル領域３１０と、フローティングゲート３１２とフローティングゲートチャネル領域３１０との間のゲート誘電体層３１１とを有している。フローティングゲート３１２の両側の側壁にスペーサ（図示せず）が形成され得る。動作時、ドレインドーピング領域１２３は、ビットラインＢＬ_１に電気的に結合され、ビットラインＢＬ_１を介してビットライン電圧Ｖ_ＢＬ１が印加される。

【0029】

本発明の一実施形態によれば、図１及び４に示すように、メモリセルＣ_２は、選択トランジスタ２２及びフローティングゲートトランジスタ３２を有する。選択トランジスタ２２及びフローティングゲートトランジスタ３２は直列に接続され、共にＯＤ領域１００ｂに配置される。本発明の一実施形態によれば、選択トランジスタ２２は、ＰＭＯＳトランジスタとすることができ、Ｎ型イオンウェル１０１内のソースドーピング領域１４１と、ソースドーピング領域１４１から離間された共通ドーピング領域１４２と、ソースドーピング領域１４１と共通ドーピング領域１４２との間にあり且つ半導体基板１００の主表面に隣接した選択ゲートチャネル領域２２０と、選択ゲートチャネル領域２２０の上に位置する選択ゲート２１２と、選択ゲートチャネル領域２２０と選択ゲート２１２との間のゲート誘電体層２２１とを含んでいる。

【0030】

図４に示すように、ソースドーピング領域１４１及び共通ドーピング領域１４２は、第１導電型を持ち得る。例えば、ソースドーピング領域１４１及び共通ドーピング領域１４２は、Ｐ^＋ドープされた領域とし得る。本発明の一実施形態によれば、ソースドーピング領域１４１は、ソースラインＳＬに電気的に結合され得る。動作時、ソースドーピング領域１４１は、ソースラインＳＬを介してソースライン電圧Ｖ_ＳＬを印加される。

【0031】

本発明の一実施形態によれば、メモリセルＣ_１及びＣ_２は、ソースドーピング領域及び／又は共通ドーピング領域を共有し得る。例えば、ソースドーピング領域１２１はソースドーピング領域１４１と合体されることができ、且つ／或いは共通ドーピング領域１４１は共通ドーピング領域１４２と合体されることができる。

【0032】

フローティングゲートトランジスタ３２は、ＯＤ領域１００ｂ上にフローティングゲート（ＦＧ_２）３２２を有する。本発明の一実施形態によれば、フローティングゲート３２２は、単層のポリシリコンからなる。本発明の一実施形態によれば、フローティングゲート３２２はシングルポリゲートであり、すなわち、フローティングゲート３２２上に更なるゲート層は積層されない。フローティングゲートトランジスタ３２は更に、フローティングゲート３２２の一方側の共通ドーピング領域１４２と、ドレインドーピング領域１４３と、共通ドーピング領域１４２とドレインドーピング領域１４３との間のフローティングゲートチャネル領域３２０と、フローティングゲート３２２とフローティングゲートチャネル領域３２０との間のゲート誘電体層３２１とを有している。フローティングゲート３２２の両側の側壁にスペーサ（図示せず）が形成され得る。動作時、ドレインドーピング領域１４３は、ビットラインＢＬ_２に電気的に結合され、ビットラインＢＬ_２を介してビットライン電圧Ｖ_ＢＬ２が印加される。

【0033】

本発明の一実施形態によれば、メモリセルＣ_１は、選択ゲート２１２をメモリセルＣ_２と共有し、動作中に選択ゲート２１２に選択ゲート電圧Ｖ_ＳＧが印加される。選択ゲート２１２及びフローティングゲート３１２は、第２方向Ｄ_２に沿って平行に配置される。選択ゲート２１２及びフローティングゲート３２２は、第２方向Ｄ_２に沿って平行に配置される。本発明の一実施形態によれば、選択ゲート２１２は、Ｎ^＋ドープ又はＰ^＋ドープされたシングルポリゲートとし得るが、それに限定されるものではない。選択ゲート２１２の両側の側壁にスペーサ（図示せず）が形成され得る。

【0034】

図１から見て取れるように、シングルポリＮＶＭユニット１は更に、それぞれフローティングゲート３１２及び３２２からＯＤ領域１００ｃまで連続的に延在するフローティングゲート延長部３１２ａ及び３２２ａを有する。本発明の一実施形態によれば、ビットラインＢＬ_１及びビットラインＢＬ_２は第１方向Ｄ_１に沿って延在することができ、消去ラインＥＬ及びソースラインＳＬは第２方向Ｄ_２に沿って延在することができる。例えば、消去ラインＥＬ及びソースラインＳＬは、金属インターコネクト構造の第１金属層（Ｍ_１）内に配置されることができ、ビットラインＢＬ_１及びビットラインＢＬ_２は、第２金属層（Ｍ_２）内に配置されることができ、それらが、好適に構成されたコンタクトプラグを介して、下に位置するドーピング領域に電気的に接続される。

【0035】

図１から見て取れるように、フローティングゲート延長部３１２ａ及び３２２ａは、ＯＤ領域１００ａとＯＤ領域１００ｃとの間でアイソレーション領域１１０と交わり、そして、ＯＤ領域１００ｃと部分的に重なる。フローティングゲート延長部３１２ａ及び３２２ａは、細長い形状を有し得るとともに、上から見たときに第１方向Ｄ_１に沿って延在し得る。本発明の一実施形態によれば、第１方向Ｄ_１は第２方向Ｄ_２に対して直交する。

【0036】

図２に示すように、ＯＤ領域１００ｃ内に形成された例えばＮ^＋ドープ領域などの高濃度ドープされた領域３０２が、シングルポリＮＶＭユニット１の消去ゲートとして使用され得る。高濃度ドープされた領域３０２は、フローティングゲート延長部３１２ａ及び３２２ａに隣接している。消去動作において、高濃度ドープされた領域３０２に、消去ラインＥＬを介して消去ライン電圧（Ｖ_ＥＬ）が印加される。本発明の一実施形態によれば、本発明のシングルポリＮＶＭユニット１の消去動作には、ＦＮトンネリングのメカニズムが関与し、それが、フローティングゲート延長部３１２ａ及び３２２ａを介してフローティングゲート３１２及び３２２から同時に電荷を除去する。

【0037】

本発明の一実施形態によれば、図３に示すように、第２方向Ｄ_２に、フローティングゲートチャネル領域３１０はチャネル幅Ｗ_１を有し、フローティングゲートチャネル領域３２０はチャネル幅Ｗ_２を有する。本発明の一実施形態によれば、チャネル幅Ｗ_２は、チャネル幅Ｗ_１よりも小さい。例えば、Ｗ_２はＷ_１の５０％から９０％とし得るが、それに限定されるものではない。本発明の一実施形態によれば、第１方向Ｄ_１におけるフローティングゲート３１２及び３２２の幅（すなわち、チャネル長として参照される）は実質的に同じとし得るが、それに限定されるものではない。本発明の一実施形態によれば、フローティングゲート３１２とＯＤ領域１００ａとの間の重なり面積は、フローティングゲート３２２とＯＤ領域１００ｂとの間の重なり面積よりも大きい。本発明の一実施形態によれば、ＯＤ領域１００ａの面積は、ＯＤ領域１００ｂの面積よりも大きい。本発明の一実施形態によれば、メモリセルＣ_１の面積は、メモリセルＣ_２の面積よりも大きい。

【0038】

本発明の一実施形態によれば、フローティングゲートトランジスタ３１及び３２は、同期的に動作（例えば、プログラム又は消去）される。例えば、プログラム動作の後、フローティングゲートトランジスタ３１及び３２はどちらもプログラム状態にある。消去動作の後、フローティングゲートトランジスタ３１及び３２はどちらも消去状態にある。シングルポリＮＶＭユニット１のメモリセルＣ_１及びメモリセルＣ_２は、軸Ｓに対して非対称なメモリセルレイアウト構造を有しているので、それが、メモリセルＣ_１に、メモリセルＣ_２よりも高いカップリングレシオを持たせる。換言すれば、プログラミング動作及び消去動作の双方において、メモリセルＣ_１のフローティングゲート３１２は、メモリセルＣ_２のフローティングゲート３２２よりも高い効率を有する。

【0039】

本発明の一実施形態によれば、シングルポリＮＶＭユニット１の論理状態（ハイ／ロー）は、メモリセルＣ_１及びメモリセルＣ_２の読み出し電流（Ｉ_ｒｅａｄ）を比較することによって区別されることができる。例えば、メモリセルＣ_１の読み出し電流（Ｉ_{ｒｅａｄ１}）がメモリセルＣ_２の読み出し電流（Ｉ_{ｒｅａｄ２}）よりも大きい場合、シングルポリＮＶＭユニット１は論理ハイ状態にあり、メモリセルＣ_１の読み出し電流（Ｉ_{ｒｅａｄ１}）がメモリセルＣ_２の読み出し電流（Ｉ_{ｒｅａｄ２}）よりも小さい場合、シングルポリＮＶＭユニット１は論理ロー状態にある。しかしながら、当業者はまた、別の手法での読み出し電流の比較を定めることができる。例えば、メモリセルＣ_１の読み出し電流（Ｉ_{ｒｅａｄ１}）がメモリセルＣ_２の読み出し電流（Ｉ_{ｒｅａｄ２}）よりも大きい場合に、シングルポリＮＶＭユニット１は論理ロー状態にあり、メモリセルＣ_１の読み出し電流（Ｉ_{ｒｅａｄ１}）がメモリセルＣ_２の読み出し電流（Ｉ_{ｒｅａｄ２}）よりも小さい場合に、シングルポリＮＶＭユニット１は論理ハイ状態にある。なお、メモリセルＣ_１の読み出し電流（Ｉ_{ｒｅａｄ１}）とメモリセルＣ_２の読み出し電流（Ｉ_{ｒｅａｄ２}）との間の電流差は、センス増幅器が検出して区別するのに十分である必要がある。

【0040】

図５は、本発明の一実施形態に従った図１のシングルポリＮＶＭユニット１をプログラミング、消去又は読み出すための動作条件テーブルを示している。

【0041】

例えば、ＮＶＭユニット１のプログラム（ＰＧＭ）動作において、高濃度ドープされた領域３０２に供給される消去ライン電圧Ｖ_ＥＬは０ＶからＶ_ＤＤである。選択トランジスタ２１及び２２の選択ゲート２１２に供給される選択ゲート電圧Ｖ_ＳＧは０ＶからＶ_ＤＤである。選択トランジスタ２１及び２２のソースドーピング領域１２１及び１４１に供給されるソースライン電圧Ｖ_ＳＬはＶ_ＰＰである。ビットラインＢＬ_１及びＢＬ_２に供給されるビットライン電圧Ｖ_ＢＬ１及びＶ_ＢＬ２は０Ｖ（Ｖ_ＢＬ１＝Ｖ_ＢＬ２＝０Ｖ）である。Ｎ型イオンウェル１０１に供給されるウェル電圧Ｖ_ＮＷはＶ_ＰＰであり、Ｐ型イオンウェル１０３に供給されるウェル電圧Ｖ_ＰＷは０Ｖである。これらの条件下で、チャネルホットエレクトロン（ＣＨＥ）メカニズムによって電子がフローティングゲート３１２及び３２２に注入され、メモリセルＣ_１及びメモリセルＣ_２が同時にプログラムされる。Ｖ_ＰＰはプログラム電圧又は書込み電圧を指し、Ｖ_ＥＥは消去電圧を指す。

【0042】

ＮＶＭユニット１の消去（ＥＲＳ）動作において、高濃度ドープされた領域３０２に供給される消去ライン電圧Ｖ_ＥＬは０ＶからＶ_ＥＥである（０Ｖ＜Ｖ_ＤＤ＜Ｖ_ＥＥ）。選択トランジスタ２１及び２２の選択ゲート２１２に供給される選択ゲート電圧Ｖ_ＳＧは０Ｖである。選択トランジスタ２１及び２２のソースドーピング領域１２１及び１４１に供給されるソースライン電圧Ｖ_ＳＬは０Ｖである。ビットラインＢＬ_１及びＢＬ_２に供給されるビットライン電圧Ｖ_ＢＬ１及びＶ_ＢＬ２は０Ｖ（Ｖ_ＢＬ１＝Ｖ_ＢＬ２＝０Ｖ）である。Ｎ型イオンウェル１０１に供給されるウェル電圧Ｖ_ＮＷは０Ｖであり、Ｐ型イオンウェル１０３に供給されるウェル電圧Ｖ_ＰＷは０Ｖである。これらの条件下で、ＦＮトンネリングメカニズムによって電子がフローティングゲート３１２及び３２２から引き抜かれ、メモリセルＣ_１及びメモリセルＣ_２が同時に消去される。この不揮発性メモリ構造はシングルビット・マルチセル構造であるので、メモリアレイのビット不良率を大いに低下させることができる。

【0043】

ＮＶＭユニット１のネガティブ消去動作において、高濃度ドープされた領域３０２に供給される消去ライン電圧Ｖ_ＥＬは０ＶからＶ_ＥＥである（０Ｖ＜Ｖ_ＤＤ＜Ｖ_ＥＥ）。選択トランジスタ２１及び２２の選択ゲート２１２に供給される選択ゲート電圧Ｖ_ＳＧは０Ｖから（Ｖ_ＢＢ−Ｖ_ｔ）である。選択トランジスタ２１及び２２のソースドーピング領域１２１及び１４１に供給されるソースライン電圧Ｖ_ＳＬはＶ_ＢＢである。ビットラインＢＬ_１及びＢＬ_２に供給されるビットライン電圧Ｖ_ＢＬ１及びＶ_ＢＬ２はＶ_ＢＢであり、Ｖ_ＢＢは負電圧である。Ｎ型イオンウェル１０１に供給されるウェル電圧Ｖ_ＮＷは０Ｖであり、Ｐ型イオンウェル１０３に供給されるウェル電圧Ｖ_ＰＷは０Ｖである。

【0044】

ＮＶＭユニット１の読み出し動作において、高濃度ドープされた領域３０２に供給される消去ライン電圧Ｖ_ＥＬは０Ｖである。選択トランジスタ２１及び２２の選択ゲート２１２に供給される選択ゲート電圧Ｖ_ＳＧは０Ｖである。選択トランジスタ２１及び２２のソースドーピング領域１２１及び１４１に供給されるソースライン電圧Ｖ_ＳＬはＶ_ｒｅａｄである（Ｖ_ｒｅａｄ＜Ｖ_ＤＤ）。ビットラインＢＬ_１及びＢＬ_２に供給されるビットライン電圧Ｖ_ＢＬ１及びＶ_ＢＬ２は０Ｖ（Ｖ_ＢＬ１＝Ｖ_ＢＬ２＝０Ｖ）である。Ｎ型イオンウェル１０１に供給されるウェル電圧Ｖ_ＮＷはＶ_ｒｅａｄであり（Ｖ_ｒｅａｄ＜Ｖ_ＤＤ）、Ｐ型イオンウェル１０３に供給されるウェル電圧Ｖ_ＰＷは０Ｖである。

【0045】

手短に言えば、構造的に、本発明のシングルポリＮＶＭユニット１は、第１導電型（例えば、Ｐ型）を持つ半導体基板１００と、半導体基板１００上に配置され、且つアイソレーション領域１１０によって互いに隔てられた、第１のＯＤ領域１００ａ、第２のＯＤ領域１００ｂ、及び第３のＯＤ領域１００ｃを含む３つの酸化物定義（ＯＤ）領域とを有する。第１のＯＤ領域１００ａ及び第２のＯＤ領域１００ｂは第１のイオンウェル１０１内に形成され、第１のイオンウェル１０１は第２導電型（Ｎ型）を持つ。第１のＯＤ領域１００ａ上に第１のメモリセルＣ_１が配置され、第２のＯＤ領域１００ｂ上に第２のメモリセルＣ_２が配置される。第１のメモリセルＣ_１及び第２のメモリセルＣ_２は、軸Ｓに対して非対称なメモリセルレイアウト構造を呈する。第３のＯＤ領域１００ｃ内に消去ゲート（すなわち、高濃度ドープされた領域３０２）が設けられる。

【0046】

本発明の一実施形態によれば、第１のＯＤ領域１００ａ及び第２のＯＤ領域１００ｂは互いに平行であり且つ第１方向Ｄ_１に沿って延在する。第３のＯＤ領域１００ｃは第２方向Ｄ_２に沿って延在する。第３のＯＤ領域１００ｃは第２のイオンウェル１０３内に形成され、第２のイオンウェル１０３は第１導電型（例えば、Ｐ型）を持つ。

【0047】

本発明の一実施形態によれば、第１のメモリセルＣ_１は、互いに直列に接続された第１の選択トランジスタ２１と第１のフローティングゲートトランジスタ３１とを有する。第１の選択トランジスタ２１及び第１のフローティングゲートトランジスタ３１は、第１のＯＤ領域１００ａ上に配置される。第２のメモリセルＣ_２は、互いに直列に接続された第２の選択トランジスタ２２と第２のフローティングゲートトランジスタ３２とを有する。第２の選択トランジスタ２２及び第２のフローティングゲートトランジスタ３２は、第２のＯＤ領域１００ｂ上に配置される。

【0048】

本発明の一実施形態によれば、第１の選択トランジスタ２１は、第１のソースドーピング領域１２１と、第１の共通ドーピング領域１２２と、選択ゲート２１２とを有し、第１のソースドーピング領域１２１及び第１の共通ドーピング領域１２２は、第１導電型を持ち、第１のフローティングゲートトランジスタ３１は、第１の共通ドーピング領域１２２と、第１のドレインドーピング領域１２３と、第１のフローティングゲート３１２とを有する。

【0049】

本発明の一実施形態によれば、第２の選択トランジスタ２２は、第２のソースドーピング領域１４１と、第２の共通ドーピング領域１４２と、選択ゲート２１２とを有し、第２のソースドーピング領域１４１及び第２の共通ドーピング領域１４２は、第１導電型を持ち、第２のフローティングゲートトランジスタ３２は、第２の共通ドーピング領域１４２と、第２のドレインドーピング領域１４３と、第２のフローティングゲート３２２とを有する。

【0050】

本発明の一実施形態によれば、図３に示したように、第１のフローティングゲート３１２は、第２方向Ｄ_２に第１のチャネル幅Ｗ_１を持ち、第２のフローティングゲート３２２は、第２方向Ｄ_２に第２のチャネル幅Ｗ_２を持つ。第２のチャネル幅Ｗ_２は第１のチャネル幅Ｗ_１よりも小さい。

【0051】

図６は、本発明の他の一実施形態に従ったシングルポリＮＶＭユニットのレイアウトを示す概略図であり、同じ領域、層又は要素はなおも同じ参照符号によって表記している。図６は、２つのシングルポリＮＶＭユニット２及び２ａを示しており、シングルポリＮＶＭユニット２は、メモリセルＣ_１及びメモリセルＣ_２を有し、シングルポリＮＶＭユニット２ａは、メモリセルＣ_３及びメモリセルＣ_４を有する。メモリセルＣ_１−Ｃ_４は、１つの単一ＯＤ領域１００ｃを共有している。以下、シングルポリＮＶＭユニット２についてのみ説明する。同様に、シングルポリＮＶＭユニット２は、例えばＰ型シリコン基板などの第１導電型の半導体基板１００上に製造される。半導体基板１００上に、アイソレーション領域１１０によって互いに隔てられた、少なくとも３つの素子分離された酸化物定義（ＯＤ）領域１００ａ、１００ｂ及び１００ｃが設けられる。本発明の一実施形態によれば、アイソレーション領域１１０は、シャロートレンチアイソレーション（ＳＴＩ）領域とし得るが、それに限定されるものではない。本発明の一実施形態によれば、ＯＤ領域１００ａ−１００ｃは、互いに平行であり、第２方向Ｄ_２に沿って延在し、ＯＤ領域１００ａとＯＤ領域１００ｂとの間にＯＤ領域１００ｃが介在する。本発明のシングルポリＮＶＭユニット２は、これら３つのＯＤ領域１００ａ、１００ｂ及び１００ｃ上に製造される。

【0052】

本発明の一実施形態によれば、ＯＤ領域１００ａ及びＯＤ領域１００ｂは、例えばＮ型イオンウェルなどの第２導電型のイオンウェル１０１内に形成され、ＯＤ領域１００ｃは、例えばＰ型イオンウェルなどの第１導電型のイオンウェル１０３内に形成される。本発明の一実施形態によれば、イオンウェル１０１及び１０３の深さは、アイソレーション領域１１０の底よりも深いとし得るが、それに限定されるものではない。動作時、Ｎ型イオンウェル１０１はウェル電圧Ｖ_ＮＷを印加され、Ｐ型イオンウェル１０３はウェル電圧Ｖ_ＰＷを印加される。

【0053】

本発明の一実施形態によれば、本発明のシングルポリＮＶＭユニット２は、第２方向Ｄ_２に延在する軸Ｓに対して非対称なメモリセルレイアウト構造を有する。本発明の一実施形態によれば、シングルポリＮＶＭユニット２は、軸Ｓに対して非対称なメモリセルレイアウト構造を呈するメモリセルＣ_１及びメモリセルＣ_２を有する。

【0054】

本発明の一実施形態によれば、メモリセルＣ_１は、選択トランジスタ２１及びフローティングゲートトランジスタ３１を有する。選択トランジスタ２１及びフローティングゲートトランジスタ３１は、互いに直列に接続され、共にＯＤ領域１００ａに配置される。本発明の一実施形態によれば、選択トランジスタ２１は、ＰＭＯＳトランジスタとすることができ、Ｎ型イオンウェル１０１内のソースドーピング領域１２１と、ソースドーピング領域１２１から離間された共通（コモン）ドーピング領域１２２と、ソースドーピング領域１２１と共通ドーピング領域１２２との間にあり且つ半導体基板１００の主表面に隣接した選択ゲートチャネル領域（図６には明示的に示されない）と、選択ゲートチャネル領域の上に位置する選択ゲート（ＳＧ）２１２と、選択ゲート２１２と選択ゲートチャネル領域との間のゲート誘電体層（図６には明示的に示されない）とを含んでいる。

【0055】

ソースドーピング領域１２１及び共通ドーピング領域１２２は、第１導電型を持ち得る。例えば、ソースドーピング領域１２１及び共通ドーピング領域１２２は、Ｐ^＋ドープされた領域とし得る。本発明の一実施形態によれば、ソースドーピング領域１２１は、ソースラインＳＬに電気的に結合され得る。動作時、ソースドーピング領域１２１は、ソースラインＳＬを介してソースライン電圧Ｖ_ＳＬを印加される。

【0056】

フローティングゲートトランジスタ３１は、ＯＤ領域１００ａ上にフローティングゲート３１２を有する。本発明の一実施形態によれば、フローティングゲート３１２は、単層のポリシリコンからなる。本発明の一実施形態によれば、フローティングゲート３１２はシングルポリゲートであり、すなわち、フローティングゲート３１２上に更なるゲート層は積層されない。フローティングゲートトランジスタ３１は更に、フローティングゲート３１２の一方側の共通ドーピング領域１２２と、ドレインドーピング領域１２３と、共通ドーピング領域１２２とドレインドーピング領域１２３との間のフローティングゲートチャネル領域（図６には明示的に示されない）と、フローティングゲート３１２とフローティングゲートチャネル領域との間のゲート誘電体層（図６には明示的に示されない）とを有している。動作時、ドレインドーピング領域１２３は、ビットラインＢＬ_１に電気的に結合され、ビットラインＢＬ_１を介してビットライン電圧Ｖ_ＢＬ１が印加される。

【0057】

本発明の一実施形態によれば、メモリセルＣ_２は、選択トランジスタ２２及びフローティングゲートトランジスタ３２を有する。選択トランジスタ２２及びフローティングゲートトランジスタ３２は互いに直列に接続され、共にＯＤ領域１００ｂに配置される。本発明の一実施形態によれば、選択トランジスタ２２は、ＰＭＯＳトランジスタとすることができ、Ｎ型イオンウェル１０１内のソースドーピング領域１４１と、ソースドーピング領域１４１から離間された共通ドーピング領域１４２と、ソースドーピング領域１４１と共通ドーピング領域１４２との間にあり且つ半導体基板１００の主表面に隣接した選択ゲートチャネル領域（図６には明示的に示されない）と、選択ゲートチャネル領域の上に位置する選択ゲート２１２と、選択ゲート２１２と選択ゲートチャネル領域との間のゲート誘電体層（図６には明示的に示されない）とを含んでいる。

【0058】

ソースドーピング領域１４１及び共通ドーピング領域１４２は、第１導電型を持ち得る。例えば、ソースドーピング領域１４１及び共通ドーピング領域１４２は、Ｐ^＋ドープされた領域とし得る。本発明の一実施形態によれば、ソースドーピング領域１４１は、ソースラインＳＬに電気的に結合され得る。動作時、ソースドーピング領域１４１は、ソースラインＳＬを介してソースライン電圧Ｖ_ＳＬを印加される。

【0059】

フローティングゲートトランジスタ３２は、ＯＤ領域１００ｂ上にフローティングゲート３２２を有する。本発明の一実施形態によれば、フローティングゲート３２２は、単層のポリシリコンからなる。本発明の一実施形態によれば、フローティングゲート３２２はシングルポリゲートであり、すなわち、フローティングゲート３２２上に更なるゲート層は積層されない。フローティングゲートトランジスタ３２は更に、フローティングゲート３２２の一方側の共通ドーピング領域１４２と、ドレインドーピング領域１４３と、共通ドーピング領域１４２とドレインドーピング領域１４３との間のフローティングゲートチャネル領域（図６には明示的に示されない）と、フローティングゲート３２２とフローティングゲートチャネル領域との間のゲート誘電体層（図６には明示的に示されない）とを有している。動作時、ドレインドーピング領域１２３は、１つのビットラインＢＬ_２に電気的に結合され、ビットラインＢＬ_２を介して１つのビットライン電圧Ｖ_ＢＬ２が印加される。

【0060】

本発明の一実施形態によれば、メモリセルＣ_１は、選択ゲート２１２をメモリセルＣ_２と共有し、動作中に選択ゲート２１２に選択ゲート電圧Ｖ_ＳＧが印加される。選択ゲート２１２及びフローティングゲート３１２は、第１方向Ｄ_１に沿って平行に配置される。選択ゲート２１２及びフローティングゲート３２２は、第１方向Ｄ_１に沿って平行に配置される。本発明の一実施形態によれば、選択ゲート２１２は、Ｎ^＋ドープ又はＰ^＋ドープされたシングルポリゲートとし得るが、それに限定されるものではない。

【0061】

シングルポリＮＶＭユニット２はまた、それぞれフローティングゲート３１２及び３２２からＯＤ領域１００ｃまで連続的に延在するフローティングゲート延長部３１２ａ及び３２２ａを有し、ＯＤ領域１００ｃが消去ラインに電気的に結合される。フローティングゲート延長部３１２ａ及び３２２ａは、ＯＤ領域１００ａとＯＤ領域１００ｃとの間でアイソレーション領域１１０を渡り、そして、ＯＤ領域１００ｃと部分的に重なる。フローティングゲート延長部３１２ａ及び３２２ａは、細長い形状を有し得るとともに、上から見たときに第１方向Ｄ_１に沿って延在し得る。本発明の一実施形態によれば、第１方向Ｄ_１は第２方向Ｄ_２に対して直交する。

【0062】

本発明の一実施形態によれば、フローティングゲート延長部３２２ａは、ＯＤ領域１００ｃに対するフローティングゲート延長部３２２ａのいっそう高いカップリングレシオをもたらす拡大された端部３２２ｂを有する。

【0063】

本発明の一実施形態によれば、ＯＤ領域１００ｃ内に形成された例えばＮ^＋ドープ領域などの高濃度ドープされた領域３０２が、シングルポリＮＶＭユニット２用の消去ゲートとして使用され得る。高濃度ドープされた領域３０２は、フローティングゲート延長部３１２ａ及び３２２ａに隣接している。消去動作において、高濃度ドープされた領域３０２に、消去ラインを介して消去ライン電圧（Ｖ_ＥＬ）が印加される。

【0064】

本発明の一実施形態によれば、図６に示すように、フローティングゲートチャネル領域３１０はチャネル幅Ｗ_１を有し、フローティングゲートチャネル領域３２０はチャネル幅Ｗ_２を有する。本発明の一実施形態によれば、チャネル幅Ｗ_２は、チャネル幅Ｗ_１よりも小さい。例えば、Ｗ_２はＷ_１の５０％から９０％とし得るが、それに限定されるものではない。本発明の一実施形態によれば、第２方向Ｄ_２におけるフローティングゲート３１２及び３２２の幅（すなわち、チャネル長として参照される）は実質的に同じとし得るが、それに限定されるものではない。本発明の一実施形態によれば、フローティングゲート３１２とＯＤ領域１００ａとの間の重なり面積は、フローティングゲート３２２とＯＤ領域１００ｂとの間の重なり面積よりも大きい。本発明の一実施形態によれば、ＯＤ領域１００ａの面積は、ＯＤ領域１００ｂの面積よりも大きい。本発明の一実施形態によれば、メモリセルＣ_１の面積は、メモリセルＣ_２の面積よりも大きい。

【0065】

本発明の一実施形態によれば、フローティングゲートトランジスタ３１及び３２は、同期的に動作（例えば、プログラム又は消去）される。例えば、プログラム動作の後、フローティングゲートトランジスタ３１及び３２はどちらもプログラム状態にある。消去動作の後、フローティングゲートトランジスタ３１及び３２はどちらも消去状態にある。シングルポリＮＶＭユニット２のメモリセルＣ_１及びメモリセルＣ_２は、軸Ｓに対して非対称なメモリセルレイアウト構造を有しているので、それが、メモリセルＣ_１に、メモリセルＣ_２よりも高いカップリングレシオを持たせる。換言すれば、プログラム動作及び消去動作の双方において、メモリセルＣ_１は、メモリセルＣ_２よりも高い効率を有する。

【0066】

図７は、本発明の他の一実施形態に従ったシングルポリＮＶＭユニットのレイアウトを示す概略図であり、同じ領域、層又は要素はなおも同じ参照符号によって表記している。図７は、２つのシングルポリＮＶＭユニット３及び３ａを示しており、シングルポリＮＶＭユニット３は、メモリセルＣ_１及びメモリセルＣ_２を有し、シングルポリＮＶＭユニット３ａは、メモリセルＣ_３及びメモリセルＣ_４を有する。メモリセルＣ_１−Ｃ_４は、１つの単一ＯＤ領域１００ｃを共有している。シングルポリＮＶＭユニット３は、それぞれフローティングゲート３１２及び３２２からＯＤ領域１００ｃまで連続的に延在するフローティングゲート延長部３１２ａ及び３２２ａを有し、ＯＤ領域１００ｃが消去ラインに電気的に結合される。フローティングゲート延長部３１２ａ及び３２２ａは、ＯＤ領域１００ａとＯＤ領域１００ｃとの間でアイソレーション領域１１０を渡り、そして、ＯＤ領域１００ｃと重なる。フローティングゲート延長部３１２ａ及び３２２ａは、細長い形状を有し得るとともに、上から見たときに第１方向Ｄ_１に沿って延在し得る。本発明の一実施形態によれば、第１方向Ｄ_１は第２方向Ｄ_２に対して直交する。

【0067】

図７に示す実施形態と図６に示した実施形態との間の相違は、メモリセルＣ_１のフローティングゲート延長部３１２ａは、ＯＤ領域１００ｃと部分的に重なるのみで、ＯＤ領域１００ｃと交差しておらず、メモリセルＣ_２のフローティングゲート延長部３２２ａは、ＯＤ領域１００ｃを渡っており、それが、ＯＤ領域１００ｃに対するフローティングゲート延長部３２２ａのいっそう高いカップリングレシオをもたらす、ということのみである。

【0068】

本発明は、少なくとも以下の利点を有する：（１）ウェイクアッププログラム動作を経ることなく、消去動作後に初期状態を自由に読み出すことができる；（２）メモリユニットが基準電流変動に対処する必要がなく、それ故に、メモリセルのサイズを更に縮小することができる；（３）メモリユニットが十分なセンシングウィンドウを維持することができる；（４）メモリユニットがデータ保持を向上させている；（５）プログラム／消去動作の動作電圧を低下させることができる；及び（６）より高速なアクセス時間。

【0069】

当業者がただちに気づくことには、本発明の教示を保持しながら装置及び方法の数多く変更及び改変が為され得る。従って、以上の開示は、添付の請求項の境界及び範囲によってのみ限定されると解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】