特許 6902952 位相補間器およびタイミング発生器、半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6902952

(24)【登録日】2021年6月24日

(45)【発行日】2021年7月14日

(54)【発明の名称】位相補間器およびタイミング発生器、半導体集積回路

(51)【国際特許分類】

   H03K 5/153 20060101AFI20210701BHJP

   H03L 7/00 20060101ALI20210701BHJP

【ＦＩ】

   H03K5/153

   H03L7/00 220

【請求項の数】12

【全頁数】35

(21)【出願番号】特願2017-140755(P2017-140755)

(22)【出願日】2017年7月20日

(65)【公開番号】特開2019-22136(P2019-22136A)

(43)【公開日】2019年2月7日

【審査請求日】2020年6月12日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】辻 将信

【審査官】 渡井 高広

(56)【参考文献】

【文献】 特開２００３−０８７１１３（ＪＰ，Ａ）

【文献】 米国特許第０４８７８１４３（ＵＳ，Ａ）

【文献】 特開２０１２−１７５６８３（ＪＰ，Ａ）

【文献】 特開２００２−１６３０３４（ＪＰ，Ａ）

【文献】 特表２０１４−５２０４３６（ＪＰ，Ａ）

【文献】 特開２００５−００４４５１（ＪＰ，Ａ）

【文献】 特開２０１３−１９２２１８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０２７１１７８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／１５３

Ｈ０３Ｌ ７／００

(57)【特許請求の範囲】

【請求項1】

第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、
前記第１信号から遅延して、前記第１レベルから前記第２レベルに遷移する第２信号を受ける第２入力ノードと、
第１電圧が供給される第１ラインと、
第２電圧が供給される第２ラインと、
中間ラインと、
一端が前記中間ラインと接続されるキャパシタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記キャパシタの電圧を初期化する初期化回路と、
入力コードの複数のビットに対応し、前記中間ラインと前記第２ラインの間に並列に接続された複数の回路ユニットと、
前記キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、
を備え、
各回路ユニットは、
その第１端が前記中間ラインおよび前記第２ラインのうちの一方と接続される第１経路と、
その第１端が前記第１経路の前記第１端と接続され、その第２端が前記第１経路の第２端と接続される第２経路と、
その第１端が、前記第１経路および前記第２経路それぞれの前記第２端と接続され、その第２端が、前記中間ラインおよび前記第２ラインのうちの他方と接続される抵抗と、
を含み、
前記第１経路は、前記第１信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第１値であるときオンとなるよう構成され、前記第２経路は、前記第２信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第２値であるときオンとなるように構成されることを特徴とする位相補間器。

【請求項2】

前記第１経路および前記第２経路はそれぞれ、第１スイッチおよび第２スイッチを含み、
前記第１経路の前記第１スイッチには、前記第１信号が入力され、
前記第２経路の前記第１スイッチには、前記第２信号が入力され、
前記第１経路の前記第２スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第２スイッチには、前記入力コードの対応するビットの相補信号が入力されることを特徴とする請求項１に記載の位相補間器。

【請求項3】

前記第２スイッチは、前記第１スイッチと前記抵抗の間に設けられることを特徴とする請求項２に記載の位相補間器。

【請求項4】

前記第１経路および前記第２経路はそれぞれ、前記第１スイッチを挟んで前記第２スイッチと反対側に設けられた第３スイッチをさらに含み、
前記第１経路の前記第３スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第３スイッチには、前記入力コードの対応するビットの相補信号が入力されることを特徴とする請求項２または３に記載の位相補間器。

【請求項5】

第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、
前記第１信号から遅延して、前記第１レベルから前記第２レベルに遷移する第２信号を受ける第２入力ノードと、
第１電圧が供給される第１ラインと、
第２電圧が供給される第２ラインと、
中間ラインと、
一端が前記中間ラインと接続されるキャパシタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記キャパシタの電圧を初期化する初期化回路と、
入力コードの複数のビットに対応し、前記中間ラインと前記第２ラインの間に並列に接続された複数の回路ユニットと、
前記キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、
を備え、
各回路ユニットは、
前記中間ラインと前記第２ラインの間に直列に設けられる抵抗および第１経路と、
前記第１経路と並列に設けられる第２経路と、
を含み、
前記第１経路は、前記第１信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第１値であるときオンとなるよう構成され、前記第２経路は、前記第２信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第２値であるときオンとなるように構成され、
前記第１経路および前記第２経路はそれぞれ、第１スイッチ、第２スイッチおよび前記第１スイッチを挟んで前記第２スイッチと反対側に設けられた第３スイッチを含み、
前記第１経路の前記第１スイッチには、前記第１信号が入力され、
前記第２経路の前記第１スイッチには、前記第２信号が入力され、
前記第１経路の前記第２スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第２スイッチには、前記入力コードの対応するビットの相補信号が入力され、
前記第１経路の前記第３スイッチには、前記入力コードの対応するビットが入力され、
前記第２経路の前記第３スイッチには、前記入力コードの対応するビットの相補信号が入力されることを特徴とする位相補間器。

【請求項6】

前記抵抗の一端は前記第２ラインと接続され、前記第１経路は、前記抵抗の他端と前記中間ラインの間に設けられることを特徴とする請求項１に記載の位相補間器。

【請求項7】

前記抵抗の一端は前記中間ラインと接続され、前記第１経路は、前記抵抗の他端と前記第２ラインの間に設けられることを特徴とする請求項１に記載の位相補間器。

【請求項8】

前記初期化回路は、
前記第１ラインと前記中間ラインの間に設けられる初期化トランジスタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記初期化トランジスタをオンする論理ゲートと、
を含むことを特徴とする請求項１から７のいずれかに記載の位相補間器。

【請求項9】

前記キャパシタは可変キャパシタであることを特徴とする請求項１から８のいずれかに記載の位相補間器。

【請求項10】

Ｎ個（Ｎ≧２）のステージを備え、各ステージは、第１位相補間器および第２位相補間器を含み、
ｉ番目（１≦ｉ≦Ｎ−１）のステージの前記第１位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第１入力ノードと接続され、
ｉ番目のステージの前記第２位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第２入力ノードと接続され、
１番目のステージの前記第１位相補間器および前記第２位相補間器はそれぞれ、前記第１入力ノードに第１信号を、前記第２入力ノードに第２信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成され、
前記第１位相補間器および前記第２位相補間器は、請求項１から９のいずれかに記載の位相補間器を含むことを特徴とするタイミング発生器。

【請求項11】

Ｎ個（Ｎ≧２）のステージを備え、各ステージは、第１位相補間器および第２位相補間器を含み、
ｉ番目（１≦ｉ≦Ｎ−１）のステージの前記第１位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第１入力ノードと接続され、
ｉ番目のステージの前記第２位相補間器の出力ノードは、（ｉ＋１）番目のステージの前記第１位相補間器および前記第２位相補間器それぞれの第２入力ノードと接続され、
１番目のステージの前記第１位相補間器および前記第２位相補間器はそれぞれ、前記第１入力ノードに第１信号を、前記第２入力ノードに第２信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成され、
前記第１位相補間器および前記第２位相補間器はそれぞれ、
第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、
前記第１信号から遅延して、前記第１レベルから前記第２レベルに遷移する第２信号を受ける第２入力ノードと、
第１電圧が供給される第１ラインと、
第２電圧が供給される第２ラインと、
中間ラインと、
一端が前記中間ラインと接続されるキャパシタと、
前記第１信号と前記第２信号がともに前記第１レベルである期間、前記キャパシタの電圧を初期化する初期化回路と、
入力コードの複数のビットに対応し、前記中間ラインと前記第２ラインの間に並列に接続された複数の回路ユニットと、
前記キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、
を備え、
各回路ユニットは、
前記中間ラインと前記第２ラインの間に直列に設けられる抵抗および第１経路と、
前記第１経路と並列に設けられる第２経路と、
を含み、
前記第１経路は、前記第１信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第１値であるときオンとなるよう構成され、前記第２経路は、前記第２信号が前記第２レベルであり、かつ前記入力コードの対応するビットが第２値であるときオンとなるように構成されることを特徴とするタイミング発生器。

【請求項12】

セット信号を生成するセット信号発生器と、
リセット信号を生成するリセット信号発生器と、
を備え、
前記セット信号発生器と前記リセット信号発生器の少なくとも一方は、請求項１０または１１に記載のタイミング発生器を含み、
前記セット信号発生器の出力信号に応じて第１レベル、前記リセット信号発生器の出力信号に応じて第２レベルに遷移するパルス信号を出力することを特徴とする半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、位相補間器に関する。

【背景技術】

【0002】

半導体集積回路（以下、ＩＣ）において、２つの信号の位相を内分して得られる中間的な位相を生成するために、位相補間器が利用される。信号の位相は、その信号のエッジで対応付けられる（特許文献１〜９参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１−２７３０４８号公報

【特許文献2】特開２００２−１９０７２４号公報

【特許文献3】特開２００３−８７１１３号公報

【特許文献4】特開２００６−３１９９６６号公報

【特許文献5】特開２００１−３３９２８０号公報

【特許文献6】特開２０１１−２５９２８６号公報

【特許文献7】特開２０１３−４６２７１号公報

【特許文献8】特開２０１２−２３１３８９４号公報

【特許文献9】国際公開ＷＯ２０１２／１６７２３９号公報

【非特許文献】

【0004】

【非特許文献1】Aravind Tharayil Narayanan et al.,、"A Fractional-N Sub-Sampling PLL using a Pipelined Phase-Interpolator With an FoM of .250 dB"、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 51, NO. 7, JULY 2016

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来と異なる位相補間器の提供にある。

【課題を解決するための手段】

【0006】

本発明のある態様は、位相補間器に関する。位相補間器は、第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、第１信号から遅延して、第１レベルから第２レベルに遷移する第２信号を受ける第２入力ノードと、第１電圧が供給される第１ラインと、第２電圧が供給される第２ラインと、中間ラインと、一端が中間ラインと接続されるキャパシタと、第１信号と第２信号がともに第１レベルである期間、キャパシタの電圧を初期化する初期化回路と、入力コードの複数のビットに対応し、中間ラインと第２ラインの間に並列に接続された複数の回路ユニットと、キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備える。各回路ユニットは、中間ラインと第２ラインの間に直列に設けられる抵抗および第１経路と、第１経路と並列に設けられる第２経路と、を含む。第１経路は、第１信号が第２レベルであり、かつ入力コードの対応するビットが第１値であるときオンとなるよう構成され、第２経路は、第２信号が第２レベルであり、かつ入力コードの対応するビットが第２値であるときオンとなるように構成される。

【0007】

この態様によると、第１信号に対する第２信号の遅延時間をＴ_Ｐ、回路ユニットの個数をＮとするとき、出力信号の位相を、Ｔ_Ｐ／Ｎを単位遅延幅として制御できる。

【0008】

キャパシタの充電電流あるいは放電電流（充放電電流と総称する）を規定する電流源が不要であるため、一実施の形態において、低電圧動作が可能となる。

【0009】

また電流源を用いる構成では、電流源をバイアスするバイアス回路が必要であり、動作開始時の遅延が問題となり得る。一方、この態様ではバイアス回路が不要であるため、一実施の形態において、動作開始時にバイアス回路の起動を待たずに位相補間動作が可能となる。

【0010】

また抵抗や電流源を用いず、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみでキャパシタを放電（あるいは充電）する構成では、ＭＯＳトランジスタのゲート長Ｌにもとづいて充放電電流を規定する必要があるが、この場合、電流を小さくするためにゲート長Ｌを大きくするとゲート容量が大きくなり、消費電力が増大する。一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。これに対して、この態様では、抵抗によって充放電電流を規定することができる。したがって一実施の形態において、第１スイッチのゲート容量を小さくすることも可能であり、消費電力を低減できる。

【0011】

さらには、キャパシタの容量と抵抗の抵抗値の両方をパラメータとした回路設計が可能であるため、精度、回路面積、消費電力などのバランスを考慮した設計が可能となる。

【0012】

第１経路および第２経路はそれぞれ、第１スイッチおよび第２スイッチを含んでもよい。第１経路の第１スイッチには、第１信号が入力され、第２経路の第１スイッチには、第２信号が入力され、第１経路の第２スイッチには、入力コードの対応するビットが入力され、第２経路の第２スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。

【0013】

第２スイッチは、第１スイッチと抵抗の間に設けられてもよい。これにより、逆の場合に比べて、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を改善できる。

【0014】

第１経路および第２経路はそれぞれ、第１スイッチを挟んで第２スイッチと反対側に設けられた第３スイッチをさらに含んでもよい。第１経路の第３スイッチには、入力コードの対応するビットが入力され、第２経路の第３スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
これにより、抵抗側および中間ライン側両方に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）をさらに小さくできる。

【0015】

抵抗の一端は第２ラインと接続され、第１経路は、抵抗の他端と中間ラインの間に設けられてもよい。

【0016】

抵抗の一端は中間ラインと接続され、第１経路は、抵抗の他端と第２ラインの間に設けられてもよい。

【0017】

初期化回路は、第１ラインと中間ラインの間に設けられる初期化トランジスタと、第１信号と第２信号がともに第１レベルである期間、初期化トランジスタをオンする論理ゲートと、を含んでもよい。

【0018】

キャパシタは可変キャパシタであってもよい。キャパシタの他端は接地されてもよい。

【0019】

本発明の別の態様はタイミング発生器に関する。タイミング発生器は、複数の上述した位相補間器の組み合わせで構成される。タイミング発生器は、Ｎ個（Ｎ≧２）のステージを備え、各ステージは、第１位相補間器および第２位相補間器を含む。ｉ番目（１≦ｉ≦Ｎ−１）のステージの第１位相補間器の出力ノードは、（ｉ＋１）番目のステージの第１位相補間器および第２位相補間器それぞれの第１入力ノードと接続される。ｉ番目のステージの第２位相補間器の出力ノードは、（ｉ＋１）番目のステージの第１位相補間器および第２位相補間器それぞれの第２入力ノードと接続される。第１位相補間器および第２位相補間器はそれぞれ、第１入力ノードに第１信号を、第２入力ノードに第２信号を受け、制御データに応じたタイミングにエッジを有する出力信号を生成可能に構成される。

【0020】

この態様によれば、各ステージにおける分解能Ｋを設計パラメータとすることができ、この分解能Ｋとステージの個数Ｎに応じて、タイミング発生器全体としての分解能を規定できる。理論上は、基準信号の周波数に制限されずに、無限に高い時間分解能を得ることができる。またエッジにタイミング情報を有する信号がマルチプレクサ（アナログスイッチ）を通過しないため、高精度なタイミング制御が可能となる。また、各ステージの分解能Ｋを調整することで、ステージの個数Ｎを抑える設計が可能であり、ステージ数の増加に伴うバラツキの抑制も可能となる。

【0021】

Ｎ番目のステージでは、第１位相補間器と第２位相補間器の一方が省略されてもよい。これにより回路面積を小さくできる。

【0022】

ｉ番目（１≦ｉ≦Ｎ−１）のステージにおいて、第１位相補間器と第２位相補間器の出力信号のエッジは、そのステージの時間分解能に相当する時間差を有してもよい。たとえば各ステージにおいて、第１位相補間器と第２位相補間器には、値が１異なるコードが供給されてもよい。これにより、最高の時間分解能を得ることができる。

【0023】

１番目のステージにおいて、第１位相補間器および第２位相補間器の第１入力ノードには、共通の第１基準信号が入力され、第１位相補間器および第２位相補間器の第２入力ノードには、共通の第２基準信号が入力されてもよい。

【0024】

１番目のステージにおいて、第１位相補間器の第１入力ノードには第１基準信号が入力され、第１位相補間器の第２入力ノードと第２位相補間器の第１入力ノードには、共通の第２基準信号が入力され、第２位相補間器の第２入力ノードには、第３基準信号が入力されてもよい。

【0025】

位相補間器は、キャパシタと、（i）第１信号に応じて、第１タイミングの発生後に、制御データに応じた電流量でキャパシタを充電または放電し、(ii)第２信号に応じて、第２タイミングの発生後に、一定の電流量でキャパシタを充電または放電する充放電回路と、キャパシタの電圧がしきい値に達するとレベルが変化する出力信号を生成する出力回路と、を含んでもよい。

【0026】

ある態様において位相補間器は、第１レベルから第２レベルに遷移する第１信号を受ける第１入力ノードと、第１信号から遅延して、第１レベルから第２レベルに遷移する第２信号を受ける第２入力ノードと、第１電圧が供給される第１ラインと、第２電圧が供給される第２ラインと、中間ラインと、一端が中間ラインと接続されるキャパシタと、第１信号と第２信号がともに第１レベルである期間、キャパシタの電圧を初期化する初期化回路と、入力コードの複数のビットに対応し、中間ラインと第２ラインの間に並列に接続された複数の回路ユニットと、キャパシタの電圧が所定のしきい値とクロスすると、レベルが変化する出力信号を生成する出力回路と、を備える。各回路ユニットは、中間ラインと第２ラインの間に直列に設けられる抵抗および第１経路と、第１経路と並列に設けられる第２経路と、を含む。第１経路は、第１信号が第２レベルであり、かつ入力コードの対応するビットが第１値であるときオンとなるよう構成され、第２経路は、第２信号が第２レベルであり、かつ入力コードの対応するビットが第２値であるときオンとなるように構成される。

【0027】

この態様によると、第１信号に対する第２信号の遅延時間をＴ_Ｐ、回路ユニットの個数をＮとするとき、出力信号の位相を、Ｔ_Ｐ／Ｎを単位遅延幅として制御できる。

【0028】

キャパシタの充電電流あるいは放電電流（充放電電流と総称する）を規定する電流源が不要であるため、一実施の形態において、低電圧動作が可能となる。

【0029】

また電流源を用いる構成では、電流源をバイアスするバイアス回路が必要であり、動作開始時の遅延が問題となり得る。一方、この態様ではバイアス回路が不要であるため、一実施の形態において、動作開始時にバイアス回路の起動を待たずに位相補間動作が可能となる。

【0030】

また抵抗や電流源を用いず、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみでキャパシタを放電（あるいは充電）する構成では、ＭＯＳトランジスタのゲート長Ｌにもとづいて充放電電流を規定する必要があるが、この場合、電流を小さくするためにゲート長Ｌを大きくするとゲート容量が大きくなり、消費電力が増大する。一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。これに対して、この態様では、抵抗によって充放電電流を規定することができる。したがって一実施の形態において、第１スイッチのゲート容量を小さくすることも可能であり、消費電力を低減できる。

【0031】

さらには、キャパシタの容量と抵抗の抵抗値の両方をパラメータとした回路設計が可能であるため、精度、回路面積、消費電力などのバランスを考慮した設計が可能となる。

【0032】

第１経路および第２経路はそれぞれ、第１スイッチおよび第２スイッチを含んでもよい。第１経路の第１スイッチには、第１信号が入力され、第２経路の第１スイッチには、第２信号が入力され、第１経路の第２スイッチには、入力コードの対応するビットが入力され、第２経路の第２スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。

【0033】

第２スイッチは、第１スイッチと抵抗の間に設けられてもよい。これにより、逆の場合に比べて、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を改善できる。

【0034】

第１経路および第２経路はそれぞれ、第１スイッチを挟んで第２スイッチと反対側に設けられた第３スイッチをさらに含んでもよい。第１経路の第３スイッチには、入力コードの対応するビットが入力され、第２経路の第３スイッチには、入力コードの対応するビットの相補信号が入力されてもよい。
これにより、抵抗側および中間ライン側両方に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）をさらに小さくできる。

【0035】

抵抗の一端は第２ラインと接続され、第１経路は、抵抗の他端と中間ラインの間に設けられてもよい。

【0036】

抵抗の一端は中間ラインと接続され、第１経路は、抵抗の他端と第２ラインの間に設けられてもよい。

【0037】

初期化回路は、第１ラインと中間ラインの間に設けられる初期化トランジスタと、第１信号と第２信号がともに第１レベルである期間、初期化トランジスタをオンする論理ゲートと、を含んでもよい。

【0038】

キャパシタは可変キャパシタであってもよい。キャパシタの他端は接地されてもよい。

【0039】

本発明の別の態様は、半導体集積回路に関する。半導体集積回路は、遅延パルス発生器を備える。遅延パルス発生器は、セット信号を生成するセット信号発生器と、リセット信号を生成するリセット信号発生器と、を備えてもよい。セット信号発生器とリセット信号発生器の少なくとも一方は、上述のいずれかのタイミング発生器を含んでもよい。遅延パルス発生器は、セット信号発生器の出力信号に応じて第１レベル、リセット信号発生器の出力信号に応じて第２レベルに遷移するパルス信号を出力してもよい。

【0040】

パルス信号は、パルス幅変調信号であってもよい。両側のエッジを変調する場合、セット信号発生器とリセット信号発生器の両方を、上述のタイミング発生器で構成してもよい。片側のエッジのみを変調する場合、セット信号発生器とリセット信号発生器の一方のみを、上述のタイミング発生器で構成し、他方は固定遅延回路で構成してもよい。

【0041】

半導体集積回路は、Ｄ級アンプのコントローラ、ＤＣ／ＤＣコンバータのコントローラ、ＬＥＤドライバのコントローラ、モータのコントローラであってもよい。

【0042】

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

【0043】

さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0044】

本発明のある態様によれば、従来と異なる位相補間器を提供できる。

【図面の簡単な説明】

【0045】

【図1】第１の実施の形態に係る位相補間器の回路図である。

【図2】第１実施例に係る位相補間器の回路図である。

【図3】図３（ａ）〜（ｃ）は、出力回路の構成例の回路図である。

【図4】出力回路の別の構成例の回路図である。

【図5】出力回路の別の構成例の回路図である。

【図6】キャパシタの構成例の回路図である。

【図7】位相補間器の動作波形図である。

【図8】図８（ａ）、（ｂ）は、位相補間器の動作を説明する等価回路図である。

【図9】位相補間器の動作の制御コードの依存性を説明する図である。

【図10】第１の比較技術に係る位相補間器の簡略化された回路図である。

【図11】第２の比較技術に係る位相補間器の簡略化された回路図である。

【図12】第１実施例に係る位相補間器の回路図である。

【図13】第２実施例に係る位相補間器の回路図である。

【図14】図１４（ａ）〜（ｃ）は、第１〜第３実施例に係る位相補間器それぞれの動作波形図である。

【図15】図１５（ａ）、（ｂ）は、第１〜第３実施例に係る位相補間器それぞれの、入力コードと遅延量の関係を示す図である。

【図16】図１６（ａ）は、第１〜第３実施例に係る位相補間器それぞれのＤＮＬを示す図であり、図１６（ｂ）は、第１〜第３実施例に係る位相補間器それぞれのＩＮＬを示す図である。

【図17】第２の実施の形態に係る位相補間器の回路図である。

【図18】第４実施例に係る位相補間器の回路図である。

【図19】第５実施例に係る位相補間器の回路図である。

【図20】第３の実施の形態に係る位相補間器の回路図である。

【図21】第６実施例に係る位相補間器の回路図である。

【図22】図２１の位相補間器の動作波形図である。

【図23】図２３（ａ）〜（ｃ）は、従来のタイミング発生器の回路図である。

【図24】図２４（ａ）、（ｂ）は、従来の位相補間器を用いたタイミング発生器の回路図である。

【図25】実施の形態に係るタイミング発生器のブロック図である。

【図26】位相補間器の基本動作を説明する図である。

【図27】図２５のタイミング発生器の動作波形図である。

【図28】図２５のタイミング発生器のパイプライン動作を説明する図である。

【図29】第１変形例に係るタイミング発生器の回路図である。

【図30】タイミング発生器を用いた遅延パルス発生器の回路図である。

【図31】デジタル制御のスイッチング電源のブロック図である。

【図32】モータ駆動システムのブロック図である。

【図33】図３３（ａ）、（ｂ）は、オーディオ回路のブロック図である。

【図34】発光装置のブロック図である。

【発明を実施するための形態】

【0046】

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0047】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

【0048】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

【0049】

（第１の実施の形態）
図１は、第１の実施の形態に係る位相補間器７００の回路図である。位相補間器７００は、第１入力ノードＩＮ１、第２入力ノードＩＮ２および出力ノードＯＵＴを有する。２つの入力ノードＩＮ１，ＩＮ２には、第１タイミングφ_Ａにエッジを有する第１信号Ｓ_１と、第２タイミングφ_Ｂにエッジを有する第２信号Ｓ_２が入力される。位相補間器７００は、入力コードＤ_ＣＮＴに応じたタイミングφ_ＯＵＴにエッジを有する出力信号Ｓ_ＯＵＴを生成し、出力ノードＯＵＴから出力する。ここでは理解の容易化のために、第１タイミングφ_Ａは、第２タイミングφ_Ｂに先行するものとし、それらの時間差をＴ_Ｐとする。この時間差Ｔ_Ｐを基準時間Ｔ_Ｐとも称する。また、この実施の形態ではタイミング（位相）を規定するエッジは、ポジエッジ（立ち上がりエッジ、リーディングエッジ）とする。

【0050】

位相補間器７００は、第１ライン７０２、第２ライン７０４、中間ライン７０６、キャパシタＣ_１、初期化回路７１０、複数の回路ユニット７２０＿１〜７２０＿Ｎ、出力回路７３０および入力バッファ７４０を備える。回路ユニット７２０の個数Ｎは、位相補間器７００の階調数（時間分解能）、言い換えれば入力コードＤ_ＣＮＴの階調数に対応しており、入力コードＤ_ＣＮＴをサーモメータコードで表記したときのビット数と等しい。

【0051】

第１ライン７０２には第１電圧が、第２ライン７０４には第２電圧が供給されている。本実施の形態において第１電圧は電源電圧Ｖ_ＤＤ、第２電圧は接地電圧Ｖ_ＳＳ（Ｖ_ＧＮＤ）であり、したがって第１ライン７０２は電源ライン、第２ライン７０４は接地ラインとなる。

【0052】

キャパシタＣ_１の一端は中間ライン７０６と接続され、他端は接地されてその電位が固定されている。

【0053】

初期化回路７１０は、第１ライン７０２と中間ライン７０６の間に設けられ、第１信号Ｓ_１と第２信号Ｓ_２がともに第１レベル（ローレベル）である期間、キャパシタＣ_１の電圧（キャパシタ電圧Ｖ_Ｃ１という）を初期化する。ここでは初期化電圧は、第１ライン７０２の電源電圧Ｖ_ＤＤである。

【0054】

複数の回路ユニット７２０＿１〜７２０＿Ｎは、中間ライン７０６と第２ライン７０４の間に並列に接続される。複数の回路ユニット７２０＿１〜７２０＿Ｎは、キャパシタＣ_１の電荷を放電する機能を有する。

【0055】

出力回路７３０は、キャパシタ電圧Ｖ_Ｃ１が所定のしきい値Ｖ_ＴＨとクロスするとレベルが変化する出力信号Ｓ_ＯＵＴを生成する。キャパシタ電圧Ｖ_Ｃ１と所定のしきい値Ｖ_ＴＨがクロスするタイミングが出力タイミングφ_ＯＵＴであり、出力信号Ｓ_ＯＵＴは出力タイミングφ_ＯＵＴにエッジを有する。その限りでないが、たとえば出力回路７３０は、たとえばＣＭＯＳインバータあるいはバッファ、電圧コンパレータ、ダイナミックラッチ回路、レベルシフト回路など、電圧信号を２値化する電圧比較手段で構成できる。

【0056】

複数の回路ユニット７２０＿１〜７２０＿Ｎは同様に構成される。各回路ユニット７２０は、抵抗Ｒ_ｇ、第１経路７２４、第２経路７２６を含む。

【0057】

抵抗Ｒ_ｇの一端は、第２ライン７０４と接続される。第１経路７２４は、抵抗Ｒ_ｇの他端と中間ライン７０６の間に設けられる。第１経路７２４は、第１信号Ｓ_１が第２レベル（ハイ）であり、かつ入力コードＤ_ＣＮＴの対応するビットｓｅｌが第１値（ここでは１とする）であるときオンとなる。

【0058】

また第２経路７２６は、抵抗Ｒ_ｇの他端と中間ライン７０６の間に、第１経路７２４と並列に設けられる。第２経路７２６は、第２信号Ｓ_２が第２レベル（ハイ）であり、かつ入力コードＤ_ＣＮＴの対応するビットｓｅｌが第２値（ここでは０とする）であるときオンとなる。

【0059】

以上が位相補間器７００の基本構成である。
この位相補間器７００は、回路構成がシンプルであり、電流源を有しないため、低電圧で動作である。また、詳しくは後述するように、プロセスばらつき、電源電圧変動、温度変動の影響を受けにくく、また高速で起動させることができる。

【0060】

また抵抗Ｒ_ｇのばらつきは、第１信号Ｓ_１および第２信号Ｓ_２のエッジのタイミングφ_Ａ，φ_Ｂの相対時間差内に圧縮されて現れるため、その影響は実質的に無視できる。これにより、抵抗Ｒ_ｇを高精度にトリミングするなどの処理が不要となる。

【0061】

本発明は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な実施例や変形例を説明する。

【0062】

（第１実施例）
図２は、第１実施例に係る位相補間器７００Ａの回路図である。初期化回路７１０は、ＰＭＯＳトランジスタである初期化トランジスタＭ_Ｐ１と、論理ゲート７１２を含む。論理ゲート７１２は、第１信号Ｓ_１と第２信号Ｓ_２の論理和に応じた信号を、初期化トランジスタＭ_Ｐ１のゲートに出力する。この例では論理ゲート７１２はＯＲゲートであり、第１信号Ｓ_１と第２信号Ｓ_２が両方ローレベルの期間、初期化トランジスタＭ_Ｐ１がオンとなり、キャパシタ電圧Ｖ_Ｃ１がＶ_ＤＤに初期化される。

【0063】

第１経路７２４は、直列に接続された第１スイッチＳＷ_Ａ１〜第３スイッチＳＷ_Ａ３を含む。同様に第２経路７２６は、直列に接続された第１スイッチＳＷ_Ｂ１〜第３スイッチＳＷ_Ｂ３を含む。

【0064】

第１スイッチＳＷ_Ａ１，ＳＷ_Ｂ１はＮＭＯＳトランジスタであり、それぞれのゲートには、第１信号Ｓ_１，Ｓ_２が入力される。第１経路７２４の第１スイッチＳＷ_Ａ１は、第１信号Ｓ_１が第２レベル（ハイ）の期間にオンとなり、第２経路７２６の第１スイッチＳＷ_Ｂ１は、第２信号Ｓ_２が第２レベル（ハイ）の期間にオンとなる。入力バッファ７４０は、第１信号Ｓ_１、第２信号Ｓ_２に応じて複数の回路ユニット７２０に含まれる複数の第１スイッチＳＷ_Ａ１，ＳＷ_Ｂ１を駆動する。なお、第１信号Ｓ_１および第２信号Ｓ_２を生成する回路の出力インピーダンスが十分に低い場合（駆動能力が高い場合）、入力バッファ７４０は省略してもよい。

【0065】

第１経路７２４の第２スイッチＳＷ_Ａ２と第３スイッチＳＷ_Ａ３のペアは、第２経路７２６の第２スイッチＳＷ_Ｂ２と第３スイッチＳＷ_Ｂ３のペアと相補的にオン（オフ）する。第２スイッチおよび第３スイッチＳＷ_Ａ２，ＳＷ_Ａ２，ＳＷ_Ｂ２，ＳＷ_Ｂ２は、第１スイッチＳＷ_Ａ１，ＳＷ_Ｂ１と同型のトランジスタ（すなわちＮＭＯＳトランジスタ）を用いればよい。

【0066】

位相補間器７００に入力される入力コードＤ_ＣＮＴはＮビットのサーモメータコードとすることができ、サーモメータコードは、Ｎ個のビットｓｅｌ［０］〜ｓｅｌ［Ｎ−１］を含む。各ビットｓｅｌは、複数の回路ユニット７２０のうち対応するひとつに供給される。各回路ユニット７２０＿ｉ（１≦ｉ≦Ｎ）において、第１経路７２４の第２スイッチＳＷ_Ａ２と第３スイッチＳＷ_Ａ３のペアは、対応するビットｓｅｌ［ｉ−１］に応じて制御され、第２経路７２６の第２スイッチＳＷ_Ｂ２と第３スイッチＳＷ_Ｂ３のペアは、対応するビットｓｅｌ［ｉ−１］の反転信号＃ｓｅｌ［ｉ−１］に応じて制御される。反転信号＃ｓｅｌは、インバータ７２２によって生成することができる。

【0067】

複数の回路ユニット７２０＿１〜７２０＿Ｎに関して、第１経路７２４（もしくは第２経路７２６）が導通状態であるときに、その経路のインピーダンスは等しいものとし、そのインピーダンスをＲとする。第１経路７２４のインピーダンスＲは、抵抗Ｒ_ｇの抵抗値と、複数のスイッチＳＷ_Ａ１〜ＳＷ_Ａ３のオン抵抗の合計であり、第２経路７２６のインピーダンスＲは、抵抗Ｒ_ｇの抵抗値と、複数のスイッチＳＷ_Ｂ１〜ＳＷ_Ｂ３のオン抵抗の合計である。

【0068】

図３（ａ）〜（ｃ）は、出力回路７３０の構成例の回路図である。図３（ａ）の出力回路７３０は、ＣＭＯＳインバータである。図３（ｂ）の出力回路７３０は、差動アンプを用いた電圧コンパレータである。図３（ｃ）の出力回路７３０は、レベルシフト回路を利用して構成される。

【0069】

図４は、出力回路７３０の構成例の回路図である。図４の出力回路７３０は、ダイナミックラッチ回路を利用して構成される。キャパシタ電圧Ｖ_Ｃ１は、ダイナミックラッチ回路のイネーブル端子（ラッチ端子、クロック入力）に入力される。この出力回路７３０にはさらにリセット信号ＲＳＴ（反転論理）が入力されており、電圧比較動作前に初期化可能に構成される。初期化された状態では出力Ｓ_ＯＵＴはハイである。キャパシタ電圧Ｖ_Ｃ１がしきい値Ｖ_ＴＨとクロスすると、ダイナミックラッチ回路が活性化し、Ｖ_ＤＤとＶ_ＧＮＤの電圧比較が行われ、出力Ｓ_ＯＵＴがローレベルに遷移する。

【0070】

出力回路７３０は、位相補間器７００の後段の回路と一体に形成されてもよい。たとえば位相補間器７００の後段に、差動フリップフロップが配置される場合、出力回路７３０は差動フリップフロップに内蔵することができる。図５は、出力回路７３０が組み込まれた差動フリップフロップの回路図である。図５の出力回路７３０の構成は図４のダイナミックラッチ回路と同様である。

【0071】

図６は、キャパシタＣ_１の構成例の回路図である。キャパシタＣ_１は、可変容量で構成してもよい。可変容量の構成は特に限定されず、公知技術を用いればよい。キャパシタＣ_１に加えて、あるいはそれに代えて、抵抗Ｒ_ｇを可変抵抗としてもよい。

【0072】

以上が位相補間器７００Ａの構成である。続いて位相補間器７００Ａの動作を説明する。
図７は、位相補間器７００Ａの動作波形図である。ここではＮ＝４を例とする。時刻ｔ_０より前において、第１信号Ｓ_１、第２信号Ｓ_２はともにローレベルであり、したがってキャパシタ電圧Ｖ_Ｃ１は初期値である電源電圧Ｖ_ＤＤに初期化されている。第１信号Ｓ_１、第２信号Ｓ_２がローレベルであるから、第１スイッチＳＷ_Ａ１、ＳＷ_Ｂ１はともにオフであり、第１経路７２４、第２経路７２６は遮断状態であり、キャパシタＣ_１に電荷が保持される。

【0073】

図８（ａ）、（ｂ）は、位相補間器７００の動作を説明する等価回路図である。図８（ａ）は、第１信号Ｓ_１がハイレベル、第２信号Ｓ_２がローレベルの状態、すなわち図７の時刻ｔ_０〜ｔ_１を表す。また図８（ｂ）は、第１信号Ｓ_１および第２信号Ｓ_２が両方ハイレベルの状態、すなわち図７の時刻ｔ_１以降を表す。キャパシタ電圧Ｖ_Ｃ１がしきい値電圧Ｖ_ＴＨとクロスすると、出力信号Ｓ_ＯＵＴが遷移する。

【0074】

位相補間器７００に入力されるサーモメータコードｓｅｌ［Ｎ−１：０］のうち、値が１であるビットの個数をＫとする。ただし、０≦Ｋ≦Ｎである。

【0075】

図８（ａ）の状態では、キャパシタＣ_１は、Ｋ個の抵抗Ｒの並列接続回路７２１ａによって放電される。並列接続回路７２１ａの抵抗は、Ｒ／Ｋであり、時定数はＣ Ｒ／Ｋである。したがって図Ａの時刻ｔ_１におけるキャパシタ電圧Ｖ_Ｃ１（ｔ_１）は、式（１）で表される。
Ｖ_Ｃ１（ｔ_１）＝Ｖ_ＤＤ・ｅｘｐ（−Ｔ_Ｐ／（Ｃ Ｒ／Ｋ）） …（１）

【0076】

図８（ｂ）の状態では、制御コードＤ_ＣＮＴの値（すなわちＫ）に依存せず、キャパシタＣ_１は、Ｎ個すべての抵抗Ｒの並列接続回路７２１ｂによって放電される。並列接続回路７２１ｂの抵抗はＲ／Ｎであり、時定数はＣ Ｒ／Ｎである。

【0077】

式（１）の電圧Ｖ_Ｃ１（ｔ_１）を初期値として、電圧Ｖ_Ｃ１がしきい値電圧Ｖ_ＴＨに低下するのに要する時間τは、式（２）で表される。
τ＝Ｃ Ｒ／Ｎ ｌｎ（Ｖ_Ｃ１（ｔ_１）／Ｖ_ＴＨ） …（２）

【0078】

式（１）を式（２）に代入すると、式（３）を得る。
τ＝Ｃ Ｒ／Ｎ ｌｎ（Ｖ_ＤＤ・ｅｘｐ（−Ｔ_Ｐ／（Ｃ Ｒ／Ｋ））／Ｖ_ＴＨ）
＝Ｃ Ｒ／Ｎ ｛ｌｎ（Ｖ_ＤＤ／Ｖ_ＴＨ）−Ｔ_Ｐ／（Ｃ Ｒ／Ｋ））｝
＝Ｃ Ｒ／Ｎ ｌｎ（Ｖ_ＤＤ／Ｖ_ＴＨ）−Ｔ_Ｐ Ｋ／Ｎ （３）

【0079】

したがって、時刻ｔ_０から時刻ｔ_３までの遅延時間Ｔ_{ＤＥＬＡＹ}は、式（４）で表される。
Ｔ_{ＤＥＬＡＹ}＝Ｔ_Ｐ＋τ
＝Ｃ Ｒ／Ｎ ｌｎ（Ｖ_ＤＤ／Ｖ_ＴＨ）＋Ｔ_Ｐ （Ｎ−Ｋ）／Ｎ （４）

【0080】

式（４）の右辺第１項は制御コードに依存しない定数（オフセット遅延）である。したがって実施の形態に係る位相補間器７００によれば、基準時間Ｔ_Ｐ／Ｎを時間分解能（単位遅延幅）として、出力信号Ｓ_ＯＵＴの位相φ_ＯＵＴを制御することができる。

【0081】

定電流源でキャパシタを放電（あるいは充電）すると、キャパシタ電圧は直線的に変化する。一方、抵抗でキャパシタを放電（あるいは充電）すると、キャパシタ電圧はＣＲ時定数でＣＲ時定数で決まる指数関数にしたがって非直線的に変化する。したがって、直感的には、抵抗を用いると、定電流源を用いる場合に比べて精度が劣化するように思われる。しかしながら、式（４）は、遅延時間を単位遅延幅Ｔ_Ｐ／Ｎ刻みで正確に制御可能であることを数学的に示しており、抵抗を用いることのデメリットは存在しない。抵抗を用いることのメリットについては後述する。

【0082】

この位相補間器７００により正確な位相遅延を発生させるためには、（Ｎ−Ｋ）＝１であるときの遅延時間Ｔ_{ＤＥＬＡＹ}が、基準時間Ｔ_Ｐより大きくなければならない。そうすると、基準時間Ｔ_Ｐは、以下の範囲で用いることができる。
Ｔ_Ｐ＜Ｃ Ｒ ｌｎ（Ｖ_ＤＤ／Ｖ_ＴＨ）／（Ｎ−１）

【0083】

なお、初期化されたキャパシタＣ_１を、Ｎ個すべての回路ユニット７２０で放電したときに、放電開始から基準時間Ｔ_Ｐの経過後に、キャパシタ電圧Ｖ_Ｃ１がしきい値電圧Ｖ_ＴＨとクロスするように、インピーダンスＲおよびキャパシタＣを定めてもよい。言い換えれば、以下の関係式が成り立つように、ＲとＣを定めてもよい。
Ｔ_Ｐ＝Ｃ Ｒ／Ｎ ｌｎ（Ｖ_ＤＤ／Ｖ_ＴＨ） …（５）

【0084】

式（５）を式（４）に代入すると、式（６）を得る。
Ｔ_{ＤＥＬＡＹ}＝Ｔ_Ｐ＋Ｔ_Ｐ／Ｎ×（Ｎ−Ｋ） …（６）
を得る。つまりＫ＝Ｎの場合に、出力信号Ｓ_ＯＵＴの位相を、第２信号Ｓ_２の位相と一致させることができる。

【0085】

図９は、位相補間器７００の動作の制御コードの依存性を説明する図である。ここでは理解の容易化のためキャパシタ電圧Ｖ_Ｃ１の電圧変化を直線で表す。また式（５）を満たすように回路が設計されているものとする。図９には、制御コードｓｅｌ［３：０］＝[１１１１]〜［００００］それぞれの波形が示される。なお、制御コードはサーモメータコードであり、１の個数のみに意味があり、ビットの順序に本質的な意味はないことに留意されたい。図９から明らかなように、出力信号Ｓ_ＯＵＴの位相φ_ＯＵＴを、制御コードｓｅｌ[３：０]に応じて制御することができる。

【0086】

以上が位相補間器７００Ａの動作である。続いて位相補間器７００Ａの利点を説明する。位相補間器７００の利点は、いくつかの比較技術との対比によって明確となる。

【0087】

（第１の比較技術）
図１０は、第１の比較技術に係る位相補間器７００Ｒの簡略化された回路図である。なお、比較技術を公知技術と認定してはならない。位相補間器７００Ｒの回路ユニット７２０Ｒは、回路ユニット７２０の抵抗Ｒ_ｇに代えて、電流源ＣＳが設けられる。この位相補間器７００Ｒでは、電流源ＣＳの両端間電圧ΔＶを、飽和電圧Ｖ_ＳＡＴより大きく維持しなければならない。そのため、電源電圧Ｖ_ＤＤを小さくすることができず、また消費電力が大きくなってしまう。

【0088】

これに対して実施の形態に係る位相補間器７００では、電流源ＣＳが存在しないため、電源電圧Ｖ_ＤＤを低くすることができ、消費電力を下げることができる。たとえば、０．１８μｍ〜２８ｎｍのプロセス世代では、ＭＯＳトランジスタのしきい値は、Ｖｔｈ＝０．２５〜０．７Ｖ、オーバードライバ電圧はＶｏｄ＝０．１５〜０．２Ｖ程度である。したがって、実施の形態に係る位相補間器７００では、Ｖ_ＤＤ＝１Ｖ以下での動作が可能であり、製作したサンプルでは、０．６Ｖ以下での動作も可能であった。

【0089】

また比較技術のように電流源ＣＳを用いると、電流源ＣＳをバイアスするためのバイアス回路７５０が必要となるため、回路面積の点でも有利である。また、バイアス電圧のノイズの影響を考慮する必要がないため、レイアウトが容易となる。

【0090】

さらに比較技術では、ＩＣの電源投入後、バイアス回路７５０が起動して初めて、位相補間器７００Ｒが動作可能となる。

【0091】

これに対して実施の形態に係る位相補間器７００では、ＩＣの電源投入後、直ちに動作可能となる。

【0092】

（第２の比較技術）
図１１は、第２の比較技術に係る位相補間器７００Ｓの簡略化された回路図である。位相補間器７００Ｓの回路ユニット７２０Ｓは、図１０の位相補間器７００Ｒから電流源ＣＳを省略した構成である。この比較技術では、第１経路７２４のインピーダンスＲは、第１スイッチＳＷ_Ａ１およびスイッチＳＷ_Ａ２のオン抵抗の合計で規定され、第２経路７２６のインピーダンスＲは、第１スイッチＳＷ_Ｂ１およびスイッチＳＷ_Ｂ２のオン抵抗の合計で規定される。

【0093】

位相補間器７００Ｓの消費電力を下げるためには、インピーダンスＲを高くして、放電電流を小さくすることが望ましい。しかしながら位相補間器７００Ｓにおいて、スイッチＳＷ_Ａ１、ＳＷ_Ａ２（ＳＷ_Ｂ１，ＳＷ_Ｂ２）のオン抵抗を大きくするためには、ＭＯＳトランジスタのゲート長Ｌを長くしなければならない。ゲート長Ｌが長くなると、ＭＯＳトランジスタのゲート容量が増大するため、ゲート電圧のスルーレートが低下し、スイッチング損失が増大する。また、スイッチをターンオン、あるいはターンオフさせるために必要なゲート駆動電流も増大する。このため図１１の位相補間器７００Ｓでは、消費電力の低下に限界がある。

【0094】

一方、ＭＯＳトランジスタのチャネル幅Ｗにもとづいて充放電電流を調節する手法をとることも可能であるが、電流を小さくするためにチャネル幅Ｗを小さくすることは、バラツキ増大を招き、性能が低下することになる。加えて、チャネル幅Ｗの最小幅には、プロセス製造上の限界がある。そのため、ＭＯＳＦＥＴのパラメータＷ／Ｌのみによる充放電電流の設計手法では、低消費電力と高性能を両立することは難しい。

【0095】

これに対して位相補間器７００（７００Ａ、あるいは後出の７００Ｂ，７００Ｃ）によれば、抵抗Ｒ_ｇの抵抗値を大きくすれば、ＳＷ_Ａ１〜ＳＷ_Ａ３，ＳＷ_Ｂ１〜ＳＷ_Ｂ３のゲート長Ｌを長くする必要がないため、スイッチング損失を低減でき、またゲート駆動電流を低減でき、チャネル幅Ｗを小さくする必要がないため、バラツキの増加およびそれに伴う性能の低下を抑制できる。

【0096】

（第２実施例）
図１２は、第２実施例に係る位相補間器７００Ｂの回路図である。この実施例では、図２の回路ユニット７２０から、中間ライン７０６側の第３スイッチＳＷ_Ａ３，ＳＷ_Ｂ３が省略されている。その他の構成は、位相補間器７００Ａと同様である。第２実施例によっても、制御コードに応じた位相を有する出力信号Ｓ_ＯＵＴを生成できる。また第１実施例に関連して説明したのと同様の利点を有する。

【0097】

（第３実施例）
図１３は、第３実施例に係る位相補間器７００Ｃの回路図である。この実施例では、図２の回路ユニット７２０から、抵抗Ｒ_ｇ側の第２スイッチＳＷ_Ａ２，ＳＷ_Ｂ２が省略されている。その他の構成は、位相補間器７００Ａと同様である。第３実施例によっても、制御コードに応じた位相を有する出力信号Ｓ_ＯＵＴを生成できる。また第１実施例に関連して説明したのと同様の利点を有する。

【0098】

（比較評価）
続いて、第１〜第３実施例に係る位相補間器７００Ａ，７００Ｂ，７００Ｃの特性を比較する。

【0099】

図１４（ａ）〜（ｃ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００Ｃそれぞれの動作波形図である。図１４（ａ）〜（ｃ）はシミュレーション結果であり、Ｖ_ＤＤ＝１．５Ｖ、Ｎ＝１６である。図１４（ａ）〜（ｃ）を対比すると、第１信号Ｓ_１、第２信号Ｓ_２が遷移するタイミングにおけるキャパシタ電圧Ｖ_Ｃ１の振る舞いが異なっている。

【0100】

図１５（ａ）、（ｂ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００Ｃそれぞれの、入力コードと遅延量の関係を示す図である。図１５（ｂ）は、入力コードがゼロであるときの遅延量がゼロになるようにオフセットした相対遅延時間を示す。

【0101】

図１６（ａ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００ＣそれぞれのＤＮＬを示す図であり、図１６（ｂ）は、第１〜第３実施例に係る位相補間器７００Ａ〜７００ＣそれぞれのＩＮＬを示す図である。

【0102】

シミュレーション結果について説明する。
・第１実施例
より詳しくは、第１実施例７００Ａに関連する図１４（ａ）を参照すると、図９に示すような最も理想に近い波形で動作する。第１経路７２４側に着目すると、第１スイッチＳＷ_Ａ１の両側にスイッチＳＷ_Ａ２，ＳＷ_Ａ３が設けたことにより、第１スイッチＳＷ_Ａ１におけるクロックフィードスルーおよびチャージインジェクションが抑制されていることに起因する。

【0103】

すなわち、第１信号Ｓ_１が入力される第１スイッチＳＷ_Ａ１の上下のスイッチＳＷ_Ａ２，ＳＷ_Ａ３をオフできるため、第１スイッチＳＷ_Ａ１のクロックフィードスルー、チャージインジェクションによる中間ライン７０６への不要な、あるいは好ましくないチャージが抑制され、不要な電圧変動が抑制される。

【0104】

さらに上下のスイッチＳＷ_Ａ２，ＳＷ_Ａ３をオフできるため、ＳＷ_Ａ１とＳＷ_Ａ２間のノード、ＳＷ_Ａ１とＳＷ_Ａ３の間のノードに対する不要な、あるいは好ましくないチャージが抑制され、これにより中間ライン７０６の電圧Ｖ_Ｃ１への不要な影響が取り除かれている。第２経路７２６側についても同様である。

【0105】

第１実施例では、上述のように、上側、下側両方に対するチャージインジェクション、クロックフィードスルーの影響が抑制されているため、図１６（ａ）、（ｂ）に示すように、ＩＮＬ，ＤＮＬともに、ゼロに近いきわめて良好な特性を示している。

【0106】

・第２実施例
第２実施例７００Ｂに関連する図１４（ｂ）を参照すると、上側のスイッチＳＷ_Ａ３が無いため、第１スイッチＳＷ_Ａ１のクロックフィードスルー、チャージインジェクションにより、中間ライン７０６への不要なチャージが発生し、キャパシタ電圧Ｖ_Ｃ１が変動する（作用１）。

【0107】

さらに上側のスイッチＳＷ_Ａ３が無いため、第１スイッチＳＷ_Ａ１がターンオンしたときに、ＳＷ_Ａ１とＳＷ_Ａ２間のノードに対する不要な、あるいは好ましくないチャージが発生し、中間ライン７０６の電荷から不要なディスチャージを発生させる（作用２）。

【0108】

図１６（ａ）を参照すると、ＤＮＬの初めのコードでズレが大きく、少しずつ減少し、理想に近づくが、最終的に理想と交わることはなく、中間のコード（６から７）を境界として、ＤＮＬが増加する。これは、作用１と作用２は互いに相殺しあうが、作用１の方がわずかに大きい影響をもつためであり、わずかに遅延が大きくなり、結果としてＤＮＬが増加する。ＤＮＬが理想より大きいため、図１６（ｂ）に示すようにＩＮＬは単調増加を示す。

【0109】

・第３実施例
第３実施例７００Ｃに関連する図１４（ｃ）では、上側のスイッチＳＷ_Ａ３が存在するため、第１スイッチＳＷ_Ａ１から中間ライン７０６へのクロックフィードスルー、チャージインジェクションは抑制されている。

【0110】

一方、下側のスイッチＳＷ_Ａ２が無いため、第１スイッチＳＷ_Ａ１がターンオンしたときに、ＳＷ_Ａ１とＳＷ_Ａ３の間のノードの余分なチャージが発生する。このチャージによって、抵抗Ｒ_ｇの上側ノードの電圧が下がり、第１スイッチＳＷ_Ａ１のゲートソース間電圧Ｖ_ｇｓが大きくなり、オン抵抗が小さくなり、中間ライン７０６の放電が早まってしまう。

【0111】

図１６（ａ）を参照すると、第３実施例ではＤＮＬのズレがマイナス側に大きくなる。これは、第２実施例とは異なり、ディスチャージの影響が大きいことに起因する。そのため図１６（ｂ）に示すようにＩＮＬも大きく減少していく。

【0112】

これらの比較結果から、第１、第２、第３実施例の順で、すぐれた特性を示す。したがって、回路素子数が大きくて構わない場合には、第１実施例を採用するとよい。一方、特性を妥協できる場合には、第２実施例を採用することで回路面積を小さくできる。第３実施例を積極的に採用すべき理由は見当たらないが、要求される性能によっては、第３実施例であっても十分に有用である。

【0113】

（第２の実施の形態）
図１７は、第２の実施の形態に係る位相補間器７００Ｃの回路図である。この位相補間器７００Ｃは、第１の実施の形態に係る位相補間器７００（図１）と抵抗Ｒ_ｇの配置が異なっている。すなわち第１の実施の形態では、抵抗Ｒ_ｇが第１経路７２４よりも第２ライン７０４側に設けられていたのに対して、第２の実施の形態に係る位相補間器７００Ｃでは、抵抗Ｒ_ｇが第１経路７２４よりも中間ライン７０６側に設けられている。この位相補間器７００Ｃによっても、第１の実施の形態と同じ効果を得ることができる。

【0114】

（第４実施例）
続いて、第２の実施の形態に係る位相補間器７００Ｃの具体的な構成例を説明する。図１８は、第４実施例に係る位相補間器７００Ｄの回路図である。位相補間器７００Ｄにおいて、第１経路７２４、第２経路７２６の構成は、図２のそれらと同様である。これにより、クロックフィードスルーおよびチャージインジェクションの影響を抑制でき、ＤＮＬ（微分非直線性誤差）、ＩＮＬ（積分非直線性誤差）を小さくできる。

【0115】

（第５実施例）
図１９は、第５実施例に係る位相補間器７００Ｅの回路図である。位相補間器７００Ｅでは、第１経路７２４から、第２ライン７０４側のスイッチＳＷ_Ａ２が省略され、また第２経路７２６からも、第２ライン７０４側のスイッチＳＷ_Ｂ２が省略されている。

【0116】

第５実施例では、第１スイッチＳＷ_Ａ１と抵抗Ｒ_ｇの間には第３スイッチＳＷ_Ａ３が設けられ、第１スイッチＳＷ_Ｂ１と抵抗Ｒ_ｇの間には、第３スイッチＳＷ_Ｂ３が設けられる。したがって第３スイッチＳＷ_Ａ３，ＳＷ_Ｂ３によって、抵抗側に対するクロックフィードスルーおよびチャージインジェクションの影響を抑制できる。

【0117】

一方、第２ライン７０４が接地ライン（あるいは電源ライン）の場合、そのインピーダンスは十分に低いため、第１スイッチＳＷ_Ａ１、第１スイッチＳＷ_Ｂ１のソース側へのチャージインジェクション、クロックフィードスルーが発生しても、第２ライン７０４の電位の変動は無視できる。したがって第２スイッチＳＷ_Ａ２、第２スイッチＳＷ_Ｂ２を省略したとしても、第４実施例と遜色の無いＤＮＬ，ＩＮＬを実現できる。第５実施例は、トランジスタの個数を減らすことができるため、回路面積を小さくできる。

【0118】

（第３の実施の形態）
図２０は、第３の実施の形態に係る位相補間器７００Ｆの回路図である。第１、第２の実施の形態では、第１信号Ｓ_１、第２信号Ｓ_２のポジエッジの位相に着目したが、第３の実施の形態では、ネガエッジ（立ち下がりエッジ、トレーリングエッジ）をトリガとして動作する。位相補間器７００Ｆは、図１の位相補間器７００を天地反転した構成を有する。

【0119】

（第６実施例）
図２１は、第６実施例に係る位相補間器７００Ｇの回路図である。回路ユニット７２０において、第１経路７２４、第２経路７２６はそれぞれ、第１実施例と同様に、３個のスイッチＳＷ_Ａ１〜ＳＷ_Ａ３，ＳＷ_Ｂ１〜ＳＷ_Ｂ３を含む。各スイッチはＰＭＯＳトランジスタである。

【0120】

初期化回路７１０は、ＮＭＯＳトランジスタである初期化トランジスタＭ_Ｎ１と、論理ゲート７１２を含む。この実施例では、論理ゲート７１２はＡＮＤ（論理積）ゲートである。

【0121】

図２２は、図２１の位相補間器７００Ｇの動作波形図である。図２０〜図２２を参照して説明したように、ネガエッジをトリガとする位相補間器７００も構成できる。また図２１の位相補間器７００ＧからスイッチＳＷ_Ａ３，ＳＷ_Ｂ３を省略してもよい。あるいは図２１の位相補間器７００ＧからスイッチＳＷ_Ａ２，ＳＷ_Ｂ２を省略してもよい。

【0122】

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

【0123】

第２の実施の形態（図１７〜図１９）に関しても、天地反転してＰチャンネルとＮチャンネルを入れ替えた構成も本発明の一態様として有効である。

【0124】

第１経路７２４の上側、下側の両方に抵抗Ｒ_ｇを挿入し、第１経路７２４と並列に第２経路７２６を接続してもよい。

【0125】

制御コードＤ_ＣＮＴがＭビットのバイナリコードとして与えられる場合、制御コードＤ_ＣＮＴを複数のビットｓｅｌ［０］〜ｓｅｌ［Ｎ−１］に展開すればよい。これには、バイナリコードをサーモメータコードに変換するデコーダを用いてもよいが、簡易には以下の処理を行ってもよい。たとえばＭ＝３の場合、Ｎ＝２^Ｍ＝８階調の制御が可能である。この場合、バイナリのＭＳＢ（Most Significant Bit）を、ｓｅｌ[０]〜ｓｅｌ［３］とし、バイナリの２ビット目を、ｓｅｌ[４]〜ｓｅｌ［５］とし、バイナリのＬＳＢ（Least Significant Bit）を、ｓｅｌ［６］としてもよい。

【0126】

（用途）
続いて、位相補間器の用途を説明する。上述した位相補間器は、タイミング発生器に用いることができる。はじめに図２３、図２４を参照して公知のタイミング発生器について、機能や構成を説明する。本明細書において、任意のタイミング（位相）を発生する回路を、タイミング発生器と称する。

【0127】

図２３（ａ）〜（ｃ）は、従来のタイミング発生器の回路図である。図２３（ａ）のタイミング発生器１０は、デジタルのカウンタ１２および判定器１４を含む。カウンタ１２には、目標となるタイミングに応じた初期値ＩＮＩＴがセットされる。基準となるタイミングでカウンタ１２をアクティブにすると、カウント動作が開始する。判定器１４は、カウンタ１２のカウント値が所定値になると、出力ＯＵＴを変化させる。出力ＯＵＴは、基準となるタイミングから、Ｔ_ＣＫ×ＩＮＩＴだけ遅延した信号となる。このタイミング発生器１０における時間分解能はＴ_ＣＫであり、カウンタ１２に与えるクロック信号ＣＬＫの周波数による制約を受ける。

【0128】

図２３（ｂ）のタイミング発生器２０は、直列に接続された複数の遅延要素（バッファ）Ｄ_１〜Ｄ_Ｎと、複数の遅延要素の出力タップを選択するセレクタ２２を含む。この構成における時間分解能は、遅延要素の遅延時間τ_ｄによる制約を受ける。遅延時間τ_ｄは製造バラツキ、温度、電源電圧条件により大きく変わるため、通常は遅延時間τ_ｄを安定化するためのフィードバックループが構築される。

【0129】

図２３（ｃ）のタイミング発生器３０は、ＰＬＬ（Phase Locked Loop）回路を含む。ＰＬＬ回路は、位相比較器ＰＣ、チャージポンプＣＰ、ＶＣＯ（Voltage Controlled Oscillator）３２および分周器３４を含む。ＶＣＯ３２は、リング発振器を含み、リング発振器に設けられた複数のタップから、セレクタ３６によってひとつのクロックが選択可能となっている。図２３（ｃ）のタイミング発生器３０は回路面積が大きく、また消費電力が大きい。またフィードバックループが安定化されるまでに時間を要するため、起動時間が長いという問題がある。

【0130】

図２３（ａ）〜（ｃ）のタイミング発生器を用いると、それを利用した応用回路の速度の上限もしくは最小値遅延値が、タイミング発生器によって制約を受ける。そこで別のアプローチとして、位相補間器（ＰＩ：Phase Interpolator）を利用した回路が提案されている（非特許文献１）。非特許文献１には、２入力、３出力の位相補間器（フェーズブレンダとも称される）を多段に接続する回路構成が開示されている。図２４（ａ）、（ｂ）は、従来の位相補間器を用いたタイミング発生器の回路図である。図２４（ａ）のタイミング発生器４０は、トーナメント状に配置された複数の位相補間器４２で構成される。この方式の場合、Ｍビット（２^Ｍ階調）の分解能を得るために、（２×２^Ｍ−１）個の位相補間器４２が必要であり、回路面積が膨大となる。またタイミングの異なる２^Ｍ個の位相出力φ_ｏｕｔの中の出力から一つを選択するためのマルチプレクサ４４が必要である。さらに、最終的な出力に寄与しない信号経路の位相補間器４２も動作するため、無駄な電力消費が発生している。

【0131】

図２４（ｂ）のタイミング発生器５０は、直列に接続された複数の位相補間器５２およびマルチプレクサ５４を備えるパイプライン型で構成される。この方式の場合、Ｍビット（２^Ｍ階調）の分解能を得るために、（Ｍ＋１）個の位相補間器５２とＭ個のマルチプレクサ５４で済むため、図２４（ａ）のタイミング発生器４０に比べて回路面積を大幅に削減できる。

【0132】

実施の形態に係る位相補間器は、従来のタイミング発生器にも採用することができるが、従来のタイミング発生器には以下の問題がある。本発明者は、図２４（ｂ）のタイミング発生器５０について検討した結果、以下の課題を認識するに至った。図２４（ｂ）のタイミング発生器５０では、中間的な信号がマルチプレクサ（アナログスイッチ）５４を通過する。

【0133】

各マルチプレクサ５４は、常に２つの信号経路が選択されるが、選択される２つの信号経路の遅延量は完全に同一であることが求められる。言い換えれば、タイミング発生器５０のタイミング制御の線形性（すなわち実効的な時間分解能）は、マルチプレクサ５４の遅延量のバラツキによって制約を受ける。

【0134】

加えて、パルス信号がマルチプレクサを通過すると、波形歪みが発生する。この波形歪みも、タイミング発生器５０のタイミング制御の線形性を劣化させる要因となる。

【0135】

さらに、時間分解能を１ビット高めるごとに、位相補間器５２およびマルチプレクサ５４の組み合わせを１段追加する必要がある。これは時間分解能１ビットの向上と引き替えに、遅延量のバラツキが増大することを意味し、このトレードオフの関係により、時間分解能の向上が大きな制約を受ける。

【0136】

以下では、従来のタイミング発生器よりも高精度なタイミング発生器について説明する。

【0137】

図２５は、実施の形態に係るタイミング発生器１００のブロック図である。タイミング発生器１００は、複数の位相補間器ＰＩの組み合わせで構成される。

【0138】

位相補間器ＰＩは、２つの入力ノードＩＮ１，ＩＮ２とひとつの出力ノードＯＵＴを有する。２つの入力ノードＩＮ１，ＩＮ２には、第１タイミングφ_Ａにエッジを有する第１信号Ｓ_１と、第２タイミングφ_Ｂにエッジを有する第２信号Ｓ_２が入力される。位相補間器ＰＩは、制御データに応じたタイミングφ_ＯＵＴにエッジを有する出力信号を生成し、出力ノードＯＵＴから出力する。ここでは理解の容易化のために、第１タイミングφ_Ａは、第２タイミングφ_Ｂに先行するものとする。

【0139】

図２６は、位相補間器ＰＩの基本動作を説明する図である。時刻ｔ_０に入力ノードＩＮ１の第１信号Ｓ_１のエッジが発生し、時刻ｔ_０から所定時間ΔＴ経過後の時刻ｔ_１に、入力ノードＩＮ２の第２信号Ｓ_２のエッジが発生する。この位相補間器ＰＩの階調数をＫ（Ｋ≧２）とすると、時間分解能ΔｔはΔＴ／Ｋで与えられる。位相補間器ＰＩには、制御データＤ_ＣＮＴが与えられ、この制御データＤ_ＣＮＴの値を１０進数でｄとするとき、出力信号Ｓ_ＯＵＴのエッジの発生する時刻ｔ_２（出力タイミングφ_ＯＵＴ）は、以下の式で与えられる。
ｔ_２＝ｔ_１＋τ＋ｄ×Δｔ
τは所定のオフセット遅延量であり、τ≧０である。

【0140】

位相補間器ＰＩの構成は特に限定されず、公知技術を用いてもよいし、後述する構成を採用してもよい。

【0141】

図２５に戻る。タイミング発生器１００は、Ｎ個（Ｎ≧２）のステージ１１０＿１〜１１０＿Ｎを備える。各ステージ１１０は、第１位相補間器（以下、主補間器という）１１２および第２位相補間器（以下、副補間器という）１１４を含む。

【0142】

ｉ番目（１≦ｉ≦Ｎ−１）のステージ１１０＿ｉの主補間器１１２の出力ノードＯＵＴは、（ｉ＋１）番目のステージ１１０＿（ｉ＋１）の主補間器１１２および副補間器１１４それぞれの第１入力ノードＩＮ１と接続される。またｉ番目のステージ１１０＿ｉの副補間器１１４の出力ノードＯＵＴは、（ｉ＋１）番目のステージ１１０＿（ｉ＋１）の主補間器１１２および副補間器１１４それぞれの第２入力ノードＩＮ２と接続される。

【0143】

１番目のステージ１１０＿１の主補間器１１２、副補間器１１４には、一点鎖線で示すように、２つの基準信号ＲＥＦ_１，ＲＥＦ_２を与えてもよい。一方の基準信号ＲＥＦ_２のエッジは、他方ＲＥＦ_１のエッジから所定時間ΔＴ_０遅延している。

【0144】

各ステージは、異なる階調数Ｋを有することができ、ｉ番目のステージの階調数をＫ_ｉ（Ｋ≧２）と表す。もちろんすべてのステージの階調数を同じにしてもよい。

【0145】

各ステージ１１０には、制御データＤ_{ＣＮＴ[ｉ]}が与えられる。主補間器１１２は、制御データＤ_{ＣＮＴ[ｉ]}の値ｄ_ｉに応じたタイミングφ_{ＯＵＴＡ［ｉ］}にエッジを有する出力信号Ｓ_{ＯＵＴＡ［ｉ］}を発生する。

【0146】

一方、副補間器１１４は、主補間器１１２のタイミングφ_{ＯＵＴＡ［ｉ］}から所定の遅延時間ΔＴ_[ｉ]、遅れたタイミングφ_{ＯＵＴＢ[ｉ]}にエッジを有する出力信号Ｓ_{ＯＵＴＢ［ｉ］}を発生する。

【0147】

主補間器１１２および副補間器１１４にはそれぞれ、制御データＤ_{ＣＮＴ[ｉ]}に応じた値ｄ_Ａ［ｉ]，ｄ_Ｂ［ｉ]が供給される。

【0148】

たとえば、主補間器１１２と副補間器１１４の構成が同一の場合、主補間器１１２と副補間器１１４に与えるコードに所定の差Ｊ_[ｉ]を与えればよい。
ｄ_Ａ［ｉ]＝ｄ_ｉ
ｄ_Ｂ［ｉ]＝ｄ_ｉ＋Ｊ_ｉ
とすればよい。Ｊ_[ｉ]は定数であり、好ましくは１であるが、任意の別の値を用いてもよく、遅延時間ΔＴ_［ｉ］は以下の式で表される。
ΔＴ_[ｉ]＝Δｔ_{[ｉ−１］}×Ｊ_[ｉ]

【0149】

以下では、Ｊ_[ｉ]＝１とし、遅延時間ΔＴ_［ｉ］は時間分解能Δｔ_［ｉ］と等しいものとし、以下の関係式が成り立つ。
Δｔ_［ｉ］＝Δｔ_[ｉ−１]／Ｋ_ｉ

【0150】

あるいは、主補間器１１２と副補間器１１４に同じ値ｄ_ｉを与えたときに、所定の遅延時間ΔＴ_［ｉ］が発生するように、主補間器１１２と副補間器１１４の回路構成に変更を加えてもよい。

【0151】

Ｎ番目のステージ１１０＿Ｎでは、主補間器１１２と副補間器１１４の一方を省略してもよい。これにより回路面積を小さくできる。

【0152】

以上がタイミング発生器１００の構成である。続いてその動作を説明する。図２７は、図２５のタイミング発生器１００の動作波形図である。

【0153】

ここでは理解の容易化のために、Ｎ＝２、Ｋ_１＝Ｋ_２＝４とする。また、各ステージのオフセット遅延量τをゼロとしている。１番目のステージに、時間差ΔＴ_０を有する基準信号ＲＥＦ_１とＲＥＦ_２が入力される。図２７には、ｄ_１＝１、ｄ_２＝３を与えたときの動作が示される。

【0154】

１番目のステージの主補間器１１２の出力Ｓ_{ＯＵＴＡ［１］}のエッジのタイミングφ_Ａ[１]は、時刻ｔ_２に発生する。
ｔ_２＝ｔ_１＋Δｔ_［１］×ｄ_１＝ｔ_１＋Δｔ_［１］
１番目のステージの副補間器１１４の出力Ｓ_{ＯＵＴＢ［１］}のエッジのタイミングφ_Ｂ[１]は、時刻ｔ_３に発生する。
ｔ_３＝ｔ_２＋ΔＴ_［１］

【0155】

２番目のステージの主補間器１１２の出力Ｓ_{ＯＵＴＡ［２］}のエッジのタイミングφ_Ａ[２]は、時刻ｔ_４に発生する。
ｔ_４＝ｔ_３＋Δｔ_［２］×ｄ_２＝ｔ_３＋３×Δｔ_［２］
２番目のステージの副補間器１１４の出力Ｓ_{ＯＵＴＢ［２］}のエッジのタイミングφ_Ｂ[２]は、時刻ｔ_５に発生する。
ｔ_５＝ｔ_４＋ΔＴ_[２]

【0156】

この例では、２番目のステージの主補間器１１２の出力Ｓ_{ＯＵＴＡ［２］}が、タイミング発生器１００の出力として取り出される。出力Ｓ_{ＯＵＴＡ［２］}のエッジφ_{ＯＵＴＡ［２］}は、２つの制御データＤ_ＣＮＴに応じた位相を有している。

【0157】

図２８は、図２５のタイミング発生器のパイプライン動作を説明する図である。Ｍ_ｉは、ｉ番目のステージの分解能を表しており、Ｋ_ｉ＝２^Ｍｉの関係が成り立つ。ステージが進む毎に、前のステージの２つの出力の時間差ΔＴが、１／２^Ｍｉ倍となり、時間分解能が高くなっていく。

【0158】

以上がタイミング発生器１００の動作である。このタイミング発生器１００によれば、ステージの段数Ｎを増やすにしたがい、また、各ステージの分解能Ｋ_ｉを高めるにしたがい、位相の分解能を高めることができる。一般化すると、タイミング発生器１００の階調数は、Ｋ_１×Ｋ_２×・・・×Ｋ_Ｎとなる。ステージ数をＮ，Ｋ_１＝Ｋ_２＝・・・＝Ｋ_Ｎ＝Ｋとすれば、Ｋ^Ｎ階調での位相制御が可能となり、時間分解能はΔＴ_０／Ｋ^Ｎとなる。たとえばＫ＝１６、Ｎ＝２の場合、２５６階調（８ビット相当）の制御が可能である。

【0159】

タイミング発生器１００は、以下のような利点を有する。
第１に、タイミング発生器１００は、微細な時間分解能を得るために、必ずしも高速なクロックを必要としない。低速なクロックしか存在せず、２つの基準信号ＲＥＦ_１，ＲＥＦ_２の時間差ΔＴ_０が大きい場合には、ステージ数を増やす、および／または、各ステージの階調数を増やすことにより、時間分解能を高くすることができる。

【0160】

第２に、タイミング発生器１００は回路面積が小さく、また消費電力も小さいという利点を有する。具体的には図２４（ａ）のタイミング発生器４０との対比において、同じ時間分解能を得るために必要な位相補間器ＰＩの個数を大幅に減らすことができる。また図２４（ｂ）のタイミング発生器５０も含めた対比においては、ステージごとの分解能Ｋを高めることで、同じ時間分解能を得るために必要なステージ数を減らすことができる。

【0161】

加えてタイミング発生器１００ではすべての位相補間器ＰＩが出力に寄与しており、無駄な消費電力が発生しておらず、消費電力の観点からも有利である。

【0162】

さらに消費電力に関連して、タイミング発生器１００は、２つの基準信号ＲＥＦ_１，ＲＥＦ_２が変化したときだけ動作するため、無駄な消費電力が発生しない。

【0163】

第３に、タイミング発生器１００は、信号経路上にアナログスイッチ（マルチプレクサ）が不要であり、かつ各ステージの分解能Ｋ_ｉによりステージ数Ｎを調整できるという利点を有する。上述したように、図２４（ｂ）のタイミング発生器５０は、信号経路上のマルチプレクサ（スイッチ）５２によって、時間分解能が低下し、あるいは制約を受ける。また、図２４（ｂ）のタイミング発生器５０では、必要な時間分解能に応じてステージ数を増やさなければならない。ステージ数が増加すると、遅延量のバラツキを大きく受けることになり、タイミング制御の線形性が劣化し、実効的な時間分解能が低下する。これに対してタイミング発生器１００では、信号経路を切りかえる必要がなく、マルチプレクサが不要であり、時間分解能を向上させても、ステージ数の増加を抑えることも可能であるため、数ｐｓ以下の時間分解能を、高い線形性で実現できる。もっともタイミング発生器１００を、数十ｐｓ〜サブｎｓの時間分解能が要求されるアプリケーションに用いてもよい。

【0164】

第４に、タイミング発生器１００はフィードバックループを有しないため、起動が高速であるという利点がある。

【0165】

第５に、タイミング発生器１００の位相補間器として、図１〜２２を参照して説明した位相補間器を用いることにより、プロセスばらつき、電源電圧変動、温度変動の影響を受けにくくなるという利点がある。

【0166】

続いてタイミング発生器１００の変形例を説明する。

【0167】

（第１変形例）
図２９は、第１変形例に係るタイミング発生器１００の回路図である。１番目のステージ１１０＿１において、主補間器１１２の第１入力ノードＮ１には基準信号ＲＥＦ_１が、主補間器１１２の第２入力ノードＮ２と副補間器１１４の第１入力ノードＮ１には、共通の基準信号ＲＥＦ_２が、副補間器１１４の第２入力ノードＮ２には、基準信号ＲＥＦ_３が入力される。

【0168】

（第２変形例）
実施の形態では主補間器１１２を基準として、副補間器１１４の出力を遅延させる場合を説明したが、その限りでなく、副補間器１１４の出力を基準として、主補間器１１２の出力を先行させてもよい。
ｄ_Ａ［ｉ]＝ｄ_ｉ−Ｊ_[ｉ]
ｄ_Ｂ［ｉ]＝ｄ_ｉ

【0169】

（用途）
続いて、タイミング発生器１００の用途を説明する。図３０は、タイミング発生器１００を用いた遅延パルス発生器２００の回路図である。遅延パルス発生器２００は、セット信号発生器２１０、リセット信号発生器２２０、出力回路２３０、基準信号発生器２４０を備える。セット信号発生器２１０、リセット信号発生器２２０の少なくとも一方は、図２４のタイミング発生器１００を備える。

【0170】

基準信号発生器２４０は、所定の周波数を有する基準信号ＲＥＦ_１，ＲＥＦ_２を生成し、セット信号発生器２１０およびリセット信号発生器２２０に供給する。セット信号発生器２１０は、制御データＤ_{ＣＮＴ＿ＳＥＴ}に対応するタイミングｔ_１にエッジを有するセット信号Ｓ_ＳＥＴを生成する。リセット信号発生器２２０は、制御データＤ_{ＣＮＴ＿ＲＥＳＥＴ}に対応するタイミングｔ_２にエッジを有するリセット信号Ｓ_{ＲＥＳＥＴ}を生成する。出力回路２３０はセット信号Ｓ_ＳＥＴに応答して第１レベル（たとえばハイ）、リセット信号Ｓ_{ＲＥＳＥＴ}に応答して第２レベル（たとえばロー）に遷移するパルス信号Ｓ_ＯＵＴを生成する。出力回路２３０の構成は限定されず、フリップフロップやラッチで構成することができる。

【0171】

この遅延パルス発生器２００は、制御データＤ_{ＣＮＴ＿ＳＥＴ}，Ｄ_{ＣＮＴ＿ＲＥＳＥＴ}に応じて、パルス信号Ｓ_ＯＵＴのエッジを任意のタイミングｔ_１，ｔ_２に設定できる。遅延パルス発生器２００は、たとえばデジタルパルス幅変調器（ＤＰＭＷ）として利用できる。

【0172】

デジタルパルス幅変調器として利用する場合には、パルス信号Ｓ_ＯＵＴの周期は一定であるから、制御データＤ_{ＣＮＴ＿ＳＥＴ}，Ｄ_{ＣＮＴ＿ＲＥＳＥＴ}の一方の値（すなわちパルス信号Ｓ_ＯＵＴのポジエッジ（立ち上がりエッジ、リーディングエッジ）とネガエッジ（立ち下がりエッジ、トレーリングエッジ）の一方のタイミング）を固定し、他方を可変とすることで、パルス幅（ハイ区間またはロー区間の長さ）を変化させることができる。

【0173】

あるいは、パルス信号Ｓ_ＯＵＴのポジエッジのタイミングを固定する場合、リセット信号発生器２２０のみをタイミング発生器１００を用いて構成し、セット信号発生器２１０は遅延回路で構成してもよい。反対にパルス信号Ｓ_ＯＵＴのネガエッジのタイミングを固定する場合、セット信号発生器２１０のみをタイミング発生器１００を用いて構成し、リセット信号発生器２２０は遅延回路で構成してもよい。

【0174】

続いて、遅延パルス発生器２００の用途を説明する。遅延パルス発生器２００は、デジタルのさまざまなコントローラＩＣ（Integrated Circuit）に用いることができる。

【0175】

図３１は、デジタル制御のスイッチング電源３００のブロック図である。スイッチング電源３００は、コントローラ４００に加えて、周辺回路３１０を備える。図３１には降圧（Buck）コンバータを示すが、周辺回路３１０のトポロジーはそれに限定されず、昇圧コンバータ、昇降圧コンバータ、フライバックコンバータやフォワードコンバータなどさまざまな回路構成を取り得る。

【0176】

コントローラ４００は、一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。トランジスタＭ_Ｈ，Ｍ_Ｌはコントローラ４００に集積化されてもよい。コントローラ４００のフィードバック（ＦＢ）ピンには、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢが入力される。Ａ／Ｄコンバータ４１０は、フィードバック信号Ｖ_ＦＢをデジタル信号Ｄ_ＦＢに変換する。デジタルコントローラ４２０は、デジタル信号Ｄ_ＦＢが目標値Ｄ_ＲＥＦに近づくように、デューティ比指令値ＤＵＴＹをフィードバック制御する。デジタルコントローラ４２０は、ＰＩ（比例・積分）制御器あるいはＰＩＤ（比例・積分・微分）制御器を含む。

【0177】

デジタルパルス幅変調器４３０は、図３０の遅延パルス発生器２００のアーキテクチャを用いて構成され、デューティ比指令値ＤＵＴＹに応じたパルス幅を有するハイサイドパルスＳ_Ｈと、それと相補的なローサイドパルスＳ_Ｌを生成する。ハイサイドドライバ４４０Ｈ、ローサイドドライバ４４０Ｌはそれぞれ、ハイサイドパルスＳ_Ｈ、ローサイドパルスＳ_Ｌに応じて、周辺回路３１０のトランジスタＭ_Ｈ，Ｍ_Ｌを駆動する。

【0178】

この例では定電圧出力を説明したが、定電流出力にも本発明は適用可能である。

【0179】

図３２は、モータ駆動システム５００のブロック図である。モータ駆動システム５００は、三相モータ５０２、三相インバータ５１０、回転数検出器５２０およびモータコントローラ６００を備える。

【0180】

回転数検出器５２０は、三相モータ５０２の回転数を示す回転数信号Ｓ_ＤＥＴを生成する。モータコントローラ６００は、回転数信号Ｓ_ＤＥＴが示す現在の回転数が目標回転数に近づくように、三相インバータ５１０を制御する。

【0181】

モータコントローラ６００は一つの半導体チップに集積化されたＩＣ（Integrated Circuit）である。モータコントローラ６００は、デジタルコントローラ６１０、デジタルパルス変調器６２０Ｕ〜６２０Ｗ、ゲートドライバ６３０Ｕ〜６３０Ｗを備える。

【0182】

デジタルコントローラ６１０は、回転数信号Ｓ_ＤＥＴが示す現在の回転数が目標回転数に近づくように、デューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗを生成する。デジタルコントローラ６１０の構成や制御方式は特に限定されず、公知技術を用いればよい。デジタルパルス変調器６２０Ｕ〜６３０Ｗは、対応するデューティ比指令値ＤＵＴＹ＿Ｕ〜ＤＵＴＹ＿Ｗに応じたパルス幅を有するパルス信号Ｓ_ＯＵＴ＿Ｕ〜Ｓ_ＯＵＴ＿Ｗを生成する。ゲートドライバ６３０Ｕ〜６３０Ｗは、対応するパルス信号Ｓ_ＯＵＴ＿Ｕ〜Ｓ_ＯＵＴ＿Ｗに応じて、三相インバータ５１０の対応するレグを駆動する。

【0183】

この例では、回転数制御のシステムを説明したが、トルク制御や位置制御のモータ駆動システムにも本発明は適用可能である。また、デジタルパルス変調器６２０およびゲートドライバ６３０をひとつのＩＣに集積化してもよい。

【0184】

図３３（ａ）、（ｂ）は、オーディオ回路のブロック図である。図３３（ａ）はシングルエンド方式であり、図３３（ｂ）はＢＴＬ（Bridged Transformerless）方式であるが、基本構成は同様である。オーディオ回路８００は、電気音響変換素子８０２、フィルタ８０４およびオーディオＩＣ８２０を備える。電気音響変換素子８０２は、スピーカあるいはヘッドホンであり、電気信号を音響信号に変換する。フィルタ８０４は、オーディオＩＣ８２０が生成するＰＷＭ（Pulse Width Modulation）信号の高周波成分を除去し、電気音響変換素子８０２に供給する。

【0185】

オーディオＩＣ８２０は、デジタルパルス幅変調器８２２、ゲートドライバ８２４、Ｄ級アンプ８２６を備える。デジタルパルス幅変調器８２２は、デジタルオーディオ信号Ｄ_ＩＮをＰＷＭ信号Ｓ_ＰＷＭに変換する。ゲートドライバ８２４は、ＰＷＭ信号に応じてＤ級アンプ８２６を駆動する。

【0186】

図３３（ａ）、（ｂ）において、デジタルパルス幅変調器８２２を、上述の遅延パルス発生器２００のアーキテクチャを用いて構成することができる。

【0187】

図３４は、発光装置のブロック図である。発光装置９００は、ＬＥＤ９０２、調光回路９０４、ＤＣ／ＤＣコンバータ９０６およびＬＥＤドライバコントローラ９２０を備える。

【0188】

ＤＣ／ＤＣコンバータ９０６は、ＬＥＤ９０２に駆動電圧Ｖ_ＯＵＴを供給するとともに、一定量に安定化された電流Ｉ_ＬＥＤを出力する。ＤＣ／ＤＣコンバータ９０６のトポロジーは限定されず、同期整流型の降圧コンバータであってもよい。あるいはＤＣ／ＤＣコンバータ９０６は昇圧コンバータや、フライバックコンバータであってもよい。センス抵抗Ｒ_Ｓは、ＬＥＤ９０２（もしくは調光回路９１０）に流れる電流Ｉ_ＬＥＤを検出するためにＬＥＤ９０２と直列に設けられる。調光回路９１０は、ＬＥＤ９０２に流れる電流Ｉ_ＬＥＤを、目標輝度に応じたデューティ比でスイッチングする。調光回路９１０は、ＬＥＤ９０２と並列なバイパススイッチ９１２と、デジタルパルス幅変調器９１４を含む。デジタルパルス幅変調器９１４は、ＬＥＤ９０２の目標輝度に応じたデューティ比のＰＷＭ信号を生成し、ＰＷＭ信号に応じてバイパススイッチ９１２を駆動する。デジタルパルス幅変調器９１４は上述の遅延パルス発生器２００のアーキテクチャを用いて構成することができる。

【0189】

ＬＥＤドライバコントローラ９２０は、ＤＣ／ＤＣコンバータ９０６の出力電流Ｉ_ＬＥＤが一定となるように、ＤＣ／ＤＣコンバータ９０６のスイッチング素子９０８を駆動する。Ａ／Ｄコンバータ９２２は、電流Ｉ_ＬＥＤがある程度大きい動作領域では、電流検出信号Ｖ_ＣＳの一方をデジタル値に変換する。コントローラ９２４は、電流検出信号Ｖ_ＣＳが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電流モード）。電流Ｉ_ＬＥＤが小さい動作領域では、電流検出信号Ｖ_ＣＳの検出が困難であるため、Ａ／Ｄコンバータ９２２は、出力電圧Ｖ_ＯＵＴをデジタル値に変換する。コントローラ９２４は出力電圧Ｖ_ＯＵＴが目標値に近づくように、デューティ比指令値ＤＵＴＹを生成する（定電圧モード）。デジタルパルス幅変調器９２６は、デューティ比指令値ＤＵＴＹに応じたＰＷＭ信号Ｓ_ＰＷＭを生成する。ドライバ９２８は、ＰＷＭ信号Ｓ_ＰＷＭに応じて、ＤＣ／ＤＣコンバータ９０６のスイッチング素子を駆動する。デジタルパルス幅変調器９２６を、上述の遅延パルス発生器２００のアーキテクチャを用いて構成してもよい。

【0190】

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【符号の説明】

【0191】

１００…タイミング発生器、１１０…ステージ、１１２…主補間器、１１４…副補間器、ＰＩ…位相補間器、２００…遅延パルス発生器、２１０…セット信号発生器、２２０…リセット信号発生器、２３０…出力回路、３００…スイッチング電源、３１０…周辺回路、４００…コントローラ、４１０…Ａ／Ｄコンバータ、４２０…デジタルコントローラ、４３０…デジタルパルス幅変調器、４４０…ドライバ、５００…モータ駆動システム、５０２…三相モータ、５１０…三相インバータ、５２０…回転数検出器、６００…モータコントローラ、６１０…デジタルコントローラ、６２０…デジタルパルス変調器、６３０…ゲートドライバ、８００…オーディオ回路、８０２…電気音響変換素子、８０４…フィルタ、８２０…オーディオＩＣ、８２２…デジタルパルス幅変調器、８２４…ゲートドライバ、８２６…Ｄ級アンプ、９００…発光装置、９０２…ＬＥＤ、９０６…ＤＣ／ＤＣコンバータ、９１０…調光回路、９１２…バイパススイッチ、９１４…デジタルパルス幅変調器、９２０…ＬＥＤドライバコントローラ、９２２…Ａ／Ｄコンバータ、９２４…コントローラ、９２６…デジタルパルス幅変調器、９２８…ドライバ、Ｓ_１…第１信号、Ｓ_２…第２信号、出力信号Ｓ_ＯＵＴ、７００…位相補間器、ＩＮ１…第１入力ノード、ＩＮ２…第２入力ノード、ＯＵＴ…出力ノード、７０２…第１ライン、７０４…第２ライン、７０６…中間ライン、Ｃ_１…キャパシタ、７１０…初期化回路、７１２…論理ゲート、７２０…回路ユニット、７２１…並列接続回路、７２２…インバータ、７２４…第１経路、７２６…第２経路、７３０…出力回路、７４０…入力バッファ、Ｒ_ｇ…抵抗、ＳＷ_Ａ１，ＳＷ_Ｂ１…第１スイッチ、ＳＷ_Ａ２，ＳＷ_Ｂ２…第２スイッチ、ＳＷ_Ａ３，ＳＷ_Ｂ３…第３スイッチ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】