特許 6903931 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6903931

(24)【登録日】2021年6月28日

(45)【発行日】2021年7月14日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20210701BHJP

   H01L 29/78 20060101ALI20210701BHJP

   H01L 29/12 20060101ALI20210701BHJP

   H01L 29/861 20060101ALI20210701BHJP

   H01L 29/868 20060101ALI20210701BHJP

   H01L 21/322 20060101ALI20210701BHJP

【ＦＩ】

   H01L29/78 658H

   H01L29/78 652T

   H01L29/78 658A

   H01L29/78 653A

   H01L29/78 652C

   H01L29/78 652J

   H01L29/78 658F

   H01L29/78 657D

   H01L29/91 C

   H01L29/91 F

   H01L21/322 L

   H01L21/322 K

【請求項の数】11

【全頁数】16

(21)【出願番号】特願2017-24491(P2017-24491)

(22)【出願日】2017年2月13日

(65)【公開番号】特開2018-133377(P2018-133377A)

(43)【公開日】2018年8月23日

【審査請求日】2020年1月14日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】熊田 恵志郎

(72)【発明者】

【氏名】橋爪 悠一

(72)【発明者】

【氏名】星 保幸

【審査官】 岩本 勉

(56)【参考文献】

【文献】 国際公開第２０１５／１２９４３０（ＷＯ，Ａ１）

【文献】 国際公開第２０１６／０３９０７１（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１６／０３３６３９０（ＵＳ，Ａ１）

【文献】 中国特許出願公開第１０５９００２２１（ＣＮ，Ａ）

【文献】 米国特許出願公開第２０１７／００２５５２４（ＵＳ，Ａ１）

【文献】 特開平０７−１３５２１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３２２

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第２半導体層の、前記第１半導体層と前記第１半導体領域とに挟まれた領域の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域と前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記第１半導体層および前記第２半導体層の、前記第２半導体領域と深さ方向に対向する領域を除いた領域に選択的に設けられた、ライフタイムキラーを注入したライフタイムキラー領域と、
を備え、
前記ライフタイムキラー領域は、前記ゲート絶縁膜と深さ方向に対向する領域において、前記第１半導体層と前記第２半導体層の底面との界面を含むように設けられることを特徴とする半導体装置。

【請求項2】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第２半導体層を貫通して、前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域と前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記第１半導体層の内部に選択的に設けられた、ライフタイムキラーを注入したライフタイムキラー領域と、
を備え、
前記第１半導体層の内部に、前記トレンチの底面と接し、前記トレンチよりも幅の広い第２導電型の第３半導体領域をさらに有し、
前記ライフタイムキラー領域は、前記第３半導体領域の底面と前記第１半導体層との界面全体を含むように設けられることを特徴とする半導体装置。

【請求項3】

前記ライフタイムキラー領域は、前記第１半導体層または／および前記第２半導体層の前記ゲート絶縁膜と対向する領域に設けられていることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記ライフタイムキラー領域の底面は、前記第１半導体層と前記第２半導体層との界面より前記半導体基板側にあることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記ライフタイムキラー領域の底面は、前記半導体基板と接することを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記ライフタイムキラー領域の表面は、前記第１半導体層と前記第２半導体層との界面に接する、もしくはこれより前記ゲート絶縁膜側にあることを特徴とする請求項３に記載の半導体装置。

【請求項7】

前記ライフタイムキラー領域の表面は、前記第１半導体層と前記ゲート絶縁膜との界面にあることを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記ライフタイムキラーは、ヘリウムまたはプロトンであることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。

【請求項9】

前記第１半導体層の内部に、上面が前記第２半導体層と接する第２導電型の第４半導体領域をさらに有し、
前記ライフタイムキラー領域は、前記第３半導体領域に達することを特徴とする請求項２に記載の半導体装置。

【請求項10】

第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程と、
前記第２半導体層の、前記第１半導体層と前記第１半導体領域とに挟まれた領域の表面上にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第２半導体領域と前記第１半導体領域の表面に第１電極を形成する第６工程と、
前記第１半導体層および前記第２半導体層の、前記第２半導体領域と深さ方向に対向する領域を除いた領域にライフタイムキラーを選択的に注入して、ライフタイムキラー領域を形成する第７工程と、
を含み、
前記第７工程では、前記ゲート絶縁膜と深さ方向に対向する領域において、前記第１半導体層と前記第２半導体層の底面との界面を含むように前記ライフタイムキラー領域を形成することを特徴とする半導体装置の製造方法。

【請求項11】

第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程と、
前記第２半導体層を貫通して、前記第１半導体層に達するトレンチを形成し、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第２半導体領域と前記第１半導体領域の表面に第１電極を形成する第６工程と、
前記第１半導体層の内部に選択的にライフタイムキラーを注入して、ライフタイムキラー領域を形成する第７工程と、
を含み、
前記第１半導体層の内部に、前記トレンチの底面と接し、前記トレンチよりも幅の広い第２導電型の第３半導体領域を形成する工程をさらに有し、
前記第７工程では、前記第３半導体領域の底面と前記第１半導体層との界面全体を含むように前記ライフタイムキラー領域を形成することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。

【0005】

その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。

【0006】

図１０は、従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。図１０に示すように、ｎ⁺型炭化珪素基板１のおもて面にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の表面にｐ型ベース層３が選択的に設けられる。また、ｐ型ベース層３の表面にｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５が選択的に設けられる。

【0007】

ｐ型ベース層３およびｎ⁺型ソース領域４との表面に、ゲート絶縁膜６を介してゲート電極７が設けられている。また、ｎ型炭化珪素エピタキシャル層２、ｐ⁺型コンタクト領域５およびｎ⁺型ソース領域４の表面に、ソース電極８が設けられている。また、ｎ⁺型炭化珪素基板１の裏面には、ドレイン電極９が設けられている。

【0008】

図１０の構造のＭＯＳＦＥＴにおいて、ソース電極８に対しドレイン電極９に正の電圧が印加された状態でゲート電極７にゲートしきい値Ｖｔｈ以下の電圧が印加されている場合には、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲートしきい値Ｖｔｈ以上の電圧を印加すると、ゲート電極７直下のｐ型ベース層３の表面にはｎ型の反転層（チャネル）が形成されることにより電流が流れるため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。ＭＯＳＦＥＴがオフしている際、ソース電極８に高電位を印加することでｐ型ベース層３とｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２からなる内蔵ＰＮ（ｐｉｎ）ダイオードを駆動できる。

【0009】

また、少数キャリアに対する再結合中心となるライフタイムキラーをｎ型半導体層とｐ型ベース層の底面との界面全体に導入することにより、内蔵ＰＮダイオードがオフする際に少数キャリアを消滅させ、内蔵ＰＮダイオードの逆回復損失を低減させる技術がある（例えば、下記特許文献１参照）。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】国際公開２０１６／０３９０７１号公報

【非特許文献】

【0011】

【非特許文献1】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３

【発明の概要】

【発明が解決しようとする課題】

【0012】

ここで、ソース電極８に高電位を印加して、内蔵ＰＮダイオードを駆動すると、内蔵ＰＮダイオードに電流が流れる（例えば、図１０のＡ）。この際、ＳｉＣ−ＭＯＳＦＥＴでは、内蔵ＰＮダイオードの順方向電圧ＶｆがＶｆ＞Ｖｔｈであるため、ゲート電極７の直下を通りｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合に電流が流れる場合がある（例えば、図１０のＢ）。この電流により、ｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２にキャリアが注入され電流が流れやすくなる。このため、電導度変調の率が高くなり、結晶欠陥が発生しやすくなる。この結晶欠陥により、オン抵抗が増加して、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆが変動するという問題がある。

【0013】

この発明は、上述した従来技術による問題点を解消するため、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動する場合に結晶欠陥の発生を抑制できる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第２半導体層の、前記第１半導体層と前記第１半導体領域とに挟まれた領域の表面上にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体領域と前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体層および前記第２半導体層の、前記第２半導体領域と深さ方向に対向する領域を除いた領域に選択的に、ライフタイムキラーを注入したライフタイムキラー領域が設けられる。前記ライフタイムキラー領域は、前記ゲート絶縁膜と深さ方向に対向する領域において前記第１半導体層と前記第２半導体層の底面との界面を含むように設けられる。

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第２半導体層を貫通して、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第２半導体領域と前記第１半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記第１半導体層の内部に、ライフタイムキラーを注入したライフタイムキラー領域が設けられる。前記第１半導体層の内部に、前記トレンチの底面と接し、前記トレンチよりも幅の広い第２導電型の第３半導体領域をさらに有しており、前記ライフタイムキラー領域は、前記第３半導体領域の底面と前記第１半導体層との界面全体を含むように設けられる。

【0016】

また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー領域は、前記第１半導体層または／および前記第２半導体層の前記ゲート絶縁膜と対向する領域に設けられていることを特徴とする。

【0017】

また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー領域の底面は、前記第１半導体層と前記第２半導体層との界面より前記半導体基板側にあることを特徴とする。

【0018】

また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー領域の底面は、前記半導体基板と接することを特徴とする。また、前記ライフタイムキラー領域の表面は、前記第１半導体層と前記ゲート絶縁膜との界面に接する、もしくはこれより前記ゲート絶縁膜側にあることを特徴とする。また、前記ライフタイムキラー領域の表面は、前記第１半導体層と前記ゲート絶縁膜との界面にあることを特徴とする。

【0019】

また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラーは、ヘリウムまたはプロトンであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、上面が前記第２半導体層と接する第２導電型の第４半導体領域をさらに有し、前記ライフタイムキラー領域は、前記第３半導体領域に達することを特徴とする。

【0020】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程を行う。次に、前記第２半導体層の、前記第１半導体層と前記第１半導体領域とに挟まれた領域の表面上にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第２半導体領域と前記第１半導体領域の表面に第１電極を形成する第６工程を行う。次に、前記第１半導体層および前記第２半導体層の、前記第２半導体領域と深さ方向に対向する領域を除いた領域に選択的にライフタイムキラーを注入して、ライフタイムキラー領域を形成する第７工程を行う。前記第７工程では、前記ゲート絶縁膜と深さ方向に対向する領域において、前記第１半導体層と前記第２半導体層の底面との界面を含むように前記ライフタイムキラー領域を形成する。

【0021】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域を形成する第４工程を行う。次に、前記第２半導体層を貫通して、前記第１半導体層に達するトレンチを形成し、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第２半導体領域と前記第１半導体領域の表面に第１電極を形成する第６工程を行う。次に、前記第１半導体層の内部に選択的にライフタイムキラーを注入して、ライフタイムキラー領域を形成する第７工程を行う。前記第１半導体層の内部に、前記トレンチの底面と接し、前記トレンチよりも幅の広い第２導電型の第３半導体領域を形成する工程をさらに有し、前記第７工程では、前記第３半導体領域の底面と前記第１半導体層との界面全体を含むように前記ライフタイムキラー領域を形成する。

【0022】

上述した発明によれば、少数キャリアに対する再結合中心となるライフタイムキラーを注入したライフタイムキラー領域を設けている。これにより、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動した場合、ゲート電極の直下を通りｐ型ベース層（第２導電型の第２半導体層）とｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）の間のＰＮ接合に流れる電流が減少し、ｎ⁺型炭化珪素基板（第１導電型の半導体基板）とｎ型炭化珪素エピタキシャル層に結晶欠陥が発生することを抑制することができる。このため、結晶欠陥により半導体装置のオン抵抗が増加することがなく、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆの変動を抑えることができ、半導体装置の信頼性を保つことが可能になる。

【発明の効果】

【0023】

本発明にかかる半導体装置および半導体装置の製造方法によれば、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動する場合に結晶欠陥の発生を抑制できるという効果を奏する。

【図面の簡単な説明】

【0024】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】ライフタイムキラー領域の他の構造を示す断面図である（その１）。

【図3】ライフタイムキラー領域の他の構造を示す断面図である（その２）。

【図4】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図5】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図7】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図8】実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である（その１）。

【図9】実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である（その２）。

【図10】従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構造を示す断面図である。

【発明を実施するための形態】

【0025】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0026】

（実施の形態）
本発明にかかる半導体装置は、シリコンよりバンドギャップが広いワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

【0027】

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の主面（おもて面）上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。

【0028】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。

【0029】

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ドレイン電極（第２電極）９が設けられている。また、外部装置と接続するためのドレイン電極パッド（不図示）が設けられている。

【0030】

炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ型ベース層（第２導電型の第２半導体層）３が選択的に設けられている。ｐ型ベース層３は、例えばアルミニウム（Ａｌ）がドーピングされている。

【0031】

ｐ型ベース層３の表面には、ｎ⁺型ソース領域（第１導電型の第１半導体領域）４およびｐ⁺型コンタクト領域（第２導電型の第２半導体領域）５が設けられている。また、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５は互いに接する。ｎ⁺型ソース領域４は、ｐ⁺型コンタクト領域５の外周に配置されている。

【0032】

また、ｐ型ベース層３の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型ベース層３を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域１１が設けられている。ＪＦＥＴ領域１１は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐ型ベース層３の、ｎ⁺型ソース領域４とＪＦＥＴ領域１１とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ＪＦＥＴ領域１１の表面に設けられていてもよい。

【0033】

図１では、１つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。

【0034】

層間絶縁膜（不図示）は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極７を覆うように設けられている。ソース電極（第１電極）８は、層間絶縁膜に開口されたコンタクトホールを介して、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５に接する。ソース電極８は、層間絶縁膜によって、ゲート電極７と電気的に絶縁されている。ソース電極８上には、電極パッド（不図示）が設けられている。

【0035】

ここで、ゲート絶縁膜６と対向する領域の近傍にライフタイムキラー領域１０が設けられている。ライフタイムキラー領域１０は、ＪＦＥＴ領域１１側に幅が広がってもよい。ＪＦＥＴ領域１１側に幅を広げることで、ライフタイムが低減されていない電流パス（例えば、図１のＢ）の幅を狭くすることができる。またライフタイムキラー領域１０は、ｎ⁺型ソース領域４側に幅が広がってもよい。ただし、内蔵ＰＮダイオードの順方向電圧Ｖｆが増加するため、ｐ⁺型コンタクト領域５と深さ方向に対向する領域に存在しないことが好ましい。ライフタイムキラー領域１０の表面（ゲート側の面）は、ｎ型炭化珪素エピタキシャル層２とｐ型ベース層３との界面に接する、もしくはこれよりゲート側にある。ただし、チャネルが形成されるゲート絶縁膜６直下にはライフタイムキラー領域１０は形成されないことが好ましい。また、ライフタイムキラー領域１０は、ｎ型炭化珪素エピタキシャル層２とｐ型ベース層３との界面を含むように構成することが好ましいが、含んでいなくとも構わない。つまり、ライフタイムキラー領域１０は、ｎ型炭化珪素エピタキシャル層２とｐ型ベース層３との界面よりゲート側のみに設けられていてもよい。また、ライフタイムキラー領域１０は、ｎ型炭化珪素エピタキシャル層２の内部に、ｐ型ベース層３と接するように設けられてもよい。さらには、ライフタイムキラー領域１０の底面をｎ⁺型炭化珪素基板１に接するように構成することも好ましい。

【0036】

ライフタイムキラー領域１０は、少数キャリアに対する再結合中心となるライフタイムキラーを注入した領域である。ライフタイムキラーは、例えば、プロトン（Ｈ⁺）やヘリウム（Ｈｅ）によってできる格子欠陥である。また、ライフタイムキラーは、ライフタイムを減少させる元素、例えば金（Ａｕ）や白金（Ｐｔ）であってもよい。

【0037】

このライフタイムキラー領域１０により、少数キャリアが減少するため、ゲート電極７の直下を通りｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合に流れる電流（例えば、図１のＢ）が減少する。

【0038】

また、図２および図３は、ライフタイムキラー領域の他の構造を示す断面図である。図２に示すように、ライフタイムキラー領域１０は、ゲート絶縁膜６と対向する領域に設けられてもよい。図２では、図１よりＪＦＥＴ領域１１側に幅がさらに広がり、隣り合うライフタイムキラー領域１０が接続する。この場合、ライフタイムキラー領域１０が広くなるため、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合に流れる電流をさらに減少させることができる。

【0039】

また、図３に示すように、ライフタイムキラー領域１０の表面が、炭化珪素半導体基体のおもて面と同じ位置であってもよい。この場合、ライフタイムキラー領域１０がさらに広くなるため、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合に流れる電流を図２の場合よりも減少させることができる。また、この場合、ＭＯＳＦＥＴがオン時に電流が流れる領域もライフタイムキラー領域１０に含まれるが、ライフタイムキラーは少数キャリアを減少させるのみであるため、オン時に流れる電流に大きな影響を及ぼすことはない。

【0040】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。図４〜７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば２×１０¹⁹／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．０×１０¹⁶／ｃｍ³の不純物濃度で窒素がドーピングされた厚さ１０μｍ程度のｎ型炭化珪素エピタキシャル層２を成長させる。ここで、図４に示される構造となる。

【0041】

次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素エピタキシャル層２の表面層に、ｐ型ベース層３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ⁺型ベース層３の不純物濃度が２．０×１０¹⁶／ｃｍ³となるようにドーズ量を設定してもよい。ここで、図５に示される構造となる。

【0042】

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｎ⁺型ソース領域４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｐ⁺型コンタクト領域５を選択的に形成する。ここで、図６に示される構造となる。

【0043】

ｐ型ベース層３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および１０分間であってもよい。

【0044】

ｐ型ベース層３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５を形成する順序は種々変更可能である。

【0045】

次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を１００ｎｍの厚さで形成する。この熱酸化は、酸素（Ｏ₂）と水素（Ｈ₂）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層３およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。

【0046】

次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン（Ｐ）かボロン（Ｂ）がドープされた多結晶シリコン層（ポリシリコン（ｐｏｌｙ−Ｓｉ）層）を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層３の、ｎ⁺型ソース領域４とＪＦＥＴ領域１１とに挟まれた部分上に多結晶シリコン層を残す。このとき、ＪＦＥＴ領域１１上に多結晶シリコン層を残してもよい。

【0047】

次に、ゲート絶縁膜６を覆うように、層間絶縁膜として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。層間絶縁膜の厚さは１．０μｍであってもよい。次に、層間絶縁膜およびゲート絶縁膜６をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５を露出させる。次に、層間絶縁膜を平坦化するための熱処理（リフロー）を行う。

【0048】

次に、層間絶縁膜の表面に、ソース電極８を成膜する。このとき、コンタクトホール内にもソース電極８を埋め込み、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５とソース電極８とを接触させる。ソース電極８の層間絶縁膜上の部分の厚さは、例えば５μｍであってもよい。ソース電極８は、例えば１％のシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、コンタクトホール以外のソース電極８を選択的に除去する。ここで、図７に示される構造となる。

【0049】

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、ドレイン電極９として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ⁺型炭化珪素基板１とドレイン電極９とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極８および層間絶縁膜を覆うように、電極パッドを堆積する。電極パッドの層間絶縁膜上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッドを選択的に除去する。

【0050】

次に、ドレイン電極９の表面に、ドレイン電極パッドとして例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、保護膜を表面に形成してもよい。

【0051】

次に、ｎ型炭化珪素エピタキシャル層２とｐ型ベース層３との界面で、ゲート絶縁膜６と対向する領域の近傍にライフタイムキラーを注入し、ライフタイムキラー領域１０を形成する。例えば、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、炭化珪素半導体基体の裏面側からヘリウム、プロトンをイオン注入することにより、ライフタイムキラー領域１０を形成する。このライフタイムキラー領域１０の形成は、ドレイン電極９を形成するより前に行うことが好ましい。また、ライフタイムキラーの注入は、炭化珪素半導体基体のおもて面側から形成してもよい、この場合、ゲート電極７を形成するより前に行うことが好ましい。これにより、図１に示すＭＯＳＦＥＴが完成する。

【0052】

図８、図９は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図８、図９は、トレンチ構造を設けた縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

【0053】

図８、図９において、炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層３を貫通してｎ型炭化珪素エピタキシャル層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜６が形成されており、トレンチ１８内のゲート絶縁膜６の内側にゲート電極７が形成されている。ゲート絶縁膜６によりゲート電極７が、ｎ型炭化珪素エピタキシャル層２およびｐ型ベース層３と絶縁されている。ゲート電極７の一部は、トレンチ１８の上方（ソース電極パッドが設けられている側）からソース電極パッド側に突出していてもよい。

【0054】

ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、第１ｐ⁺型ベース領域３ａが選択的に設けられている。第１ｐ⁺型ベース領域３ａは、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。第１ｐ⁺型ベース領域３ａの下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。

【0055】

また、ｎ型炭化珪素エピタキシャル層２の内部には、第２ｐ⁺型領域３ｂが選択的に設けられている。第２ｐ⁺型領域３ｂは、トレンチ１８の底に接するように設けられている。第２ｐ⁺型領域３ｂは、ｐ型ベース層３とｎ型炭化珪素エピタキシャル層２との界面よりもドレイン側に深い位置から、ｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２との界面に達しない深さで設けられている。

【0056】

また、トレンチ１８よりもドレイン側で隣接する第１ｐ⁺型ベース層３ａ間をつなぐように、ライフタイムキラー領域１０が設けられている。ここで、ライフタイムキラー領域１０はｐ⁺型コンタクト領域５と深さ方向に対向する領域に存在しないことが好ましいが、平面視においてｐ⁺型コンタクト領域５とライフタイムキラー領域１０の端部が重なるように配置されていてもよい。また、ライフタイムキラー領域１０は、トレンチ１８に接触しないことが好ましい。ライフタイムキラー領域１０は、ｎ⁺型ソース領域４側に延在してもよく、ｎ⁺型ソース領域４と接してもよい。例えば、図９のようにライフタイムキラー領域１０を構成してもよい。さらに、ｎ⁺型炭化珪素基板１側に延在してもよく、ｎ⁺型炭化珪素基板１と接してもよい。

【0057】

図８、図９に示すＭＯＳＦＥＴの他の構造は、図１に示すＭＯＳＦＥＴの構造と同様であるため、説明を省略する。また、図８、図９に示すＭＯＳＦＥＴの製造方法は、トレンチ１８、ゲート絶縁膜６およびゲート電極７を形成する工程以外は、図１に示すＭＯＳＦＥＴの製造方法と同様であるため、詳細な説明を省略する。なお、トレンチ１８、ゲート絶縁膜６およびゲート電極７の形成は、例えば、以下のように行う。

【0058】

まず、ｐ型ベース層３の表面（すなわちｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ⁺型ソース領域４およびｐ型ベース層３を貫通してｎ型炭化珪素エピタキシャル層２に達するトレンチ１８を形成する。

【0059】

次に、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜６を形成する。このゲート絶縁膜６は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜６は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0060】

次に、ゲート絶縁膜６上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１８内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１８内部に残すことによって、ゲート電極７が形成される。

【0061】

図８、図９に示すＭＯＳＦＥＴでも、図１に示すＭＯＳＦＥＴと同様に、ライフタイムキラー領域１０により、少数キャリアが減少するため、ゲート電極７の近辺を通りｐ型ベース層３とｎ型炭化珪素エピタキシャル層２の間のＰＮ接合に流れる電流（例えば、図８、図９のＣ）が減少する。

【0062】

以上、説明したように、実施の形態にかかる半導体装置によれば、少数キャリアに対する再結合中心となるライフタイムキラーを注入したライフタイムキラー領域を設けている。これにより、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動した場合、ゲート電極の直下のｐ型ベース層とｎ型炭化珪素エピタキシャル層の間のＰＮ接合に流れる電流が減少し、ｎ⁺型炭化珪素基板とｎ型炭化珪素エピタキシャル層に結晶欠陥が発生することを抑制することができる。このため、結晶欠陥により半導体装置のオン抵抗が増加することがなく、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆの変動を抑えることができ、半導体装置の信頼性を保つことが可能になる。

【0063】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。例えば、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いることで、ＩＧＢＴに適用することができる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0064】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0065】

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ型ベース層
３ａ 第１ｐ⁺型ベース層
３ｂ 第２ｐ⁺型ベース層
４ ｎ⁺型ソース領域
５ ｐ⁺型コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ライフタイムキラー領域
１１ ＪＦＥＴ領域
１８ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】