特許第6904854号(P6904854)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6904854
(24)【登録日】2021年6月28日
(45)【発行日】2021年7月21日
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20210708BHJP
   H01L 29/78 20060101ALI20210708BHJP
【FI】
   H01L29/78 301D
   H01L29/78 301G
   H01L29/78 301S
【請求項の数】9
【全頁数】24
(21)【出願番号】特願2017-165393(P2017-165393)
(22)【出願日】2017年8月30日
(65)【公開番号】特開2019-46852(P2019-46852A)
(43)【公開日】2019年3月22日
【審査請求日】2020年1月20日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】森 隆弘
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開2015−162581(JP,A)
【文献】 特開2016−046337(JP,A)
【文献】 特開2015−216218(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
第1面と、前記第1面の反対面である第2面とを有する半導体基板と、
前記第1面に配置され、かつ前記第2面に向かう方向に延在する第1溝が設けられた第1絶縁分離膜と、
ゲート電極と、前記第1溝に埋め込まれる第1埋込部と、前記第1埋込部の上に位置する第1キャップ部とを有する導電膜とを備え、
前記半導体基板は、前記第1面に配置される第1導電型のソース領域と、前記第1面に前記ソース領域から離間して配置される前記第1導電型のドレイン領域と、前記ドレイン領域を取り囲むように前記第1面に配置される前記第1導電型のドリフト領域と、前記ドリフト領域と前記ソース領域とにより挟み込まれ、かつ前記ソース領域を取り囲むように前記第1面に配置される前記第1導電型とは反対の導電型である第2導電型のボディ領域とを有し、
前記ゲート電極は、前記ドリフト領域と前記ソース領域とにより挟み込まれる前記ボディ領域と絶縁されながら対向し、
前記第1キャップ部は、前記第1絶縁分離膜の上において、平面視における前記ボディ領域と前記ドリフト領域との境界に沿う方向であるチャネル幅方向に前記第1埋込部よりも張り出しており
前記第1面に配置され、かつ前記第2面に向かう方向に延在する第2溝が設けられた第2絶縁分離膜をさらに備え、
前記ゲート電極は、前記第2溝に埋め込まれる第2埋込部と、前記第2埋込部の上に位置する第2キャップ部とをさらに有し、
前記第1絶縁分離膜と前記第2絶縁分離膜との間には、前記チャネル幅方向において、前記ドリフト領域が挟み込まれ、
前記第2キャップ部は、前記第2絶縁分離膜の上において、前記チャネル幅方向に前記第2埋込部よりも張り出している、半導体装置。
【請求項2】
前記第1面に配置される第3絶縁分離膜をさらに備え、
前記第3絶縁分離膜は、前記チャネル幅方向において、前記第1絶縁分離膜と前記第2絶縁分離膜との間に位置する、請求項に記載の半導体装置。
【請求項3】
前記第1絶縁分離膜及び前記第2絶縁分離膜の底部は、前記ドリフト領域の中に位置する、請求項に記載の半導体装置。
【請求項4】
前記第1溝の上にある前記第1キャップ部及び前記第2溝の上にある前記第2キャップ部の上面は、平坦である、請求項に記載の半導体装置。
【請求項5】
前記チャネル幅方向における前記ドリフト領域と前記第1埋込部との間にある前記第1絶縁分離膜の厚さの最大値は0.3μm以下であり、前記ドリフト領域と前記第2埋込部との間にある前記第2絶縁分離膜の厚さの最大値は0.3μm以下である、請求項に記載の半導体装置。
【請求項6】
前記チャネル幅方向における前記第1絶縁分離膜と前記第2絶縁分離膜との間に挟み込まれる前記ドリフト領域の幅の最小値は、0.3μm以下である、請求項に記載の半導体装置。
【請求項7】
前記第1絶縁分離膜は、前記チャネル幅方向における前記ドレイン領域の端よりも外側に配置され、
前記第2絶縁分離膜は、前記ドレイン領域の前記端よりも内側に配置される、請求項に記載の半導体装置。
【請求項8】
前記ゲート電極の前記ドレイン領域側の端は、前記第1絶縁分離膜及び前記第2絶縁分離膜の前記ソース領域側の端よりも前記ソース領域側にある、請求項に記載の半導体装置。
【請求項9】
第1面と、前記第1面の反対面である第2面とを有する半導体基板に、前記第1面に配置される第1導電型のソース領域と、前記第1面に前記ソース領域から離間して配置される前記第1導電型のドレイン領域と、前記ドレイン領域を取り囲むように前記第1面に配置される前記第1導電型のドリフト領域と、前記ドリフト領域と前記ソース領域とにより挟み込まれ、かつ前記ソース領域を取り囲むように前記第1面に配置される前記第1導電型とは反対の導電型である第2導電型のボディ領域とを形成する工程と、
前記第1面に、前記第2面に向かう方向に延在する第1溝が設けられた第1絶縁分離膜を形成する工程と、
前記ドリフト領域と前記ソース領域とにより挟み込まれる前記ボディ領域と絶縁されながら対向するゲート電極と、前記第1溝に埋め込まれる第1埋込部と、前記第1埋込部の上に位置する第1キャップ部とを有する導電膜を形成する工程とを備え、
前記第1キャップ部は、前記第1絶縁分離膜の上において、平面視における前記ボディ領域と前記ドリフト領域との境界に沿う方向であるチャネル幅方向に、前記第1埋込部よりも張り出し、
前記導電膜を形成する工程において、前記第1キャップ部は、前記第1埋込部で前記第1溝を埋め込んだ後に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
従来から、オフ耐圧を改善するためのLDMOS(Laterally Diffused Metal Oxide Semiconductor)トランジスタの構造として、特許文献1(米国特許出願公開第2010/0314670号明細書)に記載の構造が知られている。
【0003】
特許文献1に記載のLDMOSトランジスタは、半導体基板と、絶縁膜と、ポリシリコン膜と、ゲート電極とを有している。半導体基板は、第1面と、第2面とを有している。半導体基板の第1面には、第2面に向かって延在する溝が設けられている。半導体基板には、第1面に配置されるn型のソース領域と、ソース領域から離間して第1面に配置されるn型のドレイン領域と、ドレイン領域を取り囲むように第1面に配置されるn型のドリフト領域と、ドレイン領域とソース領域とに挟み込まれるように第1面に配置されるp型のチャネル領域とを有している。
【0004】
絶縁膜は、溝の側壁及び底壁の上に配置されている。ポリシリコン膜は、溝内を充填するように絶縁膜の上に配置されている。ゲート電極は、チャネル領域と絶縁されながら対向している。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2010/0314670号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献1に記載のLDMOSトランジスタがゲートオフ状態の場合、ドリフト領域がポリシリコン膜に対して逆バイアスされるため、ポリシリコン膜の周囲にあるドリフト領域が空乏化される。そのため、特許文献1に記載のLDMOSトランジスタにおいては、オフ耐圧が改善されている。
【0007】
しかしながら、ポリシリコン膜の上面は、ポリシリコン膜の周囲に位置するドリフト領域に向かって突き出した形状となっていない。そのため、特許文献1に記載のLDMOSトランジスタにおいては、第1面に近い位置にあるポリシリコン膜の周囲のドリフト領域を空乏化し難い。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施形態に係る半導体装置は、第1面と、第1面の反対面である第2面とを有する半導体基板と、第1面に配置され、かつ第2面に向かう方向に延在する第1溝が設けられた第1絶縁分離膜と、ゲート電極と、第1溝に埋め込まれる第1埋込部と、第1埋込部の上に位置する第1キャップ部とを有する導電膜とを備える。
【0010】
半導体基板は、第1導電型のソース領域と、第1導電型のドレイン領域と、第1導電型のドリフト領域と、第1導電型とは反対の導電型である第2導電型のボディ領域とを有する。ソース領域は、第1面に配置される。ドレイン領域は、第1面にソース領域から離間して配置される。ドリフト領域は、ドレイン領域を取り囲むように第1面に配置される。ボディ領域は、ドリフト領域とソース領域とにより挟み込まれ、かつソース領域を取り囲むように第1面に配置される。ゲート電極は、ドリフト領域とソース領域とにより挟み込まれるボディ領域と絶縁されながら対向する。第1キャップ部は、第1絶縁分離膜の上において、平面視におけるボディ領域とドリフト領域との境界に沿う方向であるチャネル幅方向に第1埋込部よりも張り出している。
【発明の効果】
【0011】
一実施形態に係る半導体装置によると、第1埋込部の周囲かつ第1面に近い位置にあるドリフト領域の空乏化を促進することができる。
【図面の簡単な説明】
【0012】
図1】第1実施形態に係る半導体装置のレイアウト図である。
図2】第1実施形態に係る半導体装置の上面図である。
図3図2のIII−IIIにおける断面図である。
図4図2のIV−IVにおける断面図である。
図5図2のV−Vにおける断面図である。
図6】第1実施形態に係る半導体装置の製造方法を示す工程図である。
図7】第1注入工程における第1実施形態に係る半導体装置の断面図である。
図8A】絶縁分離膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図8B】絶縁分離膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図9A】ゲート絶縁膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図9B】ゲート絶縁膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図10A】導電膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図10B】導電膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図11A】第2注入工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図11B】第2注入工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図12A】サイドウォールスペーサ形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図12B】サイドウォールスペーサ形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図13A】第3注入工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図13B】第3注入工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図14A】層間絶縁膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図14B】層間絶縁膜形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図15A】コンタクトプラグ形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図15B】コンタクトプラグ形成工程における第1実施形態に係る半導体装置の絶縁分離膜が形成されない領域での断面図である。
図16】第1実施形態に係る半導体装置における第1絶縁分離膜及び第2絶縁分離膜に挟み込まれたドリフト領域の第1面での電位とチャネル幅方向における第1絶縁分離膜からの距離との関係を示すグラフである。
図17】第1実施形態に係る半導体装置のおける幅Wと第1絶縁分離膜及び第2絶縁分離膜に挟み込まれたドリフト領域の第1面での電位の低下量との関係を示すグラフである。
図18】第1実施形態に係る半導体装置における幅W1及び幅W2と第1絶縁分離膜及び第2絶縁分離膜に挟み込まれたドリフト領域の第1面での電位の低下量との関係を示すグラフである。
図19】第2実施形態に係る半導体装置の上面図である。
図20】第3実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図21】導電膜形成工程の第3段階目における第3実施形態に係る半導体装置の絶縁分離膜が形成される領域での断面図である。
図22】第4実施形態に係る半導体装置の上面図である。
図23図22のXXIII−XXIIIにおける断面図である。
図24】層間絶縁膜形成工程における第4実施形態に係る半導体装置の第3絶縁分離膜が形成される領域での断面図である。
【発明を実施するための形態】
【0013】
実施形態を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照符号を付し、その説明は繰り返さない。
【0014】
(第1実施形態)
以下に、第1実施形態に係る半導体装置の構成を説明する。
【0015】
図1に示すように、第1実施形態に係る半導体装置は、例えばドライバ回路DRCと、プリドライバ回路PDCと、アナログ回路ALCと、電源回路PWCと、ロジック回路LGCと、入出力回路IOCとを有している。第1実施形態に係る半導体装置は、例えばバイポーラトランジスタと、CMOS(Complementary Metal Oxide Semiconductor)トランジスタと、LDMOSトランジスタとが混載されている半導体装置である。
【0016】
図2に示すように、第1実施形態に係る半導体装置は、例えば入出力回路IOCにおいて、LDMOSトランジスタを有している。具体的には、第1実施形態に係る半導体装置は、入出力回路IOCにおいて、半導体基板SUBと、第1絶縁分離膜ISO1と、導電膜CLとを有している。図3及び図4に示すように、第1実施形態に係る半導体装置は、ゲート絶縁膜GOと、層間絶縁膜ILDと、サイドウォールスペーサSWSと、コンタクトプラグCPと、配線WLとをさらに有している。第1実施形態に係る半導体装置は、第2絶縁分離膜ISO2をさらに有していてもよい。
【0017】
半導体基板SUBは、第1面FSと、第2面SSとを有している。第2面SSは、第1面FSの反対面である。半導体基板SUBは、例えば単結晶のシリコン(Si)により形成されている。半導体基板SUBは、SOI(Silicon On Insulator)基板であってもよい。
【0018】
半導体基板SUBは、ソース領域SRと、ドレイン領域DRAと、ドリフト領域DRIと、ボディ領域BRとを有している。半導体基板SUBは、ボディコンタクト領域BCRをさらに有していてもよい。
【0019】
ソース領域SR、ドレイン領域DRA及びドリフト領域DRIは、第1導電型を有している。ボディコンタクト領域BCR及びボディ領域BRは、第2導電型を有している。第2導電型は、第1導電型の反対の導電型である。ドリフト領域DRI中の不純物濃度は、ソース領域SR及びドリフト領域中の不純物濃度よりも低いことが好ましい。ボディコンタクト領域BCR中の不純物濃度は、ボディ領域BR中の不純物濃度よりも高いことが好ましい。
【0020】
ソース領域SRは、第1面FSに配置されている。ソース領域SRは、第1部分SR1と、第2部分SR2とを有している。第1部分SR1は、平面視において(第1面FSに直交する方向から見た場合に)サイドウォールスペーサと重なるように配置されている。第2部分SR2は、第1部分SR1に接して配置されている。第1部分SR1中の不純物濃度は、第2部分SR2中の不純物濃度よりも低いことが好ましい。すなわち、第1部分SR1は、LDD(Lightly Doped Diffusion)構造となっている。
【0021】
ドレイン領域DRAは、第1面FSに配置されている。ドレイン領域DRAは、ソース領域SRから離間して配置されている。ボディコンタクト領域BCRは、第1面FSに配置されている。
【0022】
ドリフト領域DRIは、ドレイン領域DRAを取り囲むように第1面FSに配置されている。ドリフト領域DRIは、平面視においても、ドレイン領域DRAを取り囲むように配置されている。
【0023】
ボディ領域BRは、ソース領域SR及びボディコンタクト領域BCRを取り囲むように第1面FSに配置されている。ボディ領域BRは、ドリフト領域DRIとソース領域SRとにより挟み込まれている部分を有している。ボディ領域BRは、平面視において、ドリフト領域DRIを取り囲むように配置されている。
【0024】
ボディ領域BRは、第1部分BR1と、第2部分BR2とを有している。第1部分BR1は、ソース領域SRとボディコンタクト領域BCRとを取り囲むように、配置されている。第2部分BR2は、第1部分BR1及びドリフト領域DRIを取り囲むように配置されている。
【0025】
第1絶縁分離膜ISO1は、第1面FSに配置されている。第1面FSには、溝TR1が設けられていてもよい。溝TR1は、第1面FSから第2面SSに向かって延在している。第1絶縁分離膜ISO1は、溝TR1に埋め込まれている。すなわち、第1絶縁分離膜ISO1は、STI(Shallow Trench Isolation)であってもよい。なお、第1絶縁分離膜ISO1は、LOCOS(Local Oxidation Of Silicon)であってもよい。
【0026】
第1絶縁分離膜ISO1は、好ましくは、ドリフト領域DRIの中に配置されている。より具体的に言えば、第1絶縁分離膜ISO1のソース領域SR側の端は、ドリフト領域DRIとボディ領域BRとの境界よりもドレイン領域DRA側に位置していることが好ましい。また、第1絶縁分離膜ISO1の底部は、ドリフト領域DRIの中に位置していることが好ましい。このことを別の観点からいえば、溝TR1は、ボディ領域BRに達しないように形成されていることが好ましい。
【0027】
第1絶縁分離膜ISO1の上面には、溝TR2が設けられている。溝TR2は、第1絶縁分離膜ISO1の上面から第2面SSに向かう方向に延在している。第1絶縁分離膜ISO1は、例えばSiOにより形成されている。
【0028】
第2絶縁分離膜ISO2は、第1面FSに配置されている。第1面FSには、溝TR3が設けられていてもよい。溝TR3は、第1面FSから第2面SSに向かう方向に延在している。第2絶縁分離膜ISO2は、溝TR3に埋め込まれている。すなわち、第2絶縁分離膜ISO2は、STIであってもよい。なお、第2絶縁分離膜ISO2は、LOCOSであってもよい。
【0029】
第2絶縁分離膜ISO2は、好ましくは、ドリフト領域DRIの中に配置されている。より具体的に言えば、第2絶縁分離膜ISO2のソース領域SR側の端は、ドリフト領域DRIとボディ領域BRとの境界よりもドレイン領域DRA側に位置していることが好ましい。また、第2絶縁分離膜ISO2の底部は、ドリフト領域DRIの中に位置していることが好ましい。このことを別の観点からいえば、溝TR3は、ボディ領域BRに達しないように形成されていることが好ましい。
【0030】
第2絶縁分離膜ISO2の上面には、溝TR4が設けられている。溝TR4は、第2絶縁分離膜ISO2の上面から第2面SSに向かう方向に延在している。第2絶縁分離膜ISO2は、例えばSiOにより形成されている。
【0031】
図2に示すように、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間には、平面視におけるボディ領域BRとドリフト領域DRIに沿う方向(以下においては、この方向を、チャネル幅方向という)において、ドリフト領域DRIが挟み込まれている。このことを別の観点からいえば、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2とは、チャネル幅方向において、互いに離間して配置されている。
【0032】
第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の数は、複数であってもよい。すなわち、チャネル幅方向に沿って、第1絶縁分離膜ISO1、ドリフト領域DRI及び第2絶縁分離膜ISO2が、繰り返し配列されていてもよい。
【0033】
図3及び図4に示すように、ゲート絶縁膜GOは、第1面FSの上に配置されている。より具体的には、ゲート絶縁膜GOは、ドリフト領域DRIとソース領域SRとにより挟み込まれているボディ領域BRの部分の上に配置されている。ゲート絶縁膜GOは、例えば二酸化珪素(SiO)により形成されている。
【0034】
導電膜CLは、ゲート電極GEと、第1埋込部BP1と、第1キャップ部CA1とを有している。導電膜CLは、第2埋込部BP2と、第2キャップ部CA2とをさらに有していてもよい。導電膜CLは、例えば不純物がドープされた多結晶のSiにより形成されている。
【0035】
ゲート電極GEは、ゲート絶縁膜GOの上に配置されている。これにより、ゲート電極GEは、ソース領域SRとドリフト領域DRIとにより挟み込まれているボディ領域BRの部分と絶縁されながら対向している。ゲート電極GEのドレイン領域DRA側の端は、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2のソース領域SR側の端よりも、ソース領域SR側にあることが好ましい。
【0036】
第1埋込部BP1は、溝TR2に埋め込まれている。第1キャップ部CA1は、第1埋込部BP1の上に配置されている。図5に示すように、第1キャップ部CA1は、第1絶縁分離膜ISO1の上において、チャネル幅方向に、第1埋込部BP1よりも張り出している。このことを別の観点からいえば、第1キャップ部CA1は、第1絶縁分離膜ISO1の上において、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間にあるドリフト領域DRIに向かって延在している。
【0037】
第2埋込部BP2は、溝TR4に埋め込まれている。第2埋込部BP2は、チャネル幅方向において第1埋込部BP1と対向するように配置されていることが好ましい。第2キャップ部CA2は、第2埋込部BP2の上に配置されている。第2キャップ部CA2は、第2絶縁分離膜ISO2の上において、チャネル幅方向に、第2埋込部BP2よりも張り出している。このことを別の観点からいえば、第2キャップ部CA2は、第2絶縁分離膜ISO2の上において、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間にあるドリフト領域DRIに向かって延在している。
【0038】
第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIのチャネル幅方向における幅の最大値を、幅Wとする。幅Wが狭いほど、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIを空乏化させやすい。具体的には、幅Wは、0.3μm以下であることが好ましい。
【0039】
第1埋込部BP1と第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2により挟み込まれているドリフト領域DRIとの間にある第1絶縁分離膜ISO1の幅の最大値を、幅W1とする。このことを別の観点からいえば、幅W1は、チャネル幅方向における第1埋込部BP1とドリフト領域DRIとの間にある第1絶縁分離膜ISO1との幅の最大値である。幅W1が狭いほど、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIを空乏化させやすい。具体的には、幅W1は、0.3μm以下であることが好ましい。幅W1は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。
【0040】
第2埋込部BP2と第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2により挟み込まれているドリフト領域DRIとの間にある第2絶縁分離膜ISO2の幅の最大値を、幅W2とする。このことを別の観点からいえば、幅W2は、チャネル幅方向における第2埋込部BP2とドリフト領域DRIとの間にある第2絶縁分離膜ISO2との幅の最大値である。幅W2が狭いほど、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIを空乏化させやすい。具体的には、幅W2は、0.3μm以下であることが好ましい。幅W2は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。
【0041】
溝TR2の深さ及び溝TR4の深さは、大きい方が好ましい。第1埋込部BP1と第1絶縁分離膜ISO1の底部との間にある第1絶縁分離膜ISO1の厚さは、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。第2埋込部BP2と第2絶縁分離膜ISO2の底部との間にある第2絶縁分離膜ISO2の厚さは、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。
【0042】
第1埋込部BP1と第1絶縁分離膜ISO1のドレイン領域DRA側の端との間にある第1絶縁分離膜ISO1の幅は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。第2埋込部BP2と第2絶縁分離膜ISO2のドレイン領域DRA側の端との間にある第2絶縁分離膜ISO2の幅は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。
【0043】
第1埋込部BP1と第1絶縁分離膜ISO1のソース領域SR側の端との間にある第1絶縁分離膜ISO1の幅は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。第2埋込部BP2と第2絶縁分離膜ISO2のソース領域SR側の端との間にある第2絶縁分離膜ISO2の幅は、ゲート絶縁膜GOの厚さよりも大きいことが好ましい。
【0044】
図3及び図4に示すように、サイドウォールスペーサSWSは、導電膜CLの側壁に設けられている。サイドウォールスペーサには、例えばSiOが用いられる。
【0045】
層間絶縁膜ILDは、第1面FSの上に配置されている。層間絶縁膜ILDは、導電膜CL及びサイドウォールスペーサを覆うように配置されている。層間絶縁膜ILDには、コンタクトホールCHが設けられている。層間絶縁膜ILDを貫通しているコンタクトホールCHからは、ソース領域SR、ボディコンタクト領域BCR及びドレイン領域DRAが露出している。なお、図示されていないが、コンタクトホールCHからは、導電膜CLが露出している。層間絶縁膜ILDは、例えばSiOにより形成されている。
【0046】
コンタクトプラグCPは、層間絶縁膜ILDの中に配置されている。より具体的には、コンタクトプラグCPは、コンタクトホールCHの中に埋め込まれている。コンタクトプラグCPは、一方端において、ソース領域SR、ボディコンタクト領域BCR、ドレイン領域DRA及び導電膜CLに電気的に接続されている。コンタクトプラグCPは、例えばタングステン(W)により形成されている。
【0047】
配線WLは、層間絶縁膜ILDの上に形成されている。配線WLは、コンタクトプラグCPの他方端に電気的に接続されている。配線WLは、例えばアルミニウム(Al)により形成されている。
【0048】
以下に、第1実施形態に係る半導体装置の製造方法を説明する。
図6に示すように、第1実施形態に係る半導体装置の製造方法は、フロントエンド工程S1と、バックエンド工程S2とを有している。
【0049】
フロントエンド工程S1は、第1注入工程S11と、絶縁分離膜形成工程S12と、ゲート絶縁膜形成工程S13と、導電膜形成工程S14と、第2注入工程S15と、サイドウォールスペーサ形成工程S16と、第3注入工程S17とを有している。バックエンド工程S2は、層間絶縁膜形成工程S21と、コンタクトプラグ形成工程S22と、配線形成工程S23とを有している。
【0050】
図7に示すように、第1注入工程S11においては、ドリフト領域DRI及びボディ領域BRが形成される。ドリフト領域DRI及びボディ領域BRは、例えばイオン注入により形成される。ドリフト領域DRI及びボディ領域BRは、イオン注入に加えてイオン注入後の熱拡散を行うことにより形成されてもよい。なお、ドリフト領域DRI及び第1部分BR1が形成されなかった半導体基板SUBの部分が、第2部分BR2となる。
【0051】
図8A及び図8Bに示すように、絶縁分離膜形成工程S12においては、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の形成が行われる。第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の形成においては、第1に、溝TR1及び溝TR3の形成が行われる。溝TR1及び溝TR3の形成は、例えばRIE(Reactive Ion Etching)等の異方性エッチングにより行われる。
【0052】
第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の形成においては、第2に、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2を構成する材料の溝TR1及び溝TR3への埋め込みが行われる。この埋め込みにおいては、まず、第1面FSの上に第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2を構成する材料が、CVD(Chemical Vapor Deposition)等により堆積される。次に、溝TR1及び溝TR3からはみ出した第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2を構成する材料が、CMP(Chemical Mechanical Polishing)等により除去される。
【0053】
図9A及び図9Bに示すように、ゲート絶縁膜形成工程S13においては、ゲート絶縁膜GOが形成される。ゲート絶縁膜GOの形成は、例えば、半導体基板SUBの第1面FS側を熱酸化することにより行われる。
【0054】
図10A及び図10Bに示すように、導電膜形成工程S14においては、導電膜CLの形成が行われる。導電膜CLの形成においては、第1に、溝TR2及び溝TR4の形成が行われる。溝TR2及び溝TR4の形成は、例えば、フォトレジストをマスクとしたRIE等の異方性エッチングにより行われる。
【0055】
導電膜CLの形成においては、第2に、導電膜CLを構成する材料の成膜が行われる。導電膜CLを構成する材料の成膜は、例えばCVD等により行われる。これにより、導電膜CLを構成する材料が、ゲート絶縁膜GOの上、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2並びに溝TR2内及び溝TR4内に成膜される。
【0056】
導電膜CLの形成においては、第3に、成膜された導電膜CLのパターンニングが行われる。成膜された導電膜CLを構成する材料のパターンニングは、例えば、フォトリソグラフィ及びエッチングにより行われる。以上により、第1埋込部BP1、第2埋込部BP2、第1キャップ部CA1、第2キャップ部CA2及びゲート電極GEが形成される。
【0057】
図11A及び図11Bに示すように、第2注入工程S15においては、第1部分SR1の形成が行われる。第1部分SR1の形成は、例えば、ゲート電極GE、第1絶縁分離膜ISO1、第2絶縁分離膜ISO2及びフォトレジストをマスクとして用いたイオン注入により行われる。
【0058】
図12A及び図12Bに示すように、サイドウォールスペーサ形成工程S16においては、サイドウォールスペーサSWSが形成される。サイドウォールスペーサSWSの形成においては、第1に、第1面FSの上にサイドウォールスペーサSWSを構成する材料が成膜される。サイドウォールスペーサSWSの形成においては、第2に、成膜されたサイドウォールスペーサを構成する材料がエッチングされる。以上により、サイドウォールスペーサSWSの形成が行われる。
【0059】
図13A及び図13Bに示すように、第3注入工程S17においては、ソース領域SR(第2部分SR2)、ドレイン領域DRA及びボディコンタクト領域BCRの形成が行われる。第2部分SR2、ドレイン領域DRA及びボディコンタクト領域BCRの形成は、例えばゲート電極GE、サイドウォールスペーサSWS、第1絶縁分離膜ISO1、第2絶縁分離膜ISO2及びフォトレジストをマスクとしたイオン注入により行われる。
【0060】
なお、第3注入工程S17が行われた後であって、層間絶縁膜形成工程S21が行われる前に、ソース領域SRが設けられている部分の第1面FS、ドレイン領域DRAが設けられている部分の第1面FS、ボディコンタクト領域BCRが設けられている部分の第1面FS及びゲート電極GEの上面が、シリサイド化されてもよい。
【0061】
このシリサイド化においては、第1に、ソース領域SRが設けられている部分の第1面FS、ドレイン領域DRAが設けられている部分の第1面FS、ボディコンタクト領域BCRが設けられている部分の第1面FS及びゲート電極GEの上面以外が、SiO等により形成されるシリサイドブロック膜で被覆される。第2に、第1面FSの上に、コバルト(Co)、チタン(Ti)等がスパッタリング等により成膜される。
【0062】
第3に、熱処理を行うことにより、第1面FSの上に成膜されたCo、Ti等とソース領域SRが設けられている部分の第1面FS、ドレイン領域DRAが設けられている部分の第1面FS、ボディコンタクト領域BCRが設けられている部分の第1面FS及びゲート電極GEの上面とを反応させる。第5に、未反応のTi、Co等をエッチング等で除去する。以上により、ソース領域SRが設けられている部分の第1面FS、ドレイン領域DRAが設けられている部分の第1面FS、ボディコンタクト領域BCRが設けられている部分の第1面FS及びゲート電極GEの上面がシリサイド化される。
【0063】
図14A及び図14Bに示すように、層間絶縁膜形成工程S21においては、層間絶縁膜ILDの形成が行われる。層間絶縁膜ILDの形成においては、第1に、層間絶縁膜ILDを構成する材料が、第1面FSの上に成膜される。層間絶縁膜ILDを構成する材料の成膜は、例えばCVDにより行われる。層間絶縁膜ILDの形成においては、第2に、成膜された層間絶縁膜ILDを構成する材料が、CMP等により平坦化される。
【0064】
図15A及び図15Bに示すように、コンタクトプラグ形成工程S22においては、コンタクトプラグCPが形成される。コンタクトプラグCPの形成においては、第1に、層間絶縁膜ILDにコンタクトホールCHが形成される。コンタクトホールCHの形成は、例えばRIE等の異方性エッチングにより行われる。コンタクトプラグCPの形成においては、第2に、コンタクトプラグCPを構成する材料が、例えばCVD等により、コンタクトホールCH中に埋め込まれる。コンタクトプラグCPの形成においては、第3に、コンタクトホールからはみ出たコンタクトプラグCPを構成する材料が、例えばCMP、エッチバック等により除去される。
【0065】
配線形成工程S23においては、配線WLの形成が行われる。配線WLの形成においては、第1に、層間絶縁膜ILDの上に、配線WLを構成する材料の成膜が、例えばスパッタリング等により行われる。配線WLの形成においては、第2に、成膜された配線WLを構成する材料のパターンニングが、例えばフォトリソグラフィ及びエッチングにより行われる。
【0066】
以上により、第1実施形態に係る半導体装置の製造方法が完了し、図2図3図4及び図5に示される第1実施形態に係る半導体装置の構造が形成される。なお、第1注入工程S11は、絶縁分離膜形成工程S12の後に行われてもよい。
【0067】
以下に、第1実施形態に係る半導体装置の効果を説明する。
第1実施形態に係る半導体装置の導電膜CLは、第1絶縁分離膜ISO1の溝TR2に埋め込まれる第1埋込部BP1と、第1埋込部BP1の上に配置される第1キャップ部CA1とを有している。第1キャップ部CA1は、チャネル幅方向において、ドリフト領域DRIに向かって第1埋込部BP1よりも張り出しているため、第1面FS付近にあるドリフト領域DRIを空乏化させやすい。
【0068】
そのため、第1実施形態に係る半導体装置においては、第1面FSに近い位置を含め、第1埋込部BP1の周囲にあるドリフト領域DRIの空乏化を促進することができる。その結果、第1実施形態に係る半導体装置によると、第1キャップ部CA1がない場合と比較して、オフ耐圧を改善することができる。
【0069】
特に、第1実施形態に係る半導体装置が、第2絶縁分離膜ISO2と、第2埋込部BP2と、第2キャップ部CA2とを有している場合、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIを、チャネル幅方向における両側から空乏化することができる。そのため、この場合には、オフ耐圧をさらに改善することができる。
【0070】
上記の効果は、シミュレーションにおいても確認されている。図16に示すように、第1キャップ部CA1及び第2キャップ部CA2が設けられている場合には、これらが設けられていない場合と比較して、第1面FSにおけるドリフト領域DRIの電位の最大値が低下している。その結果、第1面FSにおけるドリフト領域DRIの電位を示す曲線は、チャネル幅方向に沿ってなだらかに変化している。このように、上記の効果は、シミュレーションによっても確認されている。
【0071】
なお、図16中において、横軸はチャネル幅方向における第1絶縁分離膜ISO1からの距離、縦軸は第1面FSにおけるドリフト領域DRIの電位である。
【0072】
第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の底部がドリフト領域DRIの中にある場合、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2が設けられている領域においても、ドリフト領域DRI及びボディ領域BRを介してドレイン領域DRAからソース領域SRに電流が流れる経路が確保される。
【0073】
そのため、この場合には、第1埋込部BP1、第2埋込部BP2、第1キャップ部CA1及び第2キャップ部CA2によって第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間にあるドレイン領域DRAを空乏化することによって当該領域におけるオフ耐圧を改善しつつ、ドレイン領域DRAとソース領域SRとの間の電流量を上昇させることができる。したがって、この場合には、オフ耐圧とオン抵抗のトレードオフ関係を改善することができる。すなわち、オフ耐圧を維持したままオン抵抗を改善することができる、又はオン抵抗を維持したままオフ耐圧を改善することができる。
【0074】
図17に示すように、ドリフト領域DRI−導電膜CL間の電位差を5Vに設定してシミュレーションを行ったところ、幅Wが0.3μm以下であれば、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2の間に挟み込まれているドリフト領域DRIの第1面FSにおける電界緩和(ドリフト領域DRIの空乏化)が生じている。空乏層は、ドリフト領域DRI−導電膜CL間の電位差が大きくなるほど、大きく延びる。そのため、この場合には、ドリフト領域DRI−導電膜CL間の電位差が一般的な範囲内(例えば、20V)において、オフ耐圧をさらに改善することができる。
【0075】
なお、図17中において、横軸は幅Wを示している。また、図17中において、縦軸は第1埋込部BP1、第2埋込部BP2、第1キャップ部CA1及び第2キャップ部CA2を設けたことによる第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIの第1面FSにおける電位の低下量である。
【0076】
図18に示すように、ドリフト領域DRI−導電膜CL間の電位差を5Vに設定してシミュレーションを行ったところ、幅W1及び幅W2が0.3μm以下であれば、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2の間に挟み込まれているドリフト領域DRIの第1面FSにおける電界緩和が生じている。そのため、この場合には、ドリフト領域DRI−導電膜CL間の電位差が一般的な範囲内において、オフ耐圧をさらに改善することができる。
【0077】
なお、図18中において、横軸は幅W1及び幅W2を示している。また、図18中において、縦軸は第1埋込部BP1、第2埋込部BP2、第1キャップ部CA1及び第2キャップ部CA2を設けたことによる第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIの第1面FSにおける電位の低下量である。
【0078】
第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2のソース領域SR側の端においては、電界集中が生じやすい。ゲート電極GEのドレイン領域DRA側の端が、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2のソース領域SR側の端よりもソース領域SRにある場合、当該電界集中を緩和することができる。そのため、この場合には、オフ耐圧をさらに改善することができる。
【0079】
(第2実施形態)
以下に、第2実施形態に係る半導体装置の構成を説明する。なお、以下において、第1実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0080】
第2実施形態に係る半導体装置は、半導体基板SUBと、第1絶縁分離膜ISO1と、第2絶縁分離膜ISO2と、導電膜CLとを有している。半導体基板SUBは、ソース領域SRと、ドレイン領域DRAと、ボディコンタクト領域BCRと、ドリフト領域DRIと、ボディ領域BRとを有している。導電膜CLは、第1埋込部BP1と、第2埋込部BP2と、第1キャップ部CA1と、第2キャップ部CA2とを有している。これらの点に関して、第2実施形態に係る半導体装置の構成は、第1実施形態に係る半導体装置の構成と共通している。
【0081】
しかしながら、第2実施形態に係る半導体装置の構成は、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2の配置に関して、第1実施形態に係る半導体装置の構成と異なっている。
【0082】
図19に示すように、ドレイン領域DRAは、平面視において、チャネル幅方向に沿って延在している。第1絶縁分離膜ISO1は、ドレイン領域DRAのチャネル幅方向における端よりも、外側に位置している。第2絶縁分離膜ISO2は、ドレイン領域DRAのチャネル幅方向における当該端よりも内側にある。
【0083】
第2実施形態に係る半導体装置の製造方法は、第1実施形態に係る半導体装置の製造方法と同様である。
【0084】
以下に、第2実施形態に係る半導体装置の効果を説明する。なお、以下において、第1実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0085】
第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2との間に挟み込まれていないドリフト領域DRIがある場合、当該ドリフト領域DRIにおいては、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2のいずれか一方からしか電界緩和が行われない(空乏層が延びない)。
【0086】
他方で、第1絶縁分離膜ISO1がドレイン領域DRAのチャネル幅方向における端よりも外側に位置し、かつ第2絶縁分離膜ISO2がドレイン領域DRAのチャネル幅方向における当該端よりも内側に位置している場合には、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれていないドリフト領域DRIが存在しなくなる。すなわち、ドリフト領域DRIには、常にチャネル幅方向における両側からの電界緩和が行われることになる。そのため、第2実施形態に係る半導体装置によると、オフ耐圧をさらに改善することができる。
【0087】
(第3実施形態)
以下に、第3実施形態に係る半導体装置の構成を説明する。なお、以下においては、第1実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さない。
【0088】
第3実施形態に係る半導体装置は、半導体基板SUBと、第1絶縁分離膜ISO1と、導電膜CLとを有している。第2実施形態に係る半導体装置は、第2絶縁分離膜ISO2をさらに有していてもよい。半導体基板SUBは、ソース領域SRと、ドレイン領域DRAと、ボディコンタクト領域BCRと、ドリフト領域DRIと、ボディ領域BRとを有している。導電膜CLは、第1埋込部BP1と、第1キャップ部CA1とを有している。導電膜CLは、第2埋込部BP2と、第2キャップ部CA2とをさらに有していてもよい。これらの点に関して、第3実施形態に係る半導体装置の構成は、第1実施形態に係る半導体装置の構成と共通している。
【0089】
しかしながら、第3実施形態に係る半導体装置の構成は、第1キャップ部CA1及び第2キャップ部CA2の詳細に関して、第1実施形態に係る半導体装置の構成と異なっている。より具体的には、図20に示すように、溝TR2の上にある第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面は、平坦である。
【0090】
以下に、第3実施形態に係る半導体装置の製造方法を説明する。なお、以下において、第1実施形態に係る半導体装置の製造方法と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0091】
第3実施形態に係る半導体装置の製造方法は、フロントエンド工程S1と、バックエンド工程S2とを有している。フロントエンド工程S1は、第1注入工程S11と、絶縁分離膜形成工程S12と、ゲート絶縁膜形成工程S13と、導電膜形成工程S14と、第2注入工程S15と、サイドウォールスペーサ形成工程S16と、第3注入工程S17とを有している。バックエンド工程S2は、層間絶縁膜形成工程S21と、コンタクトプラグ形成工程S22と、配線形成工程S23とを有している。これらの点に関して、第3実施形態に係る半導体装置の製造方法は、第1実施形態に係る半導体装置の製造方法と共通している。
【0092】
しかしながら、第3実施形態に係る半導体装置の製造方法は、導電膜形成工程S14の詳細に関して、第1実施形態に係る半導体装置の製造方法と異なっている。
【0093】
導電膜CLの形成においては、導電膜CLの形成においては、第1に、溝TR2及び溝TR4の形成が行われる。溝TR2及び溝TR4の形成は、例えば、フォトレジストをマスクとしたRIE等の異方性エッチングにより行われる。
【0094】
導電膜CLの形成においては、第2に、導電膜CLを構成する材料の成膜が行われる。導電膜CLを構成する材料の成膜は、例えばCVD等により行われる。これにより、導電膜CLを構成する材料が、ゲート絶縁膜GOの上、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2並びに溝TR2内及び溝TR4内に成膜される。
【0095】
導電膜CLの形成においては、図21に示すように、第3に、導電膜CLを構成する材料のうち、溝TR2内及び溝TR4内を埋め込んでいるもの以外が除去される。この除去は、例えばエッチバックにより行われる。これにより、第1埋込部BP1及び第2埋込部BP2が形成される。
【0096】
導電膜CLの形成においては、第4に、導電膜CLを構成する材料の成膜が再度行われる。導電膜CLの形成においては、第5に、成膜された導電膜CLを構成する材料のパターンニングが行われる。成膜された導電膜CLを構成する材料のパターンニングは、例えば、フォトリソグラフィ及びエッチングにより行われる。これにより、ゲート電極GE並びに第1キャップ部CA1及び第2キャップ部CA2が形成される。
【0097】
すなわち、第3実施形態に係る半導体装置の製造方法においては、第1キャップ部CA1、第2キャップ部CA2及びゲート電極GEは、第1埋込部BP1及び第2埋込部BP2で溝TR2及び溝TR4をそれぞれ埋め込んだ後に、形成される。その結果、第3実施形態に係る半導体装置においては、溝TR2の上にある第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面は、平坦になる。
【0098】
以下に、第3実施形態に係る半導体装置の効果を説明する。なお、以下において、第1実施形態に係る半導体装置の効果と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0099】
溝TR2の上にある第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面が平坦ではない場合(第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面に窪みがある場合)、当該窪みにフォトレジストの残渣等が残るおそれがある。
【0100】
他方で、第3実施形態に係る半導体装置においては、第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面が平坦である(第1キャップ部CA1の上面及び溝TR4の上にある第2キャップ部CA2の上面に窪みがない)ため、このような残留物の発生を抑制することができる。
【0101】
(第4実施形態)
以下に、第4実施形態に係る半導体装置の構成を説明する。なお、以下において、第1実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
【0102】
第4実施形態に係る半導体装置は、半導体基板SUBと、第1絶縁分離膜ISO1と、第2絶縁分離膜ISO2と、導電膜CLとを有している。半導体基板SUBは、ソース領域SRと、ドレイン領域DRAと、ボディコンタクト領域BCRと、ドリフト領域DRIと、ボディ領域BRとを有している。導電膜CLは、第1埋込部BP1と、第2埋込部BP2と、第1キャップ部CA1と、第2キャップ部CA2とを有している。これらの点に関して、第4実施形態に係る半導体装置の構成は、第1実施形態に係る半導体装置の構成と共通している。
【0103】
しかしながら、図22に示すように、第4実施形態に係る半導体装置の構成は、第3絶縁分離膜ISO3をさらに有している点において、第1実施形態に係る半導体装置の構成と異なっている。
【0104】
図23に示すように、第3絶縁分離膜ISO3は、第1面FSに配置されている。より具体的には、第1面FSには、第2面SSに向かう方向に延在する溝TR5が設けられている。第3絶縁分離膜ISO3は、溝TR5に埋め込まれている。第3絶縁分離膜ISO3は、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に配置されている。好ましくは、第3絶縁分離膜ISO3は、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2と一体に形成されている。
【0105】
第3絶縁分離膜ISO3のソース領域SR側の端は、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2のソース領域SR側の端よりも、ドレイン領域DRA側にあることが好ましい。第3絶縁分離膜ISO3の底部は、ドリフト領域DRIの中にあることが好ましい。第3絶縁分離膜ISO3は、好ましくは、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2と同一の材料で形成されている。すなわち、第3絶縁分離膜ISO3は、例えばSiOにより形成されている。
【0106】
第4実施形態に係る半導体装置の製造方法は、フロントエンド工程S1と、バックエンド工程S2とを有している。フロントエンド工程S1は、第1注入工程S11と、絶縁分離膜形成工程S12と、ゲート絶縁膜形成工程S13と、導電膜形成工程S14と、第2注入工程S15と、サイドウォールスペーサ形成工程S16と、第3注入工程S17とを有している。バックエンド工程S2は、層間絶縁膜形成工程S21と、コンタクトプラグ形成工程S22と、配線形成工程S23とを有している。これらの点に関して、第4実施形態に係る半導体装置の製造方法は、第1実施形態に係る半導体装置の製造方法と共通している。
【0107】
しかしながら、第4実施形態に係る半導体装置の製造方法は、絶縁分離膜形成工程S12の詳細に関して、第1実施形態に係る半導体装置の製造方法と異なっている。
【0108】
絶縁分離膜形成工程S12においては、図24に示すように、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2に加えて、第3絶縁分離膜ISO3の形成が行われる。第3絶縁分離膜ISO3の形成においては、第1に、溝TR5の形成が行われる。溝TR5の形成は、例えばRIE等の異方性エッチングにより行われる。なお、溝TR5の形成は、溝TR1及び溝TR2の形成と同時に行われることが好ましい。
【0109】
第3絶縁分離膜ISO3の形成においては、第2に、第3絶縁分離膜ISO3を構成する材料の溝TR5への埋め込みが行われる。この埋め込みは、第1面FSの上に第3絶縁分離膜ISO3を構成する材料をCVD等により堆積するとともに、溝TR5からはみ出した第3絶縁分離膜ISO3を構成する材料を、CMP等により除去することにより行われる。なお、第3絶縁分離膜ISO3を構成する材料の溝TR5への埋め込みは、第1絶縁分離膜ISO1及び第2絶縁分離膜ISO2を構成する材料の溝TR1及び溝TR2への埋め込みと同時に行われることが好ましい。
【0110】
以下に、第4実施形態に係る半導体装置の効果を説明する。以下においては、第1実施形態に係る半導体装置の効果と異なる点について主に説明し、重複する説明は繰り返さないものとする。
【0111】
第4実施形態に係る半導体装置に係る半導体装置においては、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に第3絶縁分離膜ISO3が配置されているため、第1絶縁分離膜ISO1と第2絶縁分離膜ISO2との間に挟み込まれているドリフト領域DRIのオフ耐圧をさらに改善することができる。
【0112】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0113】
ALC アナログ回路、BCR ボディコンタクト領域、BP1 第1埋込部、BP2 第2埋込部、BR ボディ領域、BR1 第1部分、BR2 第2部分、CA1 第1キャップ部、CA2 第2キャップ部、CH コンタクトホール、CL 導電膜、CP コンタクトプラグ、DRA ドレイン領域、DRC ドライバ回路、DRI ドリフト領域、FS 第1面、GE ゲート電極、GO ゲート絶縁膜、ILD 層間絶縁膜、IOC 入出力回路、ISO1 第1絶縁分離膜、ISO2 第2絶縁分離膜、ISO3 第3絶縁分離膜、LGC ロジック回路、PDC プリドライバ回路、PWC 電源回路、S1 フロントエンド工程、S2 バックエンド工程、S11 第1注入工程、S12 絶縁分離膜形成工程、S13 ゲート絶縁膜形成工程、S14 導電膜形成工程、S15 第2注入工程、S16 サイドウォールスペーサ形成工程、S17 第3注入工程、S21 層間絶縁膜形成工程、S22 コンタクトプラグ形成工程、S23 配線形成工程、SR ソース領域、SR1 第1部分、SR2 第2部分、SS 第2面、SUB 半導体基板、SWS サイドウォールスペーサ、TR1,TR2,TR3,TR4,TR5 溝、W,W1,W2 幅、WL 配線。
図1
図2
図3
図4
図5
図6
図7
図8A
図8B
図9A
図9B
図10A
図10B
図11A
図11B
図12A
図12B
図13A
図13B
図14A
図14B
図15A
図15B
図16
図17
図18
図19
図20
図21
図22
図23
図24