特許 6904889 液晶表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6904889

(24)【登録日】2021年6月28日

(45)【発行日】2021年7月21日

(54)【発明の名称】液晶表示パネル

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20210708BHJP

   G02F 1/1343 20060101ALI20210708BHJP

【ＦＩ】

   G02F1/1368

   G02F1/1343

【請求項の数】14

【全頁数】31

(21)【出願番号】特願2017-221324(P2017-221324)

(22)【出願日】2017年11月16日

(65)【公開番号】特開2019-90982(P2019-90982A)

(43)【公開日】2019年6月13日

【審査請求日】2019年12月4日

(73)【特許権者】

【識別番号】506087819

【氏名又は名称】パナソニック液晶ディスプレイ株式会社

(73)【特許権者】

【識別番号】520154173

【氏名又は名称】株式会社パソナナレッジパートナー

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】梶田 大介

【審査官】 鈴木 俊光

(56)【参考文献】

【文献】 国際公開第２０１０／１０３７２６（ＷＯ，Ａ１）

【文献】 特開２００５−１４８５３４（ＪＰ，Ａ）

【文献】 特開２０１７−１８１５９４（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０５６２９６１４（ＣＮ，Ａ）

【文献】 国際公開第２０１２／００２０４４（ＷＯ，Ａ１）

【文献】 特開２０１４−０２１４４９（ＪＰ，Ａ）

【文献】 特開２０１８−１２０２１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３６ − １／１３６８

Ｇ０２Ｆ １／１３４３

(57)【特許請求の範囲】

【請求項1】

マトリクス状に配列された複数の画素を有する液晶表示パネルであって、
前記複数の画素の各々に設けられた画素電極と、
第１方向に隣り合う２つの前記画素の境界部ごとに設けられ、前記第１方向に直交する第２方向に延在する複数の一対の第１映像信号線及び第２映像信号線とを備え、
前記複数の画素電極と前記複数のトランジスタとは一対一で接続されており、
前記画素電極の少なくとも一部は、前記第１映像信号線と前記第２映像信号線との間に存在し、
前記画素電極は、複数本のライン電極を有し、
前記複数本のライン電極のうちの少なくとも一つのライン電極は、前記第１映像信号線と前記第２映像信号線との間に存在する、
液晶表示パネル。

【請求項2】

前記第２方向に隣り合う２つの前記画素の境界部ごとに配置され、前記第１方向に延在する複数の走査線と、
前記複数の画素の各々に形成されたトランジスタとを備え、
前記トランジスタのゲート電極は、前記走査線に接続され、
前記トランジスタのソース電極及びドレイン電極の一方は、前記画素電極に接続され、
前記複数の走査線は、２本ずつ接続されており、
接続された２本の前記走査線のうちの一方が接続された前記トランジスタの前記ソース電極及び前記ドレイン電極の他方は、前記第１映像信号線及び前記第２映像信号線の一方に接続され、
接続された２本の前記走査線のうちの他方が接続された前記トランジスタの前記ソース電極及び前記ドレイン電極の他方は、前記第１映像信号線及び前記第２映像信号線の他方に接続されている、
請求項１に記載の液晶表示パネル。

【請求項3】

前記画素電極及び前記トランジスタは、前記複数の画素の各々に複数ずつ形成されている、
請求項２に記載の液晶表示パネル。

【請求項4】

前記複数本のライン電極は、前記第２方向に延在している、
請求項１〜３のいずれか１項に記載の液晶表示パネル。

【請求項5】

前記画素電極は、前記複数本のライン電極を連結する連結電極を有する、
請求項１〜４のいずれか１項に記載の液晶表示パネル。

【請求項6】

隣り合う２つの前記画素電極の間隔は、１つの前記画素電極において隣り合う２本の前記ライン電極の間隔と同じである、
請求項１〜５のいずれか１項に記載の液晶表示パネル。

【請求項7】

前記第１方向に隣り合う２つの前記画素のうちの一方の前記画素電極を第１画素電極とし、前記第１方向に隣り合う２つの前記画素のうちの他方の前記画素電極を第２画素電極とすると、
前記第１映像信号線は、平面視において、前記第２画素電極の前記ライン電極に重なっており、
前記第２映像信号線は、平面視において、前記第１画素電極と前記第２画素電極との間に位置している、
請求項６に記載の液晶表示パネル。

【請求項8】

前記複数の画素にわたって形成された共通電極を備え、
前記共通電極は、前記第１映像信号線及び前記第２映像信号線の少なくとも一方を覆っている、
請求項１〜７のいずれか１項に記載の液晶表示パネル。

【請求項9】

前記共通電極の直上に設けられたコモン線を備える、
請求項８に記載の液晶表示パネル。

【請求項10】

前記コモン線は、前記第２方向に延在し、平面視において前記第１映像信号線又は前記第２映像信号線に重なっている、
請求項９に記載の液晶表示パネル。

【請求項11】

前記第１映像信号線及び前記第２映像信号線を覆う第１絶縁膜と、
炭素を含み、前記第１絶縁膜を覆う第２絶縁膜とを備え、
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さよりも厚い、
請求項１〜１０のいずれか１項に記載の液晶表示パネル。

【請求項12】

前記第１映像信号線及び前記第２映像信号線の間に存在する前記少なくとも一つのライン電極は、遮光層で覆われていない、
請求項１〜１１のいずれか１項に記載の液晶表示パネル。

【請求項13】

マトリクス状に配列された複数の画素を有する液晶表示パネルであって、
前記複数の画素の各々に設けられた画素電極と、
第１方向に隣り合う２つの前記画素の境界部ごとに設けられ、前記第１方向に直交する第２方向に延在する複数の一対の第１映像信号線及び第２映像信号線とを備え、
前記複数の画素電極と前記複数のトランジスタとは一対一で接続されており、
前記画素電極の少なくとも一部は、前記第１映像信号線と前記第２映像信号線との間に存在し、
前記第１映像信号線及び前記第２映像信号線の一方は、前記第２方向に沿って形成された遮光層で覆われており、
前記第１映像信号線及び前記第２映像信号線の他方は、前記第２方向に沿って形成された遮光層で覆われていない、
液晶表示パネル。

【請求項14】

前記第１映像信号線及び前記第２映像信号線は、いずれも前記第２方向に沿って形成された遮光層で覆われている、
請求項１〜１１のいずれか１項に記載の液晶表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、液晶表示パネルに関する。

【背景技術】

【0002】

液晶パネルを用いた液晶表示装置は、低消費電力で画像を表示することができるため、テレビ又はモニタ等の画像表示装置として利用されている。

【0003】

液晶表示パネルは、画素電極及び薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が形成されたＴＦＴ基板と、ＴＦＴ基板に対向する対向基板と、ＴＦＴ基板と対向基板との間に配置された液晶層とを備えている。液晶表示パネルでは、画素毎に設けられた画素電極によって液晶層による光透過率を画素毎に制御することで画像を表示している（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５−１１４３７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

液晶表示パネルの駆動方式としては、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式等の横電界方式が知られている。

【0006】

横電界方式の液晶表示パネルでは、画素の光透過率を大きくするために、平面状の共通電極の上に絶縁膜を挟んで櫛歯状の画素電極を形成する技術の開発が進められている。

【0007】

しかしながら、これまでの液晶表示パネルでは、画像品位が十分ではなく、さらなる画質の向上が求められている。

【0008】

本開示は、画像品位に優れた液晶表示パネルを提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本開示に係る液晶表示パネルの一態様は、マトリクス状に配列された複数の画素を有する液晶表示パネルであって、複数の画素の各々に設けられた画素電極と、第１方向に隣り合う２つの画素の境界部ごとに設けられ、第１方向に直交する第２方向に延在する複数の一対の第１映像信号線及び第２映像信号線とを備え、画素電極の少なくとも一部は、第１映像信号線と第２映像信号線との間に存在する。

【発明の効果】

【0010】

本開示に係る液晶表示パネルによれば、画像品位を向上させることができる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１に係る液晶表示装置の概略構成を模式的に示す図である。

【図2】実施の形態１に係る液晶表示パネルの画素回路を示す図である。

【図3】実施の形態１に係る液晶表示パネルの画素の構成を示す平面図である。

【図4】実施の形態１に係る液晶表示パネルの画素におけるトランジスタ周辺の拡大平面図である。

【図5】図３のV−V線における実施の形態１に係る液晶表示パネルの断面図である。

【図6】図４のVI−VI線における実施の形態１に係る液晶表示パネルの断面図である。

【図7】図４のVII−VII線における実施の形態１に係る液晶表示パネルの断面図である。

【図8】実施の形態１に係る液晶表示パネルにおけるトランジスタ周辺の共通電極の形状を示す図である。

【図9】図４の破線で囲まれる領域IXの拡大図である。

【図10】図４のX−X線における実施の形態１に係る液晶表示パネルの断面図である。

【図11】図４のXI−XI線における実施の形態１に係る液晶表示パネルの断面図である。

【図12】実施の形態２に係る液晶表示装置の概略構成を模式的に示す図である。

【図13A】実施の形態２に係る液晶表示装置における第１液晶表示パネルの画素のレイアウトを示す図である。

【図13B】実施の形態２に係る液晶表示装置における第２液晶表示パネルの画素のレイアウトを示す図である。

【発明を実施するための形態】

【0012】

以下、本開示の実施の形態について説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、及び、構成要素の配置位置や接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0013】

各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

【0014】

（実施の形態１）
まず、液晶表示パネルＬＣＰを用いた液晶表示装置ＬＣＤ１の概略構成について、図１及び図２を用いて説明する。図１は、実施の形態１に係る液晶表示装置ＬＣＤ１の概略構成を模式的に示す図である。図２は、実施の形態１に係る液晶表示パネルＬＣＰの画素回路を示す図である。

【0015】

液晶表示装置ＬＣＤ１は、静止画像又は動画像を表示する画像表示装置の一例であって、図１に示すように、液晶表示パネルＬＣＰと、液晶表示パネル駆動回路ＰＤＣ（ソースドライバＳＤＣ、ゲートドライバＧＤＣ）と、バックライトＢＬと、画像処理部ＩＰＵとを備える。

【0016】

液晶表示パネルＬＣＰは、バックライトＢＬの光出射側に配置される。液晶表示パネルＬＣＰは、画像表示領域ＤＳＰにカラー画像又はモノクロ画像を表示する。液晶表示パネルＬＣＰの駆動方式は、例えばＩＰＳ又はＦＦＳ等の横電界方式である。また、液晶表示パネルＬＣＰは、例えば、ノーマリーブラック方式により電圧の制御が行われるが、電圧制御の方式は、ノーマリーブラック方式に限らない。

【0017】

図１及び図２に示すように、液晶表示パネルＬＣＰは、マトリクス状に配列された複数の画素ＰＩＸを有する。画像が表示される画像表示領域ＤＳＰは、マトリクス状に配列された複数の画素ＰＩＸによって構成されている。

【0018】

図２に示すように、複数の画素ＰＩＸの各々には、トランジスタＴＲ、画素電極ＰＩＴ及び共通電極ＭＩＴが設けられている。トランジスタＴＲは、薄膜トランジスタであり、ゲート電極Ｇ、ソース電極Ｓ及びドレイン電極Ｄを有する。なお、本明細書において、ソース電極Ｓ及びドレイン電極Ｄは、まとめてソースドレイン電極と記載することもあり、ソースドレイン電極とは、ソース電極Ｓ及びドレイン電極Ｄの少なくとも一方のこと、ソース電極Ｓ及びドレイン電極Ｄのいずれかのみのこと、あるいは、ソース電極Ｓ及びドレイン電極Ｄの両方のことを意味する。

【0019】

本実施の形態において、トランジスタＴＲ及び画素電極ＰＩＴは、各画素ＰＩＸに複数ずつ設けられている。具体的には、各画素ＰＩＸには、７つのトランジスタＴＲと７つの画素電極ＰＩＴとが設けられている。各画素ＰＩＸにおける７つの画素電極ＰＩＴの各々は、サブ画素電極であり、分離して形成されている。

【0020】

一方、共通電極ＭＩＴは、複数の画素ＰＩＸにわたって設けられている。本実施の形態において、共通電極ＭＩＴは、画像表示領域ＤＳＰの全ての画素ＰＩＸにわたって設けられている。つまり、共通電極ＭＩＴは、全ての画素ＰＩＸに共通する１つの平面状の電極であり、画像表示領域ＤＳＰの全体に形成されている。

【0021】

図２に示すように、液晶表示パネルＬＣＰには、行方向（第１方向）に延在する複数の走査線（ゲート線）ＧＬと、行方向に直交する列方向（第２方向）に延在する複数の映像信号線（ソース線）ＳＬとが形成されている。

【0022】

複数の走査線ＧＬの各々は、列方向に隣り合う２つの画素ＰＩＸの境界部ごとに設けられている。本実施の形態において、走査線ＧＬは、列方向に隣り合う２つの画素ＰＩＸの境界部ごとに１本ずつ設けられている。

【0023】

各走査線ＧＬは、行方向に配列された複数の画素ＰＩＸの各々の複数のトランジスタＴＲと接続されている。つまり、各走査線ＧＬは、各画素ＰＩＸにおいて、複数のトランジスタＴＲと接続されている。具体的には、各走査線ＧＬは、各トランジスタＴＲのゲート電極Ｇと接続されている。

【0024】

複数の映像信号線ＳＬは、行方向に隣り合う２つの画素ＰＩＸの境界部ごとに設けられている。本実施の形態において、映像信号線ＳＬは、行方向に隣り合う２つの画素ＰＩＸの境界部ごとに、一対の第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２として２本ずつ設けられている。

【0025】

各映像信号線ＳＬは、列方向に配列された複数の画素ＰＩＸの各々の複数のトランジスタＴＲと接続されている。具体的には、各映像信号線ＳＬは、各トランジスタＴＲのソース電極Ｓ及びドレイン電極Ｄのうちドレイン電極Ｄに接続されている。つまり、本実施の形態において、映像信号線ＳＬは、ドレイン線である。

【0026】

また、液晶表示パネルＬＣＰは、１Ｇ２Ｄの配線接続構造を有しており、複数の走査線ＧＬは、列方向において、２本ずつ接続されている。つまり、奇数行目の第１走査線ＧＬ１と偶数行目の第２走査線ＧＬ２との隣り合う２本の走査線ＧＬ同士が接続されている。第１走査線ＧＬ１及び第２走査線ＧＬ２は、例えば、ゲートドライバＧＤＣ側において配線パターン等によって接続されていてもよいし、ゲートドライバＧＤＣ内で接続されていてもよい。

【0027】

互いに接続された２本の走査線ＧＬのうちの一方が接続されたトランジスタＴＲのドレイン電極Ｄは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の一方に接続されている。また、互いに接続された２本の走査線ＧＬのうちの他方が接続されたトランジスタＴＲのドレイン電極Ｄは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の他方に接続されている。

【0028】

具体的には、奇数行目の第１走査線ＧＬ１が接続されたトランジスタＴＲのドレイン電極Ｄは、第２映像信号線ＳＬ２に接続されており、偶数行目の第２走査線ＧＬ２が接続されたトランジスタＴＲのドレイン電極Ｄは、第１映像信号線ＳＬ１に接続されている。

【0029】

なお、各画素ＰＩＸにおいて、トランジスタＴＲのソース電極Ｓは、画素電極ＰＩＴに接続されている。具体的には、７つのトランジスタＴＲのソース電極Ｓと７つの画素電極ＰＩＴとは一対一で接続されており、各トランジスタＴＲのソース電極Ｓは、各画素電極ＰＩＴに接続されている。

【0030】

図１に示すように、液晶表示パネルＬＣＰには、入力された映像信号に応じた画像を表示するために、液晶表示パネル駆動回路ＰＤＣが接続されている。液晶表示パネル駆動回路ＰＤＣは、ソースドライバＳＤＣ及びゲートドライバＧＤＣを含む。ソースドライバＳＤＣ及びゲートドライバＧＤＣは、例えばドライバＩＣ（ＩＣパッケージ）であり、プリント配線基板に実装されている。ソースドライバＳＤＣが実装されたプリント配線基板及びゲートドライバＧＤＣが実装されたプリント配線基板は、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）又はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃａｂｌｅ）等のフレキシブル配線基板を介して液晶表示パネルＬＣＰに接続される。

【0031】

図２に示すように、ソースドライバＳＤＣは、液晶表示パネルＬＣＰの映像信号線ＳＬに接続されている。ソースドライバＳＤＣは、ゲートドライバＧＤＣによる走査線ＧＬの選択に合わせて、画像処理部ＩＰＵから入力される映像信号に応じた電圧（データ電圧）を映像信号線ＳＬに供給する。具体的には、ソースドライバＳＤＣは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の各々にデータ電圧を供給する。

【0032】

ゲートドライバＧＤＣは、走査線ＧＬに接続されている。ゲートドライバＧＤＣは、画像処理部ＩＰＵから入力されるタイミング信号に応じて映像信号を書き込む画素ＰＩＸを選択し、選択した画素ＰＩＸのトランジスタＴＲをオンする電圧（ゲートオン電圧）を走査線ＧＬに供給する。本実施の形態では、走査線ＧＬが２本ずつ接続されているので、ゲートドライバＧＤＣは、接続された２本の第１走査線ＧＬ１及び第２走査線ＧＬ２に共通するゲートオン電圧として、２倍のゲートＨｉ期間（２Ｈ）のゲートパルス信号を走査線ＧＬに供給する。これにより、選択された画素ＰＩＸの画素電極ＰＩＴには、トランジスタＴＲを介してデータ電圧が供給される。なお、共通電極ＭＩＴには、コモンドライバ（図示せず）から共通電圧が供給される。

【0033】

このように、ゲートドライバＧＤＣからゲートオン電圧が走査線ＧＬに供給されると、選択された画素ＰＩＸのトランジスタＴＲがオンし、このトランジスタＴＲに接続された映像信号線ＳＬからデータ電圧が画素電極ＰＩＴに供給される。そして、画素電極ＰＩＴに供給されたデータ電圧と共通電極ＭＩＴに供給された共通電圧との差により液晶層に電界が生じる。この電界により各画素ＰＩＸにおける液晶層の液晶分子の配向状態が変化し、液晶表示パネルＬＣＰを通過するバックライトＢＬの光の透過率が画素ＰＩＸごとに制御される。これにより、液晶表示パネルＬＣＰの表示領域（画素領域）に所望の画像が表示される。

【0034】

バックライトＢＬは、図１に示すように、液晶表示パネルＬＣＰの背面側に配置されており、液晶表示パネルＬＣＰに向けて光を照射する。本実施の形態において、バックライトＢＬは、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を光源とするＬＥＤバックライトであるが、これに限るものではない。また、バックライトＢＬは、液晶表示パネルＬＣＰに対面するようにＬＥＤが基板上に二次元状に配列された直下型のＬＥＤバックライトであるが、エッジ型であってもよい。バックライトＢＬは、平面状の均一な散乱光（拡散光）を照射する面発光ユニットである。この場合、バックライトＢＬは、光源からの光を拡散させるために拡散板（拡散シート）等の光学部材を有していてもよい。

【0035】

画像処理部ＩＰＵは、ＣＰＵ等の演算処理回路と、ＲＯＭやＲＡＭ等のメモリとを備える制御装置である。画像処理部ＩＰＵには、液晶表示パネルＬＣＰに表示するための画像データが入力される。画像処理部ＩＰＵは、ＣＰＵがメモリに格納されたプログラムを読み出して実行することにより各種の処理を実行する。具体的には、画像処理部ＩＰＵは、外部のシステム（図示せず）から入力された映像データに対して色調整等の各種の画像信号処理を行って各画素ＰＩＸの階調値を示す映像信号と各画素ＰＩＸに映像信号を書き込むタイミングを示すタイミング信号とを生成し、映像信号をソースドライバＳＤＣに出力するとともにタイミング信号をゲートドライバＧＤＣに出力する。

【0036】

次に、液晶表示パネルＬＣＰの具体的な構造について、図２を参照しつつ、図３〜図７を用いて説明する。図３は、実施の形態１に係る液晶表示パネルＬＣＰの画素ＰＩＸの構成を示す平面図である。図４は、同液晶表示パネルＬＣＰの画素ＰＩＸにおけるトランジスタＴＲ周辺の拡大平面図である。図５は、図３のV−V線における同液晶表示パネルＬＣＰの断面図である。図６は、図４のVI−VI線における同液晶表示パネルＬＣＰの断面図である。図７は、図４のVII−VII線における同液晶表示パネルＬＣＰの断面図である。

【0037】

図２及び図３に示すように、各画素ＰＩＸは、行方向に延在する走査線ＧＬと列方向に延在する映像信号線ＳＬとによって囲まれる領域である。本実施の形態において、１つの画素ＰＩＸの画素サイズは、比較的に大きくなっており、一例として、行方向の長さが６３０μｍで、列方向の長さが６３０μｍである。また、本実施の形態において、１つの画素ＰＩＸは、行方向の長さと列方向の長さとが同じである。つまり、１つの画素ＰＩＸのアスペクト比（行方向長さ：列方向長さ）は、１：１である。なお、１つの画素ＰＩＸのアスペクト比は、これに限るものではなく、例えば、１：３等であってもよい。

【0038】

また、上述のように、本実施の形態における液晶表示パネルＬＣＰでは、１つの画素ＰＩＸに複数の画素電極ＰＩＴ及び複数のトランジスタＴＲが設けられている。図３及び図４に示すように、各画素ＰＩＸにおいて、複数の画素電極ＰＩＴ及び複数のトランジスタＴＲの各々は、行方向（第１方向）に並んでいる。具体的には、７つの画素電極ＰＩＴは、行方向に沿ってほぼ等間隔に並んでいる。また、７つのトランジスタＴＲは、行方向に沿ってほぼ等間隔に並んでいる。

【0039】

図３及び図４に示すように、各画素電極ＰＩＴには複数のスリットが形成されており、各画素電極ＰＩＴは、列方向（第２方向）に延在する複数本のライン電極ＰＩＴＬを有する。本実施の形態では、各画素電極ＰＩＴは、１１本のライン電極ＰＩＴＬを含む。１１本のライン電極ＰＩＴＬの長手方向の両端部は、走査線ＧＬの近傍において行方向に沿って延在する連結電極ＰＩＴＣによって連結されている。各画素電極ＰＩＴにおける全てのライン電極ＰＩＴＬは、平行に形成されている。

【0040】

各ライン電極ＰＩＴＬは、互いに同一の幅で、かつ、中央部に屈曲部を有する略「く」の字状に形成されている。なお、各画素電極ＰＩＴにおいて、隣り合う２本のライン電極ＰＩＴＬの間隔（スリット幅）は一定である。また、１１本の全てのライン電極ＰＩＴＬの間隔は、互いに同じである。

【0041】

さらに、図４に示すように、７つの画素電極ＰＩＴの全てにおいて、隣り合う２つの画素電極ＰＩＴの間隔ｓｐ１（つまり、一方の画素電極ＰＩＴの最後の列のライン電極と他方の画素電極ＰＩＴの最初の列のライン電極との間隔）は、１つの画素電極ＰＩＴにおいて隣り合う２本のライン電極ＰＩＴＬの間隔ｓｐ２と同じになっている。この結果、１つの画素ＰＩＸにおいて、全てのライン電極ＰＩＴＬ（１１本×７＝７７本）の間隔が同じになっており、全てのライン電極ＰＩＴＬのラインアンドスペース（Ｌ／Ｓ）が一定になっている。これにより、各画素電極ＰＩＴでの画素容量Ｃ_ＰＩＸの差を小さくすることができる。例えば、各画素電極ＰＩＴでの画素容量Ｃ_ＰＩＸを全て同じにすることもできる。

【0042】

また、トランジスタＴＲのゲートソース間容量をＣ_ｇｓとすると、各画素ＰＩＸにおける複数の画素電極ＰＩＴと複数のトランジスタＴＲの全てについて、画素容量比率を示すＣ_ＰＩＸ／Ｃ_ｇｓは±１０％以内であるとよい。好ましくは、画素電極ＰＩＴ及び当該画素電極ＰＩＴに対応するトランジスタＴＲの全てについて、Ｃ_ＰＩＸ／Ｃ_ｇｓは同じであるとよい。

【0043】

さらに、トランジスタＴＲの半導体層ＳＣのチャネル幅をＷ_ＴＦＴとすると、各画素ＰＩＸにおける複数の画素電極ＰＩＴと複数のトランジスタＴＲの全てについて、画素容量比率を示すＣ_ＰＩＸ／Ｗ_ＴＦＴは±１０％以内であるとよい。好ましくは、画素電極ＰＩＴ及び当該画素電極ＰＩＴに対応するトランジスタＴＲの全てについて、Ｃ_ＰＩＸ／Ｗ_ＴＦＴは同じであるとよい。

【0044】

このように、画素電極ＰＩＴと当該画素電極ＰＩＴに対応するトランジスタＴＲとにおける画素容量比率（Ｃ_ＰＩＸ／Ｃ_ｇｓ、Ｃ_ＰＩＸ／Ｗ_ＴＦＴ）が一定の範囲内に収まっていれば、画素電極ＰＩＴ及びトランジスタＴＲの形状及び大きさは異なっていてもよい。つまり、画素容量比率を一定の範囲内に収めることで、画素電極ＰＩＴ及びトランジスタＴＲの設計の自由度が向上する。したがって、一つの画素ＰＩＸに含まれる複数の画素電極ＰＩＴのうちの少なくとも一つは、当該画素ＰＩＸ内に含まれる他の画素電極ＰＩＴとは形状が異なっていてもよい。つまり、一つの画素ＰＩＸに含まれる複数の画素電極ＰＩＴには、形状が異なる画素電極ＰＩＴが含まれていてもよい。

【0045】

本実施の形態において、７つの画素電極ＰＩＴは、互いに同じ形状及び同じ大きさである。これにより、各画素電極ＰＩＴの画素容量Ｃ_ＰＩＸを容易に同じにすることができる。また、各画素電極ＰＩＴの幅は、２００μｍ以下であるとよく、より好ましくは、１００μｍ以下である。これにより、複数の画素電極ＰＩＴの一つに不具合が発生して画素欠陥が生じたとしても、画素欠陥を目立たなくすることができる。

【0046】

また、７つのトランジスタＴＲは、互いに同じ形状及び同じ大きさである。これにより、各トランジスタＴＲのゲートソース間容量Ｃ_ｇｓ及びチャネル幅Ｗ_ＴＦＴを容易に同じにすることができる。また、７つのトランジスタＴＲの形状及び大きさを全て同じにすることで、画素ＰＩＸにＤＣ電圧が残留して表示画像に残像（ＤＣ残像）が発生することを抑制できる。

【0047】

図３に示すように、映像信号線ＳＬ（第１映像信号線ＳＬ１、第２映像信号線ＳＬ２）は、画素電極ＰＩＴのライン電極ＰＩＴＬに沿って形成されている。つまり、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は、いずれも屈曲部を有する略「く」の字状に形成されている。第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は、並行しており、隣接して形成されている。具体的には、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は、平行に形成されている。なお、本実施の形態において、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は、いずれも一定の幅で、互いに同じ幅であるが、これに限らない。

【0048】

また、図３及び図５に示すように、画素電極ＰＩＴにおける複数のライン電極ＰＩＴＬの少なくとも一つは、第１映像信号線ＳＬ１と第２映像信号線ＳＬ２との間に存在している。

【0049】

例えば、行方向に隣り合う２つの画素ＰＩＸのうちの一方の画素ＰＩＸである第１画素ＰＩＸ１（図３の右側の画素ＰＩＸ）の画素電極ＰＩＴを第１画素電極ＰＩＴ１とし、行方向に隣り合う２つの画素ＰＩＸのうちの他方の画素ＰＩＸである第２画素ＰＩＸ２（図３の左側の画素ＰＩＸ）の画素電極ＰＩＴを第２画素電極ＰＩＴ２とすると、第２画素ＰＩＸ２の複数の第２画素電極ＰＩＴ２のうち最も第１画素ＰＩＸ１に近い第２画素電極ＰＩＴ２について、当該第２画素電極ＰＩＴ２を構成する複数のライン電極ＰＩＴＬのうち最も第１画素ＰＩＸ１に近いライン電極ＰＩＴＬが、第１映像信号線ＳＬ１と第２映像信号線ＳＬ２との間に存在している。

【0050】

さらに、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は、一方が画素電極ＰＩＴと重なっており、他方が画素電極ＰＩＴと重なっていない。本実施の形態では、図３に示すように、平面視において、第１映像信号線ＳＬ１は、第２画素ＰＩＸ２の第２画素電極ＰＩＴ２のライン電極ＰＩＴＬに重なっており、第２映像信号線ＳＬ２は、第１画素ＰＩＸ１の第１画素電極ＰＩＴ１と第２画素ＰＩＸ２の第２画素電極ＰＩＴ２との間に位置している。

【0051】

具体的には、第１映像信号線ＳＬ１は、第２画素ＰＩＸ２における複数の第２画素電極ＰＩＴ２のうち最も第１画素ＰＩＸ１に近い第２画素電極ＰＩＴ２のライン電極ＰＩＴＬに重なっている。本実施の形態において、第１映像信号線ＳＬ１は、第２画素ＰＩＸ２において第１画素ＰＩＸ１に最も近い第２画素電極ＰＩＴ２における１１本のライン電極ＰＩＴＬのうち第１画素ＰＩＸ１側から数えて２本目と３本目の２本のライン電極ＰＩＴＬに重なっている。なお、第１画素ＰＩＸ１に最も近い第２画素電極ＰＩＴ２における１１本のライン電極ＰＩＴＬのうち第１画素ＰＩＸ１側から数えて１本目のライン電極ＰＩＴＬ（つまり、最も第１画素ＰＩＸ１に近いライン電極ＰＩＴＬ）は、第１映像信号線ＳＬ１と第２映像信号線ＳＬ２との間に位置している。

【0052】

一方、第２映像信号線ＳＬ２は、第１画素ＰＩＸ１における複数の第１画素電極ＰＩＴ１のうち最も第２画素ＰＩＸ２に近い第１画素電極ＰＩＴ１と、第２画素ＰＩＸ２における複数の第２画素電極ＰＩＴ２のうち最も第１画素ＰＩＸ１に近い第２画素電極ＰＩＴ２との間に位置している。具体的には、第２映像信号線ＳＬ２は、第１画素ＰＩＸ１の第１画素電極ＰＩＴ１における１１本のライン電極ＰＩＴＬのうち最も第２画素電極ＰＩＴ２に近いライン電極ＰＩＴＬと、第２画素ＰＩＸ２の第２画素電極ＰＩＴ２における１１本のライン電極ＰＩＴＬのうち最も第１画素電極ＰＩＴ１に近いライン電極ＰＩＴＬとの間に位置している。

【0053】

図４に示すように、各画素ＰＩＸには、映像信号線ＳＬのデータ電圧を複数のトランジスタＴＲの各々に供給するために、映像信号線ＳＬと各画素ＰＩＸ内の複数のトランジスタＴＲとを接続するリード線ＬＤＬが設けられている。リード線ＬＤＬは、ソース電極Ｓ及びドレイン電極Ｄと同層に形成されている。つまり、リード線ＬＤＬとソース電極Ｓ及びドレイン電極Ｄとは、同じ金属膜をパターニングすることによって形成される。

【0054】

リード線ＬＤＬは、映像信号線ＳＬから行方向に延在する共通リード線ＬＤＬＣと、共通リード線ＬＤＬＣと各画素ＰＩＸ内の複数のトランジスタＴＲの各々のドレイン電極Ｄと接続された複数の第１個別リード線ＬＤＬ１とを有する。

【0055】

共通リード線ＬＤＬＣは、映像信号線ＳＬから引き出された引き出し線である。共通リード線ＬＤＬＣは、共通電極ＭＩＴの開口部ＯＰＮと重なる位置に形成されており、平面視において、走査線ＧＬと重なっていない。本実施の形態において、共通リード線ＬＤＬＣは、他のどの導電部材とも重なっていない。これにより、共通リード線ＬＤＬＣと走査線ＧＬ等の配線との間で生じる寄生容量を低減することができる。なお、共通リード線ＬＤＬＣは、第２基板ＳＵＢ２の遮光層ＢＭと重なっている。

【0056】

第１個別リード線ＬＤＬ１は、画素ＰＩＸ内の複数のトランジスタＴＲごとに形成されている。本実施の形態では、１つの画素ＰＩＸに７つのトランジスタＴＲが設けられているので、第１個別リード線ＬＤＬ１も７つ形成されている。第１個別リード線ＬＤＬ１は、各トランジスタＴＲに向かって共通リード線ＬＤＬＣから列方向に延在するように形成されている。

【0057】

また、各画素ＰＩＸには、複数の画素電極ＰＩＴの各々と複数のトランジスタＴＲの各々のソース電極Ｓとを接続する複数の第２個別リード線ＬＤＬ２が設けられている。第２個別リード線ＬＤＬ２は、画素電極ＰＩＴと同層に形成されている。つまり、第２個別リード線ＬＤＬ２と画素電極ＰＩＴとは、同じ透明導電膜をパターニングすることによって形成される。

【0058】

第２個別リード線ＬＤＬ２は、画素ＰＩＸ内の複数のトランジスタＴＲごとに形成されている。本実施の形態では、１つの画素ＰＩＸに７つのトランジスタＴＲが設けられているので、第２個別リード線ＬＤＬ２も７つ形成されている。第２個別リード線ＬＤＬ２は、各トランジスタＴＲに向かって画素電極ＰＩＴから列方向に延在するように形成されている。具体的には、第２個別リード線ＬＤＬ２は、画素電極ＰＩＴの連結電極ＰＩＴＣの中央部から引き出された引き出し配線である。

【0059】

各トランジスタＴＲに接続される第１個別リード線ＬＤＬ１及び第２個別リード線ＬＤＬ２は、画素ＰＩＸに画素欠陥が生じた場合に、画素ＰＩＸを修復させるときに利用することができる。画素欠陥は、導電性異物が混入して画素電極ＰＩＴと共通電極ＭＩＴとが短絡したりトランジスタＴＲの電極間が短絡したりして発生する。このような画素欠陥が発生した場合、共通電極ＭＩＴと短絡した異常状態の画素電極ＰＩＴ又は電極間が短絡した異常状態のトランジスタＴＲを、正常な画素電極又は正常なトランジスタＴＲと分離するために、第１個別リード線ＬＤＬ１及び第２個別リード線ＬＤＬ２を切断する。

【0060】

例えば、画素電極ＰＩＴと共通電極ＭＩＴとが短絡した場合、まず、画素ＰＩＸの欠陥検査によって共通電極ＭＩＴと短絡した異常状態の画素電極ＰＩＴを特定し、短絡した画素電極ＰＩＴに対応するトランジスタＴＲに接続される第１個別リード線ＬＤＬ１の一部をレーザ光によって切断する。次に、短絡した画素電極ＰＩＴに接続される第２個別リード線ＬＤＬ２の一部をレーザ光によって切断する。これにより、短絡した画素電極ＰＩＴに接続されていたトランジスタＴＲを電気的に浮いた状態（フローティング状態）にすることができ、短絡した画素電極ＰＩＴと正常な画素電極ＰＩＴとを分離することができる。

【0061】

また、トランジスタＴＲの電極間が短絡した場合についても同様に、まず、画素ＰＩＸの欠陥検査によって電極間が短絡した異常状態のトランジスタＴＲを特定し、異常状態のトランジスタＴＲに接続される第１個別リード線ＬＤＬ１の一部をレーザ光によって切断する。次に、異常状態のトランジスタＴＲに対応する画素電極ＰＩＴに接続される第２個別リード線ＬＤＬ２の一部をレーザ光によって切断する。これにより、異常状態のトランジスタＴＲを電気的に浮いた状態にして、異常状態のトランジスタＴＲとこれに接続される画素電極ＰＩＴ及び他のトランジスタＴＲとを分離することができる。

【0062】

このように、第１個別リード線ＬＤＬ１の一部又は第２個別リード線ＬＤＬ２の一部を個別に切断することで、異常状態の画素電極ＰＩＴ又は異常状態のトランジスタＴＲを個別に分離することができる。

【0063】

なお、第１個別リード線ＬＤＬ１の少なくとも一部は、平面視において、他の導電部材と重なっていない方がよい。具体的には、第１個別リード線ＬＤＬ１における共通リード線ＬＤＬＣ側の根元部分が他のどの導電部材とも重なっていない。

【0064】

また、第２個別リード線ＬＤＬ２の少なくとも一部は、平面視において、他の導電部材と重なっていない方がよい。具体的には、第２個別リード線ＬＤＬ２における画素電極ＰＩＴ側の根元部分が他のどの導電部材とも重なっていない。

【0065】

これにより、異常状態のトランジスタＴＲ又は異常状態の画素電極ＰＩＴを分離するために第１個別リード線ＬＤＬ１又は第２個別リード線ＬＤＬ２の根元部分をレーザ光で切断する際に、他の導電部材までもレーザ光によって切断してしまうことを回避することができる。

【0066】

次に、液晶表示パネルＬＣＰの断面構造を中心に説明する。

【0067】

図５〜図７に示すように、液晶表示パネルＬＣＰは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向する第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に配置された液晶層ＬＣＬとを備えている。本実施の形態において、第１基板ＳＵＢ１がバックライトＢＬ側に位置し、第２基板ＳＵＢ２が観察者側に位置する。液晶層ＬＣＬは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に封止されている。

【0068】

第１基板ＳＵＢ１は、トランジスタＴＲとしてＴＦＴを有するＴＦＴ基板である。また、第１基板ＳＵＢ１には、トランジスタＴＲだけではなく、映像信号線ＳＬ及び走査線ＧＬ等の各種配線、これらの配線間を絶縁する層間絶縁膜、画素電極ＰＩＴ、共通電極ＭＩＴ及び配向膜ＰＩ等が設けられている。これらは、第１透明基材ＴＳＵＢ１に形成される。第１透明基材ＴＳＵＢ１は、例えば、ガラス基板等の透明基板である。

【0069】

第１透明基材ＴＳＵＢ１に形成されたトランジスタＴＲは、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄと、チャネル層となる半導体層ＳＣとによって構成されている。本実施の形態において、トランジスタＴＲは、ボトムゲート構造のＴＦＴであり、第１透明基材ＴＳＵＢ１の上に形成されたゲート電極Ｇと、ゲート電極Ｇの上に形成されたゲート絶縁層ＧＩと、ゲート絶縁層ＧＩを介してゲート電極Ｇの上方に形成された半導体層ＳＣとを備える。ソース電極Ｓ及びドレイン電極Ｄは、半導体層ＳＣの上に形成されている。

【0070】

ゲート電極Ｇは、例えば、下層のモリブデン膜（例えば１０ｎｍ）と上層の銅膜（例えば３００ｎｍ）との２層構造からなる金属膜によって構成されている。ゲート絶縁層ＧＩは、例えば、窒化シリコン膜（例えば３９０ｎｍ）によって構成されている。半導体層ＳＣは、例えば、下層のｉ−アモルファスシリコン膜（例えば１５５ｎｍ）と上層のｎ−アモルファスシリコン膜（例えば２５ｎｍ）との２層構造からなる半導体膜によって構成されている。ソース電極Ｓ及びドレイン電極Ｄは、例えば、下層のモリブデン膜（例えば２０ｎｍ）と上層の銅膜（例えば３００ｎｍ）との２層構造からなる金属膜によって構成されている。

【0071】

なお、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、半導体層ＳＣ及びゲート絶縁層ＧＩの材料は、これらに限定されるものではない。例えば、半導体層ＳＣの材料としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体等を用いてもよい。また、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ及び半導体層ＳＣは、２層で構成されるものに限らず、単層で構成されていてもよいし、３層以上で構成されていてもよい。また、ゲート絶縁層ＧＩも、単層で構成されるものに限らず、２層以上で構成されていてもよい。

【0072】

また、図５〜図７に示すように、第１基板ＳＵＢ１には、走査線ＧＬ及び映像信号線ＳＬが形成されている。走査線ＧＬは、ゲート電極Ｇと同層に形成されている。つまり、走査線ＧＬとゲート電極Ｇとは、同じ金属膜をパターニングすることによって形成される。一方、映像信号線ＳＬは、ソース電極Ｓ及びドレイン電極Ｄと同層に形成されている。つまり、映像信号線ＳＬとソース電極Ｓ及びドレイン電極Ｄとは、同じ金属膜をパターニングすることによって形成される。なお、図４に示すように、本実施の形態において、トランジスタＴＲのドレイン電極Ｄは、映像信号線ＳＬに接続されており、トランジスタＴＲのソース電極Ｓは、画素電極ＰＩＴに接続されている。

【0073】

図４及び図７に示すように、第１基板ＳＵＢ１には、遮光体ＳＬＤが設けられている。図４に示すように、遮光体ＳＬＤは、平面視において、トランジスタＴＲを囲むように形成されている。図７に示すように、本実施の形態において、遮光体ＳＬＤは、半導体層ＳＣと同層に形成されている。つまり、遮光体ＳＬＤと半導体層ＳＣは、同じ半導体膜をパターニングすることによって形成される。したがって、遮光体ＳＬＤは、光を吸収するアモルファスシリコン膜によって構成されているので光吸収層として機能する。つまり、遮光体ＳＬＤは、光を吸収することで遮光する。このように、トランジスタＴＲの周囲に遮光体ＳＬＤを設けることで、光が入射することでトランジスタＴＲの特性が変化することを抑制することができる。

【0074】

図５〜図７に示すように、第１透明基材ＴＳＵＢ１の上には、トランジスタＴＲ、走査線ＧＬ（第１走査線ＧＬ１、第２走査線ＧＬ２）及び映像信号線ＳＬ（第１映像信号線ＳＬ１、第２映像信号線ＳＬ２）を覆うように、第１絶縁膜ＰＡＳが形成されている。第１絶縁膜ＰＡＳは、例えば、窒化シリコン膜等の無機材料からなる無機絶縁膜（例えば２００ｎｍ）によって構成されている。無機絶縁膜である第１絶縁膜ＰＡＳは、例えばＣＶＤ法によって成膜することができる。

【0075】

さらに、第１絶縁膜ＰＡＳを覆うように第２絶縁膜ＯＰＡＳが形成されている。本実施の形態において、第２絶縁膜ＯＰＡＳの厚さは、第１絶縁膜ＰＡＳの厚さよりも厚い。具体的には、第２絶縁膜ＯＰＡＳの厚さは、第１絶縁膜ＰＡＳの厚さの１０倍以上であり、一例として、３０００ｎｍである。これにより、走査線ＧＬ及び映像信号線ＳＬ等の配線と共通電極ＭＩＴとの間の厚み方向の距離を大きくすることができるので、走査線ＧＬ及び映像信号線ＳＬ等の配線と共通電極ＭＩＴとで形成される寄生容量を軽減することができる。しかも、第２絶縁膜ＯＰＡＳを厚くすることで、トランジスタＴＲ、走査線ＧＬ及び映像信号線ＳＬを形成することで生じるＴＦＴ層の凹凸差を軽減してＴＦＴ層を平坦化することができる。これにより、表面が平坦化された第２絶縁膜ＯＰＡＳを形成することができるので、第２絶縁膜ＯＰＡＳの直上の共通電極ＭＩＴを平坦な平面状に形成することができる。

【0076】

本実施の形態において、第２絶縁膜ＯＰＡＳは、炭素を含む有機材料からなる有機絶縁膜によって構成されている。有機絶縁膜である第２絶縁膜ＯＰＡＳは、例えば液状の有機材料を塗布して硬化することによって形成することができる。これにより、第２絶縁膜ＯＰＡＳを容易に厚膜化することができるので、全ての画素ＰＩＸにわたって第２絶縁膜ＯＰＡＳの表面を容易に平坦にすることができる。つまり、第２絶縁膜ＯＰＡＳは、平坦化層として機能している。

【0077】

また、第１基板ＳＵＢ１には、共通電極ＭＩＴ及び画素電極ＰＩＴが形成されている。具体的には、共通電極ＭＩＴ及び画素電極ＰＩＴは、第３絶縁膜ＵＰＳを介して対向して積層されている。

【0078】

本実施の形態において、共通電極ＭＩＴは、第２絶縁膜ＯＰＡＳの上に形成されている。そして、共通電極ＭＩＴを覆うように第３絶縁膜ＵＰＳが形成され、第３絶縁膜ＵＰＳの上に画素電極ＰＩＴが所定形状で形成されている。共通電極ＭＩＴ及び画素電極ＰＩＴは、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明金属酸化物によって構成された透明電極である。また、第３絶縁膜ＵＰＳは、例えば、窒化シリコン膜等の無機絶縁膜（例えば６００ｎｍ）によって構成されている。無機絶縁膜である第３絶縁膜ＵＰＳは、例えばＣＶＤ法によって成膜することができる。

【0079】

上述のように、共通電極ＭＩＴは、全ての画素ＰＩＸにわたって形成された平面状のべた電極である。これにより、走査線ＧＬ（第１走査線ＧＬ１、第２走査線ＧＬ２）、映像信号線ＳＬ（第１映像信号線ＳＬ１、第２映像信号線ＳＬ２）等の配線が共通電極ＭＩＴによって覆われるので、走査線ＧＬ及び映像信号線ＳＬ等の配線で発生する電界を共通電極ＭＩＴによって遮蔽することができる。つまり、ＴＦＴ層で発生する電界を共通電極ＭＩＴによってシールドすることができる。したがって、共通電極ＭＩＴの上に形成する画素電極ＰＩＴの形状及び大きさの設計の自由度が向上するので、画素ＰＩＸの光透過率及び開口率を容易に向上させることができる。

【0080】

なお、共通電極ＭＩＴは薄膜平面状のべた電極であるが、図４及び図８に示すように、共通電極ＭＩＴにおける走査線ＧＬの上には、行方向に沿って延在する開口部ＯＰＮが形成されている。図８は、トランジスタＴＲ周辺の共通電極ＭＩＴの形状を示す図であり、図４の破線で囲まれる領域に対応している。また、図８では、共通電極ＭＩＴが存在する箇所を示すために、共通電極ＭＩＴには便宜上ハッチングを施している。

【0081】

また、画素電極ＰＩＴは、上述のように、１つの画素ＰＩＸに複数設けられており、各画素電極ＰＩＴは、列方向に延在する複数本のライン電極ＰＩＴＬを有する。各画素ＰＩＸでは、画素電極ＰＩＴと共通電極ＭＩＴとによって画素容量Ｃ_ＰＩＸが生成される。なお、共通電極ＭＩＴの開口部ＯＰＮには、図６及び図７に示すように、第１絶縁膜ＰＡＳ、第２絶縁膜ＯＰＡＳ及び第３絶縁膜ＵＰＳの３層構造の絶縁層ＩＬを貫通するコンタクトホールＣＨが設けられている。

【0082】

第１絶縁膜ＰＡＳ、第２絶縁膜ＯＰＡＳ及び第３絶縁膜ＵＰＳの３層構造の絶縁層ＩＬは、全ての画素ＰＩＸにわたって形成されており、各画素ＰＩＸにおける複数のトランジスタＴＲと複数の画素電極ＰＩＴとの間に設けられている。したがって、各画素ＰＩＸにおいて、絶縁層ＩＬには、トランジスタＴＲ及び画素電極ＰＩＴの数と同数の複数のコンタクトホールＣＨが形成されている。

【0083】

そして、各画素ＰＩＸにおいて、複数のトランジスタＴＲの各々と複数の画素電極ＰＩＴの各々とは複数のコンタクトホールＣＨの各々を介して電気的に接続されている。具体的には、各画素電極ＰＩＴは、コンタクトホールＣＨを介してトランジスタＴＲのソース電極Ｓに接続されている。

【0084】

図４及び図７に示すように、本実施の形態において、コンタクトホールＣＨは、画素電極ＰＩＴとトランジスタＴＲのソース電極Ｓとが電気的に接続される部分であるコンタクト部ＣＨ１と、コンタクト部ＣＨ１から延伸する部分である延伸部ＣＨ２とを有する。具体的には、コンタクト部ＣＨ１では、画素電極ＰＩＴから引き出された第２個別リード線ＬＤＬ２がトランジスタＴＲのソース電極Ｓと接続されている。

【0085】

延伸部ＣＨ２は、平面視において画素電極ＰＩＴと重なっておらず、コンタクトホールＣＨが形成された画素ＰＩＸ内において、画素電極ＰＩＴ側とは反対側の方向に延伸している。また、図９に示すように、延伸部ＣＨ２の幅Ｗ２は、コンタクト部ＣＨ１の幅Ｗ１よりも狭くなっている。図９は、図４の破線で囲まれる領域IXの拡大図である。ただし、図９において、半導体層ＳＣ、半導体層ＳＣと同層に形成される層、及び、画素電極ＰＩＴは、図示されていない。

【0086】

図４及び図９に示すように、本実施の形態では、コンタクトホールＣＨ全体が共通電極ＭＩＴの開口部ＯＰＮに形成されている。このため、コンタクト部ＣＨ１が共通電極ＭＩＴと重なっていないだけではなく、延伸部ＣＨ２も共通電極ＭＩＴと重なっていない。延伸部ＣＨ２は、平面視において、トランジスタＴＲのドレイン電極Ｄと重なっている。

【0087】

また、図３〜図５に示すように、行方向に隣り合う２つの画素ＰＩＸの境界部ごとに、列方向に延在するコモン線（縦コモン）ＣＭＴが設けられている。コモン線ＣＭＴは、共通電極ＭＩＴの直上に設けられている。つまり、コモン線ＣＭＴは、共通電極ＭＩＴに接触して共通電極ＭＩＴに積層されている。コモン線ＣＭＴは、例えば、銅膜（例えば３００ｎｍ）からなる金属膜によって構成されている。このように、共通電極ＭＩＴに金属膜からなるコモン線ＣＭＴを積層することによって共通電極ＭＩＴの時定数を下げることができる。

【0088】

図３に示すように、コモン線ＣＭＴは、映像信号線ＳＬに沿って形成されている。つまり、コモン線ＣＭＴは、屈曲部を有する略「く」の字状に形成されている。コモン線ＣＭＴは、平面視において、第１映像信号線ＳＬ１又は第２映像信号線ＳＬ２に重なっている。具体的には、コモン線ＣＭＴは、第１映像信号線ＳＬ１に重なっている。

【0089】

また、コモン線ＣＭＴの幅は、第１映像信号線ＳＬ１の幅よりも狭くなっており、平面視において、コモン線ＣＭＴは、第１映像信号線ＳＬ１からはみ出さないように形成されているが、これに限らない。例えば、共通電極ＭＩＴの時定数をより下げるためにコモン線ＣＭＴの幅を大きくし、コモン線ＣＭＴを第１映像信号線ＳＬ１と第２映像信号線ＳＬ２とに跨るように形成してもよい。

【0090】

また、図４及び図７に示すように、複数の画素電極ＰＩＴの各々と共通電極ＭＩＴとの厚み方向の間には、金属電極ＭＥＴが設けられている。金属電極ＭＥＴは、コモン線ＣＭＴと同層に形成されている。つまり、金属電極ＭＥＴとコモン線ＣＭＴとは、同じ金属膜をパターニングすることによって形成される。金属電極ＭＥＴは、コモン線ＣＭＴと同層であるので共通電極ＭＩＴの直上に形成されており、図７に示すように、断面視において、第３絶縁膜ＵＰＳを介して画素電極ＰＩＴと対向している。具体的には、金属電極ＭＥＴは、画素電極ＰＩＴごとに形成されており、厚み方向において、各画素電極ＰＩＴの連結電極ＰＩＴＣと対向している。つまり、金属電極ＭＥＴは、画素電極ＰＩＴの下方に形成されている。

【0091】

金属電極ＭＥＴは、画素ＰＩＸに画素欠陥が生じた場合に、黒点化により画素ＰＩＸを修復させるときに利用することができる。例えば、トランジスタＴＲの電極間が短絡して画素欠陥が発生した場合、上記のように、まず、異常状態のトランジスタＴＲに接続される第１個別リード線ＬＤＬ１の一部をレーザ光によって切断し、次に、異常状態のトランジスタＴＲに対応する画素電極ＰＩＴに接続される第２個別リード線ＬＤＬ２の一部をレーザ光によって切断する。これにより、異常状態のトランジスタＴＲを電気的に浮いた状態にして、異常状態のトランジスタＴＲを分離することができる。この場合、画素電極ＰＩＴも電気的に浮いた状態になってしまうが、電気的に浮いた状態の画素電極ＰＩＴに意図しない信号（電荷）が乗ると、画像品位が低下する。そこで、電気的に浮いた状態の画素電極ＰＩＴに意図しない信号が乗らないように、画素電極ＰＩＴと共通電極ＭＩＴとを意図的に短絡するとよい。このとき、有色である金属電極ＭＥＴを用いることで、画素電極ＰＩＴと共通電極ＭＩＴとを容易に短絡することができる。具体的には、欠陥検査によって異常状態のトランジスタＴＲを特定し、この異常状態のトランジスタＴＲに接続される画素電極ＰＩＴに対応する金属電極ＭＥＴの形成領域にレーザ光を照射する。これにより、金属電極ＭＥＴの上方に位置する画素電極ＰＩＴを共通電極ＭＩＴに落とすことができるので、画素電極ＰＩＴと共通電極ＭＩＴとを容易に短絡させることができる。

【0092】

図５〜図７に示すように、画素電極ＰＩＴの上には配向膜ＰＩが形成されている。配向膜ＰＩは、第１透明基材ＴＳＵＢ１の上方において、画素電極ＰＩＴを覆うように全ての画素ＰＩＸにわたって形成されている。配向膜ＰＩは、液晶層ＬＣＬに接しており、液晶層ＬＣＬの液晶分子の初期配向角度を制御する。本実施の形態では、液晶分子の初期配向角度を一定方向に揃えるために、配向膜ＰＩにはラビング処理が施されている。

【0093】

図７及び図９に示すように、画素電極ＰＩＴとトランジスタＴＲのソース電極Ｓとを接続するためのコンタクトホールＣＨの近傍における絶縁層ＩＬの上には、島状の積層膜ＳＴＦが形成されている。

【0094】

このように、コンタクトホールＣＨの近傍における絶縁層ＩＬの上に島状の積層膜ＳＴＦを形成することで、絶縁層ＩＬの上に液状の配向膜材料を塗布したときに、積層膜ＳＴＦによって配向膜材料を濡れ広がらせることができる。これにより、絶縁層ＩＬのコンタクトホールＣＨの縁で配向膜材料が留まってしまうことを抑制することができるとともに、配向膜材料をコンタクトホールＣＨ内にまでに容易に導入することができる。したがって、絶縁層ＩＬの上に均一な膜厚の配向膜ＰＩを形成することができるとともに、コンタクトホールＣＨ内にまで配向膜ＰＩを形成することができる。この結果、画像品位が低下することを抑制できる。

【0095】

本実施の形態において、積層膜ＳＴＦは、コンタクトホールＣＨの延伸部ＣＨ２の先端部の近傍において、第２絶縁膜ＯＰＡＳの上に形成されている。具体的には、積層膜ＳＴＦは、第２絶縁膜ＯＰＡＳと第３絶縁膜ＵＰＳとの間に形成されている。

【0096】

また、図４に示すように、積層膜ＳＴＦは、走査線ＧＬの上方に形成されている。つまり、積層膜ＳＴＦは、平面視において、走査線ＧＬに重なっている。積層膜ＳＴＦは、トランジスタＴＲの数と同じ数だけ形成されている。本実施の形態において、積層膜ＳＴＦは、７つ形成されている。７つの積層膜ＳＴＦは、走査線ＧＬに沿って一列で形成されている。なお、映像信号線ＳＬとトランジスタＴＲとを接続するリード線ＬＤＬの第１個別リード線ＬＤＬ１は、隣り合う２つの積層膜ＳＴＦの間に設けられている。

【0097】

図７に示すように、各積層膜ＳＴＦは、第１の膜ＳＴＦ１と、第１の膜ＳＴＦ１の上に積層された第２の膜ＳＴＦ２とを有する。本実施の形態において、積層膜ＳＴＦは、第１の膜ＳＴＦ１と第２の膜ＳＴＦ２との２層構造である。

【0098】

第１の膜ＳＴＦ１は、共通電極ＭＩＴと同層に形成されている。つまり、第１の膜ＳＴＦ１と共通電極ＭＩＴとは、同じ透明導電膜をパターニングすることによって形成される。したがって、本実施の形態において、第１の膜ＳＴＦ１は、共通電極ＭＩＴと同じＩＴＯ膜である。図４に示すように、一例として、第１の膜ＳＴＦ１は、共通電極ＭＩＴと間隔を空けて設けられた島状の膜である。第１の膜ＳＴＦ１の平面視形状は、行方向を長手方向とする矩形状である。

【0099】

第２の膜ＳＴＦ２は、コモン線ＣＭＴと同層に形成されている。つまり、第２の膜ＳＴＦ２とコモン線ＣＭＴとは、同じ金属膜をパターニングすることによって形成される。したがって、本実施の形態において、第２の膜ＳＴＦ２は、コモン線ＣＭＴと同じ銅膜である。図４に示すように、一例として、第２の膜ＳＴＦ２は、コモン線ＣＭＴと間隔を空けて設けられた島状の膜である。第２の膜ＳＴＦ２の平面視形状は、行方向を長手方向とする矩形状である。

【0100】

なお、積層膜ＳＴＦは、共通電極ＭＩＴ及びコモン線ＣＭＴと同じ材料によって構成されているが、島状に形成されているので、電気的には浮いた状態になっている。これにより、コンタクトホールＣＨからの距離が長いコモン線ＣＭＴの一部を引き回して積層膜ＳＴＦを形成する場合と比べて、配線間による寄生容量が発生することを防止できる。

【0101】

図８及び図９に示すように、平面視において、下層の第１の膜ＳＴＦ１は、上層の第２の膜ＳＴＦ２よりも大きくなっている。これにより、積層膜ＳＴＦの端部は階段状になっている。つまり、図７に示すように、第１の膜ＳＴＦ１は、当該第１の膜ＳＴＦ１の端部が第２の膜ＳＴＦ２の端部からはみ出している部分であるはみ出し部（階段部）ＳＴＰを有する。はみ出し部ＳＴＰは、第１の膜ＳＴＦ１のコンタクトホールＣＨ側に設けられている。また、はみ出し部ＳＴＰは、第１の膜ＳＴＦ１のコンタクトホールＣＨ側とは反対側にも設けられている。つまり、第１の膜ＳＴＦ１は、コンタクトホールＣＨ側の端部とコンタクトホールＣＨ側とは反対側の端部との両端部にはみ出し部ＳＴＰを有する。本実施の形態では、第１の膜ＳＴＦ１の端部の全周が第２の膜ＳＴＦ２の端部からはみ出しており、第１の膜ＳＴＦ１の全周端部がはみ出し部ＳＴＰとなっている。つまり、積層膜ＳＴＦの全周端部が階段状に形成されている。

【0102】

なお、図９に示すように、第１の膜ＳＴＦ１の端部と延伸部ＣＨ２までの距離ｄ１（第１の膜ＳＴＦ１の端部から第２絶縁膜ＯＰＡＳのはみ出し量）を０．５μｍとし、第２の膜ＳＴＦ２の端部と延伸部ＣＨ２までの距離ｄ２（第２の膜ＳＴＦ２の端部から第２絶縁膜ＯＰＡＳのはみ出し量）を１．０μｍとしている。

【0103】

図５〜図７に示すように、観察者側の第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向する対向基板である。第２基板ＳＵＢ２は、第２透明基材ＴＳＵＢ２と、第２透明基材ＴＳＵＢ２に形成された遮光層ＢＭとを有する。第２透明基材ＴＳＵＢ２は、第１透明基材ＴＳＵＢ１と同様に、例えば、ガラス基板等の透明基板である。

【0104】

遮光層ＢＭは、黒色層であり、例えばカーボンブラックによって構成されている。遮光層ＢＭは、第２透明基材ＴＳＵＢ２の液晶層ＬＣＬ側の面に形成される。本実施の形態にいて、遮光層ＢＭは、列方向に隣り合う２つの画素ＰＩＸの境界部ごとに形成されている。具体的には、図４及び図６に示すように、遮光層ＢＭは、第１基板ＳＵＢ１における各走査線ＧＬを覆うように複数形成されている。つまり、平面視において、各遮光層ＢＭは、各走査線ＧＬに重なっている。各遮光層ＢＭは、帯状であり、一定の幅で行方向に沿ってライン状に形成されている。

【0105】

遮光層ＢＭの幅は、走査線ＧＬの幅よりも大きくなっており、走査線ＧＬは遮光層ＢＭからはみ出さないように形成されている。なお、遮光層ＢＭは、各画素ＰＩＸに形成されたリード線ＬＤＬも覆っている。

【0106】

遮光層ＢＭを形成することによって、遮光層ＢＭによって外光等の光を遮光することができる。これにより、リード線ＬＤＬ及び走査線ＧＬの表面で外光等の光が反射して画像品位が低下することを抑制できる。

【0107】

本実施の形態において、行方向に隣り合う２つの画素ＰＩＸの境界部には遮光層ＢＭが形成されていない。つまり、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２が延在する方向に沿った遮光層ＢＭは形成されていない。したがって、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間に存在するライン電極ＰＩＴＬは、遮光層ＢＭで覆われていない。

【0108】

また、液晶表示パネルＬＣＰがカラー画像を表示する場合、第２基板ＳＵＢ２は、カラーフィルタを有するカラーフィルタ基板となる。この場合、例えば、各画素ＰＩＸに対応して、赤色カラーフィルタ、青色カラーフィルタ及び緑色カラーフィルタのいずれかのカラーフィルタが形成される。カラーフィルタは、遮光層ＢＭの間の領域（つまり遮光層ＢＭの開口部ＯＰＮ）に形成される。一方、液晶表示パネルＬＣＰがモノクロ画像を表示する場合は、第２基板ＳＵＢ２にはカラーフィルタが形成されない。

【0109】

図４に示すように、第２基板ＳＵＢ２には、第１スペーサＰＳ１及び第２スペーサＰＳ２が設けられている。ここで、図１０及び図１１を用いて、第１スペーサＰＳ１及び第２スペーサＰＳ２とこれらに対向する第１積層構造体ＳＴＳ１及び第２積層構造体ＳＴＳ２とを説明する。図１０は、図４のX−X線における実施の形態１に係る液晶表示パネルＬＣＰの断面図であり、図１１は、図４のXI−XI線における同液晶表示パネルＬＣＰの断面図である。

【0110】

図１０及び図１１に示すように、第１スペーサＰＳ１及び第２スペーサＰＳ２は、第２基板ＳＵＢ２から第１基板ＳＵＢ１に向かって突出するように形成されている。第１スペーサＰＳ１及び第２スペーサＰＳ２は、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間隔（セルギャップ）を一定に維持するための柱状のスペーサである。つまり、第１スペーサＰＳ１及び第２スペーサＰＳ２によって、液晶層ＬＣＬの厚みを一定に維持することができる。本実施の形態において、第１スペーサＰＳ１及び第２スペーサＰＳ２は、円柱台形状であり、上端部及び下端部の平面視形状は円形である。

【0111】

第１スペーサＰＳ１及び第２スペーサＰＳ２は、アクリル樹脂等の樹脂材料によって構成されており、弾性変形することができる。第１スペーサＰＳ１及び第２スペーサＰＳ２は、例えばフォトリソグラフィー等によって形成することができる。

【0112】

本実施の形態において、第１スペーサＰＳ１の高さと第２スペーサＰＳ２の高さが異なっている。具体的には、第２スペーサＰＳ２の高さが第１スペーサＰＳ１の高さよりも高くなっている。また、図４に示すように、第１スペーサＰＳ１の先端部の平面視における面積は、第２スペーサの先端部の平面視における面積よりも大きい。このように、高さ及び形状が異なる第１スペーサＰＳ１及び第２スペーサＰＳ２は、ハーフトーンマスク又は２回のマスクによって形成することができる。

【0113】

図１１に示すように、第２スペーサＰＳ２は、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間隔を規定するメインスペーサであり、先端部が第１基板ＳＵＢ１に接触している。第２スペーサＰＳ２は、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を常時支持しており、液晶表示パネルＬＣＰの厚み方向に押圧が付与されていないときでも、第２スペーサＰＳ２の先端部は、第１基板ＳＵＢ１に接触している。本実施の形態において、第２スペーサＰＳ２の先端部は、第１基板ＳＵＢ１の最上層である配向膜ＰＩに接触している。なお、第２スペーサＰＳ２は弾性変形することができるので、第１基板ＳＵＢ１の表面に凹凸が存在してセルギャップ変動が生じていたとしても、図１１に示すように、第２スペーサＰＳ２の先端部は第１基板ＳＵＢ１の表面の凹凸に追従して変形することができる。

【0114】

一方、図１０に示すように、第１スペーサＰＳ１は、サブスペーサであり、液晶表示パネルＬＣＰの厚み方向に押圧が付与されていないときには、先端部が第１基板ＳＵＢ１に接触していないが、液晶表示パネルＬＣＰの厚み方向に押圧が付与されたときには、先端部が第１基板ＳＵＢ１に接触する。これにより、製造工程中又は環境温度変化等によって第２スペーサＰＳ２に横ずれが生じたり液晶表示パネルＬＣＰの厚み方向に押圧が付与されたりした場合であっても、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を補助的に支持することができるので、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間隔を容易に一定に維持することができる。なお、第１スペーサＰＳ１も弾性変形することができるので、第１基板ＳＵＢ１の表面に凹凸が存在してセルギャップ変動が生じていたとしても、第１スペーサＰＳ１が第１基板ＳＵＢ１に接触したときに、第１スペーサＰＳ１の先端部は、第１基板ＳＵＢ１の表面の凹凸に追従して変形することができる。

【0115】

複数の画素ＰＩＸの全域において、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間隔を一定に維持するために、第１スペーサＰＳ１及び第２スペーサＰＳ２は、複数の画素ＰＩＸの全域にわたって複数配置されている。本実施の形態において、複数の画素ＰＩＸを１ブロックとして全画素を複数のブロックに分割したときに、第１スペーサＰＳ１及び第２スペーサＰＳ２は、１ブロックを繰り返し単位として各ブロックに配置されている。具体的には、第２スペーサＰＳ２（メインスペーサ）は、１ブロックあたり数個配置され、第１スペーサＰＳ１（サブスペーサ）は、各画素ＰＩＸに複数配置されている。一例として、３×２画素を１ブロックとすると、図４に示すように、１ブロックには第２スペーサＰＳ２が４個配置され、各画素ＰＩＸには第１スペーサＰＳ１が６個（１ブロックあたり３６個）配置されている。

【0116】

図４に示すように、第１スペーサＰＳ１及び第２スペーサＰＳ２は、列方向に隣り合う２つの画素ＰＩＸの境界部に設けられている。具体的には、第１スペーサＰＳ１及び第２スペーサＰＳ２は、遮光層ＢＭの上に形成されている。つまり、第１スペーサＰＳ１及び第２スペーサＰＳ２は、平面視において、遮光層ＢＭ及び走査線ＧＬと重なっている。

【0117】

第１スペーサＰＳ１は、各画素ＰＩＸにおいて、複数のトランジスタＴＲのうち隣り合う２つのトランジスタの間に位置している。本実施の形態では、第１スペーサＰＳ１の一部は、平面視において、隣り合う２つのトランジスタＴＲの一部に重なっているが、第１スペーサＰＳ１は、隣り合う２つのトランジスタＴＲと重なっていなくてもよい。

【0118】

第２スペーサＰＳ２は、平面視において、映像信号線ＳＬと重なっている。具体的には、第２スペーサＰＳ２は、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２のうち第１映像信号線ＳＬ１と重なっている。さらに、第２スペーサＰＳ２は、コモン線ＣＭＴにも重なっている。

【0119】

図１０に示すように、第１基板ＳＵＢ１には、第１積層構造体ＳＴＳ１が設けられている。第１積層構造体ＳＴＳ１は、第２基板ＳＵＢ２に設けられた第１スペーサＰＳ１に対向する位置に設けられている。第１積層構造体ＳＴＳ１は、第１スペーサＰＳ１の台座として機能する。

【0120】

第１積層構造体ＳＴＳ１は、第１基板ＳＵＢ１を構成する部材によって形成されている。本実施の形態において、第１積層構造体ＳＴＳ１は、トランジスタＴＲを構成する部材によって形成されており、トランジスタＴＲのゲート電極Ｇと同層に形成された第１の膜ＳＴＳ１１と、半導体層ＳＣ及びソースドレイン電極の一方と同層に形成された第２の膜ＳＴＳ１２と、半導体層ＳＣ及びソースドレイン電極の他方と同層に形成された第３の膜ＳＴＳ１３とを有する。本実施の形態において、第１の膜ＳＴＳ１１、第２の膜ＳＴＳ１２及び第３の膜ＳＴＳ１３は、この順で下から上に積層されている。

【0121】

具体的には、第１積層構造体ＳＴＳ１は、ゲート電極Ｇと同層に形成された最下層の第１の膜ＳＴＳ１１と、半導体層ＳＣと同層に形成された中間層の第２の膜ＳＴＳ１２と、ソース電極Ｓ及びドレイン電極Ｄと同層に形成された最上層の第３の膜ＳＴＳ１３との３層構造によって構成されている。

【0122】

また、図１１に示すように、第１基板ＳＵＢ１には、第２積層構造体ＳＴＳ２が設けられている。第２積層構造体ＳＴＳ２は、第２基板ＳＵＢ２に設けられた第２スペーサＰＳ２に対向する位置に設けられている。第２積層構造体ＳＴＳ２は、第２スペーサＰＳ２の台座として機能する。

【0123】

第２積層構造体ＳＴＳ２は、第１積層構造体ＳＴＳ１と同様に、第１基板ＳＵＢ１を構成する部材（本実施の形態では、トランジスタＴＲを構成する部材）によって形成されているが、第１積層構造体ＳＴＳ１の積層構造と同じ積層構造に、さらに配線が積層された構造を有する。本実施の形態において、第２積層構造体ＳＴＳ２は、第１積層構造体ＳＴＳ１の積層構造と同じ積層構造に、さらに配線としてコモン線ＣＭＴが積層された構造となっている。

【0124】

具体的には、第２積層構造体ＳＴＳ２は、トランジスタＴＲのゲート電極Ｇと同層に形成された第１の膜ＳＴＳ２１と、半導体層ＳＣ及びソースドレイン電極の一方と同層に形成された第２の膜ＳＴＳ２２と、半導体層ＳＣ及びソースドレイン電極の他方と同層に形成された第３の膜ＳＴＳ２３とを有する。第２積層構造体ＳＴＳ２は、さらに、共通電極ＭＩＴと同層に形成された第４の膜ＳＴＳ２４と、コモン線ＣＭＴと同層に形成された第５の膜ＳＴＳ２５とを有する。本実施の形態において、第１の膜ＳＴＳ２１、第２の膜ＳＴＳ２２、第３の膜ＳＴＳ２３、第４の膜ＳＴＳ２４及び第５の膜ＳＴＳ２５は、この順で下から上に積層されている。

【0125】

より具体的には、第２積層構造体ＳＴＳ２は、ゲート電極Ｇと同層に形成された最下層の第１の膜ＳＴＳ２１と、半導体層ＳＣと同層に形成された第１中間層の第２の膜ＳＴＳ２２と、ソース電極Ｓ及びドレイン電極Ｄと同層に形成された第２中間層の第３の膜ＳＴＳ２３と、共通電極ＭＩＴの一部である第３中間層の第４の膜ＳＴＳ２４と、コモン線ＣＭＴの一部である最上層の第５の膜ＳＴＳ２５との５層構造によって構成されている。

【0126】

なお、第２積層構造体ＳＴＳ２において、第４の膜ＳＴＳ２４及び第５のＳＴＳ２５は、いずれか一方であってもよい。また、第４の膜ＳＴＳ２４は、共通電極ＭＩＴと分離されていてもよいし、第５の膜ＳＴＳ２５もコモン線ＣＭＴと分離されていてもよい。

【0127】

また、第１積層構造体ＳＴＳ１には、共通電極ＭＩＴと同層の膜及びコモン線ＣＭＴと同層の膜が設けられていない。つまり、第２積層構造体ＳＴＳ２は、第１積層構造体ＳＴＳ１に対して、第４の膜ＳＴＳ２４及び第５の膜ＳＴＳ２５の分だけ高さが高くなっている。

【0128】

このように構成される液晶表示パネルＬＣＰには、一対の偏光板（不図示）が貼り合わされている。例えば、一対の偏光板の一方が第１基板ＳＵＢ１の外面に形成され、一対の偏光板の他方が第２基板ＳＵＢ２の外面に形成される。一対の偏光板は、偏光方向が互いに直交するように配置されている。また、一対の偏光板には、位相差板が貼り合わされていてもよい。

【0129】

以上説明したように、本実施の形態に係る液晶表示パネルＬＣＰによれば、図４に示すように、行方向に隣り合う２つの画素ＰＩＸの境界部ごとに一対の第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２が設けられており、画素電極ＰＩＴの少なくとも一部が第１映像信号線ＳＬ１と第２映像信号線ＳＬ２との間に存在している。具体的には、画素電極ＰＩＴにおける複数本のライン電極ＰＩＴＬの少なくとも一つが第１映像信号線ＳＬ１と第２映像信号線ＳＬ２との間に存在している。

【0130】

このように、第１映像信号線ＳＬ１と第２映像信号線ＳＬ２と間のスペースを利用して画素電極ＰＩＴを配置することにより、画素電極ＰＩＴの設計の自由度が大きくなる。これにより、所望の画素容量Ｃ_ＰＩＸを容易に実現することができるので、画像品位を向上させることができる。

【0131】

特に、本実施の形態では、１つの画素ＰＩＸ内に、複数の画素電極ＰＩＴ及び複数のトランジスタＴＲが形成されている。この場合、複数の画素電極ＰＩＴの中に、ライン電極ＰＩＴＬの本数が異なる画素電極ＰＩＴが含まれていると、他の画素電極ＰＩＴに対して画素容量Ｃ_ＰＩＸが異なる画素電極ＰＩＴが存在してしまう可能性があるが、第１映像信号線ＳＬ１と第２映像信号線ＳＬ２と間のスペースを利用してライン電極ＰＩＴＬを配置することで、全ての画素電極ＰＩＴについて、ライン電極ＰＩＴＬで生成される画素容量Ｃ_ＰＩＸの差を容易に小さくすることができる。例えば、全ての画素電極ＰＩＴの画素容量Ｃ_ＰＩＸを容易に同じにすることもできる。また、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間に形成されたライン電極ＰＩＴＬを利用することで、複数の画素電極ＰＩＴのうち形状がいびつになりがちな端部の画素電極ＰＩＴの画素容量Ｃ_ＰＩＸを微調整することができる。

【0132】

しかも、１つの画素ＰＩＸ内に複数の画素電極ＰＩＴを形成することで、各画素ＰＩＸにおいて複数の画素電極ＰＩＴのうちの一つが共通電極ＭＩＴと短絡したとしても、短絡した画素電極ＰＩＴ以外の他の画素電極ＰＩＴは、通常通り正常に機能する。これにより、画素電極ＰＩＴと共通電極ＭＩＴとの短絡による画素欠陥（黒点欠陥）を含む画素ＰＩＸであったとしても、短絡していない正常な画素電極ＰＩＴを利用することで、液晶層ＬＣＬを制御することができる。また、１つの画素ＰＩＸの全体が黒点になってしまう場合と比べて、１つの画素ＰＩＸ内が部分的に黒点になることにとどまるので、黒点欠陥を目立たなくすることができる。このように、１つの画素ＰＩＸ内に画素電極ＰＩＴと共通電極ＭＩＴとの短絡による画素欠陥が存在していたとしても、黒点を目立たせることなく、所望の画像を表示することができる。

【0133】

さらに、１つの画素ＰＩＸ内に複数のトランジスタＴＲを形成することで、各画素ＰＩＸにおいて複数のトランジスタＴＲのうちの一つが正常に動作せずに異常状態であった場合でも、異常状態のトランジスタＴＲ以外の他のトランジスタＴＲは、通常通り正常に機能する。これにより、異常状態のトランジスタＴＲによる画素欠陥（輝点欠陥）を含む画素ＰＩＸであったとしても、他の正常なトランジスタＴＲとこれに接続される画素電極ＰＩＴを利用することによって、液晶層ＬＣＬを制御することができる。また、１つの画素ＰＩＸの全体が輝点になってしまう場合と比べて、１つの画素ＰＩＸ内が部分的に輝点になることにとどまるので、輝点欠陥を目立たなくすることができる。このように、１つの画素ＰＩＸ内に異常状態のトランジスタＴＲによる画素欠陥が存在していたとしても、輝点を目立たせることなく、所望の画像を表示することができる。

【0134】

このように、１つの画素ＰＩＸ内に複数の画素電極ＰＩＴ及び複数のトランジスタＴＲを形成しておくことで、画素欠陥を目立たなくすることができる。これにより、所望の画像を表示することができる。

【0135】

また、本実施の形態では、１Ｇ２Ｄの配線接続構造が採用されており、複数の走査線ＧＬが２本ずつ接続されている。そして、接続された２本の走査線ＧＬのうちの一方が接続されたトランジスタＴＲのドレイン電極Ｄは、第１映像信号線ＳＬ１に接続され、接続された２本の走査線ＧＬのうちの他方が接続されたトランジスタＴＲのドレイン電極Ｄは、第２映像信号線ＳＬ２に接続されている。

【0136】

この構成により、映像信号の画素ＰＩＸへの書き込み電圧が大きくなることを抑制することができる。特に、本実施の形態では、１つの画素ＰＩＸの画素幅が３００μｍを大きく超えているので、画素ＰＩＸへの書き込み電圧が大きくなってしまったり、画素ＰＩＸへの書き込みが悪くなってエッジ残像や表示ムラが発生して画像品位が低下したりするおそれがあるが、１Ｇ２Ｄの配線接続構造を採用することで、画素ＰＩＸへの書き込み電圧の上昇及び画像品位の低下を効果的に抑制することができる。

【0137】

また、本実施の形態では、図４に示すように、平面視において、第１映像信号線ＳＬ１は、第１画素ＰＩＸ１の第１画素電極ＰＩＴ１と第２画素ＰＩＸ２の第２画素電極ＰＩＴ２との間に位置しており、第２映像信号線ＳＬ２は、第２画素ＰＩＸ２の第２画素電極ＰＩＴ２のライン電極ＰＩＴＬに重なっている。

【0138】

この構成により、隣り合う２つの画素ＰＩＸの境界部ごとに一対の第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２を設けたとしても、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間のスペースを利用して、画素電極ＰＩＴの複数本のライン電極ＰＩＴＬを等間隔で形成することができる。これにより、１つの画素ＰＩＸに、複数のトランジスタＴＲ及び複数の画素電極ＰＩＴが形成されている場合であっても、全ての画素電極ＰＩＴについての画素容量Ｃ_ＰＩＸの差を容易に小さくすることができる。したがって、液晶表示パネルＬＣＰの画像品位を容易に向上させることができる。

【0139】

また、本実施の形態における液晶表示パネルＬＣＰは、複数の画素ＰＩＸにわたって形成された共通電極ＭＩＴを備えている。そして、共通電極ＭＩＴは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の少なくとも一方を覆っている。本実施の形態において、共通電極ＭＩＴは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の両方を覆っている。

【0140】

このように、複数の画素ＰＩＸにわたって共通電極ＭＩＴを形成することによって、共通電極ＭＩＴの下層の配線（第１映像信号線ＳＬ１、第２映像信号線ＳＬ２等）で発生する電界を共通電極ＭＩＴによって遮蔽することができる。これにより、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２等の配線のレイアウトに規制されることなく、共通電極ＭＩＴの上に形成する画素電極ＰＩＴの形状及び大きさを自由に設計することができる。つまり、画素電極ＰＩＴの形状及び大きさの設計の自由度が向上する。これにより、画素ＰＩＸの光透過率及び開口率を容易に向上させることができる。

【0141】

また、本実施の形態における液晶表示パネルＬＣＰは、共通電極ＭＩＴの直上に設けられたコモン線ＣＭＴを備える。

【0142】

このように、共通電極ＭＩＴの直上にコモン線ＣＭＴを設けることによって共通電極ＭＩＴの時定数を下げることができる。これにより、液晶表示パネルＬＣＰの画像品位を一層向上させることができる。

【0143】

また、本実施の形態において、コモン線ＣＭＴは、列方向に延在し、平面視において第１映像信号線ＳＬ１に重なっている。

【0144】

この構成により、遮光部となる第１映像信号線ＳＬ１を利用してコモン線ＣＭＴを配置することができるので、画素ＰＩＸの開口率を低下させることなく、金属膜であるコモン線ＣＭＴを付加することができる。

【0145】

なお、コモン線ＣＭＴは、第１映像信号線ＳＬ１ではなく、第２映像信号線ＳＬ２に重なっていてもよい。

【0146】

また、本実施の形態における液晶表示パネルＬＣＰは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２を覆う第１絶縁膜ＰＡＳと、炭素を含み、第１絶縁膜ＰＡＳを覆う第２絶縁膜ＯＰＡＳとを備えており、第２絶縁膜ＯＰＡＳの厚さは、第１絶縁膜ＰＡＳの厚さよりも厚くなっている。

【0147】

この構成により、走査線ＧＬ及び映像信号線ＳＬ等の配線と共通電極ＭＩＴとの間の厚み方向の距離を大きくすることができるので、配線と共通電極ＭＩＴとで形成される寄生容量を軽減することができる。これにより、液晶表示パネルＬＣＰの画像品位を一層向上させることができる。

【0148】

また、本実施の形態において、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２は遮光層ＢＭで覆われていない。すなわち、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間に存在するライン電極ＰＩＴＬは、遮光層ＢＭで覆われていない。

【0149】

この構成により、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２が２つの画素ＰＩＸの境界部に形成されていたとしても、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間にライン電極ＰＩＴＬを形成することで、２つの映像信号線ＳＬ１、ＳＬ２の間の領域も画像表示に寄与する領域として構成することができ、この結果、画素ＰＩＸの光透過率及び開口率を大きくすることができる。これにより、画素ＰＩＸの表示エリアを広く確保することができるので、液晶表示パネルＬＣＰの画像品位を一層向上させることができる。

【0150】

また、これとは逆に、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の間を含めて、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２を、列方向に沿って形成された遮光層ＢＭで覆ってもよい。

【0151】

この構成により、遮光層ＢＭによって外光等の光を遮光することができるので、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２が金属材料で構成されている場合であっても、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の表面で外光等の光が反射して画像品位が低下することを抑制できる。

【0152】

あるいは、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の両方を遮光層ＢＭで覆わないのではなく、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の一方を、列方向に沿って形成された遮光層ＢＭで覆い、第１映像信号線ＳＬ１及び第２映像信号線ＳＬ２の他方を遮光層ＢＭで覆わないようにしてもよい。

【0153】

この構成により、画素ＰＩＸの光透過率を大きく、かつ、外光等の光を遮光することができる。これにより、液晶表示パネルＬＣＰの画像品位を向上させることができる。

【0154】

（実施の形態２）
次に、実施の形態２に係る液晶表示装置ＬＣＤ２について、図１２、図１３Ａ及び図１３Ｂを用いて説明する。図１２は、実施の形態２に係る液晶表示装置ＬＣＤ２の概略構成を模式的に示す図である。図１３Ａは、実施の形態２に係る液晶表示装置ＬＣＤ２における第１液晶表示パネルＬＣＰ１の画素のレイアウトを示す図である。図１３Ｂは、実施の形態２に係る液晶表示装置ＬＣＤ２における第２液晶表示パネルＬＣＰ２の画素のレイアウトを示す図である。

【0155】

液晶表示装置ＬＣＤ２は、液晶表示パネルを複数重ね合わせて構成された画像表示装置である。液晶表示装置ＬＣＤ２を構成する複数の液晶表示パネルの一つとして、上記実施の形態における液晶表示パネルＬＣＰが用いられる。

【0156】

図１２に示すように、液晶表示装置ＬＣＤ２は、観察者に近い位置（前側）に配置された第１液晶表示パネルＬＣＰ１と、第１液晶表示パネルＬＣＰ１よりも観察者から遠い位置（後側）に配置された第２液晶表示パネルＬＣＰ２と、第２液晶表示パネルＬＣＰ２の後側に配置されたバックライトＢＬとを備える。本実施の形態では、第２液晶表示パネルＬＣＰ２が、上記実施の形態１における液晶表示パネルＬＣＰである。

【0157】

第１液晶表示パネルＬＣＰ１は、メインパネルであって、ユーザが視認する画像を表示する。本実施の形態において、第１液晶表示パネルＬＣＰ１は、カラー画像を表示する。第１液晶表示パネルＬＣＰ１には、入力映像信号に応じたカラー画像を第１画像表示領域ＤＳＰ１に表示するために、第１ソースドライバＳＤＣ１及び第１ゲートドライバＧＤＣ１が設けられている。第１液晶表示パネルＬＣＰ１の駆動方式は、例えばＩＰＳ方式等の横電界方式であるが、これに限るものではなく、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式又はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式等であってもよい。

【0158】

第２液晶表示パネルＬＣＰ２は、第１液晶表示パネルＬＣＰ１の背面側に配置されるサブパネルである。本実施の形態において、第２液晶表示パネルＬＣＰ２は、第１液晶表示パネルＬＣＰ１に表示されるカラー画像に対応した画像のモノクロ画像（白黒画像）を、そのカラー画像に同期させて表示する。第２液晶表示パネルＬＣＰ２には、入力映像信号に応じたモノクロ画像を第２画像表示領域ＤＳＰ２に表示するために、第２ソースドライバＳＤＣ２及び第２ゲートドライバＧＤＣ２が設けられている。

【0159】

バックライトＢＬは、上記実施の形態１における液晶表示装置ＬＣＤ１に用いられるバックライトＢＬと同じである。

【0160】

液晶表示装置ＬＣＤ２は、さらに、第１液晶表示パネルＬＣＰ１の第１ソースドライバＳＤＣ１及び第１ゲートドライバＧＤＣ１を制御する第１タイミングコントローラＴＣ１と、第２液晶表示パネルＬＣＰ２の第２ソースドライバＳＤＣ２及び第２ゲートドライバＧＤＣ２を制御する第２タイミングコントローラＴＣ２と、第１タイミングコントローラＴＣ１及び第２タイミングコントローラＴＣ２に画像データを出力する画像処理部ＩＰＵとを備える。

【0161】

本実施の形態において、画像処理部ＩＰＵは、外部のシステムから送信された映像データを受信し、画像処理を実行した後、第１タイミングコントローラＴＣ１に第１画像データＤＡＴ１を出力し、第２タイミングコントローラＴＣ２に第２画像データＤＡＴ２を出力する。また、画像処理部ＩＰＵは、第１タイミングコントローラＴＣ１及び第２タイミングコントローラＴＣ２に同期信号等の制御信号（不図示）を出力する。第１画像データＤＡＴ１は、カラー表示用の画像データであり、第２画像データＤＡＴ２は、モノクロ表示用の画像データである。

【0162】

図１３Ａ及び図１３Ｂに示すように、液晶表示装置ＬＣＤ２では、第１液晶表示パネルＬＣＰ１の単位面積当たりの画素ＰＩＸの数と、第２液晶表示パネルＬＣＰ２の単位面積当たりの画素ＰＩＸの数とが等しくなるように構成されている。また、第１液晶表示パネルＬＣＰ１の１つの画素ＰＩＸの面積と、第２液晶表示パネルＬＣＰ２の１つの画素ＰＩＸの面積とは等しくなっている。

【0163】

また、図１３Ａに示すように、第１液晶表示パネルＬＣＰ１では、１つの画素ＰＩＸに、赤色用画素ＰＩＸＲ、緑色用画素ＰＩＸＧ及び青色用画素ＰＩＸＢの３つのサブ画素が含まれている。本実施の形態において、赤色用画素ＰＩＸＲ、緑色用画素ＰＩＸＧ及び青色用画素ＰＩＸＢの各々には、画素電極ＰＩＴ及びトランジスタＴＲが１つずつ配置されているが、これに限らない。

【0164】

このように、本実施の形態に係る液晶表示装置ＬＣＤ２では、第１液晶表示パネルＬＣＰ１及び第２液晶表示パネルＬＣＰ２の２つの表示パネルを重ね合わせて画像を表示しているので、黒を引き締めることができる。これにより、高コントラスト比の画像を表示することができる。

【0165】

また、液晶表示装置ＬＣＤ２は、例えばＨＤＲ（Ｈｉｇｈ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）対応テレビであり、バックライトＢＬとして、ローカルディミング制御を行うことができるバックライトを用いることにより、さらに高コントラスト比かつ高画質のカラー画像を表示することができる。

【0166】

（変形例）
以上、本開示に係る液晶表示パネル及び液晶表示装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。

【0167】

例えば、上記実施の形態において、画素電極ＰＩＴにおける複数のライン電極ＰＩＴＬは、２つの連結電極ＰＩＴＣによって連結されていたが、画素ＰＩＸ内のトランジスタＴＲから遠い側の連結電極ＰＩＴＣについては設けなくてもよい。この場合、画素電極ＰＩＴは、複数のライン電極ＰＩＴＬによって構成された櫛歯状の電極となる。

【0168】

また、上記実施の形態では、映像信号線ＳＬとトランジスタＴＲのドレイン電極Ｄとを接続し、画素電極ＰＩＴとトランジスタＴＲのソース電極Ｓとを接続したが、これに限らない。例えば、映像信号線ＳＬとトランジスタＴＲのソース電極Ｓとを接続し、画素電極ＰＩＴとトランジスタＴＲのドレイン電極Ｄとを接続してもよい。

【0169】

また、上記実施の形態において、画素電極ＰＩＴの複数本のライン電極ＰＩＴＬは、列方向（第２方向）に沿って延在していたが、これに限らない。すなわち、複数本のライン電極ＰＩＴＬの一部又は全部は、行方向（第１方向）に沿って延在していてもよい。この場合、複数本のライン電極ＰＩＴＬは、行方向に平行に延在する場合に限らず、行方向に対して傾斜して延在していてもよいし、略「へ」の字状に屈曲していてもよい。

【0170】

また、上記実施の形態では、コモン線ＣＭＴが、共通電極ＭＩＴの直上に設けられた例を示したが、これに限られない。コモン線ＣＭＴは、共通電極ＭＩＴよりも下層の層、換言すれば、共通電極ＭＩＴよりも第１基板ＳＵＢ１側に設けられた層として構成されていてもよい。

【0171】

その他、上記実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。

【符号の説明】

【0172】

ＬＣＤ１、ＬＣＤ２ 液晶表示装置
ＬＣＰ 液晶表示パネル
ＬＣＰ１ 第１液晶表示パネル
ＬＣＰ２ 第２液晶表示パネル
ＢＬ バックライト
ＰＤＣ 液晶表示パネル駆動回路
ＳＤＣ ソースドライバ
ＳＤＣ１ 第１ソースドライバ
ＳＤＣ２ 第２ソースドライバ
ＧＤＣ ゲートドライバ
ＧＤＣ１ 第１ゲートドライバ
ＧＤＣ２ 第２ゲートドライバ
ＩＰＵ 画像処理部
ＴＣ１ 第１タイミングコントローラ
ＴＣ２ 第２タイミングコントローラ
ＤＳＰ 画像表示領域
ＤＳＰ１ 第１画像表示領域
ＤＳＰ２ 第２画像表示領域
ＰＩＸ 画素
ＰＩＸ１ 第１画素
ＰＩＸ２ 第２画素
ＰＩＸＲ 赤色用画素
ＰＩＸＧ 緑色用画素
ＰＩＸＢ 青色用画素
ＳＬ 映像信号線
ＳＬ１ 第１映像信号線
ＳＬ２ 第２映像信号線
ＧＬ 走査線
ＧＬ１ 第１走査線
ＧＬ２ 第２走査線
ＰＩＴ 画素電極
ＰＩＴ１ 第１画素電極
ＰＩＴ２ 第２画素電極
ＰＩＴＬ ライン電極
ＰＩＴＣ 連結電極
ＭＩＴ 共通電極
ＣＭＴ コモン線
ＴＲ トランジスタ
Ｄ ドレイン電極
Ｇ ゲート電極
Ｓ ソース電極
ＳＣ 半導体層
ＧＩ ゲート絶縁層
ＳＵＢ１ 第１基板
ＳＵＢ２ 第２基板
ＬＣＬ 液晶層
ＴＳＵＢ１ 第１透明基材
ＴＳＵＢ２ 第２透明基材
ＢＭ 遮光層
ＰＩ 配向膜
ＭＥＴ 金属電極
ＩＬ 絶縁層
ＰＡＳ 第１絶縁膜
ＯＰＡＳ 第２絶縁膜
ＵＰＳ 第３絶縁膜
ＣＨ コンタクトホール
ＣＨ１ コンタクト部
ＣＨ２ 延伸部
ＬＤＬ リード線
ＬＤＬＣ 共通リード線
ＬＤＬ１ 第１個別リード線
ＬＤＬ２ 第２個別リード線
ＳＴＦ 積層膜
ＳＴＦ１ 第１の膜
ＳＴＦ２ 第２の膜
ＰＳ１ 第１スペーサ
ＰＳ２ 第２スペーサ
ＳＴＳ１ 第１積層構造体
ＳＴＳ１１ 第１の膜
ＳＴＳ１２ 第２の膜
ＳＴＳ１３ 第３の膜
ＳＴＳ２ 第２積層構造体
ＳＴＳ２１ 第１の膜
ＳＴＳ２２ 第２の膜
ＳＴＳ２３ 第３の膜
ＳＴＳ２４ 第４の膜
ＳＴＳ２５ 第５の膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】