特許第6908120号(P6908120)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 日本電気株式会社の特許一覧
<>
  • 特許6908120-論理集積回路 図000002
  • 特許6908120-論理集積回路 図000003
  • 特許6908120-論理集積回路 図000004
  • 特許6908120-論理集積回路 図000005
  • 特許6908120-論理集積回路 図000006
  • 特許6908120-論理集積回路 図000007
  • 特許6908120-論理集積回路 図000008
  • 特許6908120-論理集積回路 図000009
  • 特許6908120-論理集積回路 図000010
  • 特許6908120-論理集積回路 図000011
  • 特許6908120-論理集積回路 図000012
  • 特許6908120-論理集積回路 図000013
  • 特許6908120-論理集積回路 図000014
  • 特許6908120-論理集積回路 図000015
  • 特許6908120-論理集積回路 図000016
  • 特許6908120-論理集積回路 図000017
  • 特許6908120-論理集積回路 図000018
  • 特許6908120-論理集積回路 図000019
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6908120
(24)【登録日】2021年7月5日
(45)【発行日】2021年7月21日
(54)【発明の名称】論理集積回路
(51)【国際特許分類】
   H01L 21/82 20060101AFI20210708BHJP
   H01L 21/822 20060101ALI20210708BHJP
   H01L 27/04 20060101ALI20210708BHJP
   H01L 21/8239 20060101ALI20210708BHJP
   H01L 27/105 20060101ALI20210708BHJP
   H01L 45/00 20060101ALI20210708BHJP
   H01L 49/00 20060101ALI20210708BHJP
   H03K 19/17728 20200101ALI20210708BHJP
   H03K 19/1776 20200101ALI20210708BHJP
【FI】
   H01L21/82 A
   H01L27/04 D
   H01L27/105 448
   H01L45/00 Z
   H01L49/00 Z
   H03K19/17728
   H03K19/1776
【請求項の数】10
【全頁数】23
(21)【出願番号】特願2019-543612(P2019-543612)
(86)(22)【出願日】2018年9月14日
(86)【国際出願番号】JP2018034150
(87)【国際公開番号】WO2019059118
(87)【国際公開日】20190328
【審査請求日】2020年3月11日
(31)【優先権主張番号】特願2017-182658(P2017-182658)
(32)【優先日】2017年9月22日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100109313
【弁理士】
【氏名又は名称】机 昌彦
(74)【代理人】
【識別番号】100124154
【弁理士】
【氏名又は名称】下坂 直樹
(72)【発明者】
【氏名】辻 幸秀
(72)【発明者】
【氏名】阪本 利司
(72)【発明者】
【氏名】宮村 信
(72)【発明者】
【氏名】根橋 竜介
(72)【発明者】
【氏名】多田 あゆ香
(72)【発明者】
【氏名】白 旭
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開2016−178183(JP,A)
【文献】 特開2000−232162(JP,A)
【文献】 特開2013−251888(JP,A)
【文献】 国際公開第2017/126544(WO,A1)
【文献】 国際公開第2016/042750(WO,A1)
【文献】 国際公開第2016/194332(WO,A1)
【文献】 国際公開第2012/032937(WO,A1)
【文献】 国際公開第2013/190742(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/82
H01L 21/822
H01L 21/8239
H01L 27/04
H01L 27/105
H01L 45/00
H01L 49/00
H03K 19/17728
H03K 19/1776
(57)【特許請求の範囲】
【請求項1】
抵抗変化素子を含む複数の第1スイッチセルと、抵抗変化素子を含む複数の第2スイッチセルとを有する論理演算回路であって、
第1の出力ポート及び第2の出力ポートと、
第1の方向に沿って配置され、前記第1の出力ポートに接続される複数の第1の配線と、
前記第1の方向に沿って配置され、前記第2の出力ポートに接続される複数の第2の配線と、
前記第1の配線及び前記第2の配線に沿って配置された複数の第1の書き込み制御線と、
第2の方向に沿って配置された複数の第3の配線と、
前記第3の配線に沿って配置された複数の第2の書き込み制御線と、
前記第1の配線と前記第3の配線とが交差する箇所に配置され、一方の拡散層が前記第1の書き込み制御線に接続され、他方の拡散層が前記第2の書き込み制御線に接続され、前記第1の配線と前記第3の配線との電気的な接続を切り替える前記複数の第1スイッチセルと、
前記第2の配線と前記第3の配線とが交差する箇所に配置され、一方の拡散層が前記第1の書き込み制御線に接続され、他方の拡散層が前記第2の書き込み制御線に接続され、前記第2の配線と前記第3の配線との電気的な接続を切り替える前記複数の第2スイッチセルと、
前記第1の配線に接続され、前記第1の配線に電力を供給する第1の電源線と前記第1の配線との電気的な接続を切り替える第1制御トランジスタと、
前記第2の配線に接続され、前記第2の配線に電力を供給する前記第1の電源線と前記第2の配線との電気的な接続を切り替える第2制御トランジスタと、
前記第1の書き込み制御線に接続され、前記第1の書き込み制御線に電力を供給する第2の電源線と前記第1の書き込み制御線との電気的な接続を切り替える第3制御トランジスタと、
前記第3の配線に接続され、前記第3の配線に電力を供給する第3の電源線と前記第3の配線との電気的な接続を切り替える第4制御トランジスタと、を含む論理演算回路。
【請求項2】
請求項1に記載の論理演算回路であって、
前記第1制御トランジスタは、前記複数の第1の配線の数に対応して複数設けられ、前記複数の第1制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項3】
請求項1又は請求項2に記載の論理演算回路であって、
前記第2制御トランジスタは、前記複数の第2の配線の数に対応して複数設けられ、前記複数の第2制御トランジスタのゲートは共通に接続されている論理演算回路。
【請求項4】
請求項1乃至請求項3のいずれか一項に記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第1の出力ポート又は前記第2の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。
【請求項5】
請求項4に記載のルックアップテーブルであって、
請求項1乃至請求項3のいずれか一項に記載の論理演算回路を複数含み、
一つの前記論理演算回路の前記第1の出力ポートからの出力を選択する複数のスイッチであって、第1導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第2の出力ポートからの出力を選択する複数のスイッチであって、第2導電型のトランジスタの複数のスイッチと、前記第1導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第2導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。
【請求項6】
請求項5に記載のルックアップテーブルであって、
前記第1導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第1導電型のトランジスタのスイッチと、前記第2導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第2導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。
【請求項7】
請求項4乃至請求項6のいずれか一項に記載のルックアップテーブルであって、
前記第1の出力ポート又は前記第2の出力ポートのうち、前記第1の出力ポート又は前記第2の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第1の出力ポート又は前記第2の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。
【請求項8】
請求項1乃至請求項3のいずれか一項に記載の論理演算回路を含む第1のクロスバーメモリと、請求項1乃至請求項3のいずれか一項に記載の論理演算回路を含む第2のクロスバーメモリと、前記第1のクロスバーメモリの第1の出力ポートからの出力を選択して前記第2のクロスバーメモリの第2の出力ポートへ出力するマルチプレクサと、を備える再構成回路。
【請求項9】
請求項1乃至請求項3のいずれか一項に記載の論理演算回路、請求項4乃至請求項7のいずれか一項に記載のルックアップテーブル、又は請求項8に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。
【請求項10】
請求項1乃至請求項3のいずれか一項に記載の論理演算回路、請求項4乃至請求項7のいずれか一項に記載のルックアップテーブル、或いは請求項8記載の再構成回路と、
再構成可能ではないが信号処理機能が可能な演算回路とを含み、
前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、論理回路が再構成可能な論理集積回路に関し、特に論理集積回路の低電力化、および、高集積化技術に関する。
【背景技術】
【0002】
論理回路が再構成可能なプログラマブル論理集積回路は、再構成回路とも呼ばれ、内部の設定情報を書き換えることにより、様々な論理回路を再構成できる。図1は、一般的な再構成回路の回路図である。図1の再構成回路は、複数の論理ブロック1001(LB:Logic Block)と、複数のルーティングブロック1002(RB:Routing Block)と、を備える。LBは、ルックアップテーブル(LUT:Lookup Table)やD型フリップフロップ(DFF)などのフリップフロップFF(Flip-Flop)と、を含む。RBは、LBへの入出力信号の切り替えとLB間の信号パスの切り替えとを行う。
【0003】
構成可能な論理数(再構成回路の回路規模)は、ある程度の規模のLBおよびRBを有する論理ブロック(CLB:Configurable Logic Block)を設計することによって調整できる。そして、相互接続するように並べられるCLBの数を調整することによって、顧客ニーズに合わせて異なる回路規模の再構成回路を含む半導体チップを製造できる。再構成回路は、現在、試作品の作成や、画像処理や通信などの分野で幅広く利用されている。
【0004】
信号の切り替え部であるRBは、SRAM(Static Random Access Memory)とパストランジスタからなるSRAMスイッチを用いて実装される。近年、特許文献1及び特許文献2に示すように、抵抗変化素子に置き換えることで、チップ面積や消費電力の低減が出来る技術が提案されている。上述の抵抗変化素子は図2(a)に示すように、第1の配線層(T1)と、その上部に形成される第2の配線層(T2)との間に、金属イオンを含有する固体電解質材料(IC)から構成される抵抗変化素子(RE)を有する構造になっている。図2(b)は、図2(a)の抵抗変化素子(RE)のシンボリック表現を示す。図2(a)及び図2(b)の抵抗変化素子(RE)は、抵抗変化素子の両端(T1、T2)に順バイアスあるいは逆バイアスの電圧を印加することによって、図2(c)に示すように高抵抗状態から低抵抗状態あるいは低抵抗状態から高抵抗状態へと抵抗値を変えることができる。抵抗変化素子(RE)の低抵抗状態(オン状態)と高抵抗状態(オフ状態)の比は、10あるいはそれ以上となる。
【0005】
抵抗変化素子を再構成回路上のスイッチとして用いる場合、回路上のすべてのスイッチに常時電圧が付与される。このためデータの読み出し動作の時のみ、電流・電圧が印加されるメモリ用スイッチの場合と比べて、より高い信頼性が要求される。そこで1つの抵抗変化素子と1つのトランジスタをセットにした1T1R構造のスイッチセルではなく、図3に示すように1つのトランジスタと2つの対となる抵抗変化素子を用いた相補型(1T2R)構造が提案されている(特許文献3及び特許文献4)。
【0006】
図3(a)は2つの抵抗変化素子とトランジスタからなるスイッチセルの構成図であり、図3(b)は信号切り替え用にクロスポイントセルとして配置されたスイッチセルの回路図であり、図3(c)は抵抗変化素子を含むスイッチセルの配線レイアウトを示す斜視図及び平面図である。図3(a)のスイッチセルは、2つの抵抗変化素子(RE[1]、RE[2])と1つのトランジスタ(Tr.)からなる。2つの抵抗変化素子(RE[1]、RE[2])の片側の電極は相互に接続され、その共通化されたノードに選択トランジスタ(Tr.)の一方の拡散層(ソースもしくはドレイン)が結線される。抵抗変化素子(RE)は、電界などの印加によってイオンが自由に動くことのできる固体(イオン伝導体)中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子である。抵抗変化量が大きく、電極間を信号が通過する、通過しないを区別できるスイッチ素子として使う。図2(a)に示すように上記抵抗変化素子(RE)は、イオン伝導層(IC)と、イオン伝導層(IC)に接して対向面に設けられた電極(T1)と電極(T2)から構成されている。電極(T1)からイオン伝導層に金属イオンが供給され、電極(T2)からは金属イオンは供給されない。印加電圧極性を変えることでイオン伝導体の抵抗値を変化させ、2つの電極間の導通状態を制御する。
【0007】
クロスバースイッチにおいてスイッチセルは、縦方向の配線(RV[j])と横方向の配線(RH[k])の各クロスポイント近傍に配置される。また、あるクロスポイント近傍の抵抗変化素子をオン/オフさせる際、異なるクロスポイント近傍に存在する抵抗変化素子への誤書き込み(ディスターブ)を防ぐため、選択トランジスタ(Tr.)を制御するための2つの配線(SV[j]、GH[k])とも接続される。図3(b)に示すように、クロスバースイッチでは少なくとも4種類の配線(RV、RH、SV、GH)が、縦もしくは横方向に走破する形を取る。図3(a)や図3(b)は、図3(c)に示す金属層A、金属層Bやビアなどからスイッチセル領域に構成することができる。スイッチセル内のトランジスタ(Tr.)はシリコン基板上に、抵抗変化素子(RE[1]、RE[2])は配線層内に形成される。
【0008】
上述の抵抗変化素子を用いたスイッチセルは、クロスバースイッチを構成し、ルーティングブロック(RB)の信号入力や信号切り替え用の切り替えスイッチ(マルチプレクサ)として利用される。このような抵抗変化素子を用いたスイッチセルアレイが、特許文献5で提案されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特許第4356542号公報
【特許文献2】国際公開第2012/043502号
【特許文献3】国際公開第2013/190742号
【特許文献4】国際公開第2014/030393号
【特許文献5】国際公開第2016/042750号
【非特許文献】
【0010】
【非特許文献1】"Architecture of Reconfigurable-Logic Cell Array with Atom Switch: Cluster Size & Routing Fabrics", Xu Bai, et.al., Proceedings of the 2015 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, pp.269, (2015).
【発明の概要】
【発明が解決しようとする課題】
【0011】
抵抗変化素子を用いたスイッチセルでプログラマブル論理集積回路を構成する場合、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減できることが望ましい。
【0012】
本発明の目的は、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、論理集積回路を提供することにある。
【課題を解決するための手段】
【0013】
前記目的を達成するため、本発明に係る論理演算回路は、抵抗変化素子を含む複数の第1スイッチセルと、抵抗変化素子を含む複数の第2スイッチセルとを有する論理演算回路であって、
第1の出力ポート及び第2の出力ポートと、
第1の方向に沿って配置され、上記第1の出力ポートに接続される複数の第1の配線と、
上記第1の方向に沿って配置され、上記第2の出力ポートに接続される複数の第2の配線と、
上記第1の配線及び上記第2の配線に沿って配置された複数の第1の書き込み制御線と、
第2の方向に沿って配置された複数の第3の配線と、
上記第3の配線に沿って配置された複数の第2の書き込み制御線と、
上記第1の配線と上記第3の配線とが交差する箇所に配置され、一方の拡散層が上記第1の書き込み制御線に接続され、他方の拡散層が上記第2の書き込み制御線に接続され、上記第1の配線と上記第3の配線との電気的な接続を切り替える上記複数の第1スイッチセルと、
上記第2の配線と上記第3の配線とが交差する箇所に配置され、一方の拡散層が上記第1の書き込み制御線に接続され、他方の拡散層が上記第2の書き込み制御線に接続され、上記第2の配線と上記第3の配線との電気的な接続を切り替える上記複数の第2スイッチセルと、
上記第1の配線に接続され、上記第1の配線に電力を供給する第1の電源線と上記第1の配線との電気的な接続を切り替える第1制御トランジスタと、
上記第2の配線に接続され、上記第2の配線に電力を供給する上記第1の電源線と上記第2の配線との電気的な接続を切り替える第2制御トランジスタと、
上記第1の書き込み制御線に接続され、上記第1の書き込み制御線に電力を供給する第2の電源線と上記第1の書き込み制御線との電気的な接続を切り替える第3制御トランジスタと、
上記第3の配線に接続され、上記第3の配線に電力を供給する第3の電源線と上記第3の配線との電気的な接続を切り替える第4制御トランジスタと、を含む。
【発明の効果】
【0014】
本発明によれば、接続配線数の増大やそれに伴う面積増大を抑えつつ、リーク電流を低減することが可能な、プログラマブル論理集積回路を提供できる。
【図面の簡単な説明】
【0015】
図1】複数の論理ブロックと、複数のルーティングブロックと、を含む再構成回路を示すブロック図である。
図2】(a)は抵抗変化素子の構成図であり、(b)は(a)は抵抗変化素子のシンボリック表現であり、(c)は抵抗変化素子を抵抗変化させるための印加電圧と抵抗値の状態変化の動作方法を説明する状態表である。
図3】(a)は2つの抵抗変化素子とトランジスタからなるスイッチセルの構成図であり、(b)は信号切り替え用にクロスポイントセルとして配置されたスイッチセルの回路図であり、(c)は抵抗変化素子を含むスイッチセルの配線レイアウトを示す斜視図及び平面図である。
図4】スイッチセルを用いたスイッチセルアレイと、スイッチセルのオン/オフ切り替え用制御回路を含んだクロスバースイッチ回路の構成例を示すブロック図である。
図5図4のクロスバースイッチ回路のインターフェースを説明するための概念図である。
図6】ルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路のインターフェースを説明するための概念図である。
図7図6のクロスバースイッチ回路を用いたLUTの構成例(LUTアーキテクチャA)を示す概念図である。
図8】ルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路のインターフェースを説明するための概念図である。
図9図8のクロスバースイッチ回路を適用してLUTを構成した構成例(LUTアーキテクチャB)を示す概念図である。
図10A】実施形態のルックアップテーブル用のメモリとして用いる、クロスバースイッチ回路を説明するためのブロック図である。
図10B図10Aのクロスバースイッチ回路のインターフェースを説明するための概念図である。
図11】(a)はクロスバーメモリとマルチプレクサ(MUX)とを含んで構成されるルックアップテーブル(LUT)のブロック図であり、(b)はクロスバースイッチ回路を含む再構成回路のブロック図であり、(c)は実施形態の再構成回路と、演算回路などを含む集積回路のブロック図である。
図12図10Bのクロスバースイッチ回路を用いたLUTの一例を示すブロック図である。
図13】実施形態のクロスバースイッチ回路を用いたLUTと、LUTアーキテクチャA、LUTアーキテクチャBの配線の数とリーク電流との比較を示す表である。
図14】実施形態のLUTを構成するマルチプレクサの別の例を示すブロック図である。
図15】M個のLUT実装例を説明するためのブロック図である。
図16】実施形態のクロスバースイッチ回路のLUTメモリ側として使わない側の出力ポートと、別途用意したクロスバースイッチ回路の出力ポートとを接続することで実現する設定データ保存用メモリの実装例を説明するためのブロック図である。
図17】LBおよびRBを含むCLBをタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させて冗長配線を除いた大規模論理集積回路を説明するためのブロック図である。
【発明を実施するための形態】
【0016】
具体的な実施形態を説明する前に、本発明が解決しようとする課題や、比較例について説明する。
【0017】
図4のクロスバースイッチ回路10は、本発明の実施形態の論理集積回路や再構成回路の原形となる再構成回路である。図4のクロスバースイッチ回路10は、J入力・K出力の信号切り替え用のクロスバースイッチ回路である(J、K:自然数)。J入力・K出力のクロスバースイッチ回路を、図面ではJ×Kクロスバーのように表記する場合がある。図4には、抵抗変化素子を書き換える際(或いは書き込み時)に、書き込み用の電源ソース(PS:Power Source)からの供給電圧・電流源を制御するための制御トランジスタや制御用配線も含めて図示している。
【0018】
図4のクロスバースイッチ回路10は、スイッチセルアレイ11と、垂直方向制御回路12と、水平方向制御回路13と、を含む。垂直方向制御回路12は、第1制御トランジスタ12a〜12cを含む。水平方向制御回路13は、第2制御トランジスタ131a〜131cと、第3制御トランジスタ132a〜132cと、を含む。スイッチセルアレイ11は、複数のスイッチセル(スイッチ[n,k])を含む。図4では、複数のスイッチセル(スイッチ[n,k])の一例として、スイッチセル11a〜11iが3×3のアレイ状に配列された状態を示している。スイッチセル11a〜11iのそれぞれは、スイッチ素子を含む。スイッチセル11a〜11cは、x方向の配線である書き込み制御線GH[k−1]および信号線RH[k−1]を共有する。書き込み制御線GH[k−1]と信号線RH[k−1]とは、互いに独立した配線である。信号線RH[k−1]は、スイッチセル11a〜11cに接続される第1制御トランジスタ12aの一方の拡散層と接続される。第1制御トランジスタ12aの他方の拡散層には、電源線PS[0]が接続される。第1制御トランジスタ12aのゲート電極には、書き込み制御線GSH[k−1]が接続される。書き込み制御線GSH[k−1]は、スイッチセル11a〜11cに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【0019】
スイッチセル11d〜11fは、x方向の配線である書き込み制御線GH[k]および信号線RH[k]を共有する。書き込み制御線GH[k]と信号線RH[k]とは、互いに独立した配線である。信号線RH[k]は、スイッチセル11d〜11fに接続される第1制御トランジスタ12bの一方の拡散層と接続される。第1制御トランジスタ12bの他方の拡散層には、電源線PS[0]が接続される。第1制御トランジスタ12bのゲート電極には、書き込み制御線GSH[k]が接続される。書き込み制御線GSH[k]は、スイッチセル11d〜11fに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【0020】
スイッチセル11g〜11iは、x方向の配線である書き込み制御線GH[k+1]および信号線RH[k+1]を共有する。書き込み制御線GH[k+1]と信号線RH[k+1]とは、互いに独立した配線である。信号線RH[k+1]は、スイッチセル11g〜11iに接続される第1制御トランジスタ12cの一方の拡散層と接続される。第1制御トランジスタ12cの他方の拡散層には、電源線PS[0]が接続される。第1制御トランジスタ12cのゲート電極には、書き込み制御線GSH[k+1]が接続される。書き込み制御線GSH[k+1]は、スイッチセル11g〜11iに含まれるスイッチ素子の抵抗を変化させるために使用される配線である。
【0021】
スイッチセル11a、11d、11gは、y方向の配線である書き込み制御線SV[j−1]および信号線RV[j−1]を共有する。書き込み制御線SV[j−1]と信号線RV[j−1]とは、互いに独立した配線である。書き込み制御線SV[j−1]は、スイッチセル11a、11d、11gに接続される第2制御トランジスタ131aの一方の拡散層と接続される。第2制御トランジスタ131aの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ131aのゲート電極には、ドライバ制御線PGV[j−1]が接続される。さらに、信号線RV[j−1]は、スイッチセル11a、11d、11gに接続される第3制御トランジスタ132aの一方の拡散層と接続される。第3制御トランジスタ132aの他方の拡散層には、電源線PS[2]が接続される。第3制御トランジスタ132aのゲート電極には、ドライバ制御線PGV[j−1]が接続される。
【0022】
スイッチセル11b、11e、11hは、y方向の配線である書き込み制御線SV[j]および信号線RV[j]を共有する。書き込み制御線SV[j]と信号線RV[j]とは、互いに独立した配線である。書き込み制御線SV[j]は、スイッチセル11b、11e、11hに接続される第2制御トランジスタ131bの一方の拡散層と接続される。第2制御トランジスタ131bの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ131bのゲート電極には、ドライバ制御線PGV[j]が接続される。さらに、信号線RV[j]は、スイッチセル11b、11e、11hに接続される第3制御トランジスタ132bの一方の拡散層と接続される。第3制御トランジスタ132bの他方の拡散層には、電源線PS[2]が接続される。第3制御トランジスタ132bのゲート電極には、ドライバ制御線PGV[j]が接続される。
【0023】
スイッチセル11c、11f、11iは、y方向の配線である書き込み制御線SV[j+1]および信号線RV[j+1]を共有する。書き込み制御線SV[j+1]と信号線RV[j+1]とは、互いに独立した配線である。書き込み制御線SV[j+1]は、スイッチセル11c、11f、11iに接続される第2制御トランジスタ131cの一方の拡散層と接続される。第2制御トランジスタ131cの他方の拡散層には、電源線PS[1]が接続される。第2制御トランジスタ131cのゲート電極には、ドライバ制御線PGV[j+1]が接続される。さらに、信号線RV[j+1]は、スイッチセル11c、11f、11iに接続される第3制御トランジスタ132cの一方の拡散層と接続される。第3制御トランジスタ132cの他方の拡散層には、電源線PS[2]が接続される。第3制御トランジスタ132cのゲート電極には、ドライバ制御線PGV[j+1]が接続される。
【0024】
図5は、J入力・K出力のクロスバースイッチ回路10(J×Kクロスバー)を一つのブロックとし、入出力インターフェースを示した概念図である。図5のように、x方向に対応する一方の辺に信号線RVおよびドライバ制御線PGVが配置される。また、y方向に対応する一方の辺に書き込み制御線GH、書き込み制御線GSHおよび電源線PSが配置され、他方の辺に信号線RHが配置される。
【0025】
図6は、2入力・K出力のクロスバースイッチ回路10a(2×Kクロスバー)を一つのブロックとし、入出力インターフェースを示した概念図である。図6は、ルックアップテーブル(LUT)に用いられるクロスバーメモリを想定したものである。図6のように、x方向に対応する一方の辺に、電源レベル(Vdd)またはグランドレベル(GND)のそれぞれが入力される信号線RVと、ドライバ制御線PGVとが配置される。また、y方向に対応する一方の辺に書き込み制御線GH、書き込み制御線GSHおよび電源線PSが配置され、他方の辺に信号線RHが配置される。
【0026】
クロスバースイッチ回路10aは、クロスバースイッチ構成の2つのRVポートに対して、電源レベル(Vdd)とグランドレベル(GND)とをそれぞれ入力することによってメモリとして機能させることができる。VddまたはGNDのスイッチセルをオン状態にすることによって、クロスバースイッチ回路10aの出力ノードの出力レベルをVddまたはGNDに制御できる。
【0027】
図7は、比較例のLUT20の構成例を示す概念図である。図7に示す構成例を以下では、LUTアーキテクチャAと称する。図7のLUT20は、図6に示す2入力・K出力のクロスバースイッチ回路10a(2×Kクロスバー)からの出力をマルチプレクサ15の入力ポートと接続することによって、実装される。図7の例では、2入力・K出力のクロスバースイッチ回路10a(2×Kクロスバー)からの出力ノード(K=N)は、N入力のマルチプレクサ15のN個の入力ノードに接続されて、1つのLUT20として機能する(ここで、N、Kは自然数である)。
【0028】
図7のマルチプレクサ15は、複数の相補型素子を組み合わせた構成を有する。図7には、一対のCMOS(Complementary Metal Oxide Semiconductor)およびNMOS(N-channel type Metal Oxide Semiconductor)を並列に接続したCMOSスイッチ15aを組み合わせた例を示す。なお、図7においては、6個のスイッチを組み合わせた、2入力LUTのための構成例を示しているが、CMOSスイッチ15aや入力の数は、構成する論理回路の規模に応じて設定される。なお、図7およびこれ以降の図面においては、マルチプレクサを構成するCMOSスイッチなどのMOSスイッチのゲート電極に接続されるゲート線を省略している。
【0029】
LB内のルックアップテーブル(LUT)用のメモリも、図6図7に示されるRBのスイッチとして使った抵抗変化型スイッチセル(クロスバースイッチ)を利用することで、他のメモリを使わず、同一プロセスで実装可能となる。
【0030】
図6の2入力・K出力のクロスバースイッチ回路10a(2×Kクロスバー)や、これを用いた図7のLUT20を構成する配線の数や、リーク電流について詳細に検討してみる。図6に示すクロスバースイッチ構成では、2つのRVポートに対して電源レベル(Vdd)とグランドレベル(GND)をそれぞれ入力し、出力を図7に示すようにLUT20内のメモリ入力ポートと接続させている。この実装方法(LUTアーキテクチャA)では、LUTのクロスバーメモリとマルチプレクサとの間を繋ぐ配線リソースが必要最小限の2=K本で済むメリットがある。その一方で、2=K本の各ラインにおいて、GND−Vddの電位差がオフ状態にあるスイッチセルに印加される。1スイッチセル当たりのオフ抵抗を100MΩとした場合、Vdd=1Vでは10nA×2のリークがN入力LUT1つで発生してしまう。
【0031】
一方、他の実装方法も考えられる。図9は、比較例のLUTの他の構成例を示す概念図である。図9に示す構成例を以下では、LUTアーキテクチャBと称する。図8は、図9に示すLUT21に用いられるクロスバースイッチ回路10bであり、1入力・K出力のクロスバースイッチ回路(1×Kクロスバー)を一つのブロックとし、入出力インターフェースを示した概念図である。図8のように、x方向に対応する一方の辺に、電源レベル(Vdd)またはグランドレベル(GND)のそれぞれが入力される信号線RVと、ドライバ制御線PGVとが配置される。また、y方向に対応する一方の辺に書き込み制御線GH、書き込み制御線GSHおよび電源線PSが配置され、他方の辺に信号線RHが配置される。信号線RHには、信号線RVか、ハイインピーダンス状態(Hi−Z)が与えられる。
【0032】
図8の1入力・K出力のクロスバースイッチ回路10b(1×Kクロスバー)の信号線RVとして電源レベル(Vdd)を入力するクロスバースイッチ回路10b1と、信号線RVとしてグランドレベル(GND)を入力するクロスバースイッチ回路10b2と、を用意する。信号線RVとして電源レベル(Vdd)を入力するクロスバースイッチ回路10b1の出力を、図9に示すPMOS(P-channel Metal Oxide Semiconductor)16aで構成されたマルチプレクサ16のメモリ入力ポートに接続する。信号線RVとしてグランドレベル(GND)を入力するクロスバースイッチ回路10b2の出力を、図9に示すNMOS16bで構成されたマルチプレクサ16のメモリ入力ポートに接続する。そして図9に示すように、PMOS、NMOS双方で構成されたマルチプレクサ16の最終出力段となるノードを相互に接続させて、相補的にLUT21として動作させる。
【0033】
この実装方法(LUTアーキテクチャB)は、オフ状態にあるスイッチセルの1つにしか、動作電圧(Vdd=1V)が印加されない構成になっている。1スイッチセル当たりのオフ抵抗を100MΩとした場合、1つのLUT当り10nAのリーク電流となり、LUTアーキテクチャBではLUTアーキテクチャAと比べてオフ状態の抵抗変化素子で発生するリーク電流を1/2にすることができる。
【0034】
その一方で、LUTアーキテクチャBでは、LUTのクロスバーメモリとマルチプレクサとの間を繋ぐ配線リソースが図6の場合と比べて2倍の、2×2=2×K本が必要になる。書き込み制御線GHや書き込み制御線GSHなどのスイッチセルへの書き込みのための配線も2倍必要で、横方向に2×3K本の配線スペース確保が必要になる。メモリサイズが、抵抗変化素子のサイズそのものよりも、書き込み、および、読み出しに必要な配線スペースによって制限されている中で、配線数の増大はLUTサイズの増大をもたらすという課題がある。以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。
【0035】
〔第1実施形態〕
次に、第1実施形態による論理集積回路や再構成回路について、説明する。図10Aは、本実施形態の論理集積回路や再構成回路の一例として、ルックアップテーブル(LUT)用のメモリとして用いる、クロスバースイッチ回路を説明するためのブロック図である。図10Bは、図10Aのクロスバースイッチ回路のインターフェースを説明するための概念図である。
【0036】
図10Aのクロスバースイッチ回路30は、抵抗変化素子を含む複数の第1スイッチセルの一例としてのスイッチセル11a、11d、11gと、抵抗変化素子を含む複数の第2スイッチセルの一例としてのスイッチセル11b、11e、11hとを含む。さらに図10Aのクロスバースイッチ回路30は、第1制御トランジスタの一例としての制御トランジスタ171a、171b、171cと、第2制御トランジスタの一例としての制御トランジスタ172a、172b、172cと、を含む。さらに図10Aのクロスバースイッチ回路30は、第3制御トランジスタの一例としての制御トランジスタ181a、181bと、第4制御トランジスタの一例としての制御トランジスタ182a、182bと、を含む。なお、図10Aに示す回路構成は、クロスバースイッチ回路30の構成の一部を概念的に図示したものであり、全てを表すものではない。また、再構成回路を実現するためのクロスバースイッチ回路30は、図10Aに示す素子や信号線の数に限定されない。
【0037】
スイッチセル11a、11bは、x方向(第1の方向とも呼ぶ)の配線である書き込み制御線GH[k−1](第1の書き込み制御線とも呼ぶ)を共有する。信号線RH1[k−1]は、スイッチセル11aに接続される制御トランジスタ171aの一方の拡散層と接続される。信号線RH2[k−1]は、スイッチセル11bに接続される制御トランジスタ172aの一方の拡散層と接続される。制御トランジスタ171a、制御トランジスタ172aの他方の拡散層には、電源線PS[0](第1の電源線とも呼ぶ)が接続される。制御トランジスタ171aのゲート電極には、書き込み制御線PGV[1](第2の書き込み制御線とも呼ぶ)が接続される。制御トランジスタ172aのゲート電極には、書き込み制御線PGV[2](第3の書き込み制御線とも呼ぶ)が接続される。
【0038】
スイッチセル11d、11eは、x方向の配線である書き込み制御線GH[k]を共有する。信号線RH1[k]は、スイッチセル11dに接続される制御トランジスタ171bの一方の拡散層と接続される。信号線RH2[k]は、スイッチセル11eに接続される制御トランジスタ172bの一方の拡散層と接続される。制御トランジスタ171b、制御トランジスタ172bの他方の拡散層には、電源線PS[0]が接続される。制御トランジスタ171bのゲート電極には、書き込み制御線PGV[1]が接続される。制御トランジスタ172bのゲート電極には、書き込み制御線PGV[2]が接続される。
【0039】
スイッチセル11g、11hは、x方向の配線である書き込み制御線GH[k+1]を共有する。信号線RH1[k+1]は、スイッチセル11gに接続される制御トランジスタ171cの一方の拡散層と接続される。信号線RH2[k+1]は、スイッチセル11hに接続される制御トランジスタ172cの一方の拡散層と接続される。制御トランジスタ171c、制御トランジスタ172cの他方の拡散層には、電源線PS[0]が接続される。制御トランジスタ171cのゲート電極には、書き込み制御線PGV[1]が接続される。制御トランジスタ172cのゲート電極には、書き込み制御線PGV[2]が接続される。
【0040】
スイッチセル11a、11d、11gは、y方向(第2の方向とも呼ぶ)の配線である書き込み制御線SV[1](第2の書き込み制御線とも呼ぶ)および信号線RV[1]を共有する。書き込み制御線SV[1]は、スイッチセル11a、11d、11gに接続される制御トランジスタ181aの一方の拡散層と接続される。制御トランジスタ181aの他方の拡散層には、電源線PS[1](第2の電源線とも呼ぶ)が接続される。信号線RV[1]は、スイッチセル11a、11d、11gに接続される制御トランジスタ182aの一方の拡散層と接続される。制御トランジスタ182aの他方の拡散層には、電源線PS[2](第3の電源線とも呼ぶ)が接続される。
【0041】
スイッチセル11b、11e、11hは、y方向の配線である書き込み制御線SV[2]および信号線RV[2]を共有する。書き込み制御線SV[2]は、スイッチセル11b、11e、11hに接続される制御トランジスタ181bの一方の拡散層と接続される。制御トランジスタ181bの他方の拡散層には、電源線PS[1]が接続される。信号線RV[2]は、スイッチセル11b、11e、11hに接続される制御トランジスタ182bの一方の拡散層と接続される。制御トランジスタ182bの他方の拡散層には、電源線PS[2](第3の電源線とも呼ぶ)が接続される。
【0042】
図10Bは、1入力・2K出力のクロスバースイッチ回路30(1×2Kクロスバー)を一つのブロックとし、入出力インターフェースを示した概念図である。図10Bは、ルックアップテーブルに用いられるクロスバーメモリを想定したものである。図10Bのように、x方向に対応する一方の辺に、電源レベル(Vdd)またはグランドレベル(GND)が入力される信号線RVと、ドライバ制御線PGVとが配置される。また、y方向に対応する一方の辺に信号線RH1、書き込み制御線GH、および電源線PSが配置され、他方の辺に信号線RH2が配置される。なお、図10Bに示すクロスバースイッチ回路10の概念図は一例を示すものであり、これに限られるものではない。
【0043】
図10A及び図10Bのクロスバースイッチ回路30では、第1の出力ポート及び第2の出力ポートの一例としてのクロスバースイッチの出力ポートは、クロスバースイッチの左右の境界部に設けられる。例えば、信号線RH1[k−1]、信号線RH1[k]、信号線RH1[k+1]は第1の出力ポートに接続され、信号線RH2[k−1]、信号線RH2[k]、信号線RH2[k+1]は第2の出力ポートに接続される。
【0044】
図10Aの縦方向に走破する書込み用の電源線PS[0]は、その左側に設けたスイッチセル11a、11d、11gと、その右側に設けたスイッチセル11b、11e、11hに共有の電源ソースとなる。
【0045】
図10Aでは、この電源線PS[0]と出力ポート間に設けられた縦方向に配列する制御トランジスタ171a、171b、171cのゲート線を共有化している。さらに電源線PS[1]からの書込み用の電源ラインを制御する制御トランジスタ181aのゲート線や、電源線PS[2]からの書込み用の電源ラインを制御する制御トランジスタ182aのゲート線とも、共有化している。また図10Aでは、電源線PS[0]と出力ポート間に設けられた縦方向に配列する制御トランジスタ172a、172b、172cのゲート線を共有化している。さらに電源線PS[1]からの書込み用の電源ラインを制御する制御トランジスタ181bのゲート線や、電源線PS[2]からの書込み用の電源ラインを制御する制御トランジスタ182bのゲート線とも、共有化している。なお、制御トランジスタのゲート線を共有することが、配線数を低減する上で望ましいが、本実施形態は必ずしもこれに限定するものではない。
【0046】
図10A及び図10Bのクロスバースイッチ回路30では、電源レベル(Vdd)とグランドレベル(GND)のどちらか一方をクロスバースイッチへの入力とする。クロスバースイッチ回路30からの出力は、入力が電源レベル(Vdd)の場合、Vddもしくは高抵抗状態(ハイインピーダンス状態:Hi−Z)のどちらかとなるよう制御する。入力がグランドレベル(GND)の場合、GNDもしくは高抵抗状態(ハイインピーダンス状態:Hi−Z)のどちらかとなるよう制御する。
【0047】
図12のルックアップテーブル32(LUT32)は、図10Bのクロスバースイッチ回路30の一形態であるクロスバースイッチ回路30aと、複数のPMOSスイッチ311aで構成されたマルチプレクサ31aと、複数のNMOSスイッチ311bで構成されたマルチプレクサ31bと、図10Bのクロスバースイッチ回路30の一形態であるクロスバースイッチ回路30bと、を含む。
【0048】
マルチプレクサ31aは複数のPMOSスイッチ311aで構成され、図12では6個のPMOSスイッチ311aを含んで構成された場合を示している。クロスバースイッチ回路30aからのK=2本のデータの中からLUT32への入力信号に応じて選択して出力する。マルチプレクサ31bは複数のNMOSスイッチ311bで構成され、図12では6個のNMOSスイッチ311bを含んで構成された場合を示している。クロスバースイッチ回路30bからのK=2本のデータの中からLUT32への入力信号に応じて選択して出力する。図12では、マルチプレクサ31aの出力段のPMOSスイッチ311aとマルチプレクサ31bの出力段のNMOSスイッチ311bとが接続されて出力ノードOUTを構成している。
【0049】
図12に示すように、ルックアップテーブル32(LUT32)は、左右でそれぞれPMOSとNMOSに対して分離されて配置された入力ポートを有している。図12のマルチプレクサ31aの入力は、その左側に配置されたクロスバースイッチ回路30aの出力ポートと接続される。図12のマルチプレクサ31bの入力は、その右側に配置されたクロスバースイッチ回路30bの出力ポートと接続される。LUT32のマルチプレクサ31aのPMOSスイッチ311aのゲートへの入力信号と、マルチプレクサ31bのNMOSスイッチ311bのゲートへの入力信号は関係付けられており、LUT32へのゲート入力信号セットに対して、左右からそれぞれ1つの導通パスが選択される。
【0050】
1つの導通パスの両端に接続された2つのクロスバー内の、PMOS側のソースに接続されたスイッチセルをオン状態にしてVddを出力させる場合、反対側のNMOS側のドレインに接続されたクロスバー内のスイッチセルをオフ状態にして、高抵抗状態(ハイインピーダンス状態:Hi−Z)を出力させる。
【0051】
これにより、LUT32内のマルチプレクサ31aの最終段のPMOSスイッチ311aとマルチプレクサ31bの最終段のNMOSスイッチ311bのソース・ドレインが相互に接続される出力ノードOUTにおいて、Vddレベルが出力できる。
【0052】
逆に、PMOSスイッチ311a側のソースに接続されたクロスバースイッチ内のスイッチセルをオフ状態にしてハイインピーダンス状態(Hi−Z)を出力する場合、反対側のNMOSスイッチ311b側のドレインに接続されたクロスバースイッチ内のスイッチセルをオン状態にしてGNDを出力させる。これにより、LUT32内のNMOSスイッチ311bとPMOSスイッチ311aのソース・ドレインが相互に接続される出力ノードOUTにおいて、GNDレベルが出力できる。
【0053】
このように、LUT32への各ゲート入力信号セットに対して選択されるパス上のスイッチセルを、上述で示した相補性に注意しながら書き換えることで、LUT32として所望の論理演算を実行することできる。
【0054】
図13は、本実施形態のアーキテクチャによるクロスバースイッチ回路を用いたLUTと、前述のLUTアーキテクチャA、前述のLUTアーキテクチャBの配線の数とリーク電流との比較を示す表である。特に、CLBにおけるM個のN入力LUTの信号線・書込み線を含めた縦・横に必要な配線数、及びオフ状態の抵抗変化素子に起因したリーク電流の比較を表にしたものである。本実施形態の場合、オフ状態にあるスイッチセルの1つにしか動作電圧が印加されないことから、リーク電流をLUTアーキテクチャAと比べて1/2にすることができる。また、VddとGNDに関する配線数を削減することができる他、LUTメモリ用の各クロスバースイッチからの出力ノードは、隣接する各LUTに入力することができるので、無駄に信号線が並走することがない。このため、配線混雑を緩和するために確保するための配線スペースを縮小することができ、回路面積を小さくすることもできる。
【0055】
〔第2実施形態〕
次に、第2実施形態による論理集積回路や再構成回路について、説明する。第1実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル(LUT)用のメモリとして用いる、クロスバースイッチ回路を説明した。しかしながら本発明は、上述した構成の第1実施形態の論理集積回路や再構成回路には限られない。例えば図12に示す、実施形態のLUT32を構成するマルチプレクサ31a、31bはこれに限られない。
【0056】
図14は、実施形態のLUT32を構成するマルチプレクサの別の例を示すブロック図である。図12のPMOSスイッチ311aとNMOSスイッチ311bのソース・ドレインが接続される出力ノードOUTに対して、出力ノードOUTとPMOSスイッチ311aとNMOSスイッチ311bとの間にそれぞれPMOSスイッチとNMOSスイッチを介在させた構成となっている。図14に示すように、マルチプレクサ31cは複数のPMOSスイッチ311aを含み、さらにPMOSスイッチ311aと出力ノードOUTとの間に1つのPMOSスイッチ321aが接続されている。マルチプレクサ31dは複数のNMOSスイッチ311bを含み、さらにNMOSスイッチ311bと出力ノードOUTとの間に1つのPMOSスイッチ321bが接続されている。
【0057】
図14に示すマルチプレクサ31c、31dを含んで構成したLUT32の場合、スイッチセルの書込み時に上記PMOSスイッチ321aとNMOS321bの2つのゲート電圧を制御することで、ルックアップテーブルの信号伝達パスを介して異なるクロスバースイッチ回路間に書込み電圧や、書込み電流が流入することを防ぐことができる。言い換えると、クロスバースイッチ内のスイッチセルを書き込む際の、クロスバー間電流・電圧干渉を抑制することができる。
【0058】
〔第3実施形態〕
次に、第3実施形態による論理集積回路や再構成回路について、説明する。第1実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル(LUT)用のメモリとして用いる、クロスバースイッチ回路を説明した。本実施形態は第1実施形態のクロスバースイッチ回路を用いた応用例である。図15は、M個のLUT実装例を説明するためのブロック図である。第1実施形態のLUTは複数隣接して配置することも考えられる。図15は、M個のLUT(LUT[0]、LUT[1]、…)を縦続接続した論理集積回路や再構成回路の例を示す。
【0059】
図15の論理集積回路や再構成回路は、上述した第1実施形態の1入力・2K出力のクロスバースイッチ回路30(1×2Kクロスバー)の一形態であるクロスバースイッチ回路40a、40b、40cと、クロスバースイッチ回路間に配置されたマルチプレクサ41a、41b(MUX41a、41b)とを含む。クロスバースイッチ回路40a、40cでは信号線RVにVddが与えられている。クロスバースイッチ回路40bでは信号線RVにGNDが与えられている。
【0060】
マルチプレクサ41aは、クロスバースイッチ回路40aの第2の出力ポートからの出力を選択して出力する。マルチプレクサ41bは、クロスバースイッチ回路40bの第2の出力ポートからの出力を選択して出力する。クロスバースイッチ回路40aと、マルチプレクサ41aとを含んでLUT[0]が構成され、クロスバースイッチ回路40aと、マルチプレクサ41aとを含んでLUT[1]が構成される。
【0061】
〔第4実施形態〕
次に、第4実施形態による論理集積回路や再構成回路について、説明する。第1実施形態では、論理集積回路や再構成回路の一例として、ルックアップテーブル(LUT)用のメモリとして用いる、クロスバースイッチ回路を説明した。本実施形態は第1実施形態のクロスバースイッチ回路を用いた応用例である。図16は、実施形態のクロスバースイッチ回路のLUTメモリ側として使わない側の出力ポートと、別途用意したクロスバースイッチ回路の出力ポートとを接続したものである。
【0062】
図16の論理集積回路や再構成回路は、上述した第1実施形態の1入力・2K出力のクロスバースイッチ回路30(1×2Kクロスバー)の一形態であるクロスバースイッチ回路50aと、複数のPMOSスイッチ511aを含んで構成されるマルチプレクサ51aとを含む。さらに図16の論理集積回路や再構成回路は、CMOSスイッチ52や、1入力・1K出力のクロスバースイッチ回路50b(1×1Kクロスバー)を含む。クロスバースイッチ回路50aは第2の出力ポートからK本のデータを出力し、マルチプレクサ51aはこれを選択して出力することにより、ルックアップテーブル(LUT)を構成している。クロスバースイッチ回路50aでは信号線RVにVddが与えられている。クロスバースイッチ回路50bでは信号線RVにGNDが与えられている。
【0063】
本実施形態では、クロスバースイッチ回路50aのLUTの一部を構成している第2の出力ポートとは別の、LUTのクロスバーメモリとして使っていない第1の出力ポートを活用する。このように、別途用意したクロスバースイッチ回路50bの出力ポートとクロスバースイッチ回路50aの第1の出力ポートとを、CMOSスイッチ52を介してお互いの出力ポートを相互に接続することにより、パラメータ設定用のメモリ回路を構成することができる。このような構成とすると、図15のように端に存在するクロスバースイッチ回路40aの未使用の出力ポート(第1出力ポート)を有効活用することができる。
【0064】
〔第5実施形態〕
次に、第5実施形態による論理集積回路や再構成回路を含む集積回路について、説明する。図17は、LBおよびRBを含む再構成回路をタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させて冗長配線を除いた大規模論理集積回路を説明するためのブロック図である。
【0065】
図17に示すように、複数の再構成回路61(CLB:Configurable Logic Block)を並べて相互に接続することによって、より大規模の集積回路60を構成できる。各再構成回路61は、ルーティングブロック61a(RB61a)や、LUTやメモリを有する論理ブロック61b(LB61b)を含む。このような再構成回路61をタイル上に並べつつ、それぞれのクロスバー内の書込み制御線を共有化させる。
【0066】
〔その他の実施形態〕
以上好ましい実施形態について説明したが、本発明はこれらの実施形態に限られるものではない。図11(b)のように再構成回路が、図10Aのようなクロスバースイッチ回路30を含んだものとしてもよい。図11(c)のように集積回路70が、上述した実施形態からの構成される再構成回路71と、再構成可能ではないが信号処理機能が可能な演算回路72とを含み、再構成回路71と演算回路72が信号切替部73を介して相互に信号を送受信するよう構成することも考えられる。
【0067】
また、必要に応じて再構成回路のロジックブロック(LB)内にDFF等の同期回路があっても良く、信号の同期・非同期選択として上記第4実施形態で説明した設定用メモリをセレクタへの入力信号として使っても良い。
【0068】
各LB間の入出力信号を、図17に示すようにクロスバーによって実装されたルーティングブロック(RB)を介して接続しても良い。上記RBを図4に示すクロスバー回路は、同一の抵抗変化素子で実装することが望ましい。所望の信号パスを構築して、より大規模な論理演算を実行できる再構成回路を構築しても良い。なお、複数のクロスバーは共通の書込み制御線を用いることで、制御信号線を効率化できる。
【0069】
各LB間の入出力信号を、図1に示すようにルーティングブロック(RB)を介して接続する。所望の信号パスを構築して、より大規模な論理演算を実行できる再構成回路を構築することができる。上記RBは、同一の抵抗変化素子を用いたクロスバー回路で実装する。図17に示すように、一部のLBとRBからなるCLBをリピートして並べた場合、各CLB内にクロスバー回路を内包するが、これらのクロスバー回路内のスイッチセルを書き込むための制御信号線は、CLB間で共有させる。
【0070】
スイッチセルに用いる抵抗変化素子としては、遷移金属酸化物を用いたReRAM(Resistance Random Access Memory)や、イオン伝導体を用いたNanoBridge(NEC社の登録商標)など、ある一定以上の電圧を所定時間以上印加することで抵抗状態が変化し、保持される抵抗変化素子であればよい。また、信号を継続的に通過させて使用する際のディスターブ耐性が高いという観点から、抵抗変化素子は抵抗変化をさせるための電圧の印加方向に極性があるバイポーラ型の抵抗変化素子であり、バイポーラ型の抵抗変化素子が、二つ対向して直列につながり、二つのスイッチの接続点にスイッチ(トランジスタ)が配置されているという構成がより望ましい。
【0071】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)抵抗変化素子を含む複数の第1スイッチセルと、抵抗変化素子を含む複数の第2スイッチセルとを有する論理演算回路であって、第1の出力ポート及び第2の出力ポートと、第1の方向に沿って配置され、前記第1の出力ポートに接続される複数の第1の配線と、前記第1の方向に沿って配置され、前記第2の出力ポートに接続される複数の第2の配線と、前記第1の配線及び前記第2の配線に沿って配置された複数の第1の書き込み制御線と、第2の方向に沿って配置された複数の第3の配線と、前記第3の配線に沿って配置された複数の第2の書き込み制御線と、前記第1の配線と前記第3の配線とが交差する箇所に配置され、一方の拡散層が前記第1の書き込み制御線に接続され、他方の拡散層が前記第2の書き込み制御線に接続され、前記第1の配線と前記第3の配線との電気的な接続を切り替える前記複数の第1スイッチセルと、前記第2の配線と前記第3の配線とが交差する箇所に配置され、一方の拡散層が前記第1の書き込み制御線に接続され、他方の拡散層が前記第2の書き込み制御線に接続され、前記第2の配線と前記第3の配線との電気的な接続を切り替える前記複数の第2スイッチセルと、前記第1の配線に接続され、前記第1の配線に電力を供給する第1の電源線と前記第1の配線との電気的な接続を切り替える第1制御トランジスタと、前記第2の配線に接続され、前記第2の配線に電力を供給する前記第1の電源線と前記第2の配線との電気的な接続を切り替える第2制御トランジスタと、前記第1の書き込み制御線に接続され、前記第1の書き込み制御線に電力を供給する第2の電源線と前記第1の書き込み制御線との電気的な接続を切り替える第3制御トランジスタと、前記第3の配線に接続され、前記第3の配線に電力を供給する第3の電源線と前記第3の配線との電気的な接続を切り替える第4制御トランジスタと、を含む論理演算回路。
(付記2)付記1に記載の論理演算回路であって、前記第1制御トランジスタは、前記複数の第1の配線の数に対応して複数設けられ、前記複数の第1制御トランジスタのゲートは共通に接続されている論理演算回路。
(付記3)付記1又は付記2に記載の論理演算回路であって、前記第2制御トランジスタは、前記複数の第2の配線の数に対応して複数設けられ、前記複数の第2制御トランジスタのゲートは共通に接続されている論理演算回路。
(付記4)付記1乃至付記3のいずれか一つに記載の論理演算回路であって、複数の第2の書き込み制御線のうち、前記複数の第1スイッチセルに接続される第2の書き込み制御線に接続された第3制御トランジスタのゲートと、前記複数の第1スイッチセルに接続される第3の配線に接続された第4制御トランジスタのゲートは、前記複数の第1制御トランジスタのゲートに共通に接続されている論理演算回路。
(付記5)付記1乃至付記4のいずれか一つに記載の論理演算回路であって、複数の第2の書き込み制御線のうち、前記複数の第2スイッチセルに接続される第2の書き込み制御線に接続された第3制御トランジスタのゲートと、前記複数の第2スイッチセルに接続される第3の配線に接続された第4制御トランジスタのゲートは、前記複数の第2制御トランジスタのゲートに共通に接続されている論理演算回路。
(付記6)付記1乃至付記5のいずれか一つに記載の論理演算回路を含むクロスバーメモリと、前記クロスバーメモリの前記第1の出力ポート又は前記第2の出力ポートからの出力を選択して出力するマルチプレクサと、を含むルックアップテーブル。
(付記7)付記6に記載のルックアップテーブルであって、付記1乃至付記5のいずれか一つに記載の論理演算回路を複数含み、一つの前記論理演算回路の前記第1の出力ポートからの出力を選択する複数のスイッチであって、第1導電型のトランジスタの複数のスイッチと、他の一つの前記論理演算回路の前記第2の出力ポートからの出力を選択する複数のスイッチであって、第2導電型のトランジスタの複数のスイッチと、前記第1導電型のトランジスタの複数のスイッチの出力段のスイッチと前記第2導電型のトランジスタの複数のスイッチの出力段のスイッチとから導出される出力ノードと、を含むルックアップテーブル。
(付記8)付記7に記載のルックアップテーブルであって、前記第1導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第1導電型のトランジスタのスイッチと、前記第2導電型のトランジスタの複数のスイッチの出力段のスイッチと前記出力ノードとの間に挿入された第2導電型のトランジスタのスイッチと、をさらに含むルックアップテーブル。
(付記9)付記6乃至付記8のいずれか一つに記載のルックアップテーブルであって、前記第1の出力ポート又は前記第2の出力ポートのうち、前記第1の出力ポート又は前記第2の出力ポートからの出力を選択する前記マルチプレクサが選択しない側の前記第1の出力ポート又は前記第2の出力ポートは、パラメータ設定用のデータを出力するルックアップテーブル。
(付記10)付記1乃至付記5のいずれか一つに記載の論理演算回路を含む第1のクロスバーメモリと、付記1乃至付記5のいずれか一つに記載の論理演算回路を含む第2のクロスバーメモリと、前記第1のクロスバーメモリの第1の出力ポートからの出力を選択して前記第2のクロスバーメモリの第2の出力ポートへ出力するマルチプレクサと、を備える再構成回路。
(付記11)付記1乃至付記5のいずれか一つに記載の論理演算回路、付記6乃至付記9のいずれか一つに記載のルックアップテーブル、又は付記10に記載の再構成回路を複数含み、これらを相互に接続させて構成した集積回路。
(付記12)付記1乃至付記5のいずれか一つに記載の論理演算回路、付記6乃至付記9のいずれか一つに記載のルックアップテーブル、或いは付記10又は付記11に記載の再構成回路と、再構成可能ではないが信号処理機能が可能な演算回路とを含み、前記論理演算回路、前記ルックアップテーブル又は前記再構成回路と前記信号処理機能が可能な演算回路とが信号切替部を介して相互に信号を送受信する集積回路。
(付記13)付記1乃至付記5のいずれか一つに記載の論理演算回路において、前記複数の第1スイッチセルと前記複数の第2スイッチセルが含む相補型素子は、バイポーラ型の第1の抵抗変化素子と第2の抵抗変化素子であり、前記第1の抵抗変化素子と前記第2の抵抗変化素子は抵抗変化極性が対向するように配置されている論理演算回路。
(付記14)付記13に記載の論理演算回路において、前記第1の抵抗変化素子及び前記第2の抵抗変化素子がイオン伝導層を用いた原子移動型素子である論理演算回路。
【0072】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
【0073】
この出願は、2017年9月22日に出願された日本出願特願2017−182658号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【0074】
11a、11b、11d、11e、11g、11h スイッチセル
171a〜171c、172a〜172c、181a、181b、182a、182b
制御トランジスタ
30、40a、40b、40c、50a、50b クロスバースイッチ回路
31、31a、31b、31c、31d、41a、41b、51a マルチプレクサ
32 ルックアップテーブル
52 CMOSスイッチ
60、70 集積回路
61、71 再構成回路
61a ルーティングブロック
61b 論理ブロック
72 演算回路
73 信号切替部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10A
図10B
図11
図12
図13
図14
図15
図16
図17