特許 6911580 スイッチング電源装置の制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6911580

(24)【登録日】2021年7月12日

(45)【発行日】2021年7月28日

(54)【発明の名称】スイッチング電源装置の制御回路

(51)【国際特許分類】

   H02M 3/155 20060101AFI20210715BHJP

【ＦＩ】

   H02M3/155 C

   H02M3/155 P

【請求項の数】9

【全頁数】17

(21)【出願番号】特願2017-128132(P2017-128132)

(22)【出願日】2017年6月29日

(65)【公開番号】特開2019-13076(P2019-13076A)

(43)【公開日】2019年1月24日

【審査請求日】2020年5月14日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100112003

【弁理士】

【氏名又は名称】星野 裕司

(74)【代理人】

【識別番号】100145344

【弁理士】

【氏名又は名称】渡辺 和徳

(74)【代理人】

【識別番号】100177312

【弁理士】

【氏名又は名称】辰己 雄一

(72)【発明者】

【氏名】矢口 幸宏

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 国際公開第２００５／０９１３５８（ＷＯ，Ａ１）

【文献】 特開２０１３−０３８３４７（ＪＰ，Ａ）

【文献】 特開２００７−３１８９２０（ＪＰ，Ａ）

【文献】 特開２００７−２９５８００（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

パワー半導体スイッチング素子のオン、オフ動作によって所定の出力を得るスイッチング電源装置の制御回路であって、該制御回路は、
前記スイッチング電源装置の出力電圧を表す信号を入力するための第１の外部端子と、
該第１の外部端子に入力された信号と所定の基準値とを比較し、その差分に応じた誤差信号を出力する誤差増幅器と、
該誤差増幅器の出力端子に位相補償用回路を接続するための第２の外部端子と、
前記誤差増幅器から出力される誤差信号が入力され、該誤差信号に基づいて前記パワー半導体スイッチング素子をオン、オフするためのパルスを生成する駆動部と、
前記第１の外部端子と前記第２の外部端子との短絡状態を検出する短絡検出回路と、
前記誤差信号を保持する保持回路と、
を備え、
前記短絡検出回路が前記短絡状態を検出すると、前記保持回路が保持する短絡状態検出前の誤差信号を、前記誤差増幅器からの誤差信号に代えて前記駆動部へ入力する、ことを特徴とするスイッチング電源装置の制御回路。

【請求項2】

前記短絡検出回路は、前記第１の外部端子において検出された電圧値と、前記第２の外部端子において検出された電圧値とが略同一の場合に短絡状態を検出したとする、ことを特徴とする請求項１に記載の制御回路。

【請求項3】

さらに、検出した前記短絡状態がある一定時間継続した場合、前記第２の外部端子とグランドとの間を導通させる保護モードを有する、ことを特徴とする請求項１に記載の制御回路。

【請求項4】

前記第２の外部端子とグランドとの間に配置され、前記短絡状態がある一定時間継続した後にゲートに入力される保護信号に応じてターンオンする半導体スイッチをさらに備える、ことを特徴とする請求項３に記載の制御回路。

【請求項5】

前記駆動部は、ＰＷＭコンパレータを備え、
前記ＰＷＭコンパレータは、前記短絡状態検出前は、所定の鋸歯状波信号と、前記誤差増幅器からの誤差信号とを比較してパルスを生成し、前記短絡状態が検出された場合、前記所定の鋸歯状波信号と、前記保持回路から入力される信号とを比較してパルスを生成する、ことを特徴とする請求項１に記載の制御回路。

【請求項6】

前記保持回路は、入力された電圧値をアナログ・デジタル変換してデジタルデータを保持するアナログ・デジタル変換回路と、前記アナログ・デジタル変換回路から出力されたデジタルデータにデジタル・アナログ変換を行って変換結果を前記ＰＷＭコンパレータに出力するデジタル・アナログ変換回路と、を備えることを特徴とする請求項５に記載の制御回路。

【請求項7】

前記制御回路は一つの半導体チップに集積されていることを特徴とする請求項１ないし６のいずれか１項に記載の制御回路。

【請求項8】

前記第１の外部端子および前記第２の外部端子は隣接していることを特徴とする請求項７に記載の制御回路。

【請求項9】

スイッチング電源装置の制御回路であって、
該制御回路は集積回路からなるとともに、隣接する第１の端子と第２の端子の短絡を検出する短絡検出回路を有し、
該短絡検出回路は、
前記第１の端子の電圧から前記第２の端子の電圧を減算する第１の減算回路と、前記第２の端子の電圧から前記第１の端子の電圧を減算する第２の減算回路と、を有し、
前記第１の減算回路の出力と前記第２の減算回路の出力が共に所定値以下である状態が所定期間を超えると、前記第１の端子と前記第２の端子が短絡していると判断することを特徴とする、スイッチング電源装置の制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング電源装置の制御回路、特に半導体集積回路により構成される制御回路に関する。

【背景技術】

【0002】

スイッチング電源では、出力電圧を監視してその結果をフィードバックすることで、スイッチングによる出力電圧の調整を行っている。このようなフィードバック制御により、スイッチング電源の出力電圧の変動を抑えている。そのため、フィードバック制御を行う制御回路自体の動作を安定化させ、フィードバック制御動作を確実なものとすることが、重要となる。

【0003】

制御回路のフィードバック制御動作を不安定にする一因として、制御回路の端子間の短絡が挙げられる。制御回路は通常半導体集積回路により構成されるが、半導体集積回路レイアウトの効率や、チップサイズやパッケージサイズの制限上、隣接する端子間の距離が短くなっていて、隣接端子間の短絡を常に１００％回避するのは難しくなっている。端子間が短絡すると制御回路が正常に動作できなくなるので、隣接する端子間の短絡を検出することができれば、制御回路の動作の安定化を図ることができる。この種の隣接する端子間の短絡を検出する技術が、例えば、特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１−６６３４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された技術では、短絡検出回路は、２入力排他論理和（エクスクルーシブＯＲ）ゲート及びＤフリップフロップにより構成されている。この短絡検出回路は、隣接した端子で検出されたデータが、所定クロック数の間だけ同じか否かに基づいて端子間の短絡を検出している。しかしながら、この短絡検出回路では、短絡検出のために外部から試験データを入力する必要があり、また、扱えるデータの種類がデジタルデータに限られているという課題があった。

【0006】

本発明は上記の実情に鑑みてなされたものであり、その目的は、スイッチング電源の制御回路における隣接したアナログ信号を扱う端子間の短絡を、外部から試験データを入力することなく検出できるようにすることである。

【課題を解決するための手段】

【0007】

上記の課題を解決するため、本発明の一の観点に係る制御回路は、パワー半導体スイッチング素子のオン、オフ動作によって所定の出力を得るスイッチング電源装置の制御回路であって、該制御回路は、前記スイッチング電源装置の出力電圧を表す信号を入力するための第１の外部端子と、該第１の外部端子に入力された信号と所定の基準値とを比較し、その差分に応じた誤差信号を出力する誤差増幅器と、該誤差増幅器の出力端子に位相補償用回路を接続するための第２の外部端子と、前記誤差増幅器から出力される誤差信号が入力され、該誤差信号に基づいて前記パワー半導体スイッチング素子をオン、オフするためのパルスを生成する駆動部と、前記第１の外部端子と前記第２の外部端子との短絡状態を検出する短絡検出回路と、前記誤差信号を保持する保持回路と、を備え、前記短絡検出回路が前記短絡状態を検出すると、前記保持回路が保持する短絡状態検出前の誤差信号を、前記誤差増幅器からの誤差信号に代えて前記駆動部へ入力する。

【0008】

以上のような構成を採用することにより、本発明の一の観点によれば、スイッチング電源用の制御回路は、前記第１の外部端子と前記第２の外部端子との短絡状態を短絡検出回路が検出し、保持回路が保持していた短絡状態検出前の誤差信号を、誤差信号増幅器からの誤差信号に代えて駆動部に入力する。これにより、短絡状態における誤差増幅器からの出力ではなく、短絡状態となる直前の誤差信号を駆動部に入力できるので、短絡状態において出力された誤差増幅器の出力が駆動部に入力されることがない。これにより、両端子間の短絡によってスイッチング電源装置の出力が上昇し続けてしまう、という問題を回避できるようになる。

【0009】

また、上記の課題を解決するため、本発明の別の観点に係る制御回路は、スイッチング電源装置の制御回路であって、該制御回路は集積回路からなるとともに、隣接する第１の端子と第２の端子の短絡を検出する短絡検出回路を有し、該短絡検出回路は、前記第１の端子の電圧から前記第２の端子の電圧を減算する第１の減算回路と、前記第２の端子の電圧から前記第１の端子の電圧を減算する第２の減算回路と、を有し、前記第１の減算回路の出力と前記第２の減算回路の出力が共に所定値以下である状態が所定期間を超えると、前記第１の端子と前記第２の端子が短絡していると判別することを特徴とする。

【0010】

以上のような構成を採用することにより、本発明の別の観点によれば、スイッチング電源装置の通常動作において、偶発的に第１の端子と第２の端子との電圧が略一致しても、直ちに短絡が生じているとは判別せず、その状態が所定期間を超えた場合に恒久的な短絡が生じていると判別する。従って、偶発的な条件において直ちにスイッチング電源装置の動作を停止してしまうことが防止できる。

【発明の効果】

【0011】

本発明によれば、スイッチング電源の制御回路における隣接したアナログ信号を扱う端子間の短絡を、外部から試験データを入力することなく検出できるようになる。

【図面の簡単な説明】

【0012】

【図1】本発明の一の実施の形態に係る、スイッチング電源用の制御回路の構成を示す回路図である。

【図2】図１に示す短絡検出回路及び電圧保持回路の詳細を示す回路図である。

【図3】短絡検出動作における動作波形の例を示す波形図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態に係る、スイッチング電源用の制御回路について、図面を参照して詳細に説明する。図中において、同一または対応する構成要素については同一の参照番号を付し、その詳細な説明の重複を省略する。

【0014】

（全体構成）
図１に、本発明の一の実施の形態に係る、スイッチング電源用の制御回路及びその制御回路が適用されたスイッチング電源装置の構成の一例を示す。本発明の実施の形態による特徴としては、例えば、後述して詳細に説明する短絡検出回路２１と、電圧保持回路２２と、を備えた点が挙げられる。まず、全体的な構成について以下に説明する。

【0015】

図１に示すように、このスイッチング電源装置ＳＲは、例えば、昇圧形のスイッチング電源装置であり、全波整流器１と、コンデンサ２と、インダクタ３と、インダクタ３に磁気結合されてインダクタ３のゼロ電流検出に用いられる補助インダクタ１４と、パワー半導体スイッチング素子４と、ダイオード５と、コンデンサ６と、抵抗器Ｒ１乃至Ｒ６と、コンデンサＣ１、Ｃ２と、制御回路１５と、を備える。制御回路１５は、ゼロ電流検出用コンパレータ７と、ＲＳフリップフロップ８と、エラーアンプ９と、発振器１０と、ＰＷＭコンパレータ１１と、過電圧検出用コンパレータ１３と、過電流検出用コンパレータ１６と、リスタートタイマ１８と、ドライバ１９と、出力低下検出用コンパレータ２０と、短絡検出回路２１と、電圧保持回路２２と、２入力のＯＲゲート２３と、４入力のＯＲゲート２４と、を備える。また、インダクタ３と、パワー半導体スイッチング素子４と、ダイオード５と、コンデンサ６は、コンデンサ２の電圧に対する昇圧回路を構成している。なお、これらによる昇圧動作は周知であるので、説明は省略する。

【0016】

また、各種機能のための端子として、スイッチング電源装置ＳＲは出力端子１７を備え、制御回路１５は、ゼロクロス端子ＺＣＤと、ゲートドライブ出力端子ＯＵＴと、電流検出端子ＩＳと、フィードバック入力端子ＦＢ（以下、フィードバック端子ＦＢとも称する）と、差動増幅器出力端子ＣＯＭＰ（以下、位相補償素子接続端子ＣＯＭＰとも称する）と、タイミング抵抗外付け端子ＲＴと、を備える。なお、制御回路１５は、他にも、電源端子や接地端子等を備えるが、これらの図示は省略する。以下、各部について詳細に説明する。

【0017】

全波整流器１は、例えば、４つの整流ダイオードを備え、入力端が外部のＡＣ電源に接続され、出力端がコンデンサ２の一端とインダクタ３の一端に接続される。全波整流器１は、さらに、接地された一端（出力端）を有する。全波整流器１は、外部のＡＣ電源からの交流電圧を整流して直流電圧を出力する。また、コンデンサ２は、他端が接地されており、全波整流器１から出力される整流電圧を平滑する。

【0018】

インダクタ３の他端は、ダイオード５のアノードと、パワー半導体スイッチング素子４のドレインに接続される。補助インダクタ１４の一端は、抵抗Ｒ２を介してゼロクロス端子ＺＣＤに接続され、他端が接地される。補助インダクタ１４は、インダクタ３のゼロ電流検出素子として機能する。すなわち、インダクタ３がダイオード５を介してコンデンサ６側に電流を流している状態では、インダクタ３にコンデンサ６の電圧とコンデンサ２の電圧の差電圧が印加されていて、この差電圧に比例した電圧が補助インダクタ１４の両端に発生している。この状態はインダクタ３に蓄積されたエネルギーを出力側に放出している状態であり、インダクタ３に流れる電流は減少を続けている。そしてインダクタ３に流れる電流がゼロになるとダイオード５が遮断し、インダクタ３の両端電圧はゼロとなり、これに伴い補助インダクタ１４の両端電圧もゼロとなる。すなわち、補助インダクタ１４の両端電圧が有限の値（これは１スイッチング周期の間ではほぼ一定と見做せる）からゼロになった瞬間がインダクタ３に流れる電流がゼロになった瞬間である。ゼロ電流検出用コンパレータ７は、この補助インダクタ１４の両端電圧の変化を検出するコンパレータである。

【0019】

本実施の形態のスイッチング電源装置ＳＲは、インダクタ３を流れる電流がゼロとなるタイミングで後述するパワー半導体スイッチング素子４をターンオンし、スイッチング電源装置ＳＲの力率を改善し、これによりスイッチング電源装置ＳＲから発生される高周波ノイズの低減を図っている。

【0020】

パワー半導体スイッチング素子４は、例えば、ＮチャネルパワーＭＯＳＦＥＴから構成され、ゲートに印加される電圧信号（以下、ゲートドライブ信号とも称する）に応じてスイッチング動作を行う。本実施の形態では、後述するＲＳフリップフロップ８からハイレベル（以下、Ｈレベルとも称する）の信号がドライバ１９を介してゲートに入力されると、パワー半導体スイッチング素子４はオンする。また、ＲＳフリップフロップ８からロウレベル（以下、Ｌレベルとも称する）の信号がドライバ１９を介してゲートに入力されると、パワー半導体スイッチング素子４はオフする。
ダイオード５は、アノードがインダクタ３に接続されるとともに、パワー半導体スイッチング素子４のドレインに接続され、カソードがコンデンサ６の一端及び出力端子１７に接続される。ダイオード５は、本実施の形態の構成の場合、上述のように、パワー半導体スイッチング素子４のＯＦＦ時に、インダクタ３に蓄えられたエネルギーをこのダイオード５を通してコンデンサ６側に放出し、その結果、出力端子１７から昇圧された電圧が供給される。

【0021】

コンデンサ６は出力コンデンサであり、他端が接地されており、パワー半導体スイッチング素子４のスイッチング動作に起因する高周波成分を除去し、平滑化された電圧を供給する。上述のように、このコンデンサ６と、インダクタ３と、パワー半導体スイッチング素子４と、ダイオード５とが、昇圧回路を形成する。この昇圧回路は、出力端子１７とグランドとの間に接続される、図示しない負荷に対して、例えば、略４００Ｖの直流出力電圧を供給する。昇圧された出力電圧の電圧値は、フィードバック制御によって設定される。

【0022】

ゼロ電流検出用コンパレータ７は、反転入力端と非反転入力端とが、それぞれ、ゼロクロス端子ＺＣＤと、比較用基準電圧源とに接続され、出力端がＯＲゲート２３を介してＲＳフリップフロップ８のセット端に接続される。上述のように、ゼロ電流検出用コンパレータ７は、ゼロクロス端子ＺＣＤ、抵抗Ｒ２、及び補助インダクタ１４を介して、上記の昇圧回路におけるインダクタ３に流れる電流がゼロになるタイミングを検出するためのものである。インダクタ３に流れる電流がゼロとなったタイミングを検出すると、ゼロ電流検出用コンパレータ７は、Ｈレベルの信号（ＲＳフリップフロップ８に対するセット信号）を、ＯＲゲート２３を介してリスタートタイマ１８の出力とともにＲＳフリップフロップ８のセット端Ｓに入力する。

【0023】

ＲＳフリップフロップ８は、リセット端ＲがＯＲゲート２４を介してＰＷＭコンパレータ１１の出力端に接続される。また、ＲＳフリップフロップ８は、出力端Ｑがドライバ１９の入力端と、発振器１０の一方の入力端とに接続される。ＲＳフリップフロップ８は、セット端Ｓに入力される信号がＨレベル、リセット端Ｒに入力される信号がＬレベルの場合、セットされてＨレベルのゲートドライブ信号をドライバ１９及び発振器１０に入力する。また、ＲＳフリップフロップ８は、セット端Ｓに入力される信号がＬレベル、リセット端Ｒに入力される信号がＨレベルの場合、リセットされてＬレベルのゲートドライブ信号を出力する。

【0024】

エラーアンプ９は、非反転入力端が基準電圧源に接続され、反転入力端がフィードバック端子ＦＢに接続される。また、エラーアンプ９は、出力端が差動増幅器出力端子ＣＯＭＰと、短絡検出回路２１と、電圧保持回路２２と、切替回路２６とに接続される。切替回路２６の出力は、ＰＷＭコンパレータ１１の反転入力端に接続される。エラーアンプ９は、後述するフィードバック信号の電圧値と、基準電圧源の電圧値との差分を増幅して誤差信号を生成し、この誤差信号を短絡検出回路２１、電圧保持回路２２、及び切替回路２６に入力する。短絡検出回路２１、電圧保持回路２２、及び切替回路２６を含めたエラーアンプ９とＰＷＭコンパレータ１１との接続関係については、後述してより詳細に説明する。

【0025】

発振器１０は、他方の入力端がタイミング抵抗外付け端子ＲＴを介して抵抗Ｒ１に接続され、出力端がＰＷＭコンパレータ１１の非反転入力に接続される。発振器１０は、ＰＷＭコンパレータ１１においてＰＷＭ制御を行うための鋸歯状波を生成する。本実施の形態では、発振器１０は、ＲＳフリップフロップ８からＨレベルの信号が入力されることでトリガされ、パワー半導体スイッチング素子４がオンするタイミングと同じタイミングで鋸歯状波の生成を開始する。
一方、ＲＳフリップフロップ８からの入力信号がＬレベルの場合、発振器１０は、鋸歯状波の生成を中止し、鋸歯状波の発振出力を初期値に戻し、次のトリガ、すなわち、Ｈレベルの信号が入力されるのを待つ。

【0026】

ＰＷＭコンパレータ１１は、出力端がＯＲゲート２４を介してＲＳフリップフロップ８のリセット端子Ｒに接続される。ＰＷＭコンパレータ１１は、エラーアンプ９あるいは電圧保持回路２２から出力された誤差信号と、発振器１０から出力された鋸歯状波信号とを比較し、誤差信号の信号レベルが鋸歯状波信号の信号レベルよりも大きい場合、Ｌレベルの信号を出力する。一方、ＰＷＭコンパレータ１１は、鋸歯状波信号の信号レベルが誤差信号の信号レベルに達した場合、ＯＲゲート２４を介してＨレベルの信号（ＲＳフリップフロップ８に対するリセット信号）をＲＳフリップフロップ８のリセット端Ｒに入力する。これにより、ＲＳフリップフロップ８は、Ｌレベルの信号をドライバ１９に入力する。

【0027】

ゼロ電流検出用コンパレータ７、ＲＳフリップフロップ８、発振器１０、ＰＷＭコンパレータ１１、リスタートタイマ１８、ドライバ１９、およびＯＲゲート２３，２４は、誤差信号を基にパワー半導体スイッチング素子４をオン、オフするためのパルスを生成する駆動部２５を構成している。

【0028】

過電圧検出用コンパレータ１３は、反転入力端が比較用基準電源に接続され、非反転入力端がフィードバック端子ＦＢに接続される。また、過電圧検出用コンパレータ１３は、出力端がＯＲゲート２４を介してＲＳフリップフロップ８のリセット端に接続される。過電圧検出用コンパレータ１３は、昇圧された出力電圧が、過大となっていないか否かをフィードバック端子ＦＢを介して検出するためのものである。

【0029】

過電流検出用コンパレータ１６は、反転入力端が比較用基準電源に接続され、非反転入力端が電流検出端子ＩＳに接続される。また、過電流検出用コンパレータ１６は、出力端がＯＲゲート２４を介してＲＳフリップフロップ８のリセット端に接続される。過電流検出用コンパレータ１６は、パワー半導体スイッチング素子４を流れる電流が、過大となっていないか否かを電流検出端子ＩＳを介して検出するためのものである。

【0030】

ドライバ１９は、出力端がゲートドライブ出力端子ＯＵＴを介してパワー半導体スイッチング素子４のゲートに接続され、パワー半導体スイッチング素子４のオン、オフ動作を制御するゲートドライブ信号を入力する。

【0031】

出力低下検出用コンパレータ２０は、非反転入力端が比較用基準電圧源に接続され、反転入力端がフィードバック端子ＦＢに接続される。出力低下検出用コンパレータ２０は、スイッチング電源装置ＳＲの出力電圧の電圧値が、所望の電圧値よりも小さくなっていないか否かにより、スイッチング電源装置ＳＲの出力端子１７とグランド間の短絡を検出するためのものである。すなわち、パワー半導体スイッチング素子４のスイッチング動作が停止していて昇圧動作が行われていない状態でも、コンデンサ６はインダクタ３およびダイオードを介して全波整流器１の出力電圧で充電されているので、通常はフィードバック端子ＦＢの電圧が上記比較用基準電圧源の電圧より低くなることはない。フィードバック端子ＦＢの電圧が上記比較用基準電圧源の電圧より低いというとは、スイッチング電源装置ＳＲの出力端子１７がグランドに短絡している状態と判断できるので、スイッチング電源装置ＳＲのスイッチング動作を停止させるのである。

【0032】

短絡検出回路２１は、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとの間の短絡を検出するもので、２つの入力端が、それぞれ、フィードバック端子ＦＢと、位相補償素子接続端子ＣＯＭＰとに接続される。なお、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰは、同じエラーアンプ９の入力と出力に接続される端子であるので、通常は隣接端子となる。本実施の形態は、この隣接したフィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰの短絡を特に対象としている。また、短絡検出回路２１の出力端が、電圧保持回路２２と切替回路２６とに接続される。短絡検出回路２１の構成については、後述してより詳細に説明する。

【0033】

電圧保持回路２２は、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとの間の短絡が検出された場合ＰＷＭコンパレータ１１の反転入力端に入力される信号を、エラーアンプ９からの誤差信号から、自回路で保持した電圧信号に切り替えるものである。電圧保持回路２２は、２つの入力端が、それぞれ、短絡検出回路２１と、位相補償素子接続端子ＣＯＭＰとに接続される。また、電圧保持回路２２は、出力端が切替回路２６に接続される。電圧保持回路２２の構成についても、後述してより詳細に説明する。

【0034】

次に、抵抗Ｒ１乃至Ｒ６、並びにコンデンサＣ１、Ｃ２について説明する。
抵抗Ｒ１は、一端がタイミング抵抗外付け端子ＲＴに接続され、他端が接地される。発振器１０が生成する鋸歯状波の傾きは、この抵抗Ｒ１の抵抗値に応じた傾きとなる。
抵抗Ｒ２は、一端が補助インダクタ１４に接続され、他端がゼロクロス端子ＺＣＤに接続される。インダクタ３に流れる電流に応じて補助インダクタ１４に生起された電圧が、抵抗Ｒ２を介してゼロクロス端子ＺＣＤに印加される。
抵抗Ｒ３は、一端がパワー半導体スイッチング素子４のソースに接続され、他端が接地される。抵抗Ｒ３は、パワー半導体スイッチング素子４のソースからグランドに流れる電流を検出するための抵抗であり、自身に流れる電流を電圧に変換して電流検出信号とする。

【0035】

抵抗Ｒ４、Ｒ５は互いに直列に接続され、出力電圧の大きさを検出するものである。抵抗Ｒ４、Ｒ５の接続点がフィードバック端子ＦＢに接続される。
抵抗Ｒ６は、一端が位相補償素子接続端子ＣＯＭＰに接続され、他端がコンデンサＣ２の一端に接続される。抵抗Ｒ６とコンデンサＣ２との直列回路は、コンデンサＣ１に対して並列接続される。コンデンサＣ１は、一端が位相補償素子接続端子ＣＯＭＰに接続され、他端が接地される。

【0036】

次に、各端子について説明する。
スイッチング電源装置ＳＲの出力端子１７は、直列接続された抵抗Ｒ４、Ｒ５を介して接地されるとともに、この出力端子１７とグランドとの間に接続される、図示しない負荷に対してＤＣ電圧を供給する、
制御回路１５のゼロクロス端子ＺＣＤは、上述のように、抵抗Ｒ２を介して補助インダクタ１４に接続される。また、ゼロクロス端子ＺＣＤは、ゼロ電流検出用コンパレータ７の反転入力端にも接続されており、補助インダクタ１４を介して、インダクタ３に流れる電流がゼロとなったときの電圧変化を、ゼロ電流検出用コンパレータ７に入力するための端子である。
ゲートドライブ出力端子ＯＵＴは、パワー半導体スイッチング素子４のゲートに接続され、このパワー半導体スイッチング素子４のＯＮ、ＯＦＦ動作のためのゲートドライブ信号を、ドライバ１９からパワー半導体スイッチング素子４のゲートに入力するための端子である。

【0037】

電流検出端子ＩＳは、また、パワー半導体スイッチング素子４のソース、過電流検出用コンパレータ１６の非反転入力端に接続され、パワー半導体スイッチング素子４を流れる電流を検出するための端子であり、過電流検出用コンパレータ１６で過電流の発生を検出するために、この過電流検出用コンパレータ１６にパワー半導体スイッチング素子４を流れる電流を表す信号を供給するための端子である。
フィードバック端子ＦＢは、出力端子１７から出力される電圧を、抵抗Ｒ４、Ｒ５によって抵抗分圧した電圧を、上記の各部にフィードバックすることでスイッチング電源装置ＳＲに対してフィードバック制御を行うための端子である。
位相補償素子接続端子ＣＯＭＰは、エラーアンプ９の出力に対する位相調整用の素子（抵抗Ｒ６及びコンデンサＣ１、Ｃ２）を接続するための端子である。なお、本実施の形態では、エラーアンプ９としてＯＴＡ（Operational Transconductance Amplifier：２つの入力の差電圧に応じた電流を出力するアンプ）を用いているが、ＯＴＡの代わりにオペアンプ（演算増幅回路）を使ってもよい。その場合、別のタイプの位相調整用素子が位相補償素子接続端子ＣＯＭＰに接続されることになるが、スイッチング電源装置や制御回路の動作は同様のものとなる。
タイミング抵抗外付け端子ＲＴは、発振器１０の発振によって発生する鋸歯状波の傾きを設定する抵抗Ｒ１を外付け接続するための端子である。

【0038】

本実施の形態の場合、制御回路１５は各種の機能を一体にしたＩＣ（半導体集積回路）として構成されている。

【0039】

以上のような構成を採用したスイッチング電源装置ＳＲにおいては、出力端子１７とグランドとの間に接続された負荷（図示せず）の大きさが一定の場合、上記の誤差信号の大きさも一定となる。この場合、パワー半導体スイッチング素子４がオンする期間、すなわち、パワー半導体スイッチング素子４のスイッチング動作によるパルスの幅は、発振器１０が、基準値から鋸歯状波の生成を開始して当該鋸歯状波の値が上記の誤差信号の大きさに達するまでの時間に対応する。従って、パワー半導体スイッチング素子４がオンする期間は、一定に制御され得る。

【0040】

一方、上述したスイッチング電源装置ＳＲでは、その入力がＡＣ電圧であるため、その位相角によって、インダクタ３の両端電圧に変化が生じる。このため、インダクタ３を流れる電流は、その傾きが入力電圧に依存して変化する。そこで、上述したスイッチング電源装置ＳＲは、インダクタ３を流れる電流がゼロとなったタイミングでパワー半導体スイッチング素子４をオンすることで、入力電流のピーク値（すなわち、パワー半導体スイッチング素子４がオフするタイミングでの電流）およびスイッチング周期毎の入力電流平均値が入力交流電圧と同相になるようにして、力率の改善を図っている。

【0041】

（短絡検出回路及び電圧保持回路の詳細）
次に、短絡検出回路２１、電圧保持回路２２等について、さらに詳細に説明する。
図２に示すように、短絡検出回路２１は、オペアンプＡｍｐ１、Ａｍｐ２、Ａｍｐ３、Ａｍｐ４と、コンパレータＣｏｍｐ５、Ｃｏｍｐ６と、ＮＡＮＤゲート５０と、カウンタＣｏｕｎｔ１と、ＲＳフリップフロップＲＳＦＦ１と、半導体スイッチＮｍｏｓ１と、抵抗Ｒ７乃至１５と、基準電圧源Ｖｒｅｆ１と、基準電圧源Ｖｒｅｆ２と、を備える。
また、電圧保持回路２２は、例えば、ＤＡＣ回路と、ＡＤＣ回路と、を備える。

【0042】

電圧保持回路２２は、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとの間の短絡を判別する直前（すなわち、後述するＮＡＮＤゲート５０の信号Ｖ１がＬレベルになる前）の位相補償素子接続端子ＣＯＭＰにおける電圧を保持する。電圧保持回路２２は、後述するＮＡＮＤゲート５０からＬレベルの信号が、ＡＤＣ回路の制御入力端ＣＴＬ端子に入力されると、そのとき実行しているＡＤ変換が終了した後は、以後の変換は行わず、最後の変換結果（デジタルデータ）を出力し続けるように構成されている。
エラーアンプ９及び電圧保持回路２２の出力は、それぞれスイッチＳＷ１、ＳＷ２からなる切替回路２６を介してＰＷＭコンパレータ１１の反転入力端に接続される。

【0043】

スイッチＳＷ１、ＳＷ２は、それぞれ、例えばＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとを並列に接続したＣＭＯＳスイッチ（トランスミッションゲート）から構成される。スイッチＳＷ１は、ＮＡＮＤゲート５０の出力信号がＬレベルの場合、エラーアンプ９とＰＷＭコンパレータ１１との間を非導通状態にするように接続される。一方、スイッチＳＷ２は、ＮＡＮＤゲート５０の出力信号がＬレベルの場合、電圧保持回路２２とＰＷＭコンパレータ１１との間を、導通状態にするように接続される。すなわち、ＮＡＮＤゲート５０の出力信号がＬレベルの場合、ＰＷＭコンパレータ１１には電圧保持回路２２の出力が入力される。
逆に、ＮＡＮＤゲート５０の出力信号がＨレベルの場合は、スイッチＳＷ１が導通、スイッチＳＷ２が非導通となって、ＰＷＭコンパレータ１１にはエラーアンプ９の出力が入力される。

【0044】

オペアンプＡｍｐ１は、ボルテージフォロワを構成している。従って、オペアンプＡｍｐ１の出力端と反転入力端が直接接続され、非反転入力端がフィードバック端子ＦＢに接続される。また、オペアンプＡｍｐ１の出力端は、抵抗Ｒ７を介してオペアンプＡｍｐ３の反転入力端に接続されるとともに、抵抗Ｒ１３を介してオペアンプＡｍｐ４の非反転入力端に接続される。

【0045】

オペアンプＡｍｐ２は、オペアンプＡｍｐ１と同様にボルテージフォロワを構成している。従って、オペアンプＡｍｐ２の出力端と反転入力端が直接接続され、非反転入力端が位相補償素子接続端子ＣＯＭＰに接続される。また、オペアンプＡｍｐ２の出力端は、抵抗Ｒ９を介してオペアンプＡｍｐ３の非反転入力端に接続されるとともに、抵抗Ｒ１１を介してオペアンプＡｍｐ４の反転入力端に接続される。

【0046】

オペアンプＡｍｐ３は、反転入力端と出力端が抵抗Ｒ８を介して接続され、出力端がコンパレータＣｏｍｐ５の反転入力端に接続される。また、オペアンプＡｍｐ３は、非反転入力端が抵抗Ｒ１０を介して接地される。この構成により、オペアンプＡｍｐ３は減算回路を構成している。当該減算回路のゲインは、抵抗Ｒ７乃至Ｒ１０の抵抗値で適宜設定する。なお、この構成による減算回路は周知であるので、詳細な説明は省略する。

【0047】

オペアンプＡｍｐ４は、反転入力端と出力端が抵抗Ｒ１２を介して接続され、出力端がコンパレータＣｏｍｐ６の反転入力端子に接続される。また、オペアンプＡｍｐ４は、非反転入力端が抵抗Ｒ１４を介して接地される。この構成により、オペアンプＡｍｐ４は減算回路を構成している。当該減算回路のゲインは、抵抗Ｒ１１乃至Ｒ１４の抵抗値で適宜設定する。

【0048】

コンパレータＣｏｍｐ５は、非反転入力端が基準電圧源Ｖｒｅｆ１と接続され、出力端がＮＡＮＤゲート５０の一の入力端に接続される。なお、基準電圧源Ｖｒｅｆ１は、他方の端が接地される。この基準電圧源Ｖｒｅｆ１の電圧値は、オペアンプＡｍｐ３による減算回路のゲインに応じて適宜設定する。

【0049】

コンパレータＣｏｍｐ６は、非反転入力端が基準電圧源Ｖｒｅｆ２と接続され、出力端がＮＡＮＤゲート５０の他の入力端に接続される。なお、基準電圧源Ｖｒｅｆ２は、他方の端が接地される。この基準電圧源Ｖｒｅｆ２の電圧値は、オペアンプＡｍｐ４による減算回路のゲインに応じて適宜設定する。例えば、フィードバック端子と位相補償素子接続端子ＣＯＭＰとの間の短絡判定時の閾値電圧を±１０ｍＶ以下とし、オペアンプＡｍｐ３による減算回路、Ａｍｐ４による減算回路のゲインを１００倍に設定した場合、基準電圧源Ｖｒｅｆ１及びＶｒｅｆ２の電圧値は、１Ｖとすると好適である。

【0050】

ＮＡＮＤゲート５０は、出力端が、カウンタＣｏｕｎｔ１のリセット端Ｒと、ＲＳフリップフロップＲＳＦＦ１のリセット端Ｒと、電圧保持回路２２内のアナログ−デジタル変換回路と、に接続される。さらに、ＮＡＮＤゲート５０の出力端は、スイッチＳＷ１の他方のＭＯＳＦＥＴ、スイッチＳＷ２の一方のＭＯＳＦＥＴ、さらにインバータ（ＮＯＴゲート）を介してスイッチＳＷ１の一方のＭＯＳＦＥＴ、スイッチＳＷ２の他方のＭＯＳＦＥＴに接続される。

【0051】

カウンタＣｏｕｎｔ１は、例えば、Ｄフリップフロップを多段直列接続することで構成され、クロック端Ｃに所定の周期のクロック信号が入力され、出力端がＲＳフリップフロップＲＳＦＦ１のセット端Ｓに接続される。
ＲＳフリップフロップＲＳＦＦ１は、出力端ＱがスイッチＮｍｏｓ１のゲートに接続され、保護信号をこのゲートに入力する。

【0052】

さらに、スイッチＮｍｏｓ１は、例えば、Ｎチャネル型ＭＯＳＦＥＴから構成され、ゲートに供給される保護信号の信号レベルに応じてオン、オフする。スイッチＮｍｏｓ１のドレインは、抵抗Ｒ１５を介して位相補償素子接続端子ＣＯＭＰに接続され、ソースは接地される。

【0053】

電圧保持回路２２内のアナログ−デジタル回路は、入力端が、位相補償素子接続端子ＣＯＭＰに接続され、制御入力端ＣＴＬがＮＡＮＤゲート５０の出力端に接続され、出力端がデジタル−アナログ回路に接続される。また、デジタル−アナログ回路は、出力端がスイッチＳＷ２を介してＰＷＭコンパレータ１１の反転入力端に接続される。

【0054】

（短絡検出回路及び電圧保持回路の動作）
以上のような構成を採用する短絡検出回路２１及び電圧保持回路２２の動作について、以下に詳細に説明する。なお、以下では理解を容易にするため、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとにおける電圧を、それぞれ、電圧Ｖ０１、電圧Ｖ０２とし、Ｖ０１とＶ０２との差が±１０ｍＶ未満の場合に両端子間で短絡が生じているおそれがあると判別する場合を例にして説明する。

【0055】

オペアンプＡｍｐ１及びオペアンプＡｍｐ２には、それぞれ、フィードバック端子ＦＢにおける電圧Ｖ０１、位相補償素子接続端子ＣＯＭＰにおける電圧Ｖ０２が印加される。オペアンプＡｍｐ１及びＡｍｐ２は、それぞれ、ボルテージフォロワとして動作し、電圧Ｖ０１及び電圧Ｖ０２をインピーダンス変換してそのままの電圧で出力する。ボルテージフォロワ回路を介することで、フィードバック端子ＦＢ及び位相補償素子接続端子ＣＯＭＰのインピーダンスの影響を抑制することができる。
オペアンプＡｍｐ１の出力は、抵抗Ｒ７を介してオペアンプＡｍｐ３の反転入力端に入力されるとともに、抵抗Ｒ１３を介してオペアンプＡｍｐ４の非反転入力端に入力される。また、オペアンプＡｍｐ２の出力は、抵抗Ｒ９を介してオペアンプＡｍｐ３の非反転入力端に入力されるとともに、抵抗Ｒ１１を介してオペアンプＡｍｐ４の反転入力端に入力される。

【0056】

オペアンプＡｍｐ３は、オペアンプＡｍｐ１を介した電圧Ｖ０１とオペアンプＡｍｐ２を介した電圧Ｖ０２とを差動増幅する減算回路を構成していて、増幅した電圧信号をコンパレータＣｏｍｐ５の反転入力端に入力する。当該減算回路の出力はＫ（Ｖ０２−Ｖ０１）となる。ここでＫは、減算回路のゲインを表す正定数で、抵抗Ｒ７乃至Ｒ１０の抵抗値で決まる。また、オペアンプＡｍｐ４は、オペアンプＡｍｐ１を介した電圧Ｖ０１とオペアンプＡｍｐ２を介した電圧Ｖ０２とで差動増幅する減算回路を構成していて、増幅した電圧信号をコンパレータＣｏｍｐ６の反転入力端に入力する。当該減算回路の出力はＫ（Ｖ０１−Ｖ０２）となる。ここでＫは、減算回路のゲインを表す正定数で、抵抗Ｒ１１乃至Ｒ１４の抵抗値で決まる。本実施の形態では、オペアンプＡｍｐ３による減算回路のゲインと、オペアンプＡｍｐ４による減算回路のゲインが等しくなるよう、抵抗Ｒ７乃至Ｒ１４の抵抗値を設定している。

【0057】

コンパレータＣｏｍｐ５は、オペアンプＡｍｐ３の出力端からの電圧と、基準電圧源Ｖｒｅｆ１の電圧とを比較する。当該出力端からの電圧が基準電圧源Ｖｒｅｆ１の電圧よりも小さい場合、コンパレータＣｏｍｐ５の出力はＨレベルの信号となり、当該出力端からの電圧が基準電圧源Ｖｒｅｆ１の電圧よりも大きい場合、コンパレータＣｏｍｐ５の出力はＬレベルの信号となる。
ここで、コンパレータＣｏｍｐ５では、電圧Ｖ０１が電圧Ｖ０２より小さい場合において、電圧Ｖ０１と電圧Ｖ０２との差が１０ｍＶ未満であるか否か、についての判別動作が行われる。なお、電圧Ｖ０１が電圧Ｖ０２より大きい場合、Ｋ（Ｖ０２−Ｖ０１）が負となるので、コンパレータＣｏｍｐ５の出力はＨレベルの信号となる。

【0058】

コンパレータＣｏｍｐ６は、オペアンプＡｍｐ４の出力端からの電圧と、基準電圧源Ｖｒｅｆ２の電圧とを比較する。当該出力端からの電圧が基準電圧源Ｖｒｅｆ２の電圧よりも小さい場合、コンパレータＣｏｍｐ６の出力はＨレベルの信号となり、当該出力端からの電圧が基準電圧源Ｖｒｅｆ２の電圧よりも大きい場合、コンパレータＣｏｍｐ６の出力はＬレベルの信号となる。
ここで、コンパレータＣｏｍｐ６では、コンパレータＣｏｍｐ５の場合と逆で、電圧Ｖ０１が電圧Ｖ０２よりも大きい場合において、電圧Ｖ０１と電圧Ｖ０２との差が１０ｍＶ未満であるか否か、についての判別動作が行われる。なお、電圧Ｖ０１が電圧Ｖ０２より小さい場合、Ｋ（Ｖ０１−Ｖ０２）が負となるので、コンパレータＣｏｍｐ６の出力はＨレベルの信号となる。

【0059】

ＮＡＮＤゲート５０は、コンパレータＣｏｍｐ５からの入力信号がＨレベル、コンパレータＣｏｍｐ６からの入力信号がＨレベルの場合、Ｌレベルの信号Ｖ１を出力し、その他の場合にはＨレベルの信号Ｖ１を出力する。つまり、電圧Ｖ０１と電圧Ｖ０２との差が１０ｍＶ以上であれば、コンパレータＣｏｍｐ５、Ｃｏｍｐ６のいずれかの出力はＬレベルであるから、ＮＡＮＤゲート５０の出力はＨレベルになる。したがって、ＮＡＮＤゲート５０は、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとの電圧差が１０ｍＶ未満の場合のみ、Ｌレベルの信号Ｖ１を、電圧保持回路２２の制御入力端ＣＴＬと、カウンタＣｏｕｎｔ１のリセット端Ｒと、スイッチＳＷ１及びＳＷ２と、に入力する。

【0060】

このように、ＮＡＮＤゲート５０からの信号Ｖ１がＬレベルの場合、スイッチＳＷ１は非導通となり、スイッチＳＷ２が導通する。これにより、エラーアンプ９からの誤差信号がＰＷＭコンパレータ１１に入力されなくなり、電圧保持回路２２が保持していた電圧値の信号がＰＷＭコンパレータ１１に入力されるようになる。つまり、ＰＷＭコンパレータ１１にフィードバックによって入力される信号が、エラーアンプ９からの誤差信号から、電圧保持回路２２が保持していた電圧値の信号に切り替わる。

【0061】

一方、ＮＡＮＤゲート５０からの信号Ｖ１がＨレベルの場合は、スイッチＳＷ１が導通し、スイッチＳＷ２が非導通となる。これにより、電圧保持回路２２が出力する電圧値の信号はＰＷＭコンパレータ１１に入力されず、エラーアンプ９からの誤差信号がＰＷＭコンパレータ１１に入力される（通常動作）。

【0062】

また、ＮＡＮＤゲート５０からの信号Ｖ１がＬレベルの場合、カウンタＣｏｕｎｔ１のリセット端ＲにＬレベルの信号が入力されることでカウンタＣｏｕｎｔ１のリセットが外れて、カウンタＣｏｕｎｔ１がカウント動作を開始する。ＮＡＮＤゲート５０からの信号Ｖ１がＬレベルである状態が所定のカウント時間Ｄｅｌａｙ１だけ続いた場合、カウンタＣｏｕｎｔ１の出力によりＲＳフリップフロップＲＳＦＦ１がセットされて、ＲＳフリップフロップＲＳＦＦ１から半導体スイッチＮｍｏｓ１のゲートに入力される保護信号ＰＲＯＴがＨレベルとなる（図３の保護信号を参照）。これにより、短絡検出回路２１の動作モードが保護モードに移行し、半導体スイッチＮｍｏｓ１がオンし（図３のＮｍｏｓ１オン参照）、エラーアンプ９の出力端とグランドとの間が、抵抗Ｒ１５及び半導体スイッチＮｍｏｓ１を介して導通状態になる。

【0063】

半導体スイッチＮｍｏｓ１が導通状態になることで、位相補償素子接続端子ＣＯＭＰに接続されたコンデンサＣ１、Ｃ２に蓄えられた電荷が引き抜かれ、位相補償素子接続端子ＣＯＭＰにおける電圧Ｖ０２が０Ｖになる（図３のＶ０２参照）。
さらに、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰが短絡している状態では、フィードバック端子ＦＢの電圧Ｖ０１も０Ｖになるので、上述の出力低下検出用コンパレータ２０の働きによりスイッチング電源装置ＳＲのスイッチング動作が停止される。

【0064】

ここで、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰとに短絡が生じていない非短絡状態における動作について説明する。これらの端子が非短絡状態であっても、これらの端子の電圧Ｖ０１と電圧Ｖ０２との電圧差が１０ｍＶ未満の状態（以下、電圧差小状態とも称する）となる場合がある。そこで、本実施の形態では、非短絡状態で電圧差小状態が生じても、この電圧差小状態が短時間である場合には、パワー半導体スイッチング素子４がスイッチング動作を継続するように構成されている。非短絡状態では、電圧差小状態の継続時間は短時間のためである。具体的には、電圧差小状態が所定の時間Ｄｅｌａｙ１だけ続いた場合にのみ、半導体スイッチＮｍｏｓ１をオンさせて動作を保護モードに移行し、電圧差小状態がＤｅｌａｙ１未満である場合には、半導体スイッチＮｍｏｓ１をオンさせないように構成している。

【0065】

また、フィードバック端子ＦＢと位相補償素子接続端子ＣＯＭＰが短絡している状態では、エラーアンプ９が正常動作しなくなり、その出力は制御に使えないものになる。位相補償素子があるのでエラーアンプ９の出力が瞬間的に急変するわけではないが、時間とともに本来とは違う値を出力するようになる。この信号をそのまま使うとスイッチング電源装置ＳＲが暴走することになり、様々な事故につながりうる。本実施の形態では、後述のスイッチング停止がなされるまでの間、正常であった最後のエラーアンプ９の出力を使うので、上記の暴走を防ぐことができる。

【0066】

また、非短絡状態において、電圧差小状態になるとＮＡＮＤゲート５０からの信号Ｖ１はＬレベルになり、電圧保持回路２２は、直前のエラーアンプ９の出力を保持し、スイッチＳＷ２を介して電圧保持回路２２の保持電圧がＰＷＭコンパレータ１１に入力される。さらに、電圧差小状態になると、カウンタＣｏｕｎｔ１がカウントを開始し、所定の時間Ｄｅｌａｙ１が経過すると半導体スイッチＮｍｏｓ１をオンするが、非短絡状態ではこの時間Ｄｅｌａｙ１の経過の前に電圧差小状態から脱してＮＡＮＤゲート５０の出力がＨレベルになり、カウンタＣｏｕｎｔ１がリセットされるので、半導体スイッチＮｍｏｓ１がオンしない。
従って、非短絡状態では、Ｄｅｌａｙ１時間未満の電圧差小状態があっても、スイッチング電源装置ＳＲ全体として定常のスイッチング動作を継続する。

【0067】

（作用及び効果）
以上説明したように、本実施の形態によれば、エラーアンプ９の入力端であるフィードバック端ＦＢと、このエラーアンプ９の出力端である位相補償素子接続端子ＣＯＭＰとの間の短絡を検出することが可能となる。短絡が生じてもそのまま運転を続ければ、エラーアンプ９の異常な出力によりスイッチング電源装置ＳＲの出力電圧が上がり続け、コンデンサ６を破壊したり負荷にダメージを与えたりする危険がある。本実施の形態では、パワー半導体スイッチング素子４のスイッチング動作を停止させることができるので、出力電圧がコンデンサ６の耐圧を超えてコンデンサ６を破壊したり負荷にダメージを与えたりすることが防止される。

【0068】

また、本実施の形態によれば、フィードバック端子ＦＢの電圧Ｖ０１と、位相補償素子接続端子ＣＯＭＰの電圧Ｖ０２とが、略同一であっても、その状態が所定のカウント時間Ｄｅｌａｙ１だけ続いた場合に、位相補償素子接続端子ＣＯＭＰとグランドとの間が、抵抗Ｒ１５と半導体スイッチＮｍｏｓ１とを介して導通するようになる。つまり、本実施の形態によれば、電圧Ｖ０１と電圧Ｖ０２とが略同一の場合、まず、上記の両端子間の短絡の可能性（短絡状態とも称する）を検出し、次に、この状態が一定の時間継続した場合、恒久的な短絡状態として検出する。従って、偶発的に両端子の電圧が電圧差小状態になる場合を除去できて、隣接端子間の短絡がより確実に検出できるようになる。

【0069】

以上、本発明の実施の形態について説明した。しかしながら、本発明は上記の実施の形態に限定されず、本発明の技術的範囲から逸脱しない範囲において、様々な応用、変更が可能である。そのような応用、変更が行われた実施の形態も、特許請求の範囲に記載された本発明の技術的範囲、ならびにその均等の範囲に含まれるものである。

【0070】

例えば、上記の実施の形態では、昇圧型のスイッチング電源装置ＳＲを例にして説明したが、本発明はこれに限定されない。降圧型のスイッチング電源に対しても、本発明は適用可能である。この場合、出力端子１７の電圧を０Ｖまで低下させることができる。

【0071】

また、上記の電圧保持回路２２は、例えば、コンデンサを含んで構成される通常のサンプルホールド回路であってもよい。

【0072】

さらに、上記の実施の形態では、パワー半導体スイッチング素子４がＭＯＳＦＥＴである場合について説明したが、本発明はこの構成に限定されない。例えば、パワー半導体スイッチング素子４は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。

【産業上の利用可能性】

【0073】

本発明は、スイッチング電源装置の力率改善を行う制御回路に好適に利用され得る。

【符号の説明】

【0074】

１ 全波整流器
２ コンデンサ
３ インダクタ
４ パワー半導体スイッチング素子
５ ダイオード
６ コンデンサ
７ ゼロ電流検出用コンパレータ
８ ＲＳフリップフロップ
９ エラーアンプ（誤差増幅器）
１０ 発振器
１１ ＰＷＭコンパレータ
１３ 過電圧検出用コンパレータ
１４ 補助インダクタ
１５ 制御回路
１６ 過電流検出用コンパレータ
１７ 出力端子
１８ リスタートタイマ
１９ ドライバ
２０ 出力低下検出用コンパレータ
２１ 短絡検出回路
２２ 電圧保持回路
２３ ２入力ＯＲゲート
２４ ４入力ＯＲゲート
２５ 駆動部
２６ 切替回路
ＳＲ スイッチング電源装置
Ｒ１乃至Ｒ６ 抵抗
Ｃ１、Ｃ２ コンデンサ
ＺＣＤ ゼロクロス端子
ＯＵＴ ゲートドライブ出力端子
ＩＳ 電流検出端子
ＦＢ フィードバック端子
ＣＯＭＰ 差動増幅器出力端子（位相補償素子接続端子）
ＲＴ タイミング抵抗外付け端子
Ａｍｐ１乃至Ａｍｐ４ オペアンプ
Ｃｏｍｐ５、Ｃｏｍｐ６ コンパレータ
５０ ＮＡＮＤゲート
Ｃｏｕｎｔ１ カウンタ
ＲＳＦＦ１ ＲＳフリップフロップ
Ｎｍｏｓ１ 半導体スイッチ
Ｒ７乃至Ｒ１５ 抵抗
Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧源
ＳＷ１、ＳＷ２ スイッチ

【図1】

【図2】

【図3】