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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6912609
(24)【登録日】2021年7月12日
(45)【発行日】2021年8月4日
(54)【発明の名称】抵抗を有するメモリセル及び抵抗を有するメモリセルの形成
(51)【国際特許分類】
H01L 21/8239 20060101AFI20210727BHJP
H01L 27/105 20060101ALI20210727BHJP
H01L 45/00 20060101ALI20210727BHJP
H01L 49/00 20060101ALI20210727BHJP
【ＦＩ】
H01L27/105 449
H01L27/105 448
H01L27/105 447
H01L45/00 A
H01L45/00 Z
H01L49/00 Z
【請求項の数】15
【全頁数】19
(21)【出願番号】特願2019-571279(P2019-571279)
(86)(22)【出願日】2018年6月12日
(65)【公表番号】特表2020-526015(P2020-526015A)
(43)【公表日】2020年8月27日
(86)【国際出願番号】US2018036985
(87)【国際公開番号】WO2019005468
(87)【国際公開日】20190103
【審査請求日】2020年1月15日
(31)【優先権主張番号】15/632,536
(32)【優先日】2017年6月26日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(72)【発明者】
【氏名】ペッリッツェル，ファビオ
(72)【発明者】
【氏名】レダエッリ，アンドレア
(72)【発明者】
【氏名】ピロヴァーノ，アゴスティーノ
(72)【発明者】
【氏名】トルトレッリ，インノチェンツォ
【審査官】
西出 隆二
(56)【参考文献】
【文献】
特開２０１４−２２９８９６（ＪＰ，Ａ）
【文献】
特開２００６−０８６５２６（ＪＰ，Ａ）
【文献】
特開２０１３−１４５８０３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２３９
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ４５／００
Ｈ０１Ｌ ４９／００
(57)【特許請求の範囲】
【請求項1】
メモリセルを形成する方法であって、
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記抵抗は、前記第１の導電線と前記メモリ素子との間に形成される第１の抵抗であり、前記方法は、前記第２の導電線と前記メモリ素子との間に少なくとも１つの第２の抵抗を形成することを含み、
前記第１の抵抗と前記少なくとも１つの第２の抵抗のうちの少なくとも１つを形成することは、複数のメモリセルにわたって連続する抵抗材料を形成することを含む、
前記方法。
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記抵抗は、前記第１の導電線と前記メモリ素子との間に形成される第１の抵抗であり、前記方法は、前記第２の導電線と前記メモリ素子との間に少なくとも１つの第２の抵抗を形成することを含み、
前記第１の抵抗と前記少なくとも１つの第２の抵抗のうちの少なくとも１つを形成することは、複数のメモリセルにわたって連続する抵抗材料を形成することを含む、
前記方法。
【請求項2】
メモリセルを形成する方法であって、
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記１つまたは複数のメモリ材料を形成することは、記憶素子及びスイッチ素子の両方として働く単一のメモリ材料を形成することを含む、前記方法。
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記１つまたは複数のメモリ材料を形成することは、記憶素子及びスイッチ素子の両方として働く単一のメモリ材料を形成することを含む、前記方法。
【請求項3】
前記１つまたは複数のメモリ材料を形成することは、前記メモリ素子の記憶素子として働く第１のメモリ材料と、前記メモリ素子のスイッチ素子として働く第２のメモリ材料とを形成することを含む、請求項１に記載の方法。
【請求項4】
メモリセルを形成する方法であって、
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記抵抗は、前記第１の導電線と前記メモリ素子との間に形成された第１の抵抗であり、前記方法は、前記第２の導電線と前記メモリ素子との間に少なくとも１つの第２の抵抗を形成することを含み、
前記第１の導電線は、第１の導体材料を含み、前記第２の導電線は、第２の導体材料を含み、前記第１の抵抗は、第１の抵抗材料を含み、前記第２の抵抗は、第２の抵抗材料を含み、前記方法は、
前記第１の導体材料上に前記第１の抵抗材料を形成することと、
前記第２の抵抗材料上に前記第２の導体材料を形成することと、
前記第１の導体材料、前記第１の抵抗材料、前記スイッチ素子、及び、前記記憶素子を通して第１のエッチングを行うことによって前記第１の導電線を形成することと、
前記第２の導体材料、前記第２の抵抗材料、前記スイッチ素子、及び、前記記憶素子を通して第２のエッチングを行うことによって前記第２の導電線を形成することと、
を含む、前記方法。
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することとを含み、
前記メモリ素子を形成することは、
１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、前記メモリ素子の状態遷移中、前記メモリ素子の容量放電を低減するように構成され、
前記抵抗は、前記第１の導電線と前記メモリ素子との間に形成された第１の抵抗であり、前記方法は、前記第２の導電線と前記メモリ素子との間に少なくとも１つの第２の抵抗を形成することを含み、
前記第１の導電線は、第１の導体材料を含み、前記第２の導電線は、第２の導体材料を含み、前記第１の抵抗は、第１の抵抗材料を含み、前記第２の抵抗は、第２の抵抗材料を含み、前記方法は、
前記第１の導体材料上に前記第１の抵抗材料を形成することと、
前記第２の抵抗材料上に前記第２の導体材料を形成することと、
前記第１の導体材料、前記第１の抵抗材料、前記スイッチ素子、及び、前記記憶素子を通して第１のエッチングを行うことによって前記第１の導電線を形成することと、
前記第２の導体材料、前記第２の抵抗材料、前記スイッチ素子、及び、前記記憶素子を通して第２のエッチングを行うことによって前記第２の導電線を形成することと、
を含む、前記方法。
【請求項5】
前記第２の導電線を形成することは、前記第１の抵抗材料にエッチングすることをさらに含む、請求項４に記載の方法。
【請求項6】
前記方法は、前記第１のエッチングを行うことが前記第２の抵抗材料のエッチングを含むように、前記第１のエッチングを行う前に前記第２の抵抗材料を形成することを含む、請求項４に記載の方法。
【請求項7】
第１の方向に形成された複数の第１の導電線と、
第２の方向に形成された複数の第２の導電線と、
前記複数の第１の導電線と前記複数の第２の導電線との間に配置された複数のメモリセルと、
を含み、
前記複数のメモリセルの各メモリセルは、
１つまたは複数のメモリ材料を含むメモリ素子と、
抵抗であって、前記複数のメモリセルのうちの複数のメモリセルにわたって連続する抵抗材料から形成される前記抵抗と
を含み、
前記抵抗は、前記複数の第１の導電線のそれぞれの導電線と直接接触するように形成され、前記抵抗が前記それぞれの第１の導電線に結合された複数のメモリセルにわたって連続し、
前記複数のメモリセルの各メモリセルは、前記抵抗と前記メモリ素子との間に電極をさらに含む、
メモリセルアレイ。
第２の方向に形成された複数の第２の導電線と、
前記複数の第１の導電線と前記複数の第２の導電線との間に配置された複数のメモリセルと、
を含み、
前記複数のメモリセルの各メモリセルは、
１つまたは複数のメモリ材料を含むメモリ素子と、
抵抗であって、前記複数のメモリセルのうちの複数のメモリセルにわたって連続する抵抗材料から形成される前記抵抗と
を含み、
前記抵抗は、前記複数の第１の導電線のそれぞれの導電線と直接接触するように形成され、前記抵抗が前記それぞれの第１の導電線に結合された複数のメモリセルにわたって連続し、
前記複数のメモリセルの各メモリセルは、前記抵抗と前記メモリ素子との間に電極をさらに含む、
メモリセルアレイ。
【請求項8】
第１の方向に形成された複数の第１の導電線と、
第２の方向に形成された複数の第２の導電線と、
前記複数の第１の導電線と前記複数の第２の導電線との間に配置された複数のメモリセルと、
を含み、
前記複数のメモリセルの各メモリセルは、
１つまたは複数のメモリ材料を含むメモリ素子と、
抵抗であって、前記複数のメモリセルのうちの複数のメモリセルにわたって連続する抵抗材料から形成される前記抵抗と
を含み、
前記抵抗は、第１の抵抗を含み、前記複数のメモリセルの各メモリセルは、第２の抵抗をさらに含み、
前記第１の抵抗は、前記メモリ素子と、前記第１の導電線のそれぞれの導電線との間に形成され、
前記第２の抵抗は、前記メモリ素子と、前記第２の導電線のそれぞれの導電線との間に形成され、
前記第２の抵抗は、前記複数のメモリセルのうちの複数のメモリセルにわたって連続しないように、分離される、
メモリセルアレイ。
第２の方向に形成された複数の第２の導電線と、
前記複数の第１の導電線と前記複数の第２の導電線との間に配置された複数のメモリセルと、
を含み、
前記複数のメモリセルの各メモリセルは、
１つまたは複数のメモリ材料を含むメモリ素子と、
抵抗であって、前記複数のメモリセルのうちの複数のメモリセルにわたって連続する抵抗材料から形成される前記抵抗と
を含み、
前記抵抗は、第１の抵抗を含み、前記複数のメモリセルの各メモリセルは、第２の抵抗をさらに含み、
前記第１の抵抗は、前記メモリ素子と、前記第１の導電線のそれぞれの導電線との間に形成され、
前記第２の抵抗は、前記メモリ素子と、前記第２の導電線のそれぞれの導電線との間に形成され、
前記第２の抵抗は、前記複数のメモリセルのうちの複数のメモリセルにわたって連続しないように、分離される、
メモリセルアレイ。
【請求項9】
メモリセルを形成する方法であって、
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することと、を含み、
前記メモリ素子を形成することは、
記憶素子及びスイッチ素子として働く１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、複数のメモリセルにわたって連続し、
前記第１の導電線を形成することは、第１の導体材料を形成することを含み、前記方法は、前記第１の導体材料を含むスタックに第１のエッチングを行い、前記第１の導電線が前記第１のエッチング中に画定されるようにすることを含み、前記抵抗は、前記抵抗が前記第１のエッチング中に画定されるように、前記第１のエッチングを行う前に前記第１の導体材料上に形成される第１の抵抗材料を含む、
前記方法。
第１の導電線を形成することと、
第２の導電線を形成することと、
前記第１の導電線と前記第２の導電線との間にメモリ素子を形成することと、を含み、
前記メモリ素子を形成することは、
記憶素子及びスイッチ素子として働く１つまたは複数のメモリ材料を形成することと、
前記１つまたは複数のメモリ材料と直列に抵抗を形成することとを含み、
前記抵抗は、複数のメモリセルにわたって連続し、
前記第１の導電線を形成することは、第１の導体材料を形成することを含み、前記方法は、前記第１の導体材料を含むスタックに第１のエッチングを行い、前記第１の導電線が前記第１のエッチング中に画定されるようにすることを含み、前記抵抗は、前記抵抗が前記第１のエッチング中に画定されるように、前記第１のエッチングを行う前に前記第１の導体材料上に形成される第１の抵抗材料を含む、
前記方法。
【請求項10】
前記第２の導電線を形成することは、前記メモリ素子上に第２の導体材料を形成することを含み、前記方法は、前記第２の導体材料及び前記メモリ素子に第２のエッチングを行い、前記第２の導電線が前記第２のエッチング中に画定されるようにすることを含み、第２の抵抗は、前記第２の抵抗が前記第２の導体材料と共に画定されるように、前記第２のエッチングを行う前に前記メモリ素子上に形成される第２の抵抗材料を含む、請求項９に記載の方法。
【請求項11】
前記方法は、前記抵抗が前記第２のエッチング中にさらに画定されるように、前記第１の抵抗材料に前記第２のエッチングを行うことを含む、請求項１０に記載の方法。
【請求項12】
前記方法は、前記第２の抵抗が前記第１及び前記第２のエッチング中に画定されるように、前記第１のエッチングを行う前に前記メモリ素子上に前記第２の抵抗材料を形成することを含む、請求項１０に記載の方法。
【請求項13】
メモリセルアレイを形成する方法であって、
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記第１のエッチングを行うことは、前記第１の方向に延びる複数の第１の抵抗材料線を生じ、前記第２のエッチングプロセスを行うことは、前記第１の抵抗材料が複数のメモリセルにわたって連続でないように、前記メモリ材料と前記複数の第１の抵抗材料線とにエッチングを行うこと
を前記方法は更に含み、
前記第２のエッチングプロセスを行うことは、前記スタック上に形成された第２の抵抗材料にエッチングを行って、前記第２の方向に延びる複数の第２の抵抗材料線を生じることを含む、
前記方法。
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記第１のエッチングを行うことは、前記第１の方向に延びる複数の第１の抵抗材料線を生じ、前記第２のエッチングプロセスを行うことは、前記第１の抵抗材料が複数のメモリセルにわたって連続でないように、前記メモリ材料と前記複数の第１の抵抗材料線とにエッチングを行うこと
を前記方法は更に含み、
前記第２のエッチングプロセスを行うことは、前記スタック上に形成された第２の抵抗材料にエッチングを行って、前記第２の方向に延びる複数の第２の抵抗材料線を生じることを含む、
前記方法。
【請求項14】
メモリセルアレイを形成する方法であって、
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記材料のスタックを形成することは、第２の抵抗材料を形成することをさらに含み、前記第１のエッチングプロセスを行うことは、前記第２の抵抗材料にエッチングを行って、前記第１の方向に延びる複数の第２の抵抗材料線を形成することを含み、前記第２のエッチングプロセスを行うことは、前記第２の抵抗材料が複数のメモリセルにわたって連続しないように、前記複数の第２の抵抗材料線にエッチングを行うことを含む、
前記方法。
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記材料のスタックを形成することは、第２の抵抗材料を形成することをさらに含み、前記第１のエッチングプロセスを行うことは、前記第２の抵抗材料にエッチングを行って、前記第１の方向に延びる複数の第２の抵抗材料線を形成することを含み、前記第２のエッチングプロセスを行うことは、前記第２の抵抗材料が複数のメモリセルにわたって連続しないように、前記複数の第２の抵抗材料線にエッチングを行うことを含む、
前記方法。
【請求項15】
メモリセルアレイを形成する方法であって、
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記方法は、前記第１のエッチングプロセスを行う前に、
第１の誘電材料を前記第１の導電線材料上に形成することと、
前記第１の誘電材料に前記第２の方向に延びる複数の溝を形成することと、
前記複数の溝に前記第１の抵抗材料を形成することと、
前記複数の溝に形成された前記第１の抵抗材料にエッチングを行って、前記第２の方向に延びるそれぞれの複数の第１の抵抗材料線を形成することと、
によって、前記第１の抵抗材料を含む複数の垂直抵抗を形成することと、を含む、
前記方法。
第１の導電線材料とメモリ材料との間に形成された第１の抵抗材料を含む材料のスタックを形成することと、
前記スタックに第１のエッチングプロセスを行って、第１の方向に延びる複数の第１の導電線を画定することと、
その後、第２のエッチングプロセスを行うことと、
を含み、
前記第２のエッチングプロセスは、
前記スタックの上に形成された第２の導体材料にエッチングを行うことによって、第２の方向に延びる複数の第２の導電線を画定することと、
前記メモリ材料をエッチングすることによって、複数のメモリ素子を画定することと、
を含み、
前記方法は、前記第１のエッチングプロセスを行う前に、
第１の誘電材料を前記第１の導電線材料上に形成することと、
前記第１の誘電材料に前記第２の方向に延びる複数の溝を形成することと、
前記複数の溝に前記第１の抵抗材料を形成することと、
前記複数の溝に形成された前記第１の抵抗材料にエッチングを行って、前記第２の方向に延びるそれぞれの複数の第１の抵抗材料線を形成することと、
によって、前記第１の抵抗材料を含む複数の垂直抵抗を形成することと、を含む、
前記方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般的に、半導体メモリセル及び方法に関し、より詳細には、抵抗を有するメモリセル及び抵抗を有するメモリセルの形成に関する。
【背景技術】
【0002】
メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスに、内部回路、半導体回路、集積回路、及び／または、外部のリムーバブルデバイスとして備えられる。揮発性メモリ及び不揮発性メモリを含む多くの異なる種類のメモリがある。揮発性メモリは、そのデータを維持するために電力を必要とし得る、また、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等を含み得る。不揮発性メモリは、電源が入っていない時、記憶したデータを保持することによって永続的データを提供でき、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及び、プログラム可能導体メモリ等の可変抵抗メモリを含み得る。
【0003】
メモリデバイスは、高いメモリ密度、高い信頼性、及び、低い消費電力のニーズから、広範な電子用途の揮発性メモリ及び不揮発性メモリとして利用できる。不揮発性メモリは、他の電子デバイスの中で特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、半導体ドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤ等のポータブルミュージックプレイヤ、及び、ムービープレイヤで使用され得る。
【0004】
可変抵抗メモリデバイスは、記憶素子（例えば、可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶できる抵抗メモリセルを含み得る。従って、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変えることによって、対象データ状態に対応するデータを記憶するようプログラムできる。抵抗メモリセルは、ある特定の時間、正または負の電気パルス（例えば、正または負の電圧または電流パルス）等の電場源またはエネルギー源をセルに（例えば、セルの抵抗メモリ素子に）印加することによって、（例えば、特定の抵抗状態に対応する）対象データ状態にプログラムできる。抵抗メモリセルの状態は、印加されたインテロゲーション電圧に応答してセルを通る電流を検出することによって決定できる。検出された電流は、セルの抵抗レベルに応じて変動し、セルの状態を示すことができる。
【図面の簡単な説明】
【0005】
【図1】本開示の幾つかの実施形態による、抵抗を有するメモリセルアレイの部分のブロック図である。
【図2A】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図2B】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連付けられた処理ステップの例の断面図を示す。
【図2C】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図2D】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図2E】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図2F】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図2G】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3A】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3B】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3C】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3D】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3E】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3F】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3G】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3H】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図3I】本開示の幾つかの実施形態による、メモリセルアレイの部分を形成することに関連する処理ステップの例の断面図を示す。
【図4】本開示の幾つかの実施形態による、抵抗を有するメモリセルアレイを含むコンピューティングシステムの形態の装置のブロック図である。
【発明を実施するための形態】
【0006】
本開示は、抵抗を有するメモリセルと、抵抗を有するメモリセルを形成する方法とを含む。例示の方法は、第１の導電線を形成することと、第２の導電線を形成することと、第１の導電線と第２の導電線との間にメモリ素子を形成することとを含む。メモリ素子を形成することは、１つまたは複数のメモリ材料を形成することと、１つまたは複数のメモリ材料と直列に抵抗を形成することとを含んでよい。抵抗は、メモリ素子の状態遷移中、メモリ素子の容量放電を低減するように構成されてよい。
【0007】
本開示の実施形態は、動作中のメモリセルの電流スパイクによって起こり得るセルの損傷を低減する等、従来の手法と比較して、利益を提供し得る。例えば、様々な従来の手法において、メモリ素子のスイッチ素子の「オフ」（例えば、高インピーダンス状態）から「オン」（例えば、低インピーダンス状態）への遷移は、素子（例えば、ビット線からワード線、または、その逆）の容量放電が過度になり、これは、メモリ素子に望ましくないストレスを加え、（例えば、セル材料を物理的に損傷し、それによって、電気的特性を変更し得ることによって）セルの信頼性及び／または耐用寿命を減らす可能性がある。
【0008】
幾つかの実施形態は、メモリ素子と直列に１つまたは複数の抵抗を形成することを含むことができ、これは、例えば、このようなオフ／オン遷移中、メモリセルの容量放電から生じる電流スパイクを低減するように働くことができる。幾つかの実施形態は、また、従来の手法と比較して、効率を向上させ、及び／または、メモリセルの形成に関連する処理ステップを減らすことができる。
【0009】
本開示の以下の詳細な記載において、その一部を形成する添付図面を参照する。図面では、開示の１つまたは複数の実施形態をどのように実践し得るかを実例として示す。これらの実施形態は、当業者が本開示の実施形態を実践できるように十分に詳細に記載され、本開示の範囲を逸脱することなく、他の実施形態が利用されてよく、プロセス、電気的及び構造的変更が行われてよいことは理解されたい。
【0010】
本明細書で使用される場合、「Ｎ」及び「Ｍ」等の指定子は、図面の参照番号に関しては特に、指定した数の特定の特徴が含まれ得ることを示す。本明細書で使用される用語は、特定の実施形態を記載するためのみに使用されており、制限を意図してはいないことも理解されたい。本明細書で使用される場合、文脈より別段の指示のない限り、単数形「ａ」「ａｎ」「ｔｈｅ」は、単数及び複数の指示対象の両方を含み得る。さらに、「幾つかの」「少なくとも１つ」及び「１つまたは複数」（例えば、幾つかのメモリバンク）は、１つまたは複数のメモリバンクを指すことができ、一方、「複数の」は、このような物の２つ以上を指すことを意図する。さらに、「ｃａｎ」及び「ｍａｙ」という語は、本出願書を通して、義務的な意味（例えば、ｍｕｓｔ）ではなく、許可的な意味で（例えば、可能性を有する、することができる）使用されている。
【0011】
本明細書の図面は、最初の数字（単数または複数）が、図面番号に対応し、残りの数字が、図面の要素または構成要素を特定するという番号付け規則に従う。異なる図面間の類似の要素または構成要素は、類似の数字を使用して特定されてよい。例えば、１１０は、図１の要素「１０」を指してよく、類似の要素は、図４では４１０とされてよい。
【0012】
図１は、本開示の幾つかの実施形態による、メモリセルのアレイ１１０の一部分のブロック図である。この例において、アレイ１１０は、本明細書ではワード線とも呼ばれてよい第１の複数の導電線１０２−０、１０２−１、．．．、１０２−Ｎ（例えば、アクセス線）と、本明細書ではビット線とも呼ばれてよい第２の複数の導電線１０４−０、１０４−１、．．．、１０４−Ｍ（例えば、データ線）との間に（例えば、交差点に）メモリセル１０６を含むクロスポイントアレイ１１０である。導電線１０２−０、１０２−１、．．．、１０２−Ｎ、及び、１０４−０、１０４−１、．．．、１０４−Ｍは、それぞれ、集合的に導電線１０２、導電線１０４と呼ばれてよい。座標軸１０１は、この例においては、導電線１０４はｘ方向に向き、導電線１０２はｙ方向を向くことを示す。図に示すように、導電線１０２は、互いに実質的に平行で、導電線１０４に対して実質的に直交しており、導電線１０４は、互いに実質的に平行である。しかしながら、実施形態はこれに限らない。本明細書で使用される場合、「実質的に」という語は、修飾された特性は、絶対である必要はなく、その特性の利点を達成するほど十分にその特性に近いということを示す。例えば、「実質的に平行」は、絶対平行に限らず、垂直な向きより少なくとも平行な向きに近い向きを含み得る。同様に、「実質的に直交」は、絶対直交に限らず、平行な向きより少なくとも垂直な向きに近い向きを含み得る。
【0013】
クロスポイントアーキテクチャで配置されたメモリセル１０６は、図２Ａ〜図２Ｇ及び図３Ａ〜図３Ｉに関連して示された例に従って形成されたメモリセル等のメモリセルであってよい。例として、メモリセル１０６は、他の種類のメモリセルの中で特に、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セル、抵抗ランダムアクセスメモリ（ＲＲＡＭ）セル、導電性ランダムアクセスメモリ（ＣＢＲＡＭ）セル、及び／または、スピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）セル、及び／または、３Ｄクロスポイントメモリセルであってよい。
【0014】
様々な実施形態において、メモリセル１０６は、メモリ素子を含む「スタック」構造を有してよく、メモリ素子は、１つまたは複数のメモリ材料を含み得る。ある実施形態においては、メモリ素子は、本明細書ではスイッチ及びストレージ材料（ＳＳＭ）と呼ばれてもよい記憶素子及びスイッチ素子の両方として働き得るメモリ材料（例えば、カルコゲニド）を含んでよい。他の実施形態においては、メモリ素子は、２つ以上のメモリ材料を含み得る。例えば、メモリ素子は、スイッチ素子である１つのメモリ材料と、記憶素子である他のメモリ材料とを含んでよい（例えば、記憶素子と直列に結合されたスイッチ素子）。スイッチ素子は、ダイオード、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、オボニックメモリスイッチ（ＯＭＳ）、または、オボニックスレッショルドスイッチ（ＯＴＳ）等であってよい。幾つかの実施形態においては、１つまたは複数のメモリ材料は、カルコゲニド合金を含んでよいが、実施形態はこれに限らない。
【0015】
幾つかの実施形態において、各メモリセル１０６に関連するスイッチ素子及び記憶素子は、直列に結合された二端子デバイスであってよい。例えば、スイッチ素子は、二端子ＯＴＳ（例えば、電極対の間に形成されたカルゴゲニド合金）であってよく、記憶素子は、二端子相変化記憶素子（例えば、電極の対の間に形成された相変化材料（ＰＣＭ））であってよい。ＰＣＭと直列のＯＴＳを含むメモリセル１０６は、相変化材料及びスイッチ（ＰＣＭＳ）メモリセルと呼ばれてよい。幾つかの実施形態において、電極は、メモリセル１０６のスイッチ素子と記憶素子の間で共有されてよい。また、幾つかの実施形態において、導電線１０４及び導電線１０２は、メモリセル１０６に対応する上部電極または下部電極として働くことができる。
【0016】
本明細書で使用される場合、記憶素子は、メモリセル１０６のプログラム可能な部分（例えば、各データ状態に対応する異なる抵抗レベルにプログラム可能な部分）を指す。例えば、ＰＣＲＡＭセル及びＲＲＡＭセルにおいて、記憶素子は、例えば、印加されたプログラム信号（例えば、電圧及び／または電流パルス）に応答してデータ状態にプログラム可能な抵抗を有するメモリセルの部分を含み得る。記憶素子は、例えば、相変化材料等の可変抵抗材料を含み得る。例として、相変化材料は、他の相変化材料の中で特に、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）材料（例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等）、または、ゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）材料（例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等）等のカルゴゲニド合金であってよい。ハイフンでつながれた化学組成表記は、本明細書で使用される場合、混合物または化合物に含まれる要素を示し、示した要素に関わる全ての化学量を表すことを意図している。他の相変化材料は、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、及び、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得る。可変抵抗材料の他の例は、２つ以上の金属（例えば、遷移金属、アルカリ土類金属、及び／または、希土類金属）を含む遷移金属酸化物材料または合金を含む。実施形態は、メモリセル１０６の記憶素子に関連する特定の可変抵抗材料（複数可）に制限されない。例えば、記憶素子の形成に使用できる可変抵抗材料の他の例は、二成分金属酸化物材料、巨大磁気抵抗材料、及び／または、様々なポリマーベースの可変抵抗材料等を含む。
【0017】
図には示していないが、幾つかの実施形態においては、アレイ１１０は、複数のアレイ１１０が互いに垂直方向に積み重ねられた三次元（３Ｄ）クロスポイントアレイの一部分であってよい。このような実施形態においては、１０４等の導電線は、例えば、３Ｄクロスポイントメモリアレイの１つのレベルのビット線として、また、３Ｄクロスポイントメモリアレイの次のレベルのワード線として働いてよい。
【0018】
動作時、アレイ１１０のメモリセル１０６は、選択した導電線（例えば、ワード線１０２及びビット線１０４）を介してメモリセル１０６に電圧（例えば、書き込み電圧）を印加することによってプログラムされてよい。メモリセル１０６の電圧パルスの持続時間及び／または大きさは、メモリセル１０６を所望のデータ状態にプログラムするために、（例えば、記憶素子の抵抗レベルを調節することによって）調節（例えば、変更）されてよい。
【0019】
検出（例えば、読取）動作を使用して、メモリセル１０６のデータ状態を判断できる。例えば、電圧が、選択したメモリセル１０６に対応するビット線１０４及びワード線１０２に印加されてよく、生じた電圧差に応答してセルを通る電流を検出できる。検出動作は、選択したセル１０６のデータ状態を検出するために、選択されていないワード線及びビット線（例えば、選択されていないセルに結合されたワード線及びビット線）に特定の電圧でバイアスをかけることも含み得る。例えば、選択されていないワード線及びビット線は選択されたワード線及びビット線の電圧の半分でバイアスをかけられるという半選択方法が、選択したセル１０６を読み取る時に使用されてよい。
【0020】
メモリセル１０６をプログラムすること及び／または読み取ることは、相対的に非導電、高インピーダンスの「オフ」状態から導電、低インピーダンスの「オン」状態に選択した素子を切り替えることを含み得る。オフ状態からオン状態への遷移は、ビット線容量とワード線容量との間を均等化して、セルの電流スパイクを生じる場合があり、電流スパイクの大きさは、セルの内部抵抗に応じて決まる。本明細書でさらに記載するように、本開示の幾つかの実施形態は、セルメモリ素子に直列に少なくとも１つの抵抗を形成することを含み、これは、動作中の（例えば、スイッチ素子の「オフ」から「オン」への遷移による）セルの電流スパイクの大きさを低減し得る。
【0021】
例えば、幾つかの実施形態において、メモリセル１０６は、メモリセル１０６と複数の導電線１０２の各導電線との間に形成された第１の抵抗、及び／または、メモリセル１０６と複数の導電線１０４の各導電線との間に形成された第２の抵抗を含む。
【0022】
図２Ａ〜図２Ｇは、本開示の幾つかの実施形態による、メモリセルアレイの一部分を形成することに関連する処理ステップの例の断面図を示す。図に示すように、図２Ａ〜図２Ｇの左側は、ｙ方向（例えば、ワード線方向）に沿った断面図を表し、図２Ａ〜図２Ｇの右側は、ｘ方向（例えば、ビット線方向）に沿った断面図を表す。しかしながら、実施形態は、これに限らない。例えば、ｘ方向が、ワード線方向であってよく、ｙ方向が、ビット線方向であってよい。
【0023】
図２Ａは、基板２１２上に形成された材料スタックを含むアレイ構造２１０を示す。本明細書で使用される場合、「基板」という語は、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープ半導体及び非ドープ半導体、ベースの半導体の土台に支持されたシリコンのエピタキシャル層、相補型金属酸化物半導体（ＣＭＯＳ）、及び／または、他の半導体構造及び技術を含み得る。例えば、メモリアレイを動作させることに関連するデコード回路等の様々な回路が、基板２１２に形成されてよい。さらに、以下の記載において、「基板」に言及する時、ベースの半導体構造または土台に領域または接合部を形成するために、以前のプロセスのステップが使用されていてよい。
【0024】
図２Ａにおいて、材料のスタックは、基板２１２上、例えば、基板２１２の表面上に形成された導体材料２１４を含む。導体材料は、例えば、タングステン、チタン、白金、ニッケル、ストロンチウム、ハフニウム、ジルコニウム、タンタル、アルミニウム、これらの酸化物及び窒化物、並びに、これらの組み合わせ等の、導体金属、及び／または、半導体金属、並びに、金属合金を含み得る。しかしながら、実施形態は、特定の導体金属及び／または半導体金属や金属合金に制限されない。幾つかの実施形態においては、導体材料２１４は、アレイの複数の導電線として働くように処理されてよい。図２Ａには示していないが、幾つかの追加の材料（例えば、誘電材料）が、導体材料２１４と基板２１２との間に形成されてよい。
【0025】
図２Ａに示すアレイ構造２１０は、導体材料２１４上に形成された第１の抵抗材料２１６と、第１の抵抗材料２１６上に形成された第１の電極材料２１８と、第１の電極材料２１８上に形成されたメモリ材料２２０と、メモリ材料２２０上に形成された第２の電極材料２２２とを含む。第１の電極材料２１８及び第２の電極材料２２２は、様々な導体材料及び／または半導体材料、及び／または、これらの組み合わせを含み得る。幾つかの実施形態においては、第１の電極材料２１８及び第２の電極材料２２２は、非晶質炭素、黒鉛、ダイヤモンド、及び、フラーレン（例えば、バッキーボール）、カーボンナノチューブ、カーボンナノバッド、及び、カーボンナノファイバ等の様々な構造配置を有する炭素材料を含み得る。実施形態は、第１の電極材料２１８及び第２の電極材料２２２の特定の材料組成に制限されない。例えば、特定の電極材料２１８及び２２２は、他の要因の中でも特に、使用されるメモリ材料２２０及び／または導電線材料２１４の種類に基づいて、及び／または、処理に使用されるエッチャントの種類に基づいて、選択されてよい。
【0026】
メモリ材料２２０は、カルゴゲニド合金等のカルコゲニド材料、及び／または、記憶素子及びスイッチ素子として働き得るガラスであってよい。例えば、メモリ材料２２０は、印加された電圧に応答して、選択デバイス（例えば、切替）特性と、メモリ（例えば、記憶）特性との両方を示し得る。例として、セルの閾値電圧（ＶＴＨ）未満の印加電圧に対しては、メモリ材料２２０は、「オフ」状態（例えば、非導電状態）のままであってよい。あるいは、閾値電圧より大きい印加電圧に応答して、メモリ材料２２０は、「オン」状態（例えば、導電状態）に切り替わってよい。
【0027】
しかしながら、実施形態は、図２Ａに示す例に限らない。例えば、メモリ材料２２０は、（例えば、追加の電極材料を間に挟んで）一方は記憶素子材料として働き、他方はスイッチ素子材料として働く２つの異なる材料を含んでよい。例として、メモリ材料２２０は、メモリセルのスイッチ素子として働き得るスイッチ素子材料（例えば、ＯＴＳのカルゴゲニド合金）と、メモリセルの記憶素子として働き得る記憶素子材料（例えば、カルコゲニド等の可変抵抗材料、または、金属酸化物材料）とを含んでよい。
【0028】
図２Ａ、及び、それに続く図２Ｂ〜図２Ｇに示す材料は、物理蒸着（ＰＶＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、及び／または、原子層堆積（ＡＬＤ）プロセスを含むが、これらに限らない様々な半導体プロセスを介して形成されてよい。このような処理は、様々なマスキング技術及びエッチング技術と、平坦化プロセス（例えば、化学機械平坦化（ＣＭＰ））を組み込んでよい。
【0029】
図２Ｂは、エッチングを行って開口部（例えば、溝）２４０を生じた後の図２Ａのアレイ構造２１０を示す。３つの開口部２４０を示すが、実施形態は、この特定の数に限らない。この例においては、エッチングは、第２の電極材料２２２、メモリ材料２２０、第１の電極材料２１８、第１の抵抗材料２１６、及び、第１の導体材料２１４を通してｙ方向に沿って行われる。図２Ｂに示すエッチングを行うことによって、エッチングの方向に延びる導電線２１４及び第１の抵抗２１６を画定する。
【0030】
図２Ｂに示す例においては、スタックは、第２の抵抗材料（例えば、図２Ｅに示す第２の抵抗材料２２８）を含まない。しかしながら、幾つかの実施形態においては、第２の抵抗材料が、（例えば、第２の抵抗材料が図２Ｂに示すスタックの他の材料と共にエッチングされるように）スタックのエッチングの前に、例えば、第２の電極材料２２２上に形成（例えば、堆積）されてよい。以下にさらに記載するように、図２Ｂに示すスタックと共に第２の抵抗材料をエッチングすることによって、分離された第２の抵抗（例えば、ｘ方向にもｙ方向にも複数のメモリセルにわたって連続しない材料２２８からなる抵抗）を含むセルを生じ得る。
【0031】
例として、開口部２４０は、単一パターンマスクエッチングプロセスを介して形成されてよい。しかしながら、実施形態は、これに限らない。例えば、ライナ材料（例えば、誘電体）が、メモリ材料がエッチングされた後、抵抗材料２１６及び／または導体材料２１４がエッチングされる前にスタック上に形成されてよく、これは、抵抗材料２１６及び／または導体材料２１４のエッチングに使用されるエッチャントからメモリ材料２２０を保護する等、（例えば、材料の交差汚染を防ぐ）利益を提供し得る。
【0032】
図２Ｃは、封止材料２２４及び充填材料２２６を、それぞれ、開口部２４０に形成した後の図２Ｂのアレイ構造２１０を示す。例として、封止材料２２４は、図２Ｂに示すスタック上に形成されてよい。封止材料２２４は、例えば、ＡＬＤプロセスまたはコンフォーマルＣＶＤプロセス等のプロセスを介して形成されてよい。充填材料２２６は、例えば、スタック上に形成されてよく、メモリセルを分離する働きをすることができる。
【0033】
封止材料２２４及び充填材料２２６は、例えば、他の適切な誘電材料の中でも特に、酸化アルミニウム（ＡｌＸＯＹ）、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、アルミン酸ランタン（ＬａＡｌＯ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ケイ素ジルコニウム（ＺｒＸＳｉＹＯＺ）、酸化チタンジルコニウム（ＺｒＸＴｉＹＯＺ）、酸化ハフニウム（ＨｆＯ２）、酸化チタンハフニウム（ＨｆＸＴｉＹＯＺ）、酸化チタンストロンチウム（ＳｒＴｉＯ３）、マンガン酸ランタンカルシウム（ＬＣＭＯ）、酸化マグネシウム（ＭｇＯ）、二酸化スズ（ＳｎＯ２）、過酸化亜鉛（ＺｎＯ２）、酸化ケイ素チタン（ＴｉＸＳｉＹＯＺ）、及び／または、酸化ケイ素ハフニウム（ＨｆＸＳｉＹＯＺ）等の誘電材料であってよい。
【0034】
図２Ｄは、平坦化プロセス（例えば、ＣＭＰ）を行った後の図２Ｃのアレイ構造２１０を示す。例として、平坦化プロセスを行って、（例えば、封止材料２２４及び充填材料２２６の一部を取り除くことによって）電極材料２２２の上面を露出させることができる。
【0035】
図２Ｅは、図２Ｄのアレイ構造２１０の上に第２の抵抗材料２２８及び第２の導体材料２３０を形成した後の図２Ｄのアレイ構造２１０を示す。幾つかの実施形態において、導体材料２３０は、アレイの導電線（例えば、ビット線）として働くことができる。導体材料は、様々な他の適切な導体金属及び／または半導体金属、並びに、金属合金の中でも特に、タングステン、チタン、白金、ニッケル、ストロンチウム、ハフニウム、ジルコニウム、タンタル、アルミニウム、これらの酸化物及び窒化物、及び／または、これらの組み合わせを含み得る。
【0036】
図２Ｆは、エッチングを行って開口部２４２を生じた後の図２Ｅのアレイ構造２１０を示す。この例において、エッチングは、第２の導体材料２３０、第２の抵抗材料２２８、第２の電極２２２、メモリ材料２２０、及び、第１の電極２１８を通してｘ方向に沿って行われる。
【0037】
この例において、エッチングは、第１の抵抗材料２１６が複数のメモリセルにわたって（例えば、ｙ方向に）連続するように、第１の抵抗材料２１６上で終了／停止する。しかしながら、実施形態はこれに限らない。例えば、図２Ｆに関連するエッチングは、第１の抵抗材料２１６をさらに画定するように、第１の抵抗材料２１６を通して行うことができる。結果として、第１の抵抗材料２１６は、（例えば、ｘ方向にもｙ方向にも）複数のメモリセルにわたって連続していない完全に分離された第１の抵抗を生じるように、（例えば、図２Ｂに示すエッチング及び図２Ｆに示すエッチング中）二度、エッチングされる。
【0038】
例として、開口部２４２は、単一パターンマスクエッチングプロセスを介して形成されてよい。例えば、ライナ材料（例えば、誘電体）が、抵抗材料２２８をエッチングした後、メモリ材料２２０のエッチング前にスタック上に形成されてよく、これは、抵抗材料２２８及び／または導体材料２３０のエッチングに使用されるエッチャントからメモリ材料２２０を保護する等、（例えば、材料の交差汚染を防ぐ）利益を提供し得る。
【0039】
図２Ｇは、封止材料２３２及び充填材料２３４を、それぞれ、開口部２４２に形成した後の図２Ｆのアレイ構造２１０を示す。第２の抵抗材料２２８は、例えば、チタン−窒化ケイ素（ＴｉＳｉＮ）であってよい。しかしながら、実施形態はこれに限らない。例えば、第１の抵抗材料２１６及び第２の抵抗材料２２８は、他の適切な材料の中でも特に、窒化タングステン（ＷＮ）、タングステン−窒化ケイ素（ＷＳｉＮ）、及び／または、炭化タングステン（ＷＣ）等の金属（または、半金属）材料であってよい。例えば、第１の材料２１６及び第２の材料２２８を形成する材料は、約１ｘ１０−６＊オーム＊ｃｍから１００ｘ１０−６＊オーム＊ｃｍの抵抗率の範囲を有してよいが、実施形態はこれに限らない。例えば、抵抗材料２１６及び／または２２８は、少なくとも１ｘ１０−3＊オーム＊ｃｍの比較的高い抵抗を有してよい。幾つかの実施形態においては、抵抗材料２１６と２２８の少なくとも１つは、少なくとも３００ｘ１０−６＊オーム＊ｃｍの抵抗率を有する。さらに、第１の抵抗材料２１６及び第２の抵抗材料２２８は、それぞれ、異なる抵抗材料を含んでよい。
【0040】
第１の抵抗材料２１６及び／または第２の抵抗材料２２８を含み、各対応する導電線２１４と２３０との間に形成された抵抗は、（例えば、オフからオンへの）スイッチ素子の状態遷移に関連して対応するメモリセルの容量放電に関連する電流スパイクを防止、及び／または、大きさを低減できる。材料２１６及び２２８からなる各抵抗の抵抗は、メモリセルの動作に関連する電流スパイクの所望の適切な大きさを達成するように「調整」されてよい。例えば、抵抗材料２１６及び２１８の特定の特性（例えば、組成、厚さ等）は、所望の結果を達成する様々な他の要因の中で特に、メモリ材料２２０の組成等、様々な要因に基づいて選択されてよい。
【0041】
図３Ａ〜図３Ｉは、本開示の幾つかの実施形態による、メモリセルアレイの一部分を形成することに関連する処理ステップの例の断面図を示す。図に示すように、この例においては、図３Ａ〜図３Ｉの左側は、ｙ方向（例えば、ワード線方向）に沿った断面図を表し、図３Ａ〜図３Ｉの右側は、ｘ方向（例えば、ビット線方向）に沿った断面図を表す。
【0042】
図３Ａは、第１の導体材料３１４上に形成された誘電材料３５０と、基板３１２上に形成された第１の導体材料３１４とを含むアレイ構造３１０を示す。実施形態はこれに限らないが、基板３１２と第１の導体材料３１４は、図２Ａ〜図２Ｇに関連して記載した基板２１２と導体材料２１４にそれぞれ類似している。
【0043】
図３Ｂは、幾つかの後続の処理ステップの後の図３Ａのアレイ構造３１０を示す。例として、後続の処理ステップは、誘電材料３５０に（例えば、ｘ方向に沿った）エッチングを行って幾つかの溝３４４を形成することと、開口部３４４に抵抗材料３５２を形成することと、抵抗材料３５２上に絶縁材料３５４を形成することとを含む。幾つかの実施形態において、絶縁材料３５４は、誘電材料であってよい。抵抗材料３５２は、例えば、抵抗材料２１６及び２２８に関連して前述した材料等、様々な材料を含み得る。
【0044】
図３Ｃは、幾つかの後続の処理ステップの後の図３Ｂのアレイ構造３１０を示す。例として、後続の処理ステップは、図３Ｃに示すように、複数の抵抗材料３５２及び絶縁材料３５４のそれぞれが互いに分離されるように、開口部３４４の底部上に形成された抵抗材料３５２及び絶縁材料３５４にマスク及びエッチングを行うことを含む。例として、後続の処理ステップは、複数の開口部３４４のそれぞれを誘電材料３５６で埋めることをさらに含む。誘電材料３５０及び３５６は、同じ誘電材料であってよいが、実施形態はこれに限らない。
【0045】
図３Ｄは、幾つかの後続の処理ステップの後の図３Ｃのアレイ構造３１０を示す。例として、その後の処理ステップは、誘電材料３５６、抵抗材料３５２、及び、絶縁材料３５４に対して平坦化プロセスを行って、（例えば、抵抗材料３５２の各例の上面を露出することによって）幾つかの「Ｌ字型の」垂直抵抗を画定することと、平坦化された表面上に第１の電極材料３１８、メモリ材料３２０、及び、第２の電極材料３２２を形成することとを含む。平坦化プロセスは、例えば、ＣＭＰプロセスであってよい。
【0046】
第１の電極材料３１８は、スタック（例えば、誘電材料３５０、誘電材料３５６、抵抗材料３５２、及び、絶縁材料３５４を含むスタック）の平坦化された表面上に形成されるが、実施形態はこれに限らない。例えば、メモリ材料３２０が、メモリ材料３２０とスタックとの間に第１の電極３１８を形成することなく、スタックの平坦化された表面上に形成されてよい。抵抗材料３５２及び絶縁材料３５４上にメモリ材料３２０を形成することは、メモリ材料３２０の極性をさらに誘導するように、メモリ材料３２０の表面上への電流集中（例えば、電流密度の不均一な分布）をさらに強化できる。
【0047】
図３Ｅは、開口部３４６を生じるエッチングを行った後の図３Ｄのアレイ構造３１０を示す。この例において、エッチングは、第２の電極材料３２２、メモリ材料３２０、第１の電極材料３１８、（抵抗材料３５２及び絶縁材料３５４を含む）誘電材料３５０、及び、第１の導体材料３１４を通してｙ方向に沿って行われる。図３Ｅに示すエッチングを行うことによって、ｙ方向（例えば、ワード線方向）に延びる導電線３１４を画定する。
【0048】
例として、開口部３４６は、単一のパターンマスクエッチングプロセスを介して形成されてよい。しかしながら、実施形態はこれに限らない。例えば、ライナ材料（例えば、誘電体）が、メモリ材料がエッチングされた後に、誘電材料３５０及び／または導体材料３１４のエッチング前に、スタック上に形成されてよく、これは、誘電材料３５０及び／または導体材料３１４のエッチングに使用されるエッチャントからメモリ材料３２０を保護する等、（例えば、材料の交差汚染を防ぐ）利益を提供し得る。
【0049】
図３Ｆは、開口部３４６に、封止材料３２４、充填材料３２６をそれぞれ形成した後の図３Ｅのアレイ構造３１０を示す。例として、封止材料３２４は、図３Ｅに示すスタック（例えば、第２の電極材料３２２、メモリ材料３２０、第１の電極材料３１８、（抵抗材料３５２及び絶縁材料３５４を含む）誘電材料３５０、及び、第１の導体材料３１４を含むスタック）上に形成されてよい。封止材料３２４は、例えば、ＡＬＤプロセスまたはコンフォーマルＣＶＤプロセス等のプロセスを介して形成されてよい。充填材料３２６は、スタック上に形成されてよく、例えば、メモリセルを分離するように働いてよい。封止材料３２４及び充填材料３２６は、封止材料２２４及び充填材料２２６に関連して前述した材料等の様々な材料を含む。
【0050】
図３Ｇは、幾つかの後続の処理ステップの後の図３Ｆのアレイ構造３１０を示す。後続の処理ステップは、平坦化プロセス（例えば、ＣＭＰ）を行って、（例えば、封止材料３２４及び充填材料３２６の部分を取り除くことによって）電極材料３２２の上面を露出させることと、電極材料３２２の平坦化された表面上に第２の導体材料３３０を形成することとを含む。
【0051】
図３Ｈは、開口部３４８を生じるエッチングを行った後の図３Ｇのアレイ構造３１０を示す。この例において、エッチングは、第２の導体材料３３０、第２の電極材料３２２、メモリ材料３２０、及び、第１の電極材料３１８を通してｘ方向に沿って行われる。エッチングを行うことによって、ｘ方向（例えば、ビット線方向）に延びる第２の導電線３３０を画定する。
【0052】
例として、開口部３４８は、単一パターンマスクエッチングプロセスを介して形成されてよい。しかしながら、実施形態はこれに限らない。例えば、ライナ材料（例えば、誘電体）が、メモリ材料をエッチング後、メモリ材料３２０のエッチング前に形成されてよく、これは、導体材料３３０のエッチングに使用されるエッチャントからメモリ材料３２０を保護する等、（例えば、材料の交差汚染を防ぐ）利益を提供し得る。
【0053】
図３Ｉは、開口部３４８に封止材料３３２、充填材料３３４をそれぞれ、形成した後の図３Ｈのアレイ構造３１０を示す。例として、封止材料３３２は、図３Ｈに示すスタック（例えば、第２の導体材料３３０、第２の電極材料３２２、メモリ材料３２０、及び、第１の電極材料３１８を含むスタック）上に形成されてよい。封止材料３３２は、例えば、ＡＬＤプロセスまたはコンフォーマルＣＶＤプロセスを介して形成されてよい。充填材料３３４は、スタック上に形成されてよく、例えば、メモリセルを分離する働きをしてよい。封止材料３３２及び充填材料３３４は、封止材料２２４及び充填材料２２６に関して前述した材料等、様々な材料を含む。
【0054】
抵抗３５２は、垂直抵抗３５２（例えば、誘電材料３５２内に垂直に配置された抵抗）であってよく、また、複数のメモリセルの各メモリセルと接触してよい。垂直抵抗３５２は、抵抗２１６及び／または抵抗２２８の抵抗率と比較して高い抵抗率を可能にする抵抗を与え得る。例えば、電流方向の抵抗３５２の長さは、抵抗２１６及び２２８の長さより長くてよい。よって、垂直抵抗３５２は、第１の抵抗２１６及び／または第２の抵抗２２８より大きい抵抗を与え得る。
【0055】
図４は、本開示の幾つかの実施形態による、抵抗を有するメモリセルのアレイ４１０を含むコンピューティングシステム４００の形態の装置のブロック図である。本明細書で使用される場合、メモリシステム４０５、コントローラ４０８、または、アレイ４１０は、別個に「装置」と見なされてもよい。メモリシステム４０５は、例えば、半導体ドライブ（ＳＳＤ）であってよく、ホストインタフェース４０７、コントローラ４０８（例えば、シーケンサ及び／または他の制御回路）、及び、メモリ４１０と呼ばれてよい幾つかのメモリアレイ４１０を含んでよい。
【0056】
コントローラ４０８は、ホストインタフェース４０７及びメモリアレイ４１０に複数のチャネルを介して結合されてよく、メモリシステム４０５とホスト４０３との間のデータ転送に使用されてよい。インタフェース４０７は、標準インタフェースの形態であってよい。例えば、メモリシステム４０５が、コンピューティングシステム４００のデータストレージに使用される時、インタフェース４０７は、他のコネクタ及びインタフェースの中で特に、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ：ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ：ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）、または、ユニバーサルシリアルバス（ＵＳＢ）であってよい。しかしながら、一般に、インタフェース４０７は、メモリシステム４０５と、インタフェース４０７と互換性のある受信器を有するホスト４０３との間で、制御、アドレス、データ、及び、他の信号を受け渡すためのインタフェースを提供し得る。
【0057】
ホスト４０３は、様々な他の種類のホストの中で特に、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、または、メモリカードリーダ等のホストシステムであってよい。ホスト４０３は、システムマザーボード及び／またはバックプレーンを含んでよく、幾つかの処理リソース（例えば、幾つかのプロセッサ）を含み得る。
【0058】
コントローラ４０８は、（ある実施形態においては、１つのダイ上の幾つかのメモリアレイであってよい）メモリアレイ４１０と通信して、他の動作の中で特に、データの読み取り、書き込み、及び、消去の動作を制御できる。例として、コントローラ４０８は、メモリアレイ４１０に対応するダイ（複数可）と同じダイであってもよく、異なるダイであってもよい。
【0059】
詳細には記載していないが、コントローラ４０８は、コントローラ４０８をメモリアレイ４１０に結合する各チャネルに対して離散的メモリチャネルコントローラを含み得る。コントローラ４０８は、例えば、メモリアレイ４１０へのアクセスを制御するための、及び／または、ホスト４０３とメモリアレイ４１０の間のデータ転送を容易にするための幾つかの構成要素を、ハードウェア及び／またはファームウェア及び／またはソフトウェアの形態で含み得る。
【0060】
メモリアレイ４１０は、メモリセル（例えば、不揮発性メモリセル）の幾つかのアレイを含み得る。アレイ４１０は、例えば、本明細書に記載の実施形態に従って形成されたセルを含むクロスポイントアレイであってよい。アレイ４１０は、３Ｄメモリアレイであってよい。例として、メモリセルは、３Ｄクロスポイントメモリセルであってよい。
【0061】
具体的な実施形態を本明細書に示し、記載したが、図に示した具体的な実施形態を同じ結果を達成すると予測される構成に代えることができることを当業者は理解されよう。本開示は、本開示の幾つかの実施形態の適合形または変形を含むことを意図している。上の記載は、説明のためであり、制限のためではないことを理解されたい。上記実施形態と、本明細書に具体的に記載していない他の実施形態との組み合わせは、上記記載を読むと、当業者には明らかであろう。本開示の幾つかの実施形態の範囲は、上記構造及び方法を使用する他の適用を含む。よって、本開示の幾つかの実施形態の範囲は、添付請求項と、請求項が権利を有する同等物の全ての範囲とを参照して決定されるべきである。
【0062】
上記発明を実施するための形態において、幾つかの特徴は、開示を簡素化するために１つの実施形態にまとめられる。この開示方法は、本開示の開示された実施形態は、各請求項に明示的に記載された特徴よりも多くの特徴を使用しなければならないという意図を反映するものと解釈すべきではない。むしろ、以下の請求項に示すように、発明の主題は、１つの開示の実施形態の全ての特徴よりも少ない特徴にある。従って、以下の請求項は、発明を実施するための形態に組み込まれ、各請求項は、それ独自で、別個の実施形態として成立する。