特許 6916448 低電力及び高性能ＳＲＡＭにおける感知増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6916448

(24)【登録日】2021年7月20日

(45)【発行日】2021年8月11日

(54)【発明の名称】低電力及び高性能ＳＲＡＭにおける感知増幅器

(51)【国際特許分類】

   G11C 29/02 20060101AFI20210729BHJP

   G11C 7/06 20060101ALI20210729BHJP

【ＦＩ】

   G11C29/02 150

   G11C7/06 120

【請求項の数】20

【全頁数】14

(21)【出願番号】特願2018-547865(P2018-547865)

(86)(22)【出願日】2016年11月30日

(65)【公表番号】特表2019-500714(P2019-500714A)

(43)【公表日】2019年1月10日

(86)【国際出願番号】US2016064183

(87)【国際公開番号】WO2017095902

(87)【国際公開日】20170608

【審査請求日】2019年11月19日

(31)【優先権主張番号】14/954,481

(32)【優先日】2015年11月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ヴィノッド メネージズ

【審査官】 後藤 彰

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／００９２０７２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０１５９８９９（ＵＳ，Ａ１）

【文献】 米国特許第０７３３０３８８（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／０２

Ｇ１１Ｃ ７／０６

(57)【特許請求の範囲】

【請求項1】

スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
ロー及びコラムとして配されるストレージセルのアレイであって、前記ローに対応するワード線と前記コラムに対応するビットラインとを含む、前記ストレージセルのアレイと、
第１のトランジスタと第２のトランジスタとを含む第１の感知増幅器であって、
前記ストレージセルのアレイの第１のストレージセルの第１の読み出しを提供し、
前記第１のストレージセルの前記第１の読み出しが前記第１のストレージセルにストアされたデータを正しく読み出すことができないことに基づいて、前記第１のトランジスタのボディバイアスを第１の時間増分し、
前記第１のトランジスタの前記ボディバイアスが増分されることに応答して、前記第１のストレージセルの第２の読み出しを提供し、
前記第２の読み出しが前記第１のストレージセルにストアされた前記データを正しく読み出すことができないことに基づいて、前記第１のトランジスタの前記ボディバイアスが最大レベルであるか否かを判定し、
前記第１のトランジスタの前記ボディバイアスが前記最大レベルであることに基づいて、前記第２のトランジスタのボディバイアスを増分する、
ように構成される、前記第１の感知増幅器と、
を含む、ＳＲＡＭ。

【請求項2】

請求項１に記載のＳＲＡＭであって、
前記第１の感知増幅器が、前記第１のトランジスタの前記ボディバイアスが前記最大レベルより小さいことに基づいて、前記第１のトランジスタの前記ボディバイアスを第２の時間増分するように更に構成される、ＳＲＡＭ。

【請求項3】

請求項１に記載のＳＲＡＭであって、
前記第１の感知増幅器が、前記第２の読み出しが前記第１のストレージセルにストアされた前記データを正しく読むことに基づいて、第２の読み出しの間に前記第１のトランジスタに印加された前記ボディバイアスを保存するように更に構成される、ＳＲＡＭ。

【請求項4】

スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
ロー及びコラムとして配されるストレージセルのアレイであって、前記ローに対応するワード線と前記コラムに対応するビットラインとを含む、前記ストレージセルのアレイと、
第１のトランジスタと第２のトランジスタとを含む第１の感知増幅器であって、
前記ストレージセルのアレイの第１のストレージセルの第１の読み出しを提供し、
前記第１のストレージセルの前記第１の読み出しが前記第１のストレージセルにストアされたデータを正しく読み出すことができないことに基づいて、前記第１のトランジスタのボディバイアスを第１の時間増分し、
前記第１のトランジスタの前記ボディバイアスが増分されることに応答して、前記第１のストレージセルの第２の読み出しを提供する、
ように構成される、前記第１の感知増幅器と、
第３のトランジスタと第４のトランジスタとを含む第２の感知増幅器であって、
前記第２の読み出しが前記第１のストレージセルにストアされた前記データを正しく読むことに基づいて、前記ストレージセルのアレイの前記第１のストレージセルとは異なるコラムにある前記ストレージセルのアレイの第２のストレージセルの第３の読み出しを実施し、
前記第２のストレージセルの前記第３の読み出しが前記第２のストレージセルにストアされたデータを正しく読み出すことができないことに基づいて、前記第３のトランジスタのボディバイアスを第１の時間増分する、
ように構成される、前記第２の感知増幅器と、
を含む、ＳＲＡＭ。

【請求項5】

請求項４に記載のＳＲＡＭであって、
前記第２の感知増幅器が、
前記第３の読み出しが前記第２のストレージセルにストアされた前記データを正しく読み出すことができないことに基づいて、前記第３のトランジスタの前記ボディバイアスが最大レベルであるか否かを判定し、
前記第３のトランジスタの前記ボディバイアスが前記最大レベルであることに基づいて、前記第４のトランジスタのボディバイアスを増分する、
ように更に構成される、ＳＲＡＭ。

【請求項6】

スタティックランダムアクセスメモリ（ＳＲＡＭ）において電力消費を低減して速度を高めるための方法であって、
ロー及びコラムとして配されるストレージセルのアレイの複数のストレージセルに既知のデータを書き込むことと、
第１の時間に前記複数のストレージセルの第１のストレージセルを読み出すことと、
前記第１の時間に前記第１のストレージセルを前記読み出すことが前記第１のストレージセルから前記既知のデータを正しく読み出すことができないことに基づいて、前記ＳＲＡＭの第１の感知増幅器の第１のトランジスタのボディバイアスを増分することと、
前記第１のトランジスタの前記ボディバイアスが増分されることに応答して、第２の時間に前記第１のストレージセルを読み出すことと、
前記第２の時間に読み出すことが前記第１のストレージセルから前記既知のデータを正しく読み出すことができないことに基づいて、前記第１のトランジスタの前記ボディバイアスが最大レベルであるか否かを判定することと、
前記第１のトランジスタの前記ボディバイアスが前記最大レベルであることに基づいて、前記第１の感知増幅器の第２のトランジスタのボディバイアスを増分することと、
を含む、方法。

【請求項7】

請求項６に記載の方法であって、
前記第２の時間に読み出すことが、前記第１のストレージセルから前記既知のデータを正しく読むことに基づいて、前記第２の時間の前記読み出し時に前記第１及び第２のトランジスタに印加された前記ボディバイアスを保存することを更に含む、方法。

【請求項8】

請求項６に記載の方法であって、
前記第１の時間に前記第１のストレージセルを読み出す前に、前記第１のトランジスタと前記第２のトランジスタとの前記ボディバイアスをゼロに初期化することを更に含む、方法。

【請求項9】

請求項６に記載の方法であって、
前記第１及び第２のトランジスタがｎチャネル金属酸化物半導体電界効果（ＭＯＳ）トランジスタである、方法。

【請求項10】

スタティックランダムアクセスメモリ（ＳＲＡＭ）において電力消費を削減して速度を高める方法であって、
ロー及びコラムとして配されるストレージセルのアレイの複数のストレージセルに既知のデータを書き込むことと、
第１の時間に前記複数のストレージセルの第１のストレージセルを読み出すことと、
前記第１の時間に前記第１のストレージセルを前記読み出すことが前記第１のストレージセルから前記既知のデータを正しく読み出すことができないことに基づいて、前記ＳＲＡＭの第１の感知増幅器の第１のトランジスタのボディバイアスを増分することと、
前記第１のトランジスタの前記ボディバイアスが増分されることに応答して、第２の時間に前記第１のストレージセルを読み出すことと、
前記第１の時間に前記第１のストレージセルを読み出す前に、前記ＳＲＡＭのマージンモードを最速設定に設定することと、
を含む、方法。

【請求項11】

スタティックランダムアクセスメモリ（ＳＲＡＭ）において電力消費を削減して速度を高める方法であって、
ロー及びコラムとして配されるストレージセルのアレイの複数のストレージセルに既知のデータを書き込むことと、
第１の時間に前記複数のストレージセルの第１のストレージセルを読み出すことと、
前記第１の時間に前記第１のストレージセルを前記読み出すことが前記第１のストレージセルから前記既知のデータを正しく読み出すことができないことに基づいて、前記ＳＲＡＭの第１の感知増幅器の第１のトランジスタのボディバイアスを増分することと、
前記第１のトランジスタの前記ボディバイアスが増分されることに応答して、第２の時間に前記第１のストレージセルを読み出すことと、
前記第２の時間に読み出すことが前記第１のストレージセルから前記既知のデータを正しく読むことに基づいて、前記ストレージセルのアレイの前記第１のストレージセルとは異なるコラムにある前記複数のストレージセルの第２のストレージセルを読み出すことと、
前記第２のストレージセルを読み出すことが前記第２のストレージセルから前記既知のデータを正しく読み出すことができないことに基づいて、前記ＳＲＡＭの第２の感知増幅器の第１のトランジスタのボディバイアスを増分することと、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、
前記第２のストレージセルから前記既知のデータを正しく読み出すことに基づいて、前記第２の感知増幅器の第１のトランジスタに印加された前記ボディバイアスを保存することを更に含む、方法。

【請求項13】

スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
ストレージセルのアレイにおけるストレージセルと、
第１のトランジスタと第２のトランジスタとを含む感知増幅器であって、
マージンモードの最速の設定を用いて前記ストレージセルの第１の読み出しを実行し、
前記ストレージセルの第１の読み出しが前記ストレージセルに格納されているデータを正しく読みださないことに応答して、前記第１のトランジスタのボディバイアスを増大し、前記ストレージセルの第２の読み出しを実行する、
ように構成される、前記感知増幅器と、
を含む、ＳＲＡＭ。

【請求項14】

請求項１３に記載のＳＲＡＭであって、
前記第１及び第２のトランジスタが、前記第１の読み出しを実行する前にゼロボディバイアスを受け取るように構成される、ＳＲＡＭ。

【請求項15】

請求項１３に記載のＳＲＡＭであって、
前記ストレージセルに格納されているデータが既知のデータである、ＳＲＡＭ。

【請求項16】

請求項１３に記載のＳＲＡＭであって、
前記ストレージセルの第１の読み出しが前記ストレージセルに格納されているデータを正しく読み出すことを判定することに応答して、前記感知増幅器が前記第１のトランジスタのボディバイアスと前記第２のトランジスタのボディバイアスとをメモリ内に格納するように更に構成される、ＳＲＡＭ。

【請求項17】

請求項１３に記載のＳＲＡＭであって、
前記ストレージセルのアレイがロー及びコラムとして配置され、前記ストレージセルのアレイが前記ローに対応するワード線と前記コラムに対応するビット線とを含む、ＳＲＡＭ。

【請求項18】

請求項１７に記載のＳＲＡＭであって、
前記コラムが感知増幅器と１対１で対応する、ＳＲＡＭ。

【請求項19】

請求項１３に記載のＳＲＡＭであって、
前記感知増幅器が、前記第１及び第２のトランジスタを含む６つのトランジスタを含む、ＳＲＡＭ。

【請求項20】

スタティックランダクアクセスメモリ（ＳＲＡＭ）であって、
ストレージセルのアレイにおけるストレージセルと、
第１のトランジスタと第２のトランジスタとを含む感知増幅器であって、
前記ストレージセルの第１の読み出しを実行し、
前記ストレージセルの第１の読み出しが前記ストレージセルに格納されているデータを正しく読み出さないことを判定し、前記第１のトランジスタのボディバイアスが最大レベルであることを判定することに応答して、前記第１のトランジスタのボディバイアスをゼロに設定し、前記第２のトランジスタのボディバイアスを増大し、前記感知増幅器を用いて前記ストレージセルの第２の読み出しを実行する、
ように構成される、前記感知増幅器と、
を含む、ＳＲＡＭ。

【発明の詳細な説明】

【技術分野】

【0001】

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、各ビットをストアするためにラッチすることを用いる。ＳＲＡＭはスタティックであるのでメモリの周期的リフレッシュが不要であり、そのため、ＳＲＡＭは典型的にダイナミックランダムアクセスメモリ（ＤＲＡＭ）よりも、速く、密度が低く、より高価である。ＳＲＡＭの速度のため、ＳＲＡＭは典型的に、中央処理装置（ＣＰＵ）、外部バーストモードＳＲＡＭキャッシュ、ハードディスクバッファ、ルーターバッファ、及びＣＰＵレジスタファイルのためのキャッシュメモリなど、高速メモリを必要とするコンピュータ応用例において用いられる。ＳＲＡＭは、高速ではあるが、システムレベルのダイナミックパワーのかなりの部分を消費する。場合によっては、ＳＲＡＭはシステムレベルダイナミックパワーの９０％ほどを消費し得る。

【発明の概要】

【0002】

スタティックランダムアクセスメモリ（ＳＲＡＭ）において、電力消費を低減し、速度を高めるためのシステム及び方法の記載される例において、ＳＲＡＭは、ストレージセルのアレイと、第１の感知増幅器とを含む。ストレージセルのアレイは、ロー及びコラムとして配される。ローはワード線に対応し、コラムはビットラインに対応する。第１の感知増幅器は、第１のトランジスタ及び第２のトランジスタを含む。第１の感知増幅器は、ストレージセルのアレイの第１のストレージセルの第１の読み出しを提供するように構成される。第１のストレージセルの第１の読み出しが、第１のストレージセルにストアされたデータを正しく読み出すことができないことに基づいて、第１の感知増幅器は、第１のトランジスタのボディバイアスを第１の時間（a first time）増分するように構成される。第１のトランジスタのボディバイアスが増分されることに応答して、第１の感知増幅器は、第１のストレージセルの第２の読み出しを提供するように構成される。

【0003】

ＳＲＡＭにおいて電力消費を低減し速度を高めるための方法の一例において、この方法は、ロー及びコラムとして配されるストレージセルのアレイの複数のストレージセルに既知のデータを書き込むこと、複数のストレージセルの第１のストレージセルを第１の時間読み出すこと、第１のストレージセルを第１の時間読み出すことが、第１のストレージセルから既知のデータを正しく読み出すことができないことに基づいて、ＳＲＡＭの第１の感知増幅器の第１のトランジスタのボディバイアスを増分すること、及び前記第１のトランジスタのボディバイアスが増分されることに応答して、第１のストレージセルを第２の時間読み出すことを含む。

【0004】

例示のＳＲＡＭ感知増幅器が、第１のトランジスタ及び第２のトランジスタを含む。第２のトランジスタは、第１のトランジスタとクロス結合される。第１のトランジスタは、第１のトランジスタの電圧閾値が第２のトランジスタの電圧閾値にほぼ等しくなるように、ボディバイアスを受け取るように構成される。

【図面の簡単な説明】

【0005】

【図1】種々の実施例に従った集積回路のブロック図を示す。

【0006】

【図2】種々の実施例に従ったスタティックランダムアクセスメモリ（ＳＲＡＭ）のブロック図を示す。

【0007】

【図3】種々の実施例に従ったストレージセルアレイのブロック図を示す。

【0008】

【図4】種々の実施例に従った感知増幅器の回路図を示す。

【0009】

【図5】種々の実施例に従って、ＳＲＡＭにおける電力消費を低減し速度を高めるための方法のフローチャートを示す。

【発明を実施するための形態】

【0010】

「結合する（couple）」という用語は、間接的又は直接的接続のいずれかを意味する。例えば、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するものであり得、又は、他のデバイス及び接続を介する間接的接続を介するものであり得る。また、「に基づく」という表現は、「に少なくとも部分的に基づく」ことを意味する。例えば、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数のその他の要因に基づき得る。

【0011】

スタティックランダムアクセスメモリ（ＳＲＡＭ）は、各ビットをストアするためにラッチすることを用いるメモリである。ＳＲＡＭはスタティックであるのでメモリの周期的リフレッシュが不要であり、そのため、ＳＲＡＭは典型的にダイナミックランダムアクセスメモリ（ＤＲＡＭ）よりも、速く、密度が低く、より高価である。ＳＲＡＭの速度に起因して、ＳＲＡＭは典型的に、中央処理装置（ＣＰＵ）、外部バーストモードＳＲＡＭキャッシュ、ハードディスクバッファ、ルーターバッファ、及びＣＰＵレジスタファイルのためのキャッシュメモリなど、高速メモリを必要とするコンピュータ応用例において用いられる。従って、ＳＲＡＭは、多くのシステムの基本的構成要素である。ＳＲＡＭは、高速ではあるが、システムレベルのダイナミックパワーのかなりの部分を消費する。場合によっては、ＳＲＡＭはシステムレベルダイナミックパワーの９０％ほどを消費し得る。

【0012】

メモリのストレージセルアレイにおけるストレージセルが読み出されるべきときはいつも、ビットラインのプリチャージが開始される。従来のＳＲＡＭにおいてビットラインがプリチャージされた後、ストレージセルが読み出されるべきローに対応するワード線が、アクティブにされる。これは、読み出されているストレージセルを含むコラムに対応するビットラインの差動対における差動電圧をつくる。差動電圧を感知することによりストレージセルのコンテンツを読み出すために感知増幅器が用いられ得る。感知増幅器は、どのビットラインがＨＩＧＨであり、どのビットラインがＬＯＷであるかを判定するため、ビットラインの差動対を比較する。この比較に基づいて、感知増幅器は、ストレージセルに何がストアされているかについて判定する。しかし、実際のオペレーションでは、感知増幅器への差動電圧入力は歪められ得、それにより、感知増幅器における不均衡又はオフセットが生じ得る。更に特定して言えば、多くの従来の感知増幅器は２つの感知トランジスタを含む。多くの要因に起因して、これら２つの感知トランジスタは、僅かに異なる電圧閾値を有し得る。例えば、一方の感知トランジスタの電圧閾値は、他の感知トランジスタより数ｍＶ高い又は低い可能性がある。この不均衡又はオフセットは、特に、差動対における電圧の差が非常に小さいときは常に、感知増幅器に、ストレージセルに何のデータがストアされているかについての不正確な判定を提供させ得る。感知増幅器におけるトランジスタのオフセットを相殺するために用いられる従来の手法には、オフセットを平衡させるために感知増幅器内のトランジスタをオン及び／又はオフにすること、又は、オフセットの影響を相殺するために感知増幅器の入力に対して個別の電圧を付加することが含まれる。しかし、これらの手法は、付加的なパワーを要し、及び／又は、メモリのアクセス時間を遅らせる。従って、電力消費を低減し、速度を増大させる（即ち、アクセス時間を低減する）、メモリにおける感知増幅器をつくることが望ましい。

【0013】

開示される原理に従って、感知増幅器が２つのトランジスタを含み得る。これら２つのトランジスタの電圧閾値は、トランジスタに適応性ボディバイアス（即ち、トランジスタのゲートのバックへの電圧）を提供することによって制御され得る。例えば、トランジスタがｎチャネル金属酸化物半導体電界効果（ＮＭＯＳ）トランジスタである場合、正のボディバイアス電圧をトランジスタに印加することで、トランジスタの電圧閾値が低減され、一方、負のボディバイアス電圧をトランジスタに印加することで、トランジスタの電圧閾値が増大される。従って、適応性ボディバイアスをＳＲＡＭにおける感知増幅器の感知トランジスタに印加することにより、オフセットは低減されるか又は取り除かれ得る。感知増幅器により生成される必要があるスウィングがオフセットに関連する（即ち、オフセットが大きいほど、ストレージセルを読み出すために要求されるスウィングが大きい）ので、オフセットを低下させることにより電力が低減され得る。また、オフセットを低減することにより、感知増幅器は、一層小さな電圧差でビットラインの差動対の電圧間の差の正確な判定をすることが可能である。従って、低減されたオフセット感知増幅器が、ビットセル放電の間、オフセット感知増幅器よりも速い時間に電圧差動を感知し得る。そのため、感知増幅器の感知トランジスタに適応性ボディバイアスを提供することにより、電力及びアクセス時間が低減され得る。

【0014】

図１は、種々の実施例に従った集積回路１００のブロック図を示す。集積回路１００は、プロセッサ１０２、及び、幾つかの実施例においてプロセッサ１０２に結合され得るＳＲＡＭ１０４を含み得る。また、集積回路１００は、トランシーバ、クロック生成器、及びポートなど、種々の付加的な構成要素を含み得る。しかし、これらの構成要素は明確にするため省略されている。プロセッサ１０２は、制御プロセッサ、信号プロセッサ、中央プロセッサ、又は任意の他のタイプのプロセッサであり得る。例えば、プロセッサ１０２は、汎用マイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、又はオペレーションを実施するための命令を実行するように構成されるその他の適切なデバイスであり得る。プロセッサアーキテクチャは、概して、実行ユニット（例えば、固定小数点、浮動小数点、整数）、命令デコーディング、周辺機器（例えば、割り込みコントローラ、タイマー、ダイレクトメモリアクセスコントローラ）、入力／出力システム（例えば、シリアルポート、パラレルポート）、及び種々のその他の構成要素及びサブシステムを含む。

【0015】

ＳＲＡＭ１０４は、プロセッサ１０２によって処理され得るデータ及び／又は命令のストレージを提供し得る、スタティックランダムアクセスメモリである。ＳＲＡＭ１０４は、それが、データ残留磁気（remanence）を示し、データの各ビットをストアするためにラッチ回路要素を用いるように設計される。ＳＲＡＭ１０４は、プロセッサ１０２が、ＳＲＡＭ１０４からデータを読み出し得、及び／又は、ストレージのためＳＲＡＭ１０４にデータ及び／又は命令を書き込み得るように、プロセッサ１０２に結合される。幾つかの実施例において、ＳＲＡＭ１０４はプロセッサ１０２の一部であり、代替の実施例において、ＳＲＡＭ１０４はプロセッサ１０２とは別個のものである。また、複数のＳＲＡＭ１０４が集積回路１００に含まれ得る。

【0016】

図２は、種々の実施例に従ったＳＲＡＭ１０４のブロック図を示す。ＳＲＡＭ１０４は、ストレージセルアレイ２０２、読み出しコントローラ２０４、コラムデコーダ２０６、及び感知増幅器２０８〜２１０を含み得る。ストレージセルアレイ２０２は、ビットセルと称されることもある、ストレージセルのロー及びコラムとして配され得、各ストレージセルが１ビットのデータをストアする。

【0017】

図３は、種々の実施例に従ったストレージセルアレイ２０２のブロック図を示す。ストレージセルアレイ２０２は、ワード線３０２〜３１２を含み得、ワード線３０２〜３１２は、ストレージセルアレイ２０２のロー、及びコラム３２２〜３２８に対応する。コラム３２２〜３２８の各々は、ビットラインの差動対を含み得る。例えば、コラム３２２は、ビットライン３３２〜３３４を含み得、コラム３２４は、ビットライン３３６〜３３８を含み得、コラム３２６は、ビットライン３４０〜３４２を含み得、コラム３２８は、ビットライン３４４〜３４６を含み得る。ワード線３０２〜３１２とコラム３２２〜３２８の各々の交差において、ストレージセル３５２、３５４、及び３５６などのストレージセルがあり、これらがストレージセルアレイ２０２を構成する。

【0018】

例えば、ストレージセル３５２、３５４、及び３５６など、ストレージアレイ２０２におけるストレージセルの各々は、データの単一ビットをストアするように配され得る。幾つかの実施例において、ストレージセルの各々が、クロス結合されたインバータの対と共に形成される、６トランジスタ（「６Ｔ」）ＳＲＡＭセルを含む。各インバータは、ｐチャネルトランジスタ及びｎチャネルトランジスタを含む。第１のパスゲートトランジスタのソースは、第１のインバータのゲートノード及び第２のインバータのドレインノードに接続される。同様に、第２のパスゲートトランジスタのソースが、第２のインバータのゲートノード及び第１のインバータのドレインノードに接続される。パスゲートトランジスタのゲートは、ストレージセル３５２及び３５４のためのワード線３０２、及びストレージセル３５６のためのワード線３０８など、共通ワード線に接続され、一方、パスゲートトランジスタのドレインは、ストレージセル３５２及び３５６のためのビットライン３３２及び３３４、及びストレージセル３５４のためのビットライン３３６及び３３８など、ビットラインの差動対に接続される。代替の実施例において、ストレージアレイ２０２のストレージセルは、４トランジスタ（「４Ｔ」）ＳＲＡＭセル、８トランジスタ（「８Ｔ」）ＳＲＡＭセル、１０トランジスタ（「１０Ｔ」）ＳＲＡＭセル、又は任意の他のＳＲＡＭストレージセルなど、任意のタイプのＳＲＡＭビットセルであり得る。

【0019】

再び図２を参照すると、読み出しコントローラ２０４が、ストレージセルアレイ２０２に結合され、ストレージセルアレイ２０２に含まれるストレージセルの読み出しを管理するように構成される。読み出しコントローラ２０４は、ストレージセルアレイ２０２からの及びストレージセルアレイ２０２へのデータの流れを管理する任意のタイプのメモリコントローラであり得る。読み出しサイクルの始まりにおいて、読み出しコントローラ２０４は、ビットライン（正及び負両方の信号）の差動対の各々に、共通電圧へプリチャージさせるように構成される。ストレージセルのいずれかを読むため、読み出されるべきストレージセルに対応するワード線がアクティブにされる。例えば、ストレージセル３５２が読み出されるべき場合、ワード線３０２がアクティブにされる。幾つかの実施例において、ローコントローラ（図示せず）がワード線をアクティブにし得る。ワード線がアクティブにされた後、アクティブにされたワード線上のストレージセルの各々からのパスゲートトランジスタの各々がイネーブルされる。例えば、ワード線３０２がアクティブにされる場合、ストレージセル３５２及び３５４におけるパスゲートトランジスタがイネーブルされ、ワード線３０２に接続される任意の他のストレージセルのためのパスゲートトランジスタがイネーブルされる。これにより、ストレージセルの各々に接続されるビットラインの２つの差動対の一つに対するビットライン電圧が、差動対に接続されたストレージセルが０をストアするか又は１をストアするに基づいて低下される。例えば、ワード線３０２がアクティブにされた後、ビットライン３３２又は３３４に沿った電圧は、ストレージセル３５２が０をストアするか又は１をストアするかに基づいて低下し得る。同様に、ビットライン３３６又は３３８に沿った電圧は、ストレージセル３５４が０を含むか又は１を含むかに基づいて低下し得る。

【0020】

コラムデコーダ２０６は、図３のコラム３２２〜３２８のいずれが、読み出されるべきストレージセルを含むかを判定する。より具体的には、コラムデコーダ２０６は、コラム３２２〜３２８の各々から出力信号を受信し、読み出されているストレージセルに対応するコラムを形成する出力信号を選択するように構成される。出力信号の各々は、ビットラインの差動対において搬送される差動電圧に対応する。例えば、ストレージセル３５２が読み出されるべき場合、コラムデコーダ２０６は、コラム３２２、及びビットライン３３２〜３３４の差動対を選択する。その後、感知増幅器２０８は、ビットラインの選択された差動対のいずれが、増幅を介して一層高い電圧を有するかを感知し得、そのため、ストレージセルが０をストアするか又は１をストアするかを判定する。従って、感知増幅器２０８は、コラム電圧差動を感知することによって、選択されたコラムの状態を判定するように構成される。前の例を継続し、コラムデコーダ２０６がコラム３２２を選択した後、感知増幅器２０８は、ビットライン３３２及び３３４のいずれがより高い電圧を有するかを感知又は判定し得る。これが判定された後、ストレージセル３５２の状態が判定され得る。幾つかの実施例において、複数の感知増幅器２０８〜２１０が存在し得る。明確にするため２つのみが示されているが、感知増幅器２０８〜２１０間の省略符号は、任意の数の感知増幅器が存在し得ることを示す。例えば、各コラム３２２〜３２８は、各々の感知増幅器を有し得る。他の例において、ストレージセルアレイ２０２の４コラム、８コラム、１６コラム、３２コラムなどに対して差動を感知するために、単一の感知増幅器が用いられ得る。

【0021】

図４は、種々の実施例に従った感知増幅器２０８の例示の回路図を示す。感知増幅器２０８は、スイッチ４０２及び４０４、及びクロス結合されるトランジスタ４０６〜４１２を含み得る。幾つかの実施例において、スイッチ４０２及び４０４は、感知増幅器２０８をオン及びオフにするように作用する。従って、感知されるべきコラムをコラムデコーダ２０６が選択した後、スイッチ４０２〜４０４は、感知増幅器２０８がオンになり、ビットライン間の電圧差動を感知し始めるように、開及び／又は閉に切り替えられ得る。例えば、感知されるべきコラム３２２をコラムデコーダ２０６が選択した後、ストレージセル３５２を読むために、感知増幅器２０８のトランジスタ４０６〜４１２など、残りの構成要素がビットライン３３２〜３３４間の電圧差動を感知し得るように、スイッチ４０２〜４０４が開及び／又は閉に切り替えられる。

【0022】

感知トランジスタ４１０〜４１２は、少なくとも一つのストレージセルにストアされたデータを読むように構成される。幾つかの実施例において、感知トランジスタ４１０〜４１２はＭＯＳトランジスタである。図４ではＭＯＳトランジスタとして示されるが、幾つかの実施例において、感知トランジスタ４１０〜４１２は、ｐチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トランジスタ、ｐ型接合ゲート電界効果トランジスタ（ＰＪＦＥＴ）、ｎ型接合ゲート電界効果トランジスタ（ＮＪＦＥＴ）、及び／又はバイポーラ接合トランジスタ（ＢＪＴ）（ＰＮＰ及びＮＰＮトランジスタを含む）であり得る。製造プロセス（及び多くの他の潜在的理由）のため、感知トランジスタ４１０〜４１２が同じ電圧閾値を有するように感知増幅器２０８が設計される場合でも、感知トランジスタ４１０〜４１２は同じ電圧閾値を有さない可能性がある。そのため、これら２つの感知トランジスタ４１０〜４１２間にオフセットが存在し得る。従って、一実施例において、感知トランジスタ４１０は、その電圧閾値が感知トランジスタ４１２の電圧閾値にほぼ等しく（即ち、＋又は−５０ｍＶ）なるように、ボディバイアスを受け取るように構成される。代替の実施例において、感知トランジスタ４１２は、その電圧閾値が感知トランジスタ４１０の電圧閾値にほぼ等しく（即ち、＋又は−５０ｍＶ）なるように、ボディバイアスを受け取るように構成される。

【0023】

幾つかの実施例において、感知トランジスタ４１０及び／又は４１２に印加されるべきボディバイアスを判定するために反復較正プロセスが用いられ得る。例えば、データがストレージセルアレイ２０２に書き込まれ得る。幾つかの実施例において、既知のデータが、ストレージセル３５２及び３５４などの特定のストレージセルに書き込まれる。従って、ストレージセル３５２及び３５４に含まれるデータは、それが読み出される前に既知である。初期的に、感知トランジスタ４１０及び４１２の各々のフォワードボディバイアスは、ゼロに設定され得る。従って、フォワードボディバイアスは初期的に感知トランジスタ４１０及び４１２に印加されない。感知増幅器のマージンモードは、その最速設定に設定され得る。マージンモードは、ビットラインにおける電圧差動を読むために感知増幅器２０８をトリガする又は感知増幅器２０８をオンにする前に経過することが許容される時間量又はビットセルにおける電圧放電の量である。そのため、マージンモードがより速いと、感知増幅器２０８は、他の動作モードより速く（即ち、より少ないビットセル放電の後）ビットラインの電圧差動を読み出す。その後、読み出しオペレーションが実施され得る。例えば、ビットセル３５２が読み出され得る。

【0024】

読み出しが失敗した場合（即ち、感知増幅器２０８が、ビットセル３５２にストアされた既知のデータを正しく読めない場合）、感知トランジスタ４１０のフォワードボディバイアスは、所定の電圧だけ増分され得、プロセスは、ストレージセル３５２にストアされたデータを感知増幅器２０８が正しく読み出すかを判定するため、ストレージセル３５２を読み出すことで反復する。従って、ストレージセル３５２の読み出しは、各読み出し失敗の後、感知トランジスタ４１０のフォワードボディバイアスが増分されることで反復され得る。しかし、感知トランジスタ４１０のための最大許容可能フォワードボディバイアスに達した場合、感知トランジスタ４１０のフォワードボディバイアスはゼロにリセットされ得る。付加的に、感知トランジスタ４１２のフォワードボディバイアスは、所定の電圧だけ増分され得る。ストレージセル３５２の読み出しは、各読み出し失敗の後、感知トランジスタ４１２のフォワードボディバイアスが増分されることで反復され得る。

【0025】

読み出しがパスした後（即ち、感知増幅器２０８が、ビットセル３５２にストアされた既知のデータを正しく読む場合）、フォワードボディバイアス較正は終了し得、フォワードボディバイアス設定（即ち、読み出しがパスするとき感知トランジスタ４１０〜４１２の各々に印加されるフォワードボディバイアス）が、集積回路１００（図示せず）のメモリにストア又は保存され得、ストレージセル３５４を読み出すことにより感知増幅器２１０を較正するために同じプロセスが用いられ得る。幾つかの実施例において、感知増幅器２０８がストレージセル３５２を正しく読み出すことを検証するために、ストレージセル３５２の複数の読み出しが実施され得る。

【0026】

図５は、種々の実施例に従った、ＳＲＡＭ１０４において、電力消費を低減し、速度を高めるための方法５００のフローチャートを示す。便宜上順次示されているが、方法５００に示す動作の少なくとも幾つかが、異なる順で実施され得、及び／又は並列して実施され得る。また、幾つかの実施例は、示された動作の幾つかのみを実施し得、又は付加的な動作を実施し得る。幾つかの実施例において、方法５００のオペレーションの少なくとも幾つか、及び本明細書に記載される他の動作が、非一時的（non-transitory）コンピュータ読み取り可能ストレージ媒体又は状態機械にストアされた命令を実行するプロセッサにより実装される、ＳＲＡＭ１０４及び／又は感知増幅器２０８〜２１０により実施され得る。

【0027】

方法５００は、データをストレージアレイ２０２などのＳＲＡＭアレイに書き込むブロック５０２において始まる。ＳＲＡＭアレイに書き込まれるデータは、既知のデータであり得る。従って、ＳＲＡＭアレイのストレージセルの内容は、アレイから読み出される前に既知である。ブロック５０４において、方法５００は、感知増幅器２０８などの感知増幅器の、感知トランジスタ４１０〜４１２などの第１及び第２のトランジスタのボディバイアスをゼロに初期化することで継続する。従って、初期化されるとき第１及び第２のトランジスタにフォワードボディバイアスは印加されない。方法５００は、感知増幅器のマージンモードを最速設定に設定することで継続する。そのため、感知増幅器は、可能な限り早い時間及び最少量のビットセル放電でトリガするように設定される。

【0028】

ブロック５０８において、方法５００は、ＳＲＡＭアレイのストレージセル３５２などのストレージセルを読み出すことで継続する。方法５００は、ブロック５０８からの読み出しがパスしたか否かを判定するブロック５１０において継続する。従って、ストレージセルにストアされた既知のデータを感知増幅器が正しく読むか否かについて判定が成される。ブロック５１０において、ブロック５０８からの読み出しがパスしたという判定が成される（即ち、ストレージセルにストアされた既知のデータを感知増幅器が正しく読んだという判定が成される）場合、ブロック５１２において、方法５００は、ブロック５０８における読み出し時のボディバイアス設定（即ち、第１及び第２のトランジスタに印加されたボディバイアス）を保存することで継続する。ブロック５１４において、方法５００は、感知増幅器２１０などの任意の他の感知増幅器が、ＳＲＡＭにおいて較正されるべきままであるか否かを判定することで継続する。ブロック５１４において、これが、ＳＲＡＭにおいて較正されるべき最後の感知増幅器であるという判定が成される場合、方法５００はブロック５１６において終了する。しかし、ブロック５１４において、これが、ＳＲＡＭにおいて較正されるべき最後の感知増幅器ではない（例えば、感知増幅器２１０が較正される必要がある）という判定が成される場合、この方法は、感知増幅器２１０などの新たな感知増幅器の第１及び第２のトランジスタのボディバイアスをゼロに初期化するブロック５０４において継続する。

【0029】

ブロック５１０において、ブロック５０８からの読み出しがパスしていないという判定が成される（即ち、ストレージセルにストアされた既知のデータを感知増幅器が正しく読めなかったという判定が成される）場合、ブロック５１８において、方法５００は、第１のトランジスタのボディバイアスが、所定であり得る最大レベルである否かを判定することで継続する。ブロック５１８において、第１のトランジスタのボディバイアスが最大レベルではないという判定が成される場合、方法５００は、第１のトランジスタのボディバイアスを増分するブロック５２０において継続する。幾つかの実施例において、第１のトランジスタのボディバイアスが増分される量は所定である。方法５００はアレイのストレージセルを読み出すブロック５０８において継続し得る。

【0030】

ブロック５１８において、第１のトランジスタのボディバイアスが最大レベルであるという判定が成される場合、方法５００は、第１のトランジスタのボディバイアスをゼロに設定するブロック５２２において継続する。ブロック５２４において、方法５００は、トランジスタ４１２などの第２のトランジスタボディバイアスを増分することで継続する。幾つかの実施例において、第２のトランジスタのボディバイアスが増分される量は所定である。ブロック５２６において、方法５００は、アレイのストレージセルを再び読み出すことで継続する。方法５００は、ブロック５２８からの読み出しがパスしたか否か（即ち、ストレージセルにストアされた既知のデータを感知増幅器が正しく読むか否か）を判定するブロック５２８において継続する。ブロック５２８において、ブロック５２６からの読み出しがパスしたという判定が成される（即ち、ストレージセルにストアされた既知のデータを感知増幅器が正しく読んだという判定が成される）場合、ブロック５３０において、方法５００は、ブロック５２６における読み出し時のボディバイアス設定（即ち、第１及び第２のトランジスタに印加されたボディバイアス）を保存することで継続する。ブロック５３２において、方法５００は、感知増幅器２１０のなど任意の他の感知増幅器が、ＳＲＡＭにおいて較正されるべきままであるか否かを判定することで継続する。ブロック５３２において、これが、ＳＲＡＭにおいて較正されるべき最後の感知増幅器であるという判定が成される場合、方法５００は、ブロック５３４において終了する。しかし、ブロック５３２において、これが、ＳＲＡＭにおいて較正されるべき最後の感知増幅器ではない（例えば、感知増幅器２１０が較正される必要がある）という判定が成される場合、この方法は、感知増幅器２１０などの新たな感知増幅器の第１及び第２のトランジスタのボディバイアスをゼロに初期化するブロック５０４において継続する。

【0031】

ブロック５２８において、ブロック５２６からの読み出しがパスしていないという判定が成される（即ち、ストレージセルにストアされた既知のデータを感知増幅器が正しく読めなかったという判定が成される）場合、ブロック５３６において、方法５００は、第２のトランジスタのボディバイアスが、所定であり得る最大レベルであるか否かを判定することで継続する。ブロック５３６において、第２のトランジスタのボディバイアスが最大レベルではないという判定が成される場合、方法５００は、第２のトランジスタのボディバイアスを増分するブロック５２４において継続する。幾つかの実施例において、第２のトランジスタのボディバイアスが増分される量は所定である。しかし、ブロック５３６において、第２のトランジスタのボディバイアスが最大レベルであるという判定が成される場合、この方法５００は、第２のトランジスタのボディバイアスをゼロに設定するブロック５３８において継続する。

【0032】

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例も可能である。

【図1】

【図2】

【図3】

【図4】

【図5】