特許 6919072 画像処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6919072

(24)【登録日】2021年7月27日

(45)【発行日】2021年8月11日

(54)【発明の名称】画像処理装置

(51)【国際特許分類】

   H04N 5/21 20060101AFI20210729BHJP

【ＦＩ】

   H04N5/21

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2020-535364(P2020-535364)

(86)(22)【出願日】2018年8月7日

(86)【国際出願番号】JP2018029572

(87)【国際公開番号】WO2020031254

(87)【国際公開日】20200213

【審査請求日】2020年12月18日

(73)【特許権者】

【識別番号】000000376

【氏名又は名称】オリンパス株式会社

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100139686

【弁理士】

【氏名又は名称】鈴木 史朗

(74)【代理人】

【識別番号】100147267

【弁理士】

【氏名又は名称】大槻 真紀子

(74)【代理人】

【識別番号】100207789

【弁理士】

【氏名又は名称】石田 良平

(72)【発明者】

【氏名】村田 豊

(72)【発明者】

【氏名】田中 義信

(72)【発明者】

【氏名】石原 厚

(72)【発明者】

【氏名】上野 晃

【審査官】 西谷 憲人

(56)【参考文献】

【文献】 特開２００６−８０６２７（ＪＰ，Ａ）

【文献】 特開平１０−１６１６００（ＪＰ，Ａ）

【文献】 特開２００８−３００９４８（ＪＰ，Ａ）

【文献】 特開２００６−３５２６２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／２１

Ｈ０４Ｎ ５／２３２

Ｇ０６Ｆ １２／０６

(57)【特許請求の範囲】

【請求項1】

動作期間があらかじめ決められており、前記動作期間に応じて間欠動作を行う回路ブロックと、
複数のＳＲＡＭと、
前記回路ブロックの前記動作期間の前に、前記複数のＳＲＡＭのうち未使用のＳＲＡＭのダミー動作の強度を一定期間増加させる、または前記回路ブロックの前記動作期間の後に、前記複数のＳＲＡＭのうち未使用のＳＲＡＭのダミー動作の強度を一定期間減少させるダミー制御回路と、
を備える画像処理装置。

【請求項2】

撮像素子と、
前記撮像素子からの画像データを読み出して撮像信号を生成する撮像インターフェース部と、
をさらに備え、
前記回路ブロックは、前記撮像インターフェース部からの前記撮像信号を読み出して画像処理する撮像処理部であり、
前記ダミー制御回路は、前記撮像素子の制御信号の制御エリアの前または後の水平ブランキング期間または垂直ブランキング期間において、前記ＳＲＡＭのうち未使用のＳＲＡＭをダミー動作させる、請求項１に記載の画像処理装置。

【請求項3】

前記ＳＲＡＭをダミー動作させるタイミングを変更するモード切替部をさらに備える、請求項１に記載の画像処理装置。

【請求項4】

ダミーで動かすＳＲＡＭの数またはＳＲＡＭの制御信号を変えることにより、前記ダミー動作の強度を切り替える強度切替部をさらに備える、請求項１に記載の画像処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画像処理装置に関する。

【背景技術】

【0002】

画像処理装置において、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）内の巨大回路ブロック（撮像ブロック）は、通常動作すると数百ｍＡ（ミリアンペア）の電流を消費する。巨大回路ブロックでは消費電力を抑える観点から、動作しない期間に回路を停止させる、すなわち間欠動作を行うことが一般的に行われている。画像処理装置の撮像ブロックでは、撮像素子の制御信号の制御エリア外である水平ブランキング区間または垂直ブランキング区間（映像データの無効期間）に、制御回路がクロックを止めて演算回路が動作しないようにしている。

【0003】

図６は、画像処理装置の撮像ブロックにおける、有効エリアおよび制御エリアと、電圧変動の関係を示す図である。図６に示すように、２次元の画像（有効エリア）をラスタースキャンで、左から右へ横方向に画像を読み込み、それを上から下へと移動して画像を読み込んでいく。読み込み位置が撮像素子の制御信号の制御エリアに入った時には、制御回路がクロックを動かし（入力し）演算回路を動作させる（演算処理を行う）。読み込み位置が制御エリアの前後の水平ブランキング期間又は垂直ブランキング期間に入った時には、制御回路がクロックを停止したり演算制御を停止することにより、演算回路は動作しない。

【0004】

図６の電圧変動に示すように、撮像ブロックでは、演算回路が動作している制御エリアと演算回路が動作していない水平ブランキング期間又は垂直ブランキング期間との切り替わり時に、瞬時に数百ｍＡの消費電流が変化するため、動作電力が急激に変化して電源電流変動が生じる。すなわち、このように、巨大回路ブロックがある周期性をもって間欠動作をするようなケースの場合、動作開始時（起動時）および停止時に、急激な電源電流変動が生じる。このような急激な電源電流変動は、回路の不安定動作や特性劣化の原因となる。

【0005】

図７は、巨大回路ブロック（撮像ブロック）における、動作開始時（回路停止（ＯＦＦ）→回路動作（ＯＮ））および停止時（回路動作（ＯＮ）→回路停止（ＯＦＦ））における、演算回路の電圧変動の例を示す図である。ＥＮＡＢＬＥ信号は、回路のＯＮとＯＦＦを指示する。制御エリア（有効期間）ではクロックＣＬＫを入力することにより、回路が動作する（ＯＮ）。水平ブランキング期間又は垂直ブランキング期間（非有効期間）ではクロックＣＬＫを停止させる（入力しない）、あるいはＥＮＡＢＬＥ信号がＯＦＦすることによって演算制御を停止することにより、回路が停止する（ＯＦＦ）。

【0006】

図７に示すように、過渡電流Ｉｖｄｄは、「回路停止（ＯＦＦ）→回路動作（ＯＮ）」時に急激に変化する。すなわち、短時間Δｔの間に、ＯＮの時流れる電流とＯＦＦの時流れる電流の差分Δｉだけ変化するので、過渡電流Ｉｖｄｄの傾きが急である。急な勾配で過渡電流Ｉｖｄｄが流れると、電源配線やパッケージのインピーダンス成分によって電圧変動を引き起こす。この電源電圧ＶＤＤの変動幅がΔＶである。

【0007】

電源電圧は演算回路（ＬＳＩ）ごとに決まっており、それの＋−数％という範囲で動作範囲が決まっている。したがって、ΔＶがあまりにも大きい場合、ＬＳＩが動かない領域に入ってしまう。「回路動作（ＯＮ）→回路停止（ＯＦＦ）」時にも、同様の現象が起こる。すなわち、非有効期間〜有効期間の切り替わり時に、電源電圧が大きく変動する。

【0008】

上述の問題を解決するには、電流変化の高さ（大きさ）Δｉは決まっているので、Δｔを大きくして電流変化を緩やかにすればよい。これにより、電流変化に伴う電圧変動を抑え、電圧レベルを安定させることができる。図８は、上述の問題を解決した場合の、「回路停止→回路動作」時および「回路動作→回路停止」時における、演算回路の電圧変動の例を示す図である。図８に示すように、Δｔを長くとれば（本説明の一例では１００ｎｓ程度とする）、電流変化が緩やかになり、これにより、電流変化に伴う電圧変動を抑え、電源電圧を安定させることができる。

【0009】

上述のように、大規模ブロックの各回路モジュールにクロックＣＬＫが一斉に供給開始されると、急激な消費電流の増大に対して、低電圧電源では電流供給能力が追従できず、電源電圧に大幅なアンダーシュートを生ずるおそれがある。また、各回路モジュールへのクロックの供給が急激に停止されると、定格を超えるような電圧のオーバーシュートを生じ、回路の不安定動作（低電圧動作）や急激な電流変化による特性劣化の原因となる。

【0010】

上記観点より、有効信号領域とそうでない部分で間欠動作をする際に、電流変動を起こさないために、ダミーパターンを利用したダミー動作を行い、電流変動をフラットにすることが考えられる。特許文献１は、電源変動を抑制するために無効期間ではダミー処理をおこない電流変動を平坦化させる構成を開示している。

【0011】

図９は、特許文献１に開示されている映像信号処理回路の構成を示すブロック図である。映像信号処理部１１は、イメージセンサからの撮像信号を基に映像データＤ１を生成する。ラインメモリ１２は、映像信号処理部１１からの映像データＤ１をライン毎に一時記憶し、有効と無効に切り替えながら有効／無効の映像データＤ２を出力する。

【0012】

データ置換部Ａ１は、ダミーデータ発生部１３とセレクタ１４とから構成され、無効期間の映像データをロジック部１５の入力または出力においてダミーデータに置き換える。ダミーデータ発生部１３は、無効ライン毎に異なるダミーデータＤ３を発生して出力する。セレクタ１４は、ラインメモリ１２からの映像データＤ２とダミーデータ発生部１３からのダミーデータＤ３のうちいずれか一方を選択する。有効ラインを検知したときはラインメモリ１２からの映像データＤ２を選択する一方、無効ラインを検知するとダミーデータ発生部１３からのダミーデータＤ３を選択する。

【0013】

ロジック部１５は、セレクタ１４からの選択データＤ４を取り込んでズーム処理等の所定のデジタル処理を施し、得られたデジタル処理映像データＤ５に有効無効識別フラグＦを付加して出力する。出力パッド１６は、外部のモニター等とのインターフェースであり、ロジック部１５からのデジタル処理映像データＤ５を有効無効識別フラグＦとともに出力する。このような構成により、特許文献１では、消費電力変動を抑制し、電力変動を平坦化させている。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開２００６−８０６２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

特許文献１に開示されている構成によれば、間欠動作において後段回路にダミーデータを入力して一定の動作をさせることにより動作電流を一定にしているため、回路は停止しない。すなわち、映像データの有効期間、無効期間のどちらも通常動作を行うため、低消費電力の観点からは不利である。

【0016】

上述の事情を鑑み、本発明は、間欠動作の前後（動作開始時および停止時）に未使用のＳＲＡＭに対して意図的なダミー動作をさせることにより、電源電流変動を緩やかにすることで、低消費電力化を可能とする画像処理装置を提供することを目的とする。

【課題を解決するための手段】

【0017】

本発明の第一の態様に係る画像処理装置は、動作期間があらかじめ決められており、前記動作期間に応じて間欠動作を行う回路ブロックと、複数のＳＲＡＭと、前記回路ブロックの前記動作期間の前に、前記複数のＳＲＡＭのうち未使用のＳＲＡＭのダミー動作の強度を一定期間増加させる、または前記回路ブロックの前記動作期間の後に、前記複数のＳＲＡＭのうち未使用のＳＲＡＭのダミー動作の強度を一定期間減少させるダミー制御回路と、を備える。

【0018】

前記画像処理装置は、撮像素子と、前記撮像素子からの画像データを読み出して撮像信号を生成する撮像インターフェース部と、をさらに備え、前記回路ブロックは、前記撮像インターフェース部からの前記撮像信号を読み出して画像処理する撮像処理部であり、前記ダミー制御回路は、前記撮像素子の制御信号の制御エリアの前または後の水平ブランキング期間または垂直ブランキング期間において、前記ＳＲＡＭのうち未使用のＳＲＡＭをダミー動作させてもよい。

【0019】

前記画像処理装置は、前記ＳＲＡＭをダミー動作させるタイミングを変更するモード切替部をさらに備えてもよい。

【0020】

前記画像処理装置は、ダミーで動かすＳＲＡＭの数またはＳＲＡＭの制御信号を変えることにより、ＳＲＡＭの消費電力の大きさを調整する強度切替部をさらに備えてもよい。

【発明の効果】

【0021】

本発明の各態様に係る画像処理装置によれば、間欠動作の前後（動作開始時および停止時）に未使用のＳＲＡＭに対して意図的なダミー動作をさせることにより、電源電流変動を緩やかにすることで、低消費電力化を可能とする画像処理装置を提供することができる。

【図面の簡単な説明】

【0022】

【図1】本発明の実施形態に係る画像処理装置の構成を示すブロック図である。

【図2】本発明の実施形態に係る画像処理装置の撮像ブロックにおける、有効エリアおよび制御エリアと、電圧変動の関係を示す図である。

【図3】本発明の実施形態に係る画像処理装置の撮像ブロックにおける、機能ブロックを示す図である。

【図4】本発明の実施形態に係る画像処理装置の撮像ブロックにおいて、各機能ブロックにおけるＳＲＡＭの制御を説明するための図である。

【図5】本発明の実施形態に係る画像処理装置の撮像ブロックにおいて、各制御信号とダミー動作および電圧変動の関係を示すタイミングチャートである。

【図6】従来技術に係る画像処理装置の撮像ブロックにおける、有効エリアおよび制御エリアと、電圧変動の関係を示す図である。

【図7】従来技術に係る画像処理装置における、演算回路の電圧変動の例を示すタイミングチャートである。

【図8】従来技術の課題を解決した場合の、演算回路の電圧変動の例を示すタイミングチャートである。

【図9】従来技術に係る映像信号処理回路の構成を示すブロック図である。

【発明を実施するための形態】

【0023】

本発明は、同期信号に従って一斉に動き出す回路に関して着目したものである。以下の本発明の実施形態の説明では、イメージセンサからのデータを受け取る撮像部（撮像ブロック）に関して説明を行うが、テレビや液晶パネル等の表示装置と同期して動く表示部にも同様の技術が適用可能である（本発案は、表示部の内容も含む）。すなわち、以下の説明では、イメージセンサからの入力データを例に説明を行うが、表示装置への出力データに対しても同様の技術を適用可能である。

【0024】

図１は、本発明の実施形態に係る画像処理装置の全体構成の一例を示すブロック図である。画像処理装置は、イメージセンサ（撮像素子）１と、撮像部（撮像ブロック）２と、画像処理部３と、表示部４と、表示装置５と、ＤＲＡＭ６と、データバス７とを備える。撮像部２は、撮像インターフェース部（撮像ＩＦ部）２１と撮像処理部２２を備える。表示部４は、表示処理部４１と表示インターフェース部（表示ＩＦ部）４２を備える。

【0025】

撮像部２はイメージセンサ１からの入力データ（画像信号）を受信して動作する。撮像ＩＦ部２１は、イメージセンサ１で得たデータ（画像信号）を読み出して撮像信号を生成する。撮像処理部２２は、撮像ＩＦ部２１からの撮像信号を画像処理し、データバス７を介して画像処理部３に送信する。画像処理部３では、撮像部２からのデータ（画像処理されたデータ）に対して画像処理Ａ、Ｂ、Ｃ等を行う。画像処理部３で画像処理されたデータは、データバス７を介して表示処理部４１に送信され処理され、表示部ＩＦ部４２を介して表示装置５に送信される。

【0026】

図２は、本発明の実施形態に係る画像処理装置の撮像ブロックにおける、有効エリアおよび制御エリアと、電圧変動の関係を示す図である。図２に示すように、２次元の画像（有効エリア）をラスタースキャンで、左から右へ横方向に画像を読み込み、それを上から下へと移動して画像を読み込んでいく。読み込み位置が撮像素子の制御信号の制御エリアに入った時には、制御回路が演算回路をノーマル動作させる（演算処理を行う）。読み込み位置が制御エリアの前後の水平ブランキング期間に入った時が、以下に説明するダミー動作区間である。図２の電圧変動に示すように、ダミー動作区間において、動作電力の急激な変化が抑えられ、これにより電源電流変動を抑えることができる。

【0027】

なお、上述の説明では、画像処理装置の撮像ブロックにおいて、撮像素子の制御信号の制御エリアの前または後の水平ブランキング期間がダミー動作区間となる例について説明した。ただし、撮像素子の制御信号の制御エリアの前または後の垂直ブランキング期間がダミー動作区間であるようにしてもよい。また、本発明は画像処理装置の撮像ブロック以外にも適用でき、その場合は、動作期間があらかじめ決められており、前記動作期間に応じて間欠動作を行う回路ブロックであればよい。

【0028】

図３は、本発明の実施形態に係る画像処理装置の撮像ブロック（巨大回路ブロック）における、機能ブロックを示す図である。図３に示すように、撮像ブロック（撮像部）は、機能ごとに分かれた色々な機能ブロックを組み合わせて構成されている。図３の例では、機能ブロックＡ〜Ｈ（２Ａ〜２Ｈ）が存在する。イメージセンサ１からの画像信号は、撮像ブロック内の各機能ブロックで処理され、最終的にＤＲＡＭ６へと送信される。

【0029】

各機能ブロック中には多くのＳＲＡＭが存在するが、全てのＳＲＡＭが動いている（使用されている）わけではない。巨大回路ブロック内には、複数の機能ブロックが存在しているが、これらの機能ブロックの中に、使用されていないＳＲＡＭ（機能的に使わないＳＲＡＭや、データがまだ届いていないので動いていないＳＲＡＭ）が存在する。すなわち、巨大回路ブロック内には、機能ごとに分かれた機能ブロックが存在していて、ある機能（機能ブロック）を使用しない時、その機能ブロック中のＳＲＡＭは未使用なので自由に使うことができる。そこで、これら未使用のＳＲＡＭを利用して、消費電力を制御し、緩やかな動作電力の変動を実現する。

【0030】

図４は、本発明の実施形態に係る画像処理装置の撮像ブロックにおいて、各機能ブロックにおけるＳＲＡＭの制御を説明するための図である。図４に示すように、ＳＲＡＭ２３は、ノーマル制御回路２４またはダミー制御回路２５によって制御される。ノーマル制御回路２４は、ＳＲＡＭ２３にノーマル動作をさせる。ダミー制御回路２５は、ＳＲＡＭ２３にダミー動作をさせる。このように、ＳＲＡＭ２３を動かすための制御回路として、ノーマル制御回路２４とは別にダミー制御回路２５を設けている。

【0031】

ＳＲＡＭ２３の制御信号は一般的なものを使用することができる。具体的には、制御信号は、アドレスＡＤＲ、書き込むデータＷＤ、書き込みイネーブルＮＷＤ、クロックＣＫの各制御信号を含む。

【0032】

モード切替部２６は、ノーマル制御回路２４とダミー制御回路２５の選択をすることで、ＳＲＡＭ２３の動作モード（ノーマル動作、ダミー動作）を切り替える。すなわち、モード切替部２６は、ＳＲＡＭ２３をダミー動作させるタイミングを変更することができる。動作開始時には、ＳＲＡＭ２３の制御をダミー制御回路２５からノーマル制御回路２４に切り替えて、ゆるやかに起動する。停止時には、ＳＲＡＭ２３の制御をノーマル制御回路２４からダミー制御回路２５に切り替えて、ゆるやかに停止する。

【0033】

強度切替部２７は、ＳＲＡＭ２３のダミー動作の強度、すなわちダミー動作を強くするか弱くするかを切り替える。ダミー動作の強度は、ＳＲＡＭ２３における消費電力の大きさや立ち上がりの強さ（勾配）に対応する。ダミー動作の強度を変更するには、ダミー動作させるＳＲＡＭの数またはＳＲＡＭの制御信号を変更する。制御信号とは、アドレス、データ、イネーブル信号、クロックなどのうちのいずれか１つまたは複数を制御する信号である。すなわち、ＳＲＡＭに消費させる電力量をアドレス、データ、イネーブル信号、クロックなどによって調整する（切り替える）。

【0034】

ダミー動作の強度（ＳＲＡＭの消費電力）を切り替えることで、電源電圧変動が、ゆるやかなカーブを描くように調整する。例えば、ダミー動作させるＳＲＡＭの個数を変えることにより、ダミー動作の強度を変えることができる。また、（１つまたは複数の）ＳＲＡＭへのアクセスの頻度を変えることにより、ＳＲＡＭの動作速度を変え、ダミー動作の強度を変えることができる。具体的には、ＳＲＡＭのアドレス信号、書き込むデータ（例えば、トグルしたデータ）をどんどん入れたり、イネーブル信号の周期を変えることで、ＳＲＡＭの消費電力（パワー）を変えることができる。ＳＲＡＭのアドレス信号を変えることで、読み書きするＳＲＡＭのアドレスを変え、ダミー動作の強度を変えることができる。

【0035】

図５は、本発明の実施形態に係る画像処理装置の撮像ブロックにおいて、各制御信号とダミー動作および電圧変動の関係を示すタイミングチャートである。ＥＮＡＢＬＥ信号がＯＮになると通常動作し、ＯＦＦになると停止する。これに合わせて通常動作用のクロック（ＣＫ（ｍａｉｎ））が入力される。ダミーＥＮＡＢＬＥ信号（Ｄｕｍｍｙ＿Ｅｎ）は、通常動作区間の前後にＯＮになり、ダミー動作を行う。また、通常動作用のクロック（ＣＫ（ｍａｉｎ））とは別系統で、ダミー動作用のクロック（ＣＫ（ｓｒａｍ））が用意されている。

【0036】

図５の「ｓｔｒｅｎｇｔｈ」はダミー動作の強度を示す。通常動作区間の前において、ダミー動作がＯＮになると、ダミー動作するＳＲＡＭの数やＳＲＡＭに入力するトグル数などを変更することにより、ダミー動作の強度をだんだん強くしていく。そして、通常動作区間に入ると、ダミー動作の強度をストンと落とす。同様に、通常動作区間の後において、ダミー動作がＯＮになると、ダミー動作するＳＲＡＭの数やＳＲＡＭに入力するトグル数などを変更することにより、ダミー動作の強度をだんだん弱くしていく。

【0037】

図５の「Ｉｖｄｄ」は過渡電流を示す。通常動作区間の前において、ダミー動作がＯＮになるとともに過渡電流は上昇し、ノーマルな状態になる。そして、通常動作区間の後において、ダミー動作がＯＮになるとともに過渡電流はノーマルな状態から下降していく。このように通常動作区間の前後で過渡電流が緩やかに変化することで、ＶＤＤの急激な変動（電源電圧変動）を抑えることができる。

【0038】

上述のように、本発明では、間欠動作において未使用のＳＲＡＭにダミー動作をさせ、消費電力を緩やかに変化させて停止または起動する。これにより、間欠動作時の電力削減が可能である。すなわち、使っていないＳＲＡＭを使って、電源変動を抑えるため、通常使用する経路メインパスと異なるところをわざと動かしている。ＳＲＡＭを利用しているので、制御や出力マスクが容易である。また、ＳＲＡＭ‐Ｂｉｓｔ (内蔵テスト回路）を利用して面積増加を抑制可能である。

【0039】

以上、画像処理装置における、イメージセンサから撮像部への入力データを例に説明を行ったが、表示部から表示装置への出力データに対しても同様の技術が適用できる。この場合、表示処理部４１における巨大演算回路に上述の実施形態を適用してダミー動作をさせる。

【0040】

本発明の実施形態に係る画像処理装置は、複数の回路を有する回路ブロックと、前記回路内に設けられたＳＲＡＭと、ダミー制御回路と、を備える。回路ブロックは、動作期間があらかじめ決められており、動作期間に応じて（同期して）回路が間欠動作を行う。ダミー制御回路は、回路ブロックの動作期間の前または後に、未使用のＳＲＡＭをダミー動作させる。
ここで、回路ブロックは、撮像ブロック全体を指してもよいし、撮像ブロック内の１つまたは複数の機能ブロックを指してもよい。

【0041】

なお、ダミー動作させるＳＲＡＭは、同じ回路ブロック内のＳＲＡＭに限定されず、同じ電源を使用する同じチップ内のＳＲＡＭであればよい。
本発明は、間欠動作の前または後（動作開始時または停止時）に、未使用のＳＲＡＭに対して意図的なダミー動作をさせればよい。

【0042】

また、モード切替部が、ＳＲＡＭをダミー動作させるタイミングを変更ことができる。また、強度切替部が、ダミーで動かすＳＲＡＭの数またはＳＲＡＭの制御信号を変えることにより、ダミー動作の強度を切り替え、ＳＲＡＭの消費電力の大きさを調整することができる。

【0043】

本発明は、撮像装置における画像処理装置や表示装置に限らず、同期信号に同期して動作する回路を有するあらゆる装置に適用できる。

【0044】

以上、本発明の一実施形態について説明したが、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において構成要素の組み合わせを変えたり、各構成要素に種々の変更を加えたり、削除したりすることができる。

【0045】

各構成要素は、それぞれの構成要素に係る機能や処理を説明するためのものである。複数の構成要素に係る機能や処理を、１つの構成（回路）が同時に実現してもよい。

【0046】

各構成要素は、それぞれもしくは全体として、１個又は複数のプロセッサ、論理回路、メモリ、入出力インターフェース及びコンピュータ読み取り可能な記録媒体などからなるコンピュータで実現するようにしてもよい。その場合、各構成要素もしくは全体の機能を実現するためのプログラムを記録媒体に記録しておき、記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって、上述した種々の機能や処理を実現してもよい。

【0047】

この場合、例えば、プロセッサは、ＣＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、およびＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の少なくとも１つである。例えば、論理回路は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）およびＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の少なくとも１つである。

【0048】

また、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器などのハードウェアを含むものであってもよい。また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリなどの書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭなどの可搬媒体、コンピュータシステムに内蔵されるハードディスクなどの記憶装置をいう。

【0049】

さらに「コンピュータ読み取り可能な記録媒体」とは、インターネットなどのネットワークや電話回線などの通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。

【0050】

また、上記プログラムは、このプログラムを記憶装置などに格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネットなどのネットワーク（通信網）や電話回線などの通信回線（通信線）のように情報を伝送する機能を有する媒体をいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現するもの、いわゆる差分ファイル（差分プログラム）であってもよい。

【0051】

本明細書において「前、後ろ、上、下、右、左、垂直、水平、縦、横、行および列」などの方向を示す言葉は、本発明の装置におけるこれらの方向を説明するために使用している。従って、本発明の明細書を説明するために使用されたこれらの言葉は、本発明の装置において相対的に解釈されるべきである。

【産業上の利用可能性】

【0052】

本発明は、同期信号に同期して動作する回路を有するあらゆる装置に広く適用でき、通常動作期間の前後に、演算回路をダミー的に動作させること（ダミー動作）で電源変動を緩やかにすることができる。

【符号の説明】

【0053】

１ イメージセンサ（撮像素子）
２ 撮像部（撮像ブロック、回路ブロック）
２Ａ〜２Ｈ 機能ブロック（回路ブロック）
３ 画像処理部
４ 表示部
５ 表示装置
６ ＤＲＡＭ
７ データバス
２１ 撮像インターフェース部（撮像ＩＦ部）
２２ 撮像処理部
２３ ＳＲＡＭ
２４ ノーマル制御回路
２５ ダミー制御回路
２６ モード切替部
２７ 強度切替部
４１ 表示処理部
４２ 表示インターフェース部（表示ＩＦ部）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】