6930427 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6930427

(24)【登録日】2021年8月16日

(45)【発行日】2021年9月1日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20210823BHJP

   H01L 27/04 20060101ALI20210823BHJP

【ＦＩ】

   H01L27/04 L

【請求項の数】9

【全頁数】19

(21)【出願番号】特願2017-561523(P2017-561523)

(86)(22)【出願日】2016年11月9日

(86)【国際出願番号】JP2016083257

(87)【国際公開番号】WO2017122416

(87)【国際公開日】20170720

【審査請求日】2019年10月17日

(31)【優先権主張番号】特願2016-4935(P2016-4935)

(32)【優先日】2016年1月14日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000002185

【氏名又は名称】ソニーグループ株式会社

(74)【代理人】

【識別番号】100112955

【弁理士】

【氏名又は名称】丸島 敏一

(72)【発明者】

【氏名】有馬 大裕

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１１−１９９２２５（ＪＰ，Ａ）

【文献】 特開２００６−３３９２５７（ＪＰ，Ａ）

【文献】 特開２０１０−０１６１４２（ＪＰ，Ａ）

【文献】 特開２００９−２６００８０（ＪＰ，Ａ）

【文献】 特開２００２−１９８４９０（ＪＰ，Ａ）

【文献】 特開２００６−１７３１４５（ＪＰ，Ａ）

【文献】 特開平０９−３０７４６８（ＪＰ，Ａ）

【文献】 特開２００６−０５９９５９（ＪＰ，Ａ）

【文献】 特開２００６−１８６０３４（ＪＰ，Ａ）

【文献】 特表２００８−５３７８４９（ＪＰ，Ａ）

【文献】 特開２０１１−０３５４０９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

インダクタが配置された基板と、
前記基板の基板平面に垂直な所定方向を上方向として前記インダクタの上方に配置され、前記基板平面に対して平行な特定の方向に沿って複数のスリットが形成された電磁シールドである上層スリット付きシールドと
を具備し、
前記複数のスリットのそれぞれの長さは、前記特定の方向の前記上層スリット付きシールドの長さよりも短く、
前記インダクタは、
前記基板平面に垂直な第１の中心軸を中心として所定の始点から所定の接続点まで時計回りに巻かれた第１の配線と、
前記基板平面に垂直な軸であって前記第１の中心軸とは異なる第２の中心軸を中心として前記所定の接続点から所定の終点まで反時計回りに巻かれた第２の配線と
を備え、
前記特定の方向は、前記第１の中心軸と前記第２の中心軸とを結ぶ線分に平行な方向であり、
前記複数のスリットの全てが、前記特定の方向に沿って形成され、
前記複数のスリットのそれぞれの長さは、前記線分より長い
半導体装置。

【請求項2】

回路が配置された回路配置基板をさらに備え、
前記回路配置基板は、前記基板に積層される
請求項１記載の半導体装置。

【請求項3】

前記インダクタの外周を囲む電磁シールドである外周シールドをさらに具備する
請求項１記載の半導体装置。

【請求項4】

前記インダクタの下方に配置された電磁シールドである下層シールドをさらに具備する請求項１記載の半導体装置。

【請求項5】

前記インダクタの下方に配置され、前記基板平面に対して平行な方向に沿ってスリットが形成された下層スリット付きシールドをさらに具備する請求項１記載の半導体装置。

【請求項6】

前記上層スリット付きシールドには固定電位が印加される
請求項１記載の半導体装置。

【請求項7】

前記インダクタに接続された容量をさらに具備し、
前記インダクタおよび前記容量は共振する
請求項１記載の半導体装置。

【請求項8】

入力信号と帰還信号との位相を比較して位相差を示す検出信号を出力する位相比較器と、
前記検出信号の示す前記位相差に応じた電圧の電圧信号を生成するチャージポンプと、
前記インダクタおよび前記容量を含む共振回路により生成された発振信号を分周して前記帰還信号として前記位相比較器に帰還させる分周器と
をさらに具備し、
前記容量は、前記電圧信号に応じて容量値が変化する可変容量である
請求項７記載の半導体装置。

【請求項9】

前記入力信号は、クロック信号である
請求項８記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、半導体装置に関する。詳しくは、電磁シールドを設けた半導体装置に関する。

【背景技術】

【0002】

従来より、半導体装置においては、静電誘導や電磁誘導による電磁ノイズを低減するために、保護対象の回路の周囲に導電体または磁性体が電磁シールドとして配置されることが多い。例えば、インダクタの周囲に、線状の導体を電磁シールドとして配線して、そのインダクタに生じる電磁ノイズを低減する半導体装置が提案されている（例えば、特許文献１参照。）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１８８３４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述の半導体装置では、積層した複数の半導体チップに回路を分散して配置した場合には、インダクタに生じる電磁ノイズを十分に低減することができないおそれがある。これは、配線を電磁シールドとして用いた場合、基板に平行な方向からの磁界による電磁ノイズを低減することができるが、基板に垂直な方向からの磁界による電磁ノイズを低減することができないためである。一方、インダクタの上面や下面を板状の電磁シールドで覆った場合には、基板に垂直な方向の磁界を遮断して電磁ノイズを十分に低減することができるものの、その電磁シールドで発生した渦電流により、インダクタのインダクタンスが低下するおそれがある。これは、渦電流によって、インダクタが生成した磁界の方向と逆方向の磁界が生成され、その磁界によりインダクタに逆起電力が生じてしまうためである。インダクタンスが低下すると、インダクタのＱ値が劣化してしまい、信号品質の低下を招いてしまう。また、例えば、ＬＣ共振回路でインダクタを用いている場合、発振周波数の変化を引き起こしてしまう。このため、インダクタンスの低下量は少ないことが望ましい。このように、上述の線状や板状の電磁シールドでは、インダクタンスの低下を抑制しつつ電磁ノイズを低減することが困難である。

【0005】

本技術はこのような状況に鑑みて生み出されたものであり、電磁シールドを設けた半導体装置において、インダクタンスの低下を抑制しつつ電磁ノイズを低減することを目的とする。

【課題を解決するための手段】

【0006】

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、インダクタが配置された基板と、上記基板の基板平面に垂直な所定方向を上方向として上記インダクタの上方に配置され、上記基板平面に対して平行な方向に沿ってスリットが形成された電磁シールドである上層スリット付きシールドとを具備する半導体装置である。これにより、上層スリット付きシールドが電磁ノイズを低減するという作用をもたらす。

【0007】

また、この第１の側面において、回路が配置された回路配置基板をさらに備え、上記回路配置基板は、上記基板に積層されてもよい。これにより、回路配置基板が積層された半導体装置において電磁ノイズが低減するという作用をもたらす。

【0008】

また、この第１の側面において、上記インダクタは、上記基板平面に垂直な第１の中心軸を中心として所定の始点から所定の接続点まで時計回りに巻かれた第１の配線と、上記基板平面に垂直な軸であって上記第１の中心軸とは異なる第２の中心軸を中心として上記所定の接続点から所定の終点まで反時計回りに巻かれた第２の配線とを備えてもよい。これにより、第１および第２の配線のそれぞれで逆方向の磁界が生じるという作用をもたらす。

【0009】

また、この第１の側面において、上記スリットは、上記第１の中心軸と上記第２の中心軸とを結ぶ直線に平行な方向に沿って形成されてもよい。これにより、挿入シールドにおける渦電流の発生が抑制されるという作用をもたらす。

【0010】

また、この第１の側面において、上記インダクタは、上記基板平面に垂直な所定の中心軸を中心として所定の始点から所定の接続点まで複数回に亘って旋回する渦巻き状の経路に沿って巻かれた第１の配線と、上記所定の中心軸を中心として上記所定の接続点から所定の終点まで複数回に亘って旋回する渦巻き状の経路に沿って巻かれた第２の配線とを備え、上記第１の配線は、上記所定の始点から上記所定の接続点に対して旋回するたびに旋回半径が小さくなり、上記第２の配線は、上記所定の接続点から上記所定の終点に対して旋回するたびに旋回半径が大きくなってもよい。これにより、差動信号を出力するインダクタに生じる電磁ノイズを低減するという作用をもたらす。

【0011】

また、この第１の側面において、上記インダクタは、渦巻き状の経路に沿って巻かれた配線を備えてもよい。これにより、渦巻き状のインダクタに生じる電磁ノイズを低減するという作用をもたらす。

【0012】

また、この第１の側面において、上記インダクタの外周を囲む電磁シールドである外周シールドをさらに具備してもよい。これにより、インダクタの外周の回路で生じた磁界による電磁ノイズを低減するという作用をもたらす。

【0013】

また、この第１の側面において、上記インダクタの下方に配置された電磁シールドである下層シールドをさらに具備してもよい。これにより、インダクタの下方の回路で生じた磁界による電磁ノイズを低減するという作用をもたらす。

【0014】

また、この第１の側面において、上記インダクタの下方に配置され、上記基板平面に対して平行な方向に沿ってスリットが形成された下層スリット付きシールドをさらに具備してもよい。これにより、インダクタの下方の回路で生じた磁界による電磁ノイズを低減するという作用をもたらす。

【0015】

また、この第１の側面において、上記上層スリット付きシールドには固定電位が印加されてもよい。これにより、静電誘導による電磁ノイズを低減するという作用をもたらす。

【0016】

また、この第１の側面において、上記インダクタに接続された容量をさらに具備し、、上記インダクタおよび上記容量は共振してもよい。これにより、共振回路において電磁ノイズを低減するという作用をもたらす。

【0017】

また、この第１の側面において、入力信号と帰還信号との位相を比較して位相差を示す検出信号を出力する位相比較器と、上記検出信号の示す上記位相差に応じた電圧の電圧信号を生成するチャージポンプと、上記インダクタおよび上記容量を含む共振回路により生成された発振信号を分周して上記帰還信号として上記位相差検出器に帰還させる分周器と
をさらに具備し、上記容量は、上記電圧信号に応じて容量値が変化する可変容量であってもよい。これにより、入力信号の周期が逓倍されるという作用をもたらす。

【0018】

また、この第１の側面において、上記入力信号は、クロック信号であってもよい。これにより、クロック信号が逓倍されるという作用をもたらす。

【発明の効果】

【0019】

本技術によれば、電磁シールドを設けた半導体装置において、インダクタンスの低下を抑制しつつ電磁ノイズを低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

【図面の簡単な説明】

【0020】

【図1】本技術の第１の実施の形態における半導体装置の一構成例を示すブロック図である。

【図2】本技術の第１の実施の形態における位相同期回路の一構成例を示すブロック図である。

【図3】本技術の第１の実施の形態における電圧制御発振器および電磁シールドの一構成例を示す回路図である。

【図4】本技術の第１の実施の形態における半導体装置の斜視図の一例である。

【図5】本技術の第１の実施の形態におけるインダクタの平面図の一例である。

【図6】本技術の第１の実施の形態における上層シールドの平面図の一例である。

【図7】本技術の第１の実施の形態におけるインダクタに流れる電流の方向の一例を示す図である。

【図8】本技術の第１の実施の形態における上層シールド内の誘導電流の方向の一例を示す図である。

【図9】本技術の第１の実施の形態における絶縁レベルの測定方法を説明するための図である。

【図10】本技術の第１の実施の形態における周波数毎の絶縁レベルを示すグラフである。

【図11】本技術の第１の実施の形態における周波数毎のインダクタンスを示すグラフである。

【図12】本技術の第１の実施の形態における周波数毎のＱ値を示すグラフである。

【図13】本技術の第２の実施の形態におけるインダクタの平面図の一例である。

【図14】本技術の第３の実施の形態におけるインダクタの平面図の一例である。

【図15】本技術の第４の実施の形態における電圧制御発振器および電磁シールドの一構成例を示す回路図である。

【図16】本技術の第４の実施の形態におけるインダクタおよび電磁シールドの斜視図の一例である。

【図17】本技術の第４の実施の形態におけるインダクタおよび電磁シールドの断面図の一例である。

【発明を実施するための形態】

【0021】

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（インダクタと回路との間にスリット付きのシールドを挿入した例）
２．第２の実施の形態（差動信号を生成するインダクタと回路との間にスリット付きのシールドを挿入した例）
３．第３の実施の形態（渦巻き状のインダクタと回路との間にスリット付きのシールドを挿入した例）
４．第４の実施の形態（インダクタと回路との間にスリット付きのシールドを挿入し、下層シールドおよび外周シールドを設けた例）

【0022】

＜１．第１の実施の形態＞
［半導体装置の構成例］
図１は、本技術の実施の形態における半導体装置１００の一構成例を示すブロック図である。この半導体装置１００として、例えば、撮像素子やＬＳＩ（Large Scale Integration）などを搭載した装置が想定される。半導体装置１００には、上側チップ１１０および下側チップ１５０などの、積層された複数の半導体チップが設けられる。この上側チップ１１０には、論理回路１１１が配置される。また、下側チップ１５０には、論理回路１５１および位相同期回路２００が配置される。

【0023】

なお、２枚の半導体チップを積層しているが、積層する半導体チップの枚数は２枚に限定されず、３枚以上であってもよい。

【0024】

論理回路１１１は、所定の処理を実行するものである。この論理回路１１１は、下側の論理回路１５１との間で信号線１１９を介してデータを送受信する。論理回路１１１としては、例えば、画素回路や、その画素回路を駆動する垂直駆動回路が想定される。

【0025】

論理回路１５１は、位相同期回路２００からのクロック信号ＣＬＫ_ｏｕｔに同期して、所定の処理を実行するものである。論理回路１５１としては、例えば、ＡＤ（Analog to Digital）変換器や、そのＡＤ変換器を駆動する水平駆動回路が想定される。

【0026】

位相同期回路２００には、外部の水晶発振器などにより生成された所定の周期のクロック信号ＣＬＫ_ｉｎが入力される。位相同期回路２００は、そのクロック信号ＣＬＫ_ｉｎを所定の逓倍比で逓倍してクロック信号ＣＬＫ_ｏｕｔとして論理回路１５１に信号線２０９を介して出力する。

【0027】

［位相同期回路の構成例］
図２は、第１の実施の形態における位相同期回路２００の一構成例を示すブロック図である。この位相同期回路２００は、位相比較器２１０、チャージポンプ２２０、分周器２３０および電圧制御発振器２４０を備える。

【0028】

位相比較器２１０は、水晶発振器１５２からのクロック信号ＣＬＫ_ｉｎと、分周器２３０からのクロック信号ＣＬＫ_ｆｂとの位相を比較するものである。この位相比較器２１０は、比較結果に基づいて、それらの信号の位相差を示す検出信号ＵＰおよびＤＮを生成してチャージポンプ２２０に供給する。例えば、検出信号ＵＰおよびＤＮのパルス幅の差が、クロック信号ＣＬＫ_ｉｎとクロック信号ＣＬＫ_ｆｂとの位相差を示す。

【0029】

チャージポンプ２２０は、検出信号ＵＰおよびＤＮの示す位相差に応じた電圧の制御信号Ｖｃを生成するものである。このチャージポンプ２２０は、制御信号Ｖｃを電圧制御発振器２４０に供給する。

【0030】

電圧制御発振器２４０は、制御信号Ｖｃの電圧に応じた周波数のクロック信号ＣＬＫ_ｏｕｔを生成し、分周器２３０および論理回路１５１に供給するものである。このクロック信号ＣＬＫ_ｏｕｔは、例えば、シングルエンド信号である。

【0031】

分周器２３０は、電圧制御発振器２４０からのクロック信号ＣＬＫ_ｏｕｔを所定の分周比で分周するものである。この分周器２３０は、分周した信号をクロック信号ＣＬＫ_ｆｂとして位相比較器２１０に帰還させる。このように電圧制御発振器２４０からのクロック信号ＣＬＫ_ｏｕｔを分周した信号を帰還させることにより、位相同期回路２００は、クロック信号ＣＬＫ_ｉｎを逓倍した信号を生成することができる。

【0032】

［電圧制御発振器の構成例］
図３は、第１の実施の形態における電圧制御発振器２４０および電磁シールドの一構成例を示す回路図である。この電圧制御発振器２４０は、増幅回路２４１、インダクタ２５０および可変容量２４２を備える。可変容量２４２およびインダクタ２５０は、増幅回路２４１に並列に接続される。また、下側チップ１５０から上側チップ１１０に向かう方向を上方向として、インダクタ２５０の上方に上層シールド２６０が積層される。

【0033】

可変容量２４２は、チャージポンプ２２０からの制御信号Ｖｃの電圧に応じて電気容量が変化するキャパシタである。例えば、バリキャップダイオードが、可変容量２４２として用いられる。なお、可変容量２４２は、特許請求の範囲に記載の容量の一例である。

【0034】

インダクタ２５０は、可変容量２４２と共振してクロック信号を生成するものである。また、このインダクタ２５０は、上方向または下方向への磁界を生成する。

【0035】

増幅回路２４１は、可変容量２４２およびインダクタ２５０からなるＬＣ共振回路により生成された信号を増幅し、クロック信号ＣＬＫ_ｏｕｔとして分周器２３０および論理回路１５１に供給するものである。

【0036】

上層シールド２６０は、上側チップ１１０および下側チップ１５０のそれぞれの基板平面に対して平行な方向に沿ってスリットが形成された電磁シールドである。また、上層シールド２６０には、所定の固定電位（例えば、グランド電位）が印加される。この上層シールド２６０により、上側の論理回路１１１で発生した磁界による電磁ノイズが遮蔽され、その電磁ノイズから下側のインダクタ２５０が保護される。

【0037】

なお、上層シールド２６０の電位を固定電位としているが、浮動電位としてもよい。この場合には、上層シールド２６０は、電磁誘導による電磁ノイズのみを遮蔽する磁界シールドとして機能する。静電誘導による電磁ノイズも遮蔽する必要がある場合には、上層シールド２６０に固定電位が印加される。

【0038】

また、上層シールド２６０を電圧制御発振器２４０内のインダクタ２５０の上方に配置しているが、電圧制御発振器２４０以外の回路（バッファ回路やクロック分配回路など）に設けられたインダクタの上方に配置してもよい。

【0039】

図４は、第１の実施の形態における半導体装置の斜視図の一例である。同図におけるａは、上側チップ１１０および下側チップ１５０の斜視図の一例である。同図におけるｂは、上層シールド２６０を拡大した斜視図の一例であり、同図におけるｃは、インダクタ２５０を拡大した斜視図の一例である。

【0040】

図４におけるａに例示するように、下側チップ１５０にインダクタ２５０が配置され、その上方に、上層シールド２６０が積層される。言い換えれば、上層シールド２６０は、インダクタ２５０と上側チップ１１０との間に挿入される。そして、上層シールド２６０の上方の上側チップ１１０に論理回路１１１が配置される。この論理回路１１１において、インダクタ２５０の上方には、インダクタ２５０と同じ形状のインダクタが設けられないものとする。

【0041】

なお、上側チップ１１０は、特許請求の範囲に記載の回路配置基板の一例であり、下側チップ１５０は、特許請求の範囲に記載のインダクタ配置基板の一例である。また、上層シールド２６０は、特許請求の範囲に記載の上層スリット付きシールドの一例である。

【0042】

また、上層シールド２６０をインダクタ２５０と上側チップ１１０との間に挿入しているが、インダクタ２５０と、それ以外の回路との間に上層シールド２６０が配置されるのであれば、この構成に限定されない。例えば、上層シールド２６０を上側チップ１１０に設け、その上方に論理回路１１１を積層してもよい。

【0043】

また、図４におけるｂに例示するように、上層シールド２６０には、上側チップ１１０および下側チップ１５０の基板平面に対して平行な方向に沿って、所定数のスリットが形成される。

【0044】

また、図４におけるｃに例示するように、インダクタ２５０は、接続された配線２５１および配線２５２から構成される。これらの配線２５１および配線２５２は、基板平面に垂直な中心軸を中心として円形に巻かれている。また、これらの配線２５１および２５２は、複数層に積層されている。なお、これらの配線を複数層とせずに単層としてもよい。

【0045】

そして、配線２５１および配線２５２のそれぞれの中心は同一でなく、一定の距離を空けて配置されている。これらの中心を結ぶ直線に平行な方向を以下、Ｘ方向とする。また、基板平面に対して平行で、Ｘ方向に垂直な方向を以下、Ｙ方向とする。基板平面に垂直な方向を以下、Ｚ方向とする。上述の上層シールド２６０のスリットは、Ｘ方向に沿って形成される。

【0046】

［インダクタの構成例］
図５は、第１の実施の形態におけるインダクタ２５０の平面図の一例である。このインダクタ２５０は、接続された配線２５１および配線２５２から構成される。ここで、配線２５１の両端のうち配線２５２と接続されていない方の一端を始点５０１とし、他端を接続点５０２とする。また、配線２５２の両端のうち配線２５１と接続されていない方の一端を終点５０３とする。

【0047】

配線２５１は、Ｚ方向に平行な中心軸を中心として始点５０１から接続点５０２まで時計回りに巻かれている。一方、配線２５２は、Ｚ方向に平行な中心軸を中心として接続点５０２から終点５０３まで反時計回りに巻かれている。配線２５１および２５２のそれぞれの巻き数は例えば、２回である。なお、巻き数は２回に限定されない。

【0048】

そして、配線２５１および配線２５２のそれぞれの中心は同一でなく、これらの中心は、Ｘ方向に平行な直線上に配置されている。このような８の字型のインダクタ２５０において、始点５０１および終点５０３の一方から他方へ電流を流すと、配線２５１と、配線２５２とで互いに逆方向の磁界が生じる。例えば、配線２５１で上方向の磁界が生じるときには、配線２５２で下方向の磁界が生じる。

【0049】

［上層シールドの構成例］
図６は、第１の実施の形態における上層シールド２６０の平面図の一例である。この上層シールド２６０には、Ｘ方向に沿って所定数のスリットが形成されている。また、上層シールド２６０には、所定の固定電位（グランド電位など）が印加される。

【0050】

図７は、第１の実施の形態におけるインダクタ２５０に流れる電流の方向の一例を示す図である。始点５０１から終点５０３の方向に電流を流すと、配線２５１において、時計回りに電流が流れ、配線２５２において反時計回りに電流が流れる。

【0051】

図８は、第１の実施の形態における上層シールド２６０内の誘導電流の方向の一例を示す図である。同図において、太い点線は、配線２５１に流れる電流を示し、細い点線は、配線２５１で生じた磁界により上層シールド２６０に誘導される渦電流を示す。また、太い実線は、配線２５２に流れる電流の経路を示し、細い実線は、配線２５２で生じた磁界により上層シールド２６０に誘導される渦電流を示す。

【0052】

配線２５１では時計回りに電流が流れて、その電流により下方向の磁界が生じる。この磁界により、電磁誘導の法則に従って、上層シールド２６０に反時計回りの渦電流（点線）が流れる。一方、配線２５２では、反時計回りに電流が流れて、その電流により上方向の磁界が生じる。この磁界により、電磁誘導の法則に従って、上層シールド２６０に時計回りの渦電流（実線）が流れる。

【0053】

前述したように上層シールド２６０においてスリットは、Ｘ方向に沿って形成されている。また、インダクタ２５０において配線２５１および２５２はＸ方向に沿って並んでいる。したがって、配線２５１側を左側、配線２５２側を右側として、上層シールド２６０の右側で誘導された渦電流がスリットに沿って左側に流れ、左側で誘導された渦電流はスリットに沿って右側に流れこむ。これらの渦電流は、互いに向きが逆であるため、打ち消しあう。このため、上層シールド２６０全体では渦電流がほとんど生じず、その渦電流により生成された磁界によってインダクタ２５０に逆起電力が生じるおそれが無くなる。したがって、その逆起電力によるインダクタ２５０のインダクタンスの低下を抑制することができる。また、インダクタンスの低下を抑制することにより、インダクタ２５０のＱ値の低下を抑制することができる。ここで、Ｑ値は、例えば、次の式により表される。
Ｑ＝２πｆＬ／Ｒ
上式において、Ｌは、インダクタ２５０のインダクタンスを示し、単位は例えば、ヘンリー（Ｈ）である。ｆは、インダクタ２５０が可変容量２４２などと共振する際の発振周波数を示し、単位は例えば、ヘルツ（Ｈｚ）である。Ｒは、インダクタンス２５０の内部抵抗を示し、単位は例えば、オーム（Ω）である。

【0054】

また、インダクタ２５０の上方の論理回路１１１で生じた磁界によっても上層シールド２６０に渦電流が生じるが、前述したように、インダクタ２５０の上方には、インダクタ２５０と同じ形状の素子は設けられていない。このため、論理回路１１１からの磁界により生じた渦電流は打ち消されることが無く、その渦電流により生じた逆方向の磁界により、論理回路１１１からの磁界が打ち消される。これにより、上方からの電磁ノイズが遮蔽される。したがって、インダクタ２５０のインダクタンスの低下を抑制しつつ、インダクタ２５０以外の回路で生じた磁界による電磁ノイズを低減して、その電磁ノイズからインダクタ２５０を保護することができる。

【0055】

ここで、Ｘ方向で無く、Ｙ方向に沿ってスリットが形成された比較例の上層シールド２６０を仮定する。この比較例では、スリットに沿ってＹ方向に渦電流が流れる。しかし、配線２５１および２５２はＸ方向に配置されているため、上層シールド２６０の右側で誘導された渦電流が左側に流れず、左側で誘導された渦電流が右側に流れることもなくなる。したがって、中央付近を除いて、渦電流が打ち消されず、その渦電流により生じた磁界により、インダクタ２５０のインダクタンスが低下するおそれがある。

【0056】

また、方向に関わらず、スリット自体を上層シールド２６０に設けない場合には、スリットにより渦電流の方向が制限されることが無いため、渦電流の電流値の合計が、スリットを設けた場合よりも大きくなる。このため、スリットを設けた場合と比較して、インダクタンスの低下量が大きくなってしまう。

【0057】

図９は、第１の実施の形態における絶縁レベルの測定方法を説明するための図である。上層シールド２６０の上方に、インダクタ２５０と異なる形状（渦巻き形状など）のインダクタ３０２を配置し、そのインダクタ３０２に、交流電源３０１を接続する。交流電源３０１からの交流信号の周波数がｆであるときの交流電源３０１の供給電流は、ｉ_ｉｎ（ｆ）として測定される。周波数ｆの単位は、例えば、ヘルツ（Ｈｚ）である。また、インダクタンス２５０の両端は接地される。インダクタ３０２が生成した磁界により、インダクタ２５０に誘導される正相信号の電流は、ｉ_ｐ（ｆ）として測定され、逆相信号の電流は、ｉ_ｎ（ｆ）として測定される。これらの電流の単位は、例えば、アンペア（Ａ）である。そして、これらの測定値に基づいて次の式により、絶縁レベルＬＶ_ＩＳＯが算出される。

【数1】

【0058】

この絶縁レベルＬＶ_ＩＳＯは、インダクタ２５０の上方の回路（インダクタ３０２など）で生じた電磁ノイズを遮蔽する効果の高さを示す。絶縁レベルＬＶ_ＩＳＯの値が小さいほど、電磁ノイズの遮蔽効果が高いことを意味する。絶縁レベルＬＶ_ＩＳＯの単位は、デシベル（ｄＢ）である。

【0059】

図１０は、第１の実施の形態における周波数毎の絶縁レベルを示すグラフである。同図において縦軸は、絶縁レベルＬＶ_ＩＳＯ（ｄＢ）を示し、横軸は交流信号の周波数ｆ（Ｈｚ）を示す。また、同図において点線の曲線は、上層シールド２６０を設けない場合の絶縁レベルＬＶ_ＩＳＯの特性を示し、実線の曲線は、上層シールド２６０を設けた場合の絶縁レベルＬＶ_ＩＳＯの特性を示す。

【0060】

図１０に例示するように、上層シールド２６０を設けることにより、上層シールド２６０を設けない場合よりも絶縁レベルＬＶ_ＩＳＯを小さくすることができる。すなわち、インダクタ２５０以外の回路からの電磁ノイズの遮蔽効果を向上させることができる。

【0061】

図１１は、第１の実施の形態における周波数毎のインダクタンスを示すグラフである。同図における縦軸は、インダクタ２５０のインダクタンスＬ（Ｈ）を示し、横軸は交流信号の周波数ｆ（Ｈｚ）を示す。また、同図において点線の曲線は、上層シールド２６０を設けない場合のインダクタンスＬの特性を示し、実線の曲線は、上層シールド２６０を設けた場合のインダクタンスＬの特性を示す。

【0062】

図１１に例示するように、上層シールド２６０を設けても上層シールド２６０を設けない場合と比較してインダクタンスＬの値はほとんど低下（劣化）しない。

【0063】

図１２は、第１の実施の形態における周波数毎のＱ値を示すグラフである。同図における縦軸は、インダクタ２５０のＱ値を示し、横軸は交流信号の周波数ｆ（Ｈｚ）を示す。また、同図において点線の曲線は、上層シールド２６０を設けない場合のＱ値の特性を示し、実線の曲線は、上層シールド２６０を設けた場合のＱ値の特性を示す。

【0064】

図１２に例示するように、上層シールド２６０を設けても上層シールド２６０を設けない場合と比較してＱ値はほとんど低下（劣化）しない。

【0065】

図１０乃至１２に例示したように、上層シールド２６０を設けることにより、インダクタンスＬおよびＱ値の劣化を抑制しつつ、電磁ノイズを低減することができる。

【0066】

このように、本技術の第１の実施の形態によれば、スリットを形成した上層シールド２６０をインダクタ２５０と論理回路１１１との間に挿入したため、論理回路１１１で生じた磁界による電磁ノイズを低減することができる。また、上層シールド２６０のスリットにより、渦電流が低減するため、インダクタ２５０のインダクタンスの低下を抑制することができる。

【0067】

＜２．第２の実施の形態＞
上述の第１の実施の形態では、８の字型のインダクタ２５０の上方に上層シールド２６０を配置して、インダクタ２５０を電磁ノイズから保護していたが、８の字型以外の形状のインダクタを保護対象とすることもできる。例えば、クロック信号を差動信号とする場合には、中心が同一の渦巻き状の２つの配線を接続した、特殊な形状のインダクタが用いられる。この第２の実施の形態の半導体装置１００は、中心が同一の渦巻き状の２つの配線からなるインダクタ２６５を保護対象とする点において第１の実施の形態と異なる。

【0068】

図１３は、第２の実施の形態におけるインダクタ２６５の平面図の一例である。このインダクタ２６５の上方に上層シールド２６０が配置される。第２の実施の形態では、上層シールド２６０のスリットの方向は基板平面に対して平行な方向であればよく、Ｘ方向に限定されない。

【0069】

インダクタ２６５は、接続された配線２６６および配線２６７から構成される。ここで、配線２６６の両端のうち配線２６７と接続されていない方の一端を始点５１１とし、他端を接続点５１２とする。また、配線２６７の両端のうち配線２６６と接続されていない方の一端を終点５１３とする。

【0070】

配線２６６は、Ｚ軸方向に平行な中心軸を中心として、始点５１１から接続点５１２まで複数回に亘って時計回りに旋回する渦巻き状の経路に沿って巻かれている。一方、配線２６７は、配線２６６と同一の中心軸を中心として、接続点５１２から終点５１３まで複数回に亘って時計回りに旋回する渦巻き状の経路に沿って巻かれている。また、配線２６６は、始点５１１から接続点５１２に対して旋回するたびに旋回半径が小さくなり、配線２６７は、接続点５１２から終点５１３に対して旋回するたびに旋回半径が大きくなる。始点５１１には正相信号が入出力され、終点５１３には逆相信号が入出力される。このように、配線２６６と配線２６７とは対照的な形状を有するため、正相信号と逆相信号とのそれぞれのデューティ比を同程度にすることできる。

【0071】

上述の形状のインダクタ２６５を上層シールド２６０で保護する場合、第１の実施の形態の８の字型のインダクタ２５０と異なり、配線２６６および配線２６７で流れる電流の方向が同一であるため、上層シールド２６０で発生する渦電流が打ち消されない。このため、インダクタンスの低下を抑制する効果はスリットのない板状の電磁シールドよりは高いものの、第１の実施の形態と比較して低くなる。しかし、その代わりに、その渦電流によりインダクタ２６５で生じた磁界を打ち消すことができるため、上方の論理回路１１１に生じる電磁ノイズを低減することができる。すなわち、上層シールド２６０は、インダクタ２６５に加えて、論理回路１１１も電磁ノイズから保護することができる。

【0072】

このように、本技術の第２の実施の形態によれば、中心が同一の渦巻き状の２つの配線からなるインダクタ２６５と論理回路１１１との間に上層シールド２６０を挿入したため、インダクタ２６５に加えて論理回路１１１も電磁ノイズから保護することができる。また、渦巻き状の２つの配線からなるインダクタ２６５を用いることにより、差動信号を出力する際に、その差動信号内の正相信号および逆相信号のそれぞれのデューティ比を同程度に揃えることができる。

【0073】

＜３．第３の実施の形態＞
上述の第１の実施の形態では、８の字型のインダクタ２５０の上方に上層シールド２６０を配置して、インダクタ２５０を電磁ノイズから保護していたが、８の字型以外の形状のインダクタを保護対象とすることもできる。例えば、クロック信号をシングルエンド信号とする場合には、８の字型の代わりに渦巻き状のインダクタを用いることもできる。この第３の実施の形態の半導体装置１００は、渦巻き状のインダクタ２７０を保護対象とする点において第１の実施の形態と異なる。

【0074】

図１４は、第３の実施の形態におけるインダクタ２７０の平面図の一例である。このインダクタ２７０の上方に上層シールド２６０が配置される。第３の実施の形態では、上層シールド２６０のスリットの方向は基板平面に対して平行な方向であればよく、Ｘ方向に限定されない。

【0075】

インダクタ２７０は、Ｚ方向に平行な中心軸を中心として、始点５２１から終点５２２へ渦巻き状に巻かれた配線から構成される。

【0076】

上述の形状のインダクタ２７０を上層シールド２６０で保護する場合、インダクタンスの低下を抑制する効果はスリットのない板状の電磁シールドよりは高いものの、第１の実施の形態と比較して低くなる。しかし、その代わりに、上方の論理回路１１１に生じる電磁ノイズを上層シールド２６０が遮蔽することができる。

【0077】

このように、本技術の第３の実施の形態によれば、渦巻き状のインダクタ２７０と論理回路１１１との間に上層シールド２６０を挿入したため、インダクタ２７０に加えて論理回路１１１も電磁ノイズから保護することができる。また、８の字形状と比較して単純な渦巻き状のインダクタ２７０により、シングルエンド信号を出力することができる。

【0078】

＜４．第４の実施の形態＞
上述の第１の実施の形態では、インダクタ２５０の上方にのみ電磁シールド（上層シールド２６０）を配置していたが、インダクタ２５０の下方や同一基板（下側チップ１５０）上の回路で生じた磁界により電磁ノイズが発生することもある。このような電磁ノイズを上層シールド２６０のみでは低減することが困難である。この第４の実施の形態の半導体装置１００は、インダクタ２５０の下方や同一基板上の回路による電磁ノイズを低減する点において第１の実施の形態と異なる。

【0079】

図１５は、第４の実施の形態における電圧制御発振器２４０および電磁シールドの一構成例を示す回路図である。この第４の実施の形態では、電磁シールドとして、上層シールド２６０に加えて、外周シールド２８０および下層シールド２９０がさらに設けられる。

【0080】

外周シールド２８０は、下側チップ１５０において、インダクタ２５０の外周を囲む電磁シールドである。例えば、インダクタ２５０を囲む導電性の配線が外周シールド２８０として用いられる。この外周シールド２８０の電位は例えば、浮動電位である。なお、外周シールド２８０の電位を固定電位としてもよい。

【0081】

下層シールド２９０は、インダクタ２５０の下方に配置された電磁シールドである。この下層シールド２９０は、例えば、下側チップ１５０とインダクタ２５０との間に挿入される。また、下層シールド２９０には、固定電位（グランド電位など）が印加される。なお、下層シールド２９０の電位を浮動電位としてもよい。

【0082】

図１６は、第４の実施の形態におけるインダクタ２５０および電磁シールドの斜視図の一例である。同図におけるａは、上層シールド２６０の斜視図の一例であり、同図におけるｂは、インダクタ２５０の斜視図の一例である。また、同図におけるｃは、外周シールド２８０の斜視図の一例である。この外周シールド２８０は、インダクタ２５０の高さに合わせて積層されている。同図におけるｄは、下層シールド２９０の斜視図の一例である。下層シールド２９０として、例えば、一定のパターン（Ｘに類似した形状など）を有するＰＧＳ（patterned ground shield）などが用いられる。なお、ＰＧＳの代わりに、上層シールド２６０と同じ形状のシールドを下層シールド２９０として配置してもよい。

【0083】

なお、外周シールド２８０および下層シールド２９０の両方を配置しているが、これらの一方のみを配置してもよい。

【0084】

図１７は、第４の実施の形態におけるインダクタ２５０および電磁シールドの断面図の一例である。同図に例示するように、インダクタ２５０の側面は、外周シールド２８０で覆われ、上面は上層シールド２６０で覆われ、下面は下層シールド２９０で覆われる。このため、インダクタ２５０の上方、下方および下側チップ１５０上の回路で生じた磁界による電磁ノイズから、インダクタ２５０を保護することができる。また、インダクタ２５０で生じた磁界による電磁ノイズから、インダクタ２５０の下方の回路と下側チップ１５０上の回路とを保護することができる。

【0085】

このように、本技術の第４の実施の形態によれば、インダクタ２５０の外周および下方に外周シールド２８０および下層シールド２９０をさらに配置したため、インダクタ２５０と同一基板上および下方の回路からの磁界による電磁ノイズを低減することができる。

【0086】

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

【0087】

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

【0088】

なお、本技術は以下のような構成もとることができる。
（１）インダクタが配置された基板と、
前記基板の基板平面に垂直な所定方向を上方向として前記インダクタの上方に配置され、前記基板平面に対して平行な方向に沿ってスリットが形成された電磁シールドである上層スリット付きシールドと
を具備する半導体装置。
（２）回路が配置された回路配置基板をさらに備え、
前記回路配置基板は、前記基板に積層される
前記（１）記載の半導体装置。
（３）前記インダクタは、
前記基板平面に垂直な第１の中心軸を中心として所定の始点から所定の接続点まで時計回りに巻かれた第１の配線と、
前記基板平面に垂直な軸であって前記第１の中心軸とは異なる第２の中心軸を中心として前記所定の接続点から所定の終点まで反時計回りに巻かれた第２の配線と
を備える
前記（１）記載の半導体装置。
（４）前記スリットは、前記第１の中心軸と前記第２の中心軸とを結ぶ直線に平行な方向に沿って形成される
前記（３）記載の半導体装置。
（５）前記インダクタは、
前記基板平面に垂直な所定の中心軸を中心として所定の始点から所定の接続点まで複数回に亘って旋回する渦巻き状の経路に沿って巻かれた第１の配線と、
前記所定の中心軸を中心として前記所定の接続点から所定の終点まで複数回に亘って旋回する渦巻き状の経路に沿って巻かれた第２の配線と
を備え、
前記第１の配線は、前記所定の始点から前記所定の接続点に対して旋回するたびに旋回半径が小さくなり、
前記第２の配線は、前記所定の接続点から前記所定の終点に対して旋回するたびに旋回半径が大きくなる
請求項１記載の半導体装置。前記（１）記載の半導体装置。
（６）前記インダクタは、渦巻き状の経路に沿って巻かれた配線を備える
前記（１）記載の半導体装置。
（７）前記インダクタの外周を囲む電磁シールドである外周シールドをさらに具備する
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記インダクタの下方に配置された電磁シールドである下層シールドをさらに具備する前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記インダクタの下方に配置され、前記基板平面に対して平行な方向に沿ってスリットが形成された下層スリット付きシールドをさらに具備する前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記上層スリット付きシールドには固定電位が印加される
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記インダクタに接続された容量をさらに具備し、
前記インダクタおよび前記容量は共振する
前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）入力信号と帰還信号との位相を比較して位相差を示す検出信号を出力する位相比較器と、
前記検出信号の示す前記位相差に応じた電圧の電圧信号を生成するチャージポンプと、
前記インダクタおよび前記容量を含む共振回路により生成された発振信号を分周して前記帰還信号として前記位相差検出器に帰還させる分周器と
をさらに具備し、
前記容量は、前記電圧信号に応じて容量値が変化する可変容量である
前記（１１）記載の半導体装置。
（１３）前記入力信号は、クロック信号である
前記（１２）記載の半導体装置。

【符号の説明】

【0089】

１００ 半導体装置
１１０ 上側チップ
１１１、１５１ 論理回路
１５０ 下側チップ
２００ 位相同期回路
２１０ 位相比較器
２２０ チャージポンプ
２３０ 分周器
２４０ 電圧制御発振器
２４１ 増幅回路
２４２ 可変容量
２５０、２６５、２７０、３０２ インダクタ
２６０ 上層シールド
２８０ 外周シールド
２９０ 下層シールド
３０１ 交流電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】