特許 6931102 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6931102

(24)【登録日】2021年8月16日

(45)【発行日】2021年9月1日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 27/11521 20170101AFI20210823BHJP

   H01L 21/336 20060101ALI20210823BHJP

   H01L 29/788 20060101ALI20210823BHJP

   H01L 29/792 20060101ALI20210823BHJP

【ＦＩ】

   H01L27/11521

   H01L29/78 371

【請求項の数】4

【外国語出願】

【全頁数】13

(21)【出願番号】特願2020-11637(P2020-11637)

(22)【出願日】2020年1月28日

(65)【公開番号】特開2020-141131(P2020-141131A)

(43)【公開日】2020年9月3日

【審査請求日】2020年1月28日

(31)【優先権主張番号】108106386

(32)【優先日】2019年2月26日

(33)【優先権主張国】TW

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100134577

【弁理士】

【氏名又は名称】石川 雅章

(72)【発明者】

【氏名】陳 建廷

(72)【発明者】

【氏名】蔡 耀庭

(72)【発明者】

【氏名】廖 修漢

【審査官】 小山 満

(56)【参考文献】

【文献】 特開２００６−０８０２６１（ＪＰ，Ａ）

【文献】 特開２００８−２０５３７９（ＪＰ，Ａ）

【文献】 特開平１０−２６１７１４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００３５９０７（ＵＳ，Ａ１）

【文献】 特開２００９−０２７０８２（ＪＰ，Ａ）

【文献】 特開２００２−０５７２３０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５２１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

基板上に積層を形成するステップと、
前記積層をパターン化して前記積層に複数の開口部を形成するステップと、
前記開口部の側壁にスペーサを形成するステップと、
前記スペーサをマスクとして使用して第１のエッチングプロセスを実行し、複数のスタック構造部を形成するステップであり、このステップにおいて前記スペーサが前記スタック構造部に埋め込まれて前記スタック構造部の上部の幅がその下部の幅よりも小さくなる、ステップと、
前記スタック構造部と前記スペーサ上に誘電体層を形成するステップと、
前記スタック構造部の間の基板上に複数のコンタクトプラグをそれぞれ形成するステップと、
を備え、
前記コンタクトプラグを形成するステップは、
第１の導電材料を前記基板上に形成して前記スタック構造部の間の空間に充填するステップと、
前記第１の導電材料を複数の導電層にパターン化するステップと、
置換プロセスを実行して前記導電層を前記コンタクトプラグと置き換えるステップと、
を備える、メモリデバイスの製造方法。

【請求項2】

前記誘電体層を形成する前に、
ｉｎ−ｓｉｔｕ蒸気生成プロセスを実行して前記スタック構造部の側壁に酸化物層を形成するステップであり、このステップにおいて前記スタック構造部の前記上部の側壁に位置する前記酸化物層の厚さが前記スタック構造部の前記下部の側壁に位置する酸化物層の厚さよりも小さくなる、ステップ、
をさらに備える、請求項１に記載のメモリデバイスの製造方法。

【請求項3】

前記置換プロセスは、
第２のエッチングプロセスを実行して前記導電層を除去して前記スタック構造部の間に複数のコンタクト開口部をそれぞれ形成し、前記コンタクト開口部が基板を露出するステップと、
前記複数のコンタクトプラグを形成するために、前記コンタクト開口部に第２の導電材料を充填するステップと、
を備える、請求項１に記載のメモリデバイスの製造方法。

【請求項4】

前記第１の導電材料は前記第２の導電材料とは異なる、請求項３に記載のメモリデバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、記憶装置およびその製造方法に関する。

【背景技術】

【0002】

半導体技術の進歩に伴い、半導体メモリデバイスのサイズはますます小さくなり、半導体メモリデバイスの集積度が増加し、それにより、同じチップ上により多くの機能デバイスを集積している。 この場合、半導体メモリデバイスの線幅も徐々に縮小されるため、電子製品は軽量でコンパクトになり得る。 ただし、デバイスの線幅が小さくなるにつれて、半導体プロセス技術は多くの課題に直面する。

【発明の概要】

【発明の課題】

【0003】

本発明は、二重保護の効果を達成するために、スタック構造部に埋め込まれたスペーサとスタック構造部をコンフォーマルに覆う誘電体層とを有するメモリデバイスを提供する。

【0004】

本発明は、スタック構造部の上部の保護を高めるためにスペーサがスタック構造部に埋め込まれ、それによってゲート置換プロセス中のプロセスマージンを改善するメモリデバイスの製造方法を提供する。

【課題を解決するための手段】

【0005】

本発明は、基板、複数のスタック構造部、スペーサ、誘電体層、および複数のコンタクトプラグを含むメモリデバイスを提供する。前記スタック構造部は前記基板上に配置される。前記スペーサは、前記スタック構造部の上部の幅が下部の幅よりも小さくなるように、前記スタック構造部に埋め込まれる。前記誘電体層は、前記スタック構造部と前記スペーサをコンフォーマルに覆う。前記コンタクトプラグは、それぞれ前記スタック構造部の間の基板上に配置される。

【0006】

本発明の一実施形態では、前記メモリデバイスはさらに、前記スタック構造部の下部と前記誘電体層の間に配置され且つ前記スペーサと前記誘電体層の間を延在する酸化物層を含み、前記スタック構造部の上部の側壁上に位置する前記酸化層の厚さは前記スタック構造部の下部の側壁に位置する前記酸化物層の厚さよりも小さい。

【0007】

本発明の一実施形態では、前記スタック構造部の上部の側壁上に位置する前記誘電体層の厚さは、前記スタック構造部の下部の側壁上に位置する前記誘電体層の厚さより大きい。

【0008】

本発明の一実施形態では、前記スペーサの側壁は、前記スタック構造部の下部の側壁と実質的に同一平面にある。

【0009】

本発明の一実施形態では、前記コンタクトプラグは均一な幅を有する自己整合構造である。

【0010】

本発明は、以下のステップを含むメモリデバイスの製造方法を提供する。それらのステップは、基板上に積層を形成するステップ、該積層をパターン化して該積層に複数の開口部を形成するステップ、該開口部の側壁にスペーサを形成するステップ、該スペーサをマスクとして使用して第1のエッチングプロセスを実行して複数のスタック構造部を形成するステップで、前記スペーサが前記スタック構造部に埋め込まれるため前記スタック構造部の上部の幅が下部の幅よりも小さくなる、ステップ、前記スタック構造部および前記スペーサに誘電体層を形成するステップ、および前記スタック構造部の間の基板上に複数のコンタクトプラグを形成するステップ、を含む。

【0011】

本発明の一実施形態では、前記メモリデバイスの製造方法は、前記誘電体層を形成する前に、ｉｎ−ｓｉｔｕ蒸気生成プロセスを実行して、前記スタック構造部の側壁に酸化物層を形成するステップをさらに含み、このステップで前記スタック構造部の上部の側壁に位置する酸化物層の厚さが前記スタック構造部の下部の側壁に位置する酸化物層の厚さよりも小さくなる。

【0012】

本発明の一実施形態では、前記コンタクトプラグを形成するステップは、以下のステップを含む。すなわち、第１の導電性材料を基板上に形成して前記スタック構造部の間の空間に充填し、前記第１の導電材料を複数の導電層にパターン化し、置換プロセスを実行して前記導電層をコンタクトプラグと置き換えるステップを含む。

【0013】

本発明の一実施形態では、前記置換プロセスはさらに以下のステップを含む。すなわち、第２のエッチングプロセスを実行して前記導電層を除去し、前記スタック構造部の間に複数のコンタクト開口部をそれぞれ形成し、このステップで前記コンタクト開口部が基板を露出する。複数のコンタクトプラグを形成するために、第２の導電材料を前記コンタクト開口部に充填する。

【0014】

本発明の一実施形態では、前記第１の導電性材料は前記第２の導電性材料とは異なる。

【発明の効果】

【0015】

上記に基づいて、本実施形態では、スペーサがスタック構造部に埋め込まれ、その後誘電体層がスタック構造部をコンフォーマルに覆うように形成される。この場合、スペーサと誘電体層が二重保護構造を形成してスタック構造部の上部の保護を強化することができ、それによりゲート置換プロセス中のプロセスマージンを改善することができる。

【0016】

本開示の上述の特徴および利点をより分かりやすくするために、いくつかの実施形態を図面とともに以下で詳細に説明する。

【0017】

添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成するものである。図面は、本発明の実施形態を例示し、その説明とともに、本発明の原理を説明するのに役立つものである。

【図面の簡単な説明】

【0018】

【図1】図１Ａ〜１Ｋは、本発明の一実施形態のメモリデバイスの製造プロセスの断面図である。

【発明を実施するための形態】

【0019】

図１Ａ〜図１Ｋは本発明の一実施形態のメモリデバイスの製造プロセスの断面図である。

【0020】

図１Ａを参照するに、本実施形態は、以下のステップを含むメモリデバイス１０（図１Ｋに示す）の製造方法を提供する。まず、基板１００、積層１０２、およびマスクパターン１１４を含む初期構造が提供される。一実施形態では、基板１００は、半導体基板、半導体化合物基板、またはセミコンダクタオーバインシュレータ（ＳＯＩ）基板とすることができる。本実施形態では、基板１００はシリコン基板とすることができ、図１Ａの断面は、例えば、活性領域に沿って延びている。

【0021】

図１Ａに示すように、具体的には、基板１００上に積層１０２が配置される。具体的には、積層１０２は、下から上に、誘電体層１０４、第１導電層１０６、誘電体層１０８、第２導電層１１０、およびキャップ層１１２を含む。一実施形態では、誘電体層１０４の材料は誘電体材料を含み、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高い誘電率（ｋ＞４）を有する誘電体材料、またはそれらの組み合わせとしてよい。第１導電層１０６の材料は導電材料を含み、例えば、金属材料、ポリシリコン、またはそれらの組み合わせとしてよい。誘電体層１０８の材料は、酸化ケイ素、窒化ケイ素、またはそれらの組み合わせを含み、例えば、酸化物−窒化物−酸化物（ＯＮＯ）からなる複合層としてよい。第２導電層１１０の材料は導電材料を含み、例えば、金属材料、ポリシリコン、またはそれらの組み合わせとしてよい。キャップ層１１２の材料は誘電体材料を含み、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの組み合わせとしてよい。

【0022】

図１Ａに示すように、積層１０２の上にマスクパターン１１４が設けられる。一実施形態では、マスクパターン１１４の材料は、例えば炭素、フォトレジスト等の適切な材料としてよい。

【0023】

図１Ａおよび図１Ｂを参照するに、積層１０２に複数の開口部１１５を形成するために積層１０２がパターン化される。詳細には、マスクパターン１１４をマスクとしてエッチングプロセスが実行され、キャップ層１１２の一部分及び第２導電層の一部分が除去される。次に、マスクパターン１１４が除去される。この場合、図１Ｂに示すように、第２導電層１１０ａは、主部１１０ｍと、主部１１０ｍ上に位置する突出部１１０ｐとを含む。突出部１１０ｐは、主部１１０ｍの上面から突出し、キャップ層１１２ａは突出部１１０ｐ上に位置する。

【0024】

図１Ｂに示すように、スペーサ１１６が開口部１１５の側壁上に形成される。いくつかの実施形態では、スペーサ１１６は、キャップ層１１２ａの表面と第２導電層１１０ａ表面をコンフォーマルに覆うスペーサ材料（図示せず）を基板１００上に形成することにより形成され、その後、異方性エッチングプロセスが実行され、スペーサ材料の一部が除去されて主部１１０ｍが露出される。一実施形態では、スペーサ材料は誘電体材料を含む。本実施形態では、スペーサ材料は窒化シリコンであってよい。別の実施形態では、スペーサ１１６の厚さ１１６ｔは０ｎｍ〜２０ｎｍの間とすることができ、例えば約５ｎｍとしてよい。

【0025】

図１Ｂおよび図１Ｃを参照するに、スペーサ１１６をマスクとして第１のエッチングプロセスが実行されて複数のスタック構造部１２２が形成される。詳細には、第１のエッチングプロセスにおいて、キャップ層１１２ａおよびスペーサ１１６で覆われてない第２導電層１１０ａおよび下層の誘電体層１０８、下層の第１導電層１０６、および下層の誘電体層１０４はすべて除去されて基板１００を露出する。この場合、複数のスタック構造部１２２が基板１００上に形成され、スペーサ１１６がスタック構造部１２２の上部側壁１２２Ｓ２に形成される。

【0026】

具体的には、図１Ｃに示すように、スタック構造部１２２の１つは、下から上に、トンネル誘電体層１２４、フローティングゲート１２６、ゲート間誘電体層１２８、制御ゲート１３０、およびキャップ層１３２を含む。制御ゲート１３０は、下部１３０ａと上部１３０ｂとを含む。スペーサ１１６は、キャップ層１３２の側壁および上部１３０ｂの側壁Ｓ２を覆う。一実施形態では、下部１３０ａの幅Ｗ１は、上部１３０ｂの幅Ｗ２よりも大きく、下部１３０ａの高さＨ１対上部１３０ｂの高さＨ２の比（Ｈ１／ Ｈ２）は約０〜２である。ただし、本発明はこれに限定されない。他の実施形態では、高さＨ１対高さＨ２の比（Ｈ１／ Ｈ２）は、必要に応じて調整することができる。

【0027】

別の観点から、スタック構造部１２２の１つはまた、下部１２２ａと上部１２２ｂに分割され、下部１２２ａと上部１２２ｂとの間の界面は、下部１３０ａと上部１３０ｂとの間の界面と同じである。いくつかの実施形態では、スペーサ１１６がスタック構造部１２２の上部１２２ｂに埋め込まれるため、スタック構造部１２２の上部１２２ｂの幅Ｗ２がその下部１２２ａの幅Ｗ１より小さくなる。代替実施形態では、スペーサ１１６とスタック構造部１２２は同じエッチングプロセスで形成されるため、スペーサ１１６の側壁１１６ｓは、制御ゲート１３０の下部１３０ａの側壁Ｓ１と実質的に同一平面にある。代替実施形態では、下部１３０ａの幅Ｗ１は、上部１３０ｂの幅Ｗ２とスペーサ１１６の厚さ１１６ｔとの合計に等しい。

【0028】

図１Ｃに示すように、スタック構造部１２２が形成された後、複数のドープ領域１２０がスタック構造部１２２の間の基板１００内にそれぞれ形成される。一実施形態では、ドープ領域１２０は、基板１００と反対の導電型を有する。例えば、基板１００がＰ導電型にドープされている場合、ドープ領域１２０はＮ導電型にドープされ、およびその逆もある。本実施形態では、ドープ領域１２０はメモリデバイスのソース／ドレイン（Ｓ／Ｄ）領域とみすことができ、スタック構造部１２２はメモリデバイスのワード線ゲート構造とみすことができる。別の実施形態では、Ｓ／Ｄ領域の抵抗値を低減するためにドープ領域１２０上にシリサイド層（図示せず）がさらに形成される。

【0029】

図１Ｄに参照するに、スタック構造部１２２の側壁１２２ｓ上に酸化物層１３８を形成するためにｉｎ−ｓｉｔｕ蒸気生成（ＩＳＳＧ）プロセスが実行される。本実施形態では、ＩＳＳＧプロセスによって、異方性エッチングプロセスにより損傷したスタック構造部１２２の表面を酸化または修復することができる。一実施形態では、スペーサ１１６がスタック構造部１２２の上部１２２ｂの側壁１２２ｓ２を覆うため、図１Ｄに示すように、スタック構造部１２２の下部１２２ａの側壁１２２ｓ１に位置する酸化物層１３８の厚さＴ１はスタック構造部１２２の上部１２２ｂの側壁１２２ｓ２を覆う酸化物層１３８の厚さＴ２より大きくなる。別の実施形態では、制御ゲート１３０の下部１３０ａの側壁Ｓ１に位置する酸化物層１３８の厚さＴ１は、制御ゲート１３０の上部１３０ｂの側壁Ｓ２に位置する酸化物層１３８の厚さＴ２よりも大きくなる。代替実施形態では、酸化物層１３８の厚さＴ１は、０ｎｍ〜２０ｎｍの間、例えば約５ｎｍとしてよく、酸化物層１３８の厚さＴ２は、０ｎｍ〜１０ｎｍの間、例えば約１ｎｍとしてよい。

【0030】

図１Ｄおよび図１Ｅを参照するに、誘電体層１４０、１４２、および１４４がスタック構造部１２２上に順次形成される。誘電体層１４０、１４２、および１４４は、スタック構造部１２２の表面をコンフォーマルに覆う。一実施形態では、誘電体層１４０は、例えば、酸化物（酸化ケイ素）を含み、誘電体層１４２は窒化物（例えば、窒化ケイ素）を含み、誘電体層１４４は酸化物（例えば、酸化ケイ素）を含む。誘電体層１４０、１４２、および１４４は、化学気相堆積法、原子層堆積法などの適切な形成方法によって形成することができる。誘電体層１４０の厚さは、０ｎｍ〜２０ｎｍの間、例えば約５ｎｍとしてよい。誘電体層１４２の厚さは、０ｎｍ〜２０ｎｍの間、例えば約１０ｎｍとしてよい。誘電体層１４４の厚さは、０ｎｍ〜３０ｎｍの間、例えば約２４ｎｍとしてよい。

【0031】

誘電体層１４０、１４２、および１４４が形成された後、第１の導電材料１４６がスタック構造部１２２の間の空間内に充填され且つスタック構造部１２２の上面を覆うように基板１００上に形成される。いくつかの実施形態では、第１の導電材料１４６は、例えば、ドープポリシリコン、アンドープポリシリコン、またはそれらの組み合わせとすることができる。

【0032】

その後、マスクパターン１４８が第１の導電性材料１４６上に形成される。図１Ｅに示すように、マスクパターン１４８は、スタック構造部１２２の間のドープ領域１２０に対応する。いくつかの実施形態では、マスクパターン１４８の材料は、例えば、炭素、フォトレジストなどの適切な材料とすることができる。別の実施形態では、マスクパターン１４８は、シリコン層、金属層、炭素層、またはそれらの組み合わせを含むハードマスク層とすることができる。

【0033】

図１Ｅおよび図１Ｆを参照するに、第１の導電材料１４６は複数の導電層１４６ａにパターン化される。詳細には、マスクパターン１４８をマスクとして使用し、第１の導電材料１４６の一部分をスタックパターン１２２上の誘電体層１４４を露出するように除去することによって、導電層１４６ａを形成する。この場合、一実施形態では、導電層１４６ａは、（上面図で）ストリップ形状とすることができ、これは、例えば、ダミーのソースコンタクトプラグとすることができる。別の実施形態では、導電層１４６ａは、アイランド構造（上面図で）またはピラー構造（断面図で）とすることができ、例えば、ダミーのドレインコンタクトプラグとすることもできる。ここで、いわゆる「ダミー」とは、後続の交換プロセスによって除去される構造を指す。

【0034】

図１Ｇ〜図１Ｋを参照するに、導電層１４６ａを複数のコンタクトプラグ１５６と置き換えるために置換プロセスが実行される。具体的には、図１Ｇに示すように、誘電体層１５０が基板１００上に形成される。誘電体層１５０は導電層１４６ａの間の空間に充填され、マスクパターン１４８の上面１４８ｔを覆う。いくつかの実施形態では、誘電体層１５０の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピンオン誘電体（ＳＯＤ）、またはそれらの組み合わせを含むことができる。

【0035】

図１Ｇおよび図１Ｈを参照するに、誘電体層１５０の一部を除去してマスクパターン１４８の上面１４８ｔを露出させる平坦化プロセスが実行される。この場合、マスクパターン１４８の上面１４８ｔおよび誘電体層１５０ａの上面１５０ｔは同一平面にあると見なせる。

【0036】

図１Ｈおよび図１Ｉを参照するに、スタック構造部１２２の間のドープ領域１２０上に複数の開口部１５２（コンタクト開口部とも呼ばれる）を形成するために、マスクパターン１４８およびその下の導電層１４６ａを除去する第２のエッチングプロセスが実行される。いくつかの実施形態では、第２のエッチングプロセスは、第１のエッチングステップと第２のエッチングステップを含む。まず、導電層１４６ａを露出させるために、マスクパターン１４８を除去する第１エッチングステップが実行される。次に、基板１００を露出させるために、導電層１４６ａを除去する第２のエッチングプロセスが実行される。この場合、図１Ｉに示すように、複数の開口部１５２がそれぞれスタック構造部１２２の間のドープ領域１２０上に形成される。一実施形態では、開口部１５２の形成はマスクをドープ領域１２０と整列させる必要がないので、開口部１５２は自己整合開口部と見なすことができる。自己整合開口部１５２の１つは、下部開口部１５２ａおよび上部開口部１５２ｂを含む。本実施の形態では、図１Ｉに示すように、上部開口部１５２ｂの幅Ｗ４は下部開口部１５２ａの幅Ｗ３よりも大きい。この幅の差は、酸化物層１３８の厚さの差によるものである。上部が広く底部が狭い開口部１５２は、後続のコンタクトプラグ１５６の形成を容易にする。

【0037】

いくつかの実施形態では、マスクパターン１４８と導電層１４６ａは異なる材料を有するため、第１のエッチングステップおよび第２のエッチングステップは、エッチング用に異なるエッチングガスを用いるドライエッチングプロセスまたはエッチング用に異なるエッチング溶液を用いるウェットエッチングプロセスを含む。具体的には、第１エッチングステップにおいて、マスクパターン１４８は、誘電体層１５０ａおよび導電層１４６ａに対して高いエッチング選択比を有する。すなわち、第１のエッチングステップ中に、マスクパターン１４８は除去または完全に除去され、誘電体層１５０ａおよび導電層１４６ａは少量除去されるだけである。同様に、第２のエッチングステップにおいて、導電層１４６ａと誘電体層１５０ａは高いエッチング選択比を有する。すなわち、第２のエッチングステップ中に、導電層１４６ａは除去または完全に除去され、誘電体層１５０ａは少量除去されるだけである。

【0038】

本実施形態では、両方とも窒化ケイ素からなるスペーサ１１６および誘電体層１４２が二重保護を達成するために使用されていることに留意されたい。特に、マスクパターン１４８の形成においてオーバーラップシフトが生じたとしても、スタック構造部１２２（特に上部１２２ｂ）は第２のエッチングプロセスによる損傷から保護されるため、スタック構造部１２２の完全性が維持され、信頼性が向上する。言い換えれば、本実施形態では、置換プロセス（特に第２のエッチングプロセス）中のプロセスマージンを高めることができる。さらに、図１Ｉに示すように、上部が広く底部が狭い開口部１５２は、導電層１４６ａの完全な除去、特に下部開口部１５２ａの導電層１４６ａの除去を容易にする。

【0039】

図１Ｉおよび図１Ｊを参照するに、下部開口部１５２ａの両側の誘電体層１４４の一部を除去するためにトリミングプロセスが実行され、それにより下部開口部１５２ａが広げられる。この場合、図１Ｊにおいて、トリミングされた開口部１５４は均一な幅Ｗ５を有する。すなわち、断面図から、開口部１５４は、基板１００の上面に実質的に垂直な側壁を有する長方形とすることができる。一実施形態では、開口部１５４の幅Ｗ５は上部開口部１５２ｂの幅Ｗ４より大きいかそれに等しくすることができる。いくつかの実施形態では、トリミングプロセスは、反応性イオンエッチング（ＲＩＥ）プロセスなどのドライエッチングプロセスを含む。

【0040】

図１Ｊおよび図１Ｋを参照するに、開口部１５４に第２の導電性材料を充填して複数のコンタクトプラグ１５６を形成することにより、本実施形態のメモリデバイス１０が完成する。一実施形態では、第２の導電材料は第１の導電材料１４６とは異なる。別の実施形態では、第２の導電材料は金属材料（例えば、Ｗ、Ｃｕ、ＡｌＣｕなど）、バリア金属（例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなど）、またはそれらの組み合わせとすることができ、電気メッキ、物理蒸着（ＰＶＤ）、または化学蒸着などの適切な形成方法によって形成することができる。本実施形態では、コンタクトプラグ１５６の形成はドープ領域１２０との位置合わせにマスクを必要としないため、コンタクトプラグ１５６は自己整合コンタクトプラグと見なすことができる。代替実施形態では、図１Ｋに示されるように、自己整合コンタクトプラグ１５６の１つは均一な幅Ｗ６を有し、０ｎｍ〜８０ｎｍの間、例えば４０ｎｍとすることができる。

【0041】

図１Ｋを参照するに、本実施形態のメモリデバイス１０は、基板１００、複数のスタック構造部１２２、スペーサ１１６、酸化物層１３８、誘電体層１４０、１４２、１４４、および１５０ａ、および複数のコンタクトプラグ１５６を含む。スタック構造部１２２は、基板１００上に配置される。スペーサ１１６は、スタック構造部１２２の上部１２２ｂの幅Ｗ２がその下部１２２ａの幅Ｗ１より小さくなるように、スタック構造部１２２に埋め込まれる。誘電体層１４０、１４２、および１４４は、スタック構造部１２２およびスペーサ１１６をコンフォーマルに覆う。以後、３つの誘電体層１４０、１４２、および１４４は、全体で１つの誘電体層１４１とみなす。酸化物層１３８は、スタック構造部１２２の下部分１２２ａと誘電体層１４１の間に配置され且つスペーサ１１６と誘電体層１４１の間を延在する。コンタクトプラグ１５６は、それぞれ、スタック構造部１２２の間の基板１００上に配置される。

【0042】

いくつかの実施形態では、図１Ｄに示すように、スタック構造部１２２の下部１２２ａの側壁１２２ｓ１に位置する酸化物層１３８の厚さＴ１は、スタック構造部１２２の上部１２２ｂの側壁１２２ｓ２に位置する酸化物層１３８の厚さＴ２よりも大きい。この場合、スタック構造部１２２の上部１２２ｂの側壁１２２ｓ２に位置する誘電体層１４１の厚さＴ４は、スタック構造部１２２の下部１２２ａの側壁１２２ｓ１に位置する誘電体層１４１の厚さＴ３よりも大きい。すなわち、コンタクトプラグ１５６の幅Ｗ６が一定である場合、より厚い誘電体層１４１がスタック構造部１２２の上部１２２ｂの側壁１２２ｓ２を覆い、これにより、スタック構造部１２２の上部１２２ｂの保護が強化され、第２のエッチングプロセスによる損傷を防ぐことができるため、スタック構造部１２２の完全性を維持することができる。

【0043】

上記に基づいて、本発明では、スペーサがスタック構造部に埋め込まれ、その後誘電体層がスタック構造部をコンフォーマルに覆うように形成される。この場合、スペーサと誘電体層が二重の保護構造を形成してスタック構造部の上部の保護を強化することができ、それによりゲート置換プロセス中のプロセスマージンを改善することができる。

【産業上の利用可能性】

【0044】

本発明の記憶装置およびその製造方法は、半導体装置およびその製造方法に適用することができる。

【符号の説明】

【0045】

１０ メモリデバイス
１００ 基板
１１６ スペーサ
１２０ ドープ領域
１２２ スタック構造部
１２２ａ スタック構造部の低部
１２２ｂ スタック構造部の上部
１２２ｓ スタック構造部の側壁
１２２ｓ１ スタック構造部の低部の側壁
１２２ｓ２ スタック構造部の上部の側壁
１２４ トンネル誘電体層
１２６ フローティングゲート
１２８ ゲート間誘電体層
１３０ 制御ゲート
１３０ａ 制御ゲートの低部
１３０ｂ 制御ゲートの上部
１３２ キャップ層
１３８ 酸化物層
１４０，１４１，１４２，１４４ 誘電体層
１５０ａ 誘電体層
１５６ コンタクトプラグ
Ｔ３，Ｔ４ 厚さ
Ｗ１，Ｗ２ 幅

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】