(58)【調査した分野】(Int.Cl.,DB名)
前記第1配線パターン、前記第2配線パターン、前記第1導電部材、及び、前記第2導電部材を複数組有することを特徴とする請求項1〜請求項4のいずれか一項に記載のプリント配線基板。
【発明の概要】
【発明が解決しようとする課題】
【0004】
図16は、スイッチング電源の第1従来例を示す図である。本従来例のスイッチング電源では、プリント配線基板200上において、バイパスコンデンサC10が半導体装置U10(=コントローラIC)の近傍に配置されている。
【0005】
確かに、このような基板レイアウトを採用すれば、配線パターンに付随する寄生インダクタンス成分Lxを低減するとともに、急峻な電流変化を生じる経路(=バイパスコンデンサC10の第1端から半導体装置U10内部の上側スイッチQH及び下側スイッチQLを介してバイパスコンデンサC10の第2端に戻る入力ループ)を縮小することができるので、上記の入力ループで生じる磁界(=本図の例では、紙面の表面側から裏面側に向かう磁界)を弱めることが可能となる。しかしながら、このようなEMI対策では、バイパスコンデンサC10と半導体装置U10との距離を縮めることに限界があり、上記の入力ループで生じる磁界を完全にゼロとすることはできなかった。
【0006】
図17は、スイッチング電源の第2従来例を示す図である。本従来例のスイッチング電源は、特許文献1で提案されているものであり、半導体装置U20の内部において、上側スイッチQHと下側スイッチQLをそれぞれ上側スイッチQH1及びQH2と下側スイッチQL1及びQL2に2分割し、互いに逆向きの電流が流れる一対の入力ループを同一レイヤーで左右対称に設けることにより、それぞれの入力ループで生じる磁界をキャンセル(=相殺)する構成とされている。
【0007】
確かに、本従来技術を採用すれば、紙面垂直方向の磁界をキャンセルすることができるので、スイッチング電源の外部に放出されるEMI放射ノイズを低減することが可能となる。しかしながら、このようなEMI対策では、2つのバイパスキャパシタC21及びC22が必要となるので、不要なコストアップを生じるという課題があった。また、上記一対の入力ループでは、互いに打ち消し合うべき磁界同士が半導体装置U20を挟んで離間されているので、それぞれの磁界が完全にキャンセルされないという課題もあった。
【0008】
また、従来より、EMI対策の一つとして、スイッチング電源の駆動周波数にスペクトラム拡散処理を施すことが知られている。しかしながら、スペクトラム拡散処理によるEMI放射ノイズの抑制効果は限定的であり、抜本的なEMI対策とはなり得なかった。
【0009】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、スイッチング電源のEMI放射ノイズを低減することのできるプリント配線基板、及び、これを用いたスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【0010】
本明細書中に開示されているプリント配線基板は、所定の実装領域に所定の部品を実装することにより、第1端から第2端に至る開放環状の第1電流経路が形成されるように、第1レイヤーに敷設された第1配線パターンと;第3端から第4端に至る開放環状の第2電流経路が形成されるように、前記第1レイヤーとは異なる第2レイヤーに敷設された第2配線パターンと;前記第2端と前記第3端との間に形成された第1導電部材と;前記第1端と前記第4端との間に形成された第2導電部材と;を有し、前記第1配線パターンと前記第2配線パターンは、それぞれの平面視において、前記第1電流経路に流れる電流の方向と前記第2電流経路に流れる電流の方向が互いに逆向きとなるように敷設されている構成(第1の構成)とされている。
【0011】
なお、上記第1の構成から成るプリント配線基板において、前記第1配線パターンと前記第2配線パターンは、それぞれの平面視において、前記第1電流経路により囲まれる第1領域と前記第2電流経路により囲まれる第2領域の少なくとも一部同士が互いに重複するように敷設されている構成(第2の構成)にするとよい。
【0012】
また、上記第1または第2の構成から成るプリント配線基板において、前記第1端と前記第2端、並びに、前記第3端と前記第4端は、それぞれ、互いに隣接している構成(第3の構成)にするとよい。
【0013】
また、上記第1〜第3いずれかの構成から成るプリント配線基板において、前記第1導電部材と前記第2導電部材は、互いに捻り合うように形成されている構成(第4の構成)にするとよい。
【0014】
また、上記第1〜第4いずれかの構成から成るプリント配線基板において、前記第1配線パターン、前記第2配線パターン、前記第1導電部材、及び、前記第2導電部材を複数組有する構成(第5の構成)にするとよい。
【0015】
また、本明細書中に開示されているスイッチング電源は、上記第1〜第5いずれかの構成から成るプリント配線基板と、前記プリント配線基板に実装されて前記第1配線パターンと共に前記第1電流経路を形成するスイッチ出力段及びバイパスコンデンサと、を有する構成(第6の構成)とされている。
【0016】
なお、上記第6の構成から成るスイッチング電源において、前記スイッチ出力段は、半導体装置に集積化されている構成(第7の構成)にするとよい。
【0017】
また、上記第7の構成から成るスイッチング電源において、前記バイパスコンデンサは前記半導体装置の近傍に配置されている構成(第8の構成)にするとよい。
【0018】
また、上記第6〜第8いずれかの構成から成るスイッチング電源は、前記スイッチ出力段の駆動周波数にスペクトラム拡散処理を施した構成(第9の構成)にするとよい。
【0019】
また、本明細書中に開示されている電子機器は、上記第6〜第9いずれかの構成から成るスイッチング電源と、前記スイッチング電源から電力供給を受けて動作する負荷と、を有する構成(第10の構成)とされている。
【発明の効果】
【0020】
本明細書中に開示されている発明によれば、スイッチング電源のEMI放射ノイズを低減することのできるプリント配線基板、及び、これを用いたスイッチング電源を提供することが可能となる。
【発明を実施するための形態】
【0022】
<スイッチング電源>
図1〜
図3は、それぞれ、スイッチング電源の要部構成を示す図である。なお、
図1には、上側スイッチ電流IHGの流れる経路が示されており、
図2には、下側スイッチ電流ILGの流れる経路が示されている。また、
図3には、上側スイッチ電流IHGと下側スイッチ電流ILGとの電流差分(=IHG−ILG)が示されている。
【0023】
図1〜
図3で示すように、本構成例のスイッチング電源1は、上側スイッチQH及び下側スイッチQL(本図の例ではいずれもNチャネル型パワーMOSFET[metal oxide semiconductor field effect transistor])と、入力コンデンサCiと、出力コンデンサCoと、バイパスコンデンサCbと、出力コイルLoとを有し、入力電圧Viから所望の出力電圧Voを生成して負荷に供給する降圧型のDC/DCコンバータである。なお、負荷は、スイッチング電源1と共に種々の電子機器に搭載されるものであり、スイッチング電源1から直流電力(出力電圧Vo及び出力電流Io)の供給を受けて動作する。
【0024】
本構成例のスイッチング電源1において、スイッチ出力段を形成する上側スイッチQHと下側スイッチQLは、それぞれ、上側ゲート信号HGと下側ゲート信号LGを用いて、相補的にオン/オフ制御される。なお、本明細書中における「相補的」という文言は、上側スイッチQHと下側スイッチQLのオン/オフ状態が完全に逆転している場合だけでなく、上側スイッチQHと下側スイッチQLの同時オフ期間(デッドタイム)が設けられている場合も含む。
【0025】
上記のオン/オフ制御により、上側スイッチQHと下側スイッチQLとの接続ノードには、入力電圧Viと接地電圧GNDとの間でパルス駆動される矩形波状のスイッチ電圧SWが現れる。出力コイルLoと出力コンデンサCoは、スイッチ電圧SWを整流及び平滑して出力電圧Voを生成するLCフィルタとして機能する。
【0026】
図4は、スイッチング電源1各部の電圧及び電流を示す図であり、上から順に、入力電圧Vi、スイッチ電圧SW、上側スイッチ電流IHG、下側スイッチ電流ILG、コイル電流IL、及び、出力電圧Voが描写されている。
【0027】
本図で示すように、スイッチ電圧SWのハイレベル期間(QHオン、QLオフ)には、上側スイッチQHを介する電流経路(
図1を参照)に上側スイッチ電流IHG(延いてはコイル電流IL及び出力電流Io)が流れる。一方、スイッチ電圧SWのローレベル期間(QHオフ、QLオン)には、下側スイッチQLを介する電流経路(
図2を参照)に下側スイッチ電流ILG(延いてはコイル電流IL及び出力電流Io)が流れる。
【0028】
このように、スイッチング電源1には、上側スイッチQHと下側スイッチQLのオン/オフ制御によって急峻な電流変化を生じる経路が存在する。特に、バイパスコンデンサCbを介する入力ループ(
図3のハッチング領域)は、EMI放射ノイズの発生源となる。
【0029】
図5は、EMI放射ノイズの発生原理を説明するための図である。本図で示すように、バイパスコンデンサCbを介する入力ループ(=本図のハッチング領域を参照)の配線には、1mm当たり1nH程度の寄生インダクタンス成分Lxが付随している。また、上側スイッチQH及び下側スイッチQLそれぞれのソース・ドレイン間には、寄生キャパシタンス成分Cxが付随している。一方、上側トランジスタQH及びQLそれぞれのオン/オフ遷移時間(延いてはスイッチ電圧SWの立上り時間及び立下り時間)は、数ns程度である(V=L×dI/dt、I=C×dV/dt)。
【0030】
そのため、図中の吹き出し内で示したように、スイッチ電圧SWの立上り時及び立下り時には、それぞれ、LC共振現象(共振周波数f=1/2π√LC)による強いリンギングが発生し、これがEMI放射ノイズとしてスイッチング電源1の外部に放出される。
【0031】
以下では、上記のEMI放射ノイズを効果的に抑制することのできるプリント配線基板(特にそのパターン手法)について詳述する。
【0032】
<プリント配線基板>
図6〜
図9は、それぞれ、EMI放射ノイズを抑制するために新規な基板レイアウトが採用されたプリント配線基板100の一構成例を示す図である。なお、
図6には、プリント配線基板100の第1レイヤーにおける第1配線パターン110の平面レイアウトが描写されており、
図7には、プリント配線基板100の第2レイヤーにおける第2配線パターン120の平面レイアウトが描写されている。また、
図8には、第1配線パターン110と第2配線パターン120とを組み合わせた3D配線パターンの立体レイアウトが描写されており、
図9には、3D配線パターンに流れる電流の向きだけが描写されている。
【0033】
まず、
図6を参照しながら、第1配線パターン110の平面レイアウトについて説明する。第1配線パターン110は、所定の実装領域(図中の破線枠)に所定の部品(本図の例では、上側スイッチQHと下側スイッチQLを集積化した半導体装置10、及び、バイパスコンデンサCb)を実装することにより、第1端111からこれと隣接する第2端112に至る開放環状の第1電流経路が形成されるように、プリント配線基板100の第1レイヤー(=部品が実装される基板表面のトップレイヤー)に敷設されている。
【0034】
なお、本図の例では、第1配線パターン110が3つの部位(バイパスコンデンサCbの第1端と半導体装置10の電源端子VINとの間に敷設された第1部位、第1端111とバイパスコンデンサCbの第2端との間に敷設された第2部位、及び、第2端112と半導体装置10の接地端子GNDとの間に敷設された第3部位)に分離されており、各部位がCの字状(コの字状)に配置されている。
【0035】
次に、
図7を参照しながら、第2配線パターン120の平面レイアウトについて説明する。第2配線パターン120は、第3端121からこれと隣接する第4端122に至る開放環状の第2電流経路が形成されるように、第1レイヤーとは異なる第2レイヤー(=基板内部の中間レイヤーまたは基板裏面のボトムレイヤー)に敷設されている。
【0036】
次に、
図8を参照しながら、第1配線パターン110と第2配線パターン120とを組み合わせた3D配線パターンの立体レイアウトについて説明する。本図の破線で示すように、第1配線パターン110の第2端112と第2配線パターン120の第3端121との間には、それぞれを電気的に接続する第1導電部材131が形成されている。また、第1配線パターン110の第1端111と第2配線パターン120の第4端122との間には、それぞれを電気的に接続する第2導電部材132が形成されている。なお、第1導電部材131及び第2導電部材132は、それぞれ、層間ビアや中間レイヤーを用いて形成すればよい。
【0037】
また、第1配線パターン110と第2配線パターン120は、それぞれの平面視において、第1電流経路により囲まれる第1領域(=
図9の面ABCDを参照)と、第2電流経路により囲まれる第2領域(=
図9の面EFGHを参照)の少なくとも一部同士が互いに重複するように敷設されている。特に、本図の例では、上記の第1領域と第2領域がほぼ完全に重複するように、第2配線パターン120が第1配線パターン110と並行に敷設されている。
【0038】
また、本図の例において、第2配線パターン120の第3端121は、第1配線パターン110の第2端112から見て直下(またはほぼ直下)に設けられており、相互間を電気的に接続するための第1導電部材131は、直線的(またはほぼ直線的)に形成されている。同様に、第2配線パターン120の第4端122は、第1配線パターン110の第1端111から見て直下(またはほぼ直下)に設けられており、相互間を電気的に接続するための第2導電部材132は、直線的(またはほぼ直線的)に形成されている。
【0039】
次に、
図9を参照しながら、3D配線パターンに流れる電流の方向について説明する。なお、本図における6面体の各頂点A〜Hは、それぞれ、
図6〜
図8の符号A〜Hで示した各部位に対応している。
【0040】
なお、頂点Aについては、第1端111に相当する頂点A1と、第2端112に相当する頂点A2に分けて考えることができる。また、頂点Eについては、第3端121に相当する頂点E1と、第4端122に相当する頂点E2に分けて考えることができる。
【0041】
本図で示したように、プリント配線基板100の3D配線パターンに流れる電流(=
図3における上側スイッチ電流IHGと下側スイッチ電流ILGとの電流差分)は、頂点A(頂点A1)→頂点B→頂点C→頂点D→頂点A(頂点A2)→頂点E(頂点E1)→頂点F→頂点G→頂点H→頂点E(頂点E2)→頂点A(頂点A1)という向きに流れる。
【0042】
すなわち、第1配線パターン110と第2配線パターン120は、それぞれの平面視において、第1電流経路に流れる電流の方向(=時計回り:頂点A(頂点A1)→頂点B→頂点C→頂点D→頂点A(頂点A2))と、第2電流経路に流れる電流の方向(=反時計回り:頂点E(頂点E1)→頂点F→頂点G→頂点H→頂点E(頂点E2))が互いに逆向きとなるように敷設されている。
【0043】
以下では、上記の3D配線パターンによる磁界キャンセル効果について、複数の部位毎に個別具体的な説明を行う。
【0044】
<磁界キャンセル効果>
図10は、辺AEでの磁界キャンセル効果(ツイストなし)を示す図(=辺AEをプリント配線基板110の側面方向から見た図)である。本図で示すように、第1導電部材131を介して第2端A2(=112)から第3端E1(=121)に向けて流れる電流I1と、第2導電部材132を介して第4端E2(=122)から第1端A1(=111)に向けて流れる電流I2は、それぞれの流れる方向が互いに逆向きとなる。
【0045】
従って、領域α(=第1導電部材131と第2導電部材131との間に挟まれた領域β以外)では、電流I1の周りに生じる磁界Z1と電流I2の周りに生じる磁界Z2とが互いに相殺し合うので、辺AEにおける磁界キャンセル効果を得ることができる。
【0046】
なお、領域βでは、磁界Z1と磁界Z2とが互いに強め合う形となる。しかしながら、第1導電部材131と第2導電部材132は、極めて近距離に並行敷設されているので、領域βは非常に限定された領域となる。従って、磁界Z1と磁界Z2は、ほぼキャンセルされると考えても差し支えない。
【0047】
図11は、辺AEでの磁界キャンセル効果(ツイストあり)を示す図である。本図の例では、通信用のツイストケーブルに倣い、第1導電部材131と第2導電部材132が互いに捻り合うように形成されている。このようなツイスト構造は、層間ビアと中間レイヤー(=第1レイヤーと第2レイヤーとの間に設けられている少なくとも1層のレイヤー)を用いて容易に実現することが可能である。
【0048】
上記ツイスト構造の導入により、領域β1で増強された磁界Z3(=本図の例では、紙面の裏面側から表面側に向かう磁界)と、領域β2で増強された磁界Z4(=本図の例では、紙面の表面側から裏面側に向かう磁界)とが相殺し合うので、さらなる磁界キャンセル効果を奏することが可能となり、理想的には、辺AEにおける磁界を完全にキャンセルすることが可能となる。
【0049】
図12は、面ABCDと面EFGHとの磁界キャンセル効果を示す図である。面ABCDでは、頂点A→頂点B→頂点C→頂点D→頂点Aという電流経路を介して時計回りに電流が流れる。従って、面ABCDには、紙面の上側から下側に向かう磁界Z(ABCD)が生じる。一方、面EFGHでは、頂点E→頂点F→頂点G→頂点H→頂点Eという電流経路を介して反時計回りに電流が流れる。従って、面EFGHには、紙面の下側から上側に向かう磁界Z(EFGH)が生じる。その結果、磁界Z(ABCD)と磁界Z(EFGH)が相殺し合うので、面ABCDと面EFGHとの磁界キャンセル効果を得ることが可能となる。
【0050】
図13は、面ADFEと面BCGHとの磁界キャンセル効果を示す図である。面ADFEでは、頂点D→頂点Aに向かう電流と頂点E→頂点Fに向かう電流が上下に並行して流れる。従って、面ADFEには、紙面の奥側から手前側に向かう磁界Z(ADFE)が生じる。一方、面BCGHでは、頂点B→頂点Cに向かう電流と頂点G→頂点Hに向かう電流が上下に並行して流れる。従って、面BCGHには、紙面の手前側から奥側に向かう磁界Z(BCGH)が生じる。その結果、磁界Z(ADFE)と磁界Z(BCGH)が相殺し合うので、面ADFEと面BCGHとの磁界キャンセル効果を得ることが可能となる。
【0051】
図14は、面ABHEと面DCGFとの磁界キャンセル効果を示す図である。面ABHEでは、頂点A→頂点Bに向かう電流と頂点H→頂点Eに向かう電流が上下に並行して流れる。従って、面ABHEには、紙面の右側から左側に向かう磁界Z(ABHE)が生じる。一方、面DCGFでは、頂点C→頂点Dに向かう電流と頂点F→頂点Gに向かう電流が上下に並行して流れる。従って、面DCGFには、紙面の左側から右側に向かう磁界Z(DCGF)が生じる。その結果、磁界Z(ABHE)と磁界Z(DCGF)が相殺し合うので、面ABHEと面DCGFとの磁界キャンセル効果を得ることが可能となる。
【0052】
このように、6面体構造の3D配線パターンを導入することにより、6面それぞれで生じる磁界を全てキャンセルすることができるので、スイッチング電源1のEMI放射ノイズを効果的に抑制することが可能となる。また、先述の第2従来例(
図17)と異なり、バイパスコンデンサCbは1つで足りるので、不要なコストアップを招くこともない。
【0053】
なお、本レイアウトを採用したプリント配線基板100は、スイッチング電源全般に用いられるが、特に、厳しいノイズ試験(CISPR25規格など)をクリアしなければならない車載用のスイッチング電源に好適であると言える。
【0054】
また、上記では、磁界キャンセル効果を最大限に享受することのできる最良の実施形態の一つとして、プリント配線基板100に形成される3D配線パターンが6面体構造であるものを挙げたが、これはあくまで理想的な例示に過ぎず、所望の磁界キャンセル効果を奏し得る範囲内において、3D配線パターンを任意に変更することは当然に許容される。
【0055】
また、さらなるEMI対策の必要性に応じて、バイパスコンデンサCbを半導体装置10の近傍に配置したり、スイッチ出力段(上側スイッチQH及び下側スイッチQL)の駆動周波数にスペクトラム拡散処理を施すことも任意である。
【0056】
<パワーMOSFET分割型への適用>
図15は、上側スイッチQH及び下側スイッチQLがそれぞれ2分割されているときの3D配線パターンを示す図である。本図のスイッチング電源1は、半導体装置20の内部において、上側スイッチQHと下側スイッチQLをそれぞれ上側スイッチQH1及びQH2と下側スイッチQL1及びQL2に2分割することにより、上側スイッチQH及び下側スイッチQLそれぞれのALインピーダンスを低減した構成とされている。
【0057】
なお、本構成例のスイッチング電源1では、図中の吹き出しで示したように、左右対称の入力ループに対して、先の3D配線パターン(第1配線パターン110、第2配線パターン120、第1導電部材131、及び、第2導電部材132)をそれぞれ1組ずつ(合計2組)設けることにより、先述と同様の磁界キャンセル効果を得ることが可能となる。
【0058】
また、本構成例のスイッチング電源1であれば、左右それぞれの3D配線パターン毎に磁界キャンセル効果が得られるので、左右の入力ループの大きさが異なっていたり、それぞれが遠く離れていたとしても、各個の磁界キャンセル効果に特段の影響はない。すなわち、本構成例のスイッチング電源1は、先述の第2従来例(
図17)と異なり、左右それぞれの入力ループで生じる磁界同士のキャンセル効果を積極的に利用するものではない。
【0059】
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【0060】
例えば、スイッチング電源の出力形式は、何ら降圧型に限定されるものではなく、昇圧型、昇降圧型、若しくは、反転型としてもよい。また、スイッチング電源の整流方式も任意であり、同期整流方式に代えてダイオード整流方式を採用することも可能である。
【0061】
また、スイッチング電源の出力帰還制御についても一切不問であり、いかなる出力帰還制御(電圧モード制御、電流モード制御、ボトム検出型オン時間制御、ピーク検出型オフ時間制御、または、ヒステリシス制御など)を行っても構わない。
【0062】
このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲と均等の意味及びその範囲内に属する全ての変更が含まれると理解されるべきである。