特許 6940762 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6940762

(24)【登録日】2021年9月7日

(45)【発行日】2021年9月29日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20210916BHJP

   H01L 29/778 20060101ALI20210916BHJP

   H01L 29/812 20060101ALI20210916BHJP

   H01L 21/336 20060101ALI20210916BHJP

   H01L 29/78 20060101ALI20210916BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 301B

【請求項の数】12

【全頁数】18

(21)【出願番号】特願2017-172319(P2017-172319)

(22)【出願日】2017年9月7日

(65)【公開番号】特開2019-50233(P2019-50233A)

(43)【公開日】2019年3月28日

【審査請求日】2020年6月11日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】山田 敦史

(72)【発明者】

【氏名】小谷 淳二

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特表２０１４−５２４６６１（ＪＰ，Ａ）

【文献】 特開２０１３−１１８３８３（ＪＰ，Ａ）

【文献】 特表２００９−５０９３４３（ＪＰ，Ａ）

【文献】 特開２００６−３１０６４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

ＡｌＮの下地層と、
前記下地層のＮ極性面上のＡｌＮのバリア層と、
前記バリア層上のＧａＮのチャネル層と、
前記チャネル層上のＡｌＧａＮのキャップ層と、
前記下地層と前記バリア層との間の、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層と、
を有することを特徴とする半導体装置。

【請求項2】

前記チャネル層上方のソース電極、ドレイン電極及びゲート電極を有することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記下地層はＡｌＮ基板であることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記チャネル層の厚さが２０ｎｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記キャップ層のＡｌ組成は前記チャネル層から離間するほど高くなっていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

前記バリア層はｎ型不純物を含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。

【請求項7】

ＡｌＮの下地層のＮ極性面上に、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層を形成する工程と、
前記バックバリア層上にＡｌＮのバリア層を形成する工程と、
前記バリア層上にＧａＮのチャネル層を形成する工程と、
前記チャネル層上にＡｌＧａＮのキャップ層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

【請求項8】

前記チャネル層上方にソース電極、ドレイン電極及びゲート電極を形成する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。

【請求項9】

前記下地層はＡｌＮ基板であることを特徴とする請求項７又は８に記載の半導体装置の製造方法。

【請求項10】

前記チャネル層の厚さが２０ｎｍ以下であることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。

【請求項11】

前記キャップ層のＡｌ組成を前記チャネル層から離間するほど高くすることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。

【請求項12】

前記バリア層にｎ型不純物を含ませることを特徴とする請求項７乃至１１のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。窒化物半導体を用いたＨＥＭＴとして、ＧａＮをチャネル層、ＡｌＧａＮをバリア層に用いたＨＥＭＴが知られている。このＨＥＭＴでは、ＡｌＧａＮとＧａＮとの間の格子定数差に起因した歪がＡｌＧａＮに生じ、この歪により発生したピエゾ分極により、高濃度の二次元電子ガスが得られる。

【0003】

近年では、ＧａＮ層上に厚さが臨界膜厚以下のＡｌＮバリア層を設け、このＡｌＮバリア層上にＧａＮチャネル層及びＡｌＮキャップ層を設けた量子閉じ込め構造のトランジスタも知られている。量子閉じ込め構造のトランジスタの量産には、有機金属気相成長（metal-organic vapor phase epitaxy：ＭＯＶＰＥ法）が適している。

【0004】

しかしながら、ＭＯＶＰＥ法でバリア層及びチャネル層を形成すると、十分な電子の移動度が得られない。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１３−１１８３８３号公報

【特許文献2】特開２００６−３１０６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、量子閉じ込め構造において電子の移動度を向上することができる半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0007】

半導体装置の一態様には、ＡｌＮの下地層と、前記下地層のＮ極性面上のＡｌＮのバリア層と、前記バリア層上のＧａＮのチャネル層と、前記チャネル層上のＡｌＧａＮのキャップ層と、前記下地層と前記バリア層との間の、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層と、が含まれる。

【0008】

半導体装置の製造方法の一態様では、ＡｌＮの下地層のＮ極性面上に、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層を形成し、前記バックバリア層上にＡｌＮのバリア層を形成し、前記バリア層上にＧａＮのチャネル層を形成し、前記チャネル層上にＡｌＧａＮのキャップ層を形成する。

【発明の効果】

【0009】

上記の半導体装置等によれば、適切な下地層及びバリア層が含まれるため、量子閉じ込め構造において電子の移動度を向上することができる。

【図面の簡単な説明】

【0010】

【図1】参考例を示す図である。

【図2】第１の実施形態に係る半導体装置を示す図である。

【図3】第２の実施形態に係る半導体装置を示す図である。

【図4A】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

【図4B】図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。

【図4C】図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。

【図5】第３の実施形態に係る半導体装置を示す図である。

【図6】第４の実施形態に係る半導体装置を示す図である。

【図7】第５の実施形態に係る半導体装置を示す図である。

【図8】第６の実施形態に係る半導体装置を示す図である。

【図9】第７の実施形態に係る半導体装置を示す図である。

【図10】第８の実施形態に係る半導体装置を示す図である。

【図11】第９の実施形態に係る半導体装置を示す図である。

【図12】第１０の実施形態に係るディスクリートパッケージを示す図である。

【図13】第１１の実施形態に係るＰＦＣ回路を示す結線図である。

【図14】第１２の実施形態に係る電源装置を示す結線図である。

【図15】第１２の実施形態に係る増幅器を示す結線図である。

【発明を実施するための形態】

【0011】

本願発明者らは、従来の量子閉じ込め構造のトランジスタの特性を解明すべく、図１に示す参考例について検討した。図１（ａ）は参考例の断面図であり、図１（ｂ）は参考例のバンド図である。

【0012】

参考例の半導体装置１０には、図１（ａ）に示すように、ＧａＮのバッファ層１と、バッファ層１のＮ極性面上のＡｌＮのバリア層２と、バリア層２上のＧａＮのチャネル層３と、チャネル層３上のＡｌＮのキャップ層４と、が含まれる。半導体装置１０は、バリア層２がバッファ層１のＮ極性面上にあるため、チャネル層３のバリア層２との界面近傍に２次元電子ガス（２ＤＥＧ）５が発生する。

【0013】

半導体装置１０の製造に際してバリア層２、チャネル層３及びキャップ層４をＭＯＶＰＥ法で形成した場合、ＡｌＮのバリア層２がＧａＮのバッファ層１からＧａ原子を取り込み、ＡｌＮのキャップ層４がＧａＮのチャネル層３からＧａ原子を取り込む。この結果、図１（ｂ）に示すように、バリア層２の価電子帯Ｅｃが下がり、チャネル層３と間のバンドオフセットが低下する。このため、十分な量子閉じ込め効果が得られず、十分な移動度が得られない。

【0014】

また、ＡｌＮとＧａＮとの間の格子定数差が大きいため、バリア層２の臨界膜厚が非常に小さく、バリア層２を厚く形成すると、バリア層２に欠陥が生じやすい。この点でも十分な量子閉じ込め効果が得られず、十分な移動度が得られない。

【0015】

本発明者らは、これらの知見に基づいて鋭意検討を行った結果、下記の実施形態に想到した。

【0016】

以下、実施形態について添付の図面を参照しながら具体的に説明する。

【0017】

（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係る半導体装置を示す図である。

【0018】

第１の実施形態に係る半導体装置１００には、図２（ａ）に示すように、ＡｌＮの下地層１０１と、下地層１０１のＮ極性面上のＡｌＮのバリア層１０２と、バリア層１０２上のＧａＮのチャネル層１０３と、チャネル層１０３上のＡｌＧａＮのキャップ層１０４と、が含まれる。キャップ層１０４の組成はＡｌＮであってもよい。

【0019】

半導体装置１００では、バリア層１０２が下地層１０１のＮ極性面上にあるため、チャネル層１０３に圧縮歪が生じ、チャネル層１０３のバリア層１０２との界面近傍に２次元電子ガス（２ＤＥＧ）１０５が発生する。バリア層１０２をＭＯＶＰＥ法で形成したとしても、ＡｌＮの下地層１０１からバリア層１０２がＧａ原子を取り込むことはない。従って、Ｇａ原子の取り込みに伴う価電子帯Ｅｃの低下及びバンドオフセットの低下は生じず、図２（ｂ）に示すように、チャネル層１０３とバリア層１０２との間のバンドオフセットが大きく、電子がチャネル層１０３内に強く閉じ込められる。キャップ層１０４をＭＯＶＰＥ法で形成した場合、キャップ層１０４がチャネル層１０３からＧａ原子を取り込み、チャネル層１０３と間のバンドオフセットが低下することがある。しかし、キャップ層１０４とチャネル層１０３との間の自発分極差が大きく、チャネル層１０３のピエゾ分極によりバンドが押し上げられるため、２ＤＥＧ１０５に対する障壁は高い。更に、ＡｌＮのバリア層１０２はＡｌＮの下地層１０１上に形成されているため、バリア層１０２は参考例のバリア層２よりも厚く形成することができる。これらの要因により、第１の実施形態では、優れた電子の移動度を得ることができる。

【0020】

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図３は、第２の実施形態に係る半導体装置を示す図である。

【0021】

図３に示すように、第２の実施形態に係る半導体装置２００には、ＡｌＮの基板２０１、基板２０１のＮ極性面上のＡｌＮのバリア層２０２、バリア層２０２上のＧａＮのチャネル層２０３、及びチャネル層２０３上のＡｌＮのキャップ層２０４が含まれる。

【0022】

バリア層２０２の厚さは５ｎｍ〜１５ｎｍ、例えば１０ｎｍ程度であり、チャネル層２０３の厚さは２ｎｍ〜２０ｎｍ、例えば１０ｎｍ程度であり、キャップ層２０４の厚さは２ｎｍ〜１０ｎｍ、例えば５ｎｍ程度である。キャップ層２０４がチャネル層２０３からＧａ原子を取り込んで、Ｇａを含有していてもよい。この場合、キャップ層２０４の組成は厚さ方向で変化しており、すなわちチャネル層２０３に近い箇所ほどＡｌ組成が低い。キャップ層２０４の全体的なＡｌ組成は概ね０．３０以上１．００未満の範囲内にある。特に優れた量子閉じ込め効果を得るために、チャネル層２０３の厚さは２０ｎｍ以下であることが好ましい。

【0023】

基板２０１、バリア層２０２、チャネル層２０３及びキャップ層２０４の積層体に、素子領域を画定する素子分離領域２１１が形成されている。素子領域内で、キャップ層２０４にソース用の開口部２１２及びドレイン用の開口部２１３が形成されており、開口部２１２内にソース電極２２１が形成され、開口部２１３内にドレイン電極２２２が形成されている。ソース電極２２１及びドレイン電極２２２を覆うパッシベーション膜２２４がキャップ層２０４上に形成されている。パッシベーション膜２２４の厚さは２ｎｍ〜５００ｎｍ、例えば１００ｎｍ程度である。パッシベーション膜２２４の材料は、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物であり、好ましくは窒化シリコンである。ソース電極２２１とドレイン電極２２２との間で、パッシベーション膜２２４にゲート用の開口部２１４が形成されている。半導体装置２００には、開口部２１４を通じてキャップ層２０４と接するゲート電極２２３が含まれる。ソース電極２２１及びドレイン電極２２２は、例えばＴａ膜及びその上のＡｌ膜を含み、チャネル層２０３とオーミック接触している。ゲート電極２２３は、例えばＮｉ膜及びその上のＡｕ膜を含み、キャップ層２０４とショットキー接触している。このように、半導体装置２００には、チャネル層２０３上方のソース電極２２１、ドレイン電極２２２及びゲート電極２２３が含まれる。

【0024】

第２の実施形態では、基板２０１、バリア層２０２、チャネル層２０３及びキャップ層２０４が化合物半導体エピタキシャル基板に含まれる。基板２０１はＡｌＮの下地層の一例である。

【0025】

次に、第２の実施形態に係る半導体装置の製造方法について説明する。図４Ａ乃至図４Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

【0026】

先ず、図４Ａ（ａ）に示すように、基板２０１上に、バリア層２０２、チャネル層２０３及びキャップ層２０４を形成する。バリア層２０２、チャネル層２０３及びキャップ層２０４は、例えばＭＯＶＰＥ法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。ＭＯＶＰＥ法により形成する場合、原料ガスとして、例えばトリメチルアルミニウム（ＴＭＡｌ）ガス、トリメチルガリウム（ＴＭＧａ）ガス、トリメチルインジウム（ＴＭＩｎ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用い、キャリアガスとして窒素（Ｎ₂）ガス又は水素（Ｈ₂）ガスを用いる。形成しようとする化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガス及びＴＭＩｎガスの供給の有無並びに流量を適宜設定する。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度とし、成長温度は７００℃〜１５００℃程度とする。

【0027】

次いで、図４Ａ（ｂ）に示すように、キャップ層２０４、チャネル層２０３、バリア層２０２及び基板２０１の一部の積層体に、素子領域を画定する素子分離領域２１１を形成する。素子分離領域２１１の形成では、例えば、素子分離領域２１１を形成する予定の領域を露出するフォトレジストのパターンをキャップ層２０４上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。

【0028】

その後、素子領域内において、図４Ａ（ｃ）に示すように、キャップ層２０４に開口部２１２及び２１３を形成する。開口部２１２及び２１３の形成では、例えば塩素系ガスを用いたドライエッチングを行う。

【0029】

続いて、図４Ｂ（ｄ）に示すように、開口部２１２内にソース電極２２１を形成し、開口部２１３内にドレイン電極２２２を形成する。ソース電極２２１及びドレイン電極２２２は、例えばリフトオフ法により形成することができる。すなわち、ソース電極２２１を形成する予定の領域及びドレイン電極２２２を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１０ｎｍ〜３０ｎｍ、例えば２０ｎｍ程度のＴａ膜を形成し、その上に厚さが１８０ｎｍ〜２２０ｎｍ、例えば２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ₂ガス雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で、急速加熱処理（rapid thermal annealing：ＲＴＡ）等の熱処理を行い、オーミック接触を得る。

【0030】

その後、図４Ｂ（ｅ）に示すように、ソース電極２２１及び２２２電極１０７を覆うパッシベーション膜２２４をキャップ層１０４上に形成する。パッシベーション膜２２４は、例えばプラズマ化学気相成長（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）法、原子堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成することができる。パッシベーション膜２２４として窒化シリコン膜を形成する場合、プラズマＣＶＤ法が好ましい。

【0031】

続いて、図４Ｃ（ｆ）に示すように、パッシベーション膜２２４に開口部２１４を形成する。開口部２１４を形成する際には、開口部２１４を形成する予定の領域を露出するレジストパターンをパッシベーション膜２２４上に形成し、パッシベーション膜２２４のエッチングを行う。エッチングとしては、例えば弗素系ガス若しくは塩素系ガスを用いたドライエッチング又は弗酸若しくはバッファード弗酸を用いたウェットエッチングを行う。

【0032】

次いで、図４Ｃ（ｇ）に示すように、開口部２１４を通じてキャップ層２０４と接するゲート電極２２３をパッシベーション膜２２４上に形成する。ゲート電極２２３は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２２３を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ〜４０ｎｍ、例えば３０ｎｍ程度のＮｉ膜を形成した後に厚さが３５０ｎｍ〜４５０ｎｍ、例えば４００ｎｍ程度のＡｕ膜を形成する。

【0033】

そして、必要に応じて保護膜及び配線等を形成して、半導体装置を完成させる。

【0034】

第２の実施形態では、バリア層２０２が基板２０１のＮ極性面上にあるため、チャネル層２０３に圧縮歪が生じ、チャネル層２０３のバリア層２０２との界面近傍に２ＤＥＧが発生する。バリア層２０２をＭＯＶＰＥ法で形成したとしても、ＡｌＮの基板２０１からバリア層２０２がＧａ原子を取り込むことはない。従って、Ｇａ原子の取り込みに伴うバンドオフセットの低下は生じず、チャネル層２０３とバリア層２０２との間のバンドオフセットが大きく、電子がチャネル層２０３内に強く閉じ込められる。キャップ層２０４をＭＯＶＰＥ法で形成した場合、キャップ層２０４がチャネル層２０３からＧａ原子を取り込み、チャネル層２０３と間のバンドオフセットが低下することがある。しかし、キャップ層２０４とチャネル層２０３との間の自発分極差が大きく、チャネル層２０３のピエゾ分極によりバンドが押し上げられるため、２ＤＥＧに対する障壁は高い。更に、ＡｌＮのバリア層２０２はＡｌＮの基板２０１上に形成されているため、バリア層２０２は参考例のバリア層２よりも厚く形成しても、バリア層２に欠陥が生じにくく、チャネル層２０３に圧縮歪が生じさせることができる。これらの要因により、第２の実施形態でも、優れた電子の移動度を得ることができる。

【0035】

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図５は、第３の実施形態に係る半導体装置を示す図である。

【0036】

図５に示すように、第３の実施形態に係る半導体装置３００には、ＡｌＮのキャップ層２０４に代えてＡｌＧａＮのキャップ層３０４が含まれる。キャップ層３０４の組成は、例えばＡｌ_yＧａ_1-yＮ（０．３０≦ｙ＜１．００）で表され、キャップ層３０４の厚さは２ｎｍ〜１０ｎｍ、例えば５ｎｍ程度である。キャップ層３０４は、例えばＡｌ_0.5Ｇａ_0.5Ｎ層である。他の構成は第２の実施形態と同様である。

【0037】

第３の実施形態に係る半導体装置３００を製造する際には、ＡｌＮのキャップ層２０４に代えてＡｌＧａＮのキャップ層３０４を形成する。つまり、Ｇａの原料ガス（ＴＭＧａガス）を供給しながらキャップ層３０４を形成する。Ｇａの原料ガスを供給しながらキャップ層３０４を形成することで、チャネル層２０３からのＧａ原子の取り込みが制御され、キャップ層３０４の組成は厚さ方向で変化しにくい。このため、第２の実施形態と比較して、安定した特性を得やすい。

【0038】

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図６は、第４の実施形態に係る半導体装置を示す図である。

【0039】

図６（ａ）に示すように、第４の実施形態に係る半導体装置４００には、ＡｌＮのキャップ層２０４に代えてキャップ層４０４が含まれる。キャップ層４０４には、チャネル層２０３上の第１のＡｌＧａＮの層４０４ａ及び第１の層４０４ａ上の第２のＡｌＧａＮの層４０４ｂが含まれ、層４０４ａのＡｌ組成が層４０４ｂのＡｌ組成より低い。例えば、層４０４ａの組成はＡｌ_0.2Ｇａ_0.8Ｎであり、層４０４ｂの組成はＡｌ_0.8Ｇａ_0.2Ｎである。層４０４ａ及び４０４ｂの厚さは、いずれも１ｎｍ〜５ｎｍ、例えば２ｎｍ程度である。キャップ層４０４の全体の組成は、例えばＡｌ_yＧａ_1-yＮ（０．３０≦ｙ＜１．００）で表される。他の構成は第２の実施形態と同様である。

【0040】

第４の実施形態では、図６（ｂ）に示すように、層４０４ａがサブチャネルとして機能し得る。つまり、ドレイン電圧が高くなった場合に、電子がチャネル層２０３から層４０４ａに移動するため、より高電圧まで動作が可能となる。従って、第２の実施形態と比較して、優れた耐圧を得ることができる。

【0041】

上面に近いほどＡｌ組成が高くなっていれば、キャップ層４０４に含まれる層の数は３以上であってもよい。Ａｌ組成が段階的ではなく連続的に変化していてもよい。

【0042】

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図７は、第５の実施形態に係る半導体装置を示す図である。

【0043】

図７に示すように、第５の実施形態に係る半導体装置５００には、厚さ方向で基板２０１とバリア層２０２との間のバックバリア層５０６が含まれる。バックバリア層５０６の組成は、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）で表され、バックバリア層５０６の厚さは１ｎｍ〜５ｎｍ、例えば２ｎｍ程度である。また、半導体装置５００には、バリア層２０２に代えてｎ型不純物を含むＡｌＮのバリア層５０２が含まれる。バリア層５０２の厚さは５ｎｍ〜１５ｎｍ、例えば１０ｎｍ程度である。バリア層５０２には、例えば、ｎ型不純物としてＳｉが３×１０¹⁸ｃｍ^-3〜７×１０¹⁸ｃｍ^-3、例えば５×１０¹⁸ｃｍ^-3程度含まれる。バックバリア層５０６は、例えばＡｌ_0.8Ｇａ_0.2Ｎ層である。他の構成は第２の実施形態と同様である。

【0044】

第５の実施形態では、バックバリア層５０６とバリア層５０２との間に自発分極差が存在し、バックバリア層５０６に圧縮歪が生じ、これら自発分極差及びピエゾ分極により、図７（ｂ）に示すように、バリア層２０２のバンドが押し上げられる。このため、電子がより強くチャネル層２０３に閉じ込められ、より優れた電子の移動度が得られる。また、バリア層５０２と基板２０１との間にバックバリア層５０６があるため、バリア層５０２に含まれるｎ型不純物によりキャリア濃度が向上する。

【0045】

バックバリア層５０６がＧａを含んでいるが、Ｇａ組成は低いため、バリア層５０２がＧａを取り込んだとしても、バンドオフセットへの影響は無視できる程度である。

【0046】

バリア層５０２に含まれるｎ型不純物がＧｅ又はＳｎであってもよい。バリア層５０２に代えて、不純物が意図的に導入されていないバリア層２０２が用いられてもよい。但し、ｎ型不純物を含むバリア層５０２が用いられた方が、バックバリア層５０６との相互作用によって高密度で２ＤＥＧを発生させることができるため、好ましい。第１〜第４の実施形態において、バリア層２０２に代えてｎ型不純物を含むバリア層５０２が用いられてもよい。

【0047】

（第６〜第９の実施形態）
次に、第６〜第９の実施形態について説明する。第６〜第９の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図８〜図１１は、それぞれ第６〜第９の実施形態に係る半導体装置を示す図である。

【0048】

図８に示すように、第６の実施形態に係る半導体装置６００に含まれるパッシベーション膜２２４には開口部２１４が形成されておらず、ゲート電極２２３がパッシベーション膜２２４上に形成されている。他の構成は第２の実施形態と同様である。つまり、第２の実施形態がショットキー型ゲート構造を備えているのに対し、第６の実施形態はＭＩＳ型ゲート構造を備えている。第６の実施形態によっても第２の実施形態と同様の効果が得られる。

【0049】

図９に示すように、第７の実施形態に係る半導体装置７００に含まれるパッシベーション膜２２４には開口部２１４が形成されておらず、ゲート電極２２３がパッシベーション膜２２４上に形成されている。他の構成は第３の実施形態と同様である。つまり、第３の実施形態がショットキー型ゲート構造を備えているのに対し、第７の実施形態はＭＩＳ型ゲート構造を備えている。第７の実施形態によっても第３の実施形態と同様の効果が得られる。

【0050】

図１０に示すように、第８の実施形態に係る半導体装置８００に含まれるパッシベーション膜２２４には開口部２１４が形成されておらず、ゲート電極２２３がパッシベーション膜２２４上に形成されている。他の構成は第４の実施形態と同様である。つまり、第４の実施形態がショットキー型ゲート構造を備えているのに対し、第８の実施形態はＭＩＳ型ゲート構造を備えている。第８の実施形態によっても第４の実施形態と同様の効果が得られる。

【0051】

図１１に示すように、第９の実施形態に係る半導体装置９００に含まれるパッシベーション膜２２４には開口部２１４が形成されておらず、ゲート電極２２３がパッシベーション膜２２４上に形成されている。他の構成は第５の実施形態と同様である。つまり、第５の実施形態がショットキー型ゲート構造を備えているのに対し、第９の実施形態はＭＩＳ型ゲート構造を備えている。第９の実施形態によっても第５の実施形態と同様の効果が得られる。

【0052】

（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１２は、第１０の実施形態に係るディスクリートパッケージを示す図である。

【0053】

第１０の実施形態では、図１２に示すように、第２〜第９の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２２２に接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２２１に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２２３に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。

【0054】

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

【0055】

（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第１１の実施形態に係るＰＦＣ回路を示す結線図である。

【0056】

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２〜第９の実施形態のいずれかのＨＥＭＴが用いられている。

【0057】

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

【0058】

（第１２の実施形態）
次に、第１２の実施形態について説明する。第１２の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１４は、第１２の実施形態に係る電源装置を示す結線図である。

【0059】

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

【0060】

一次側回路１２６１には、第１１の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

【0061】

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

【0062】

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２〜第９の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

【0063】

（第１３の実施形態）
次に、第１３の実施形態について説明する。第１３の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１５は、第１３の実施形態に係る増幅器を示す結線図である。

【0064】

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

【0065】

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２〜第９の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。

【0066】

基板の種類は、上面がＮ極性面のＡｌＮの下地層が得られれば、特に限定されない。ＳｉＣ基板を用いる場合、ＳｉＣ基板のＣ極性面上にＡｌＮ層を形成することで、上面がＮ極性面の下地層が得られる。サファイア基板を用いる場合、サファイア基板の表面をアンモニアで窒化させ、この窒化した表面上にＡｌＮ層を形成することで、上面がＮ極性面の下地層が得られる。

【0067】

ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。

【0068】

以下、本発明の諸態様を付記としてまとめて記載する。

【0069】

（付記１）
ＡｌＮの下地層と、
前記下地層のＮ極性面上のＡｌＮのバリア層と、
前記バリア層上のＧａＮのチャネル層と、
前記チャネル層上のＡｌＧａＮのキャップ層と、
を有することを特徴とする半導体装置。

【0070】

（付記２）
前記チャネル層上方のソース電極、ドレイン電極及びゲート電極を有することを特徴とする付記１に記載の半導体装置。

【0071】

（付記３）
前記下地層はＡｌＮ基板であることを特徴とする付記１又は２に記載の半導体装置。

【0072】

（付記４）
前記チャネル層の厚さが２０ｎｍ以下であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

【0073】

（付記５）
前記キャップ層のＡｌ組成は前記チャネル層から離間するほど高くなっていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

【0074】

（付記６）
前記チャネル層に圧縮歪が生じていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

【0075】

（付記７）
前記下地層と前記バリア層との間の、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

【0076】

（付記８）
前記バックバリア層に圧縮歪が生じていることを特徴とする付記７に記載の半導体装置。

【0077】

（付記９）
前記バリア層はｎ型不純物を含むことを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。

【0078】

（付記１０）
付記１乃至９のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。

【0079】

（付記１１）
付記１乃至９のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。

【0080】

（付記１２）
ＡｌＮの下地層のＮ極性面上にＡｌＮのバリア層を形成する工程と、
前記バリア層上にＧａＮのチャネル層を形成する工程と、
前記チャネル層上にＡｌＧａＮのキャップ層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

【0081】

（付記１３）
前記チャネル層上方にソース電極、ドレイン電極及びゲート電極を形成する工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。

【0082】

（付記１４）
前記下地層はＡｌＮ基板であることを特徴とする付記１２又は１３に記載の半導体装置の製造方法。

【0083】

（付記１５）
前記チャネル層の厚さが２０ｎｍ以下であることを特徴とする付記１２乃至１４のいずれか１項に記載の半導体装置の製造方法。

【0084】

（付記１６）
前記キャップ層のＡｌ組成を前記チャネル層から離間するほど高くすることを特徴とする付記１２乃至１５のいずれか１項に記載の半導体装置の製造方法。

【0085】

（付記１７）
前記下地層と前記バリア層との間に、Ｉｎ_aＡｌ_bＧａ_1-a-bＮ（０≦ａ≦０．０５、０．６０≦ｂ＜１．００）のバックバリア層を形成する工程を有することを特徴とする付記１２乃至１６のいずれか１項に記載の半導体装置の製造方法。

【0086】

（付記１８）
前記バリア層にｎ型不純物を含ませることを特徴とする付記１２乃至１７のいずれか１項に記載の半導体装置の製造方法。

【符号の説明】

【0087】

１００、２００、３００、４００、５００、６００、７００、８００、９００：半導体装置
１０１：下地層
１０２、２０２：バリア層
１０３、２０３：チャネル層
１０４、２０４：キャップ層
１０５：２次元電子ガス
２０１：基板
２２１：ソース電極
２２２：ドレイン電極
２２３：ゲート電極
５０６：バックバリア層

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】