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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6944729
(24)【登録日】2021年9月15日
(45)【発行日】2021年10月6日
(54)【発明の名称】論理集積回路
(51)【国際特許分類】
H01L 21/82 20060101AFI20210927BHJP
H01L 45/00 20060101ALI20210927BHJP
H01L 49/00 20060101ALI20210927BHJP
H01L 21/8239 20060101ALI20210927BHJP
H01L 27/105 20060101ALI20210927BHJP
H01L 27/10 20060101ALI20210927BHJP
G11C 13/00 20060101ALI20210927BHJP
H03K 19/17736 20200101ALI20210927BHJP
【ＦＩ】
H01L21/82 A
H01L45/00 Z
H01L49/00 Z
H01L27/105 448
H01L27/10 481
G11C13/00 230
G11C13/00 270J
H03K19/17736
【請求項の数】10
【全頁数】29
(21)【出願番号】特願2019-567050(P2019-567050)
(86)(22)【出願日】2019年1月21日
(86)【国際出願番号】JP2019001581
(87)【国際公開番号】WO2019146534
(87)【国際公開日】20190801
【審査請求日】2020年6月8日
(31)【優先権主張番号】特願2018-10114(P2018-10114)
(32)【優先日】2018年1月25日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】520041932
【氏名又は名称】ナノブリッジ・セミコンダクター株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】特許業務法人太陽国際特許事務所
(72)【発明者】
【氏名】根橋 竜介
(72)【発明者】
【氏名】阪本 利司
(72)【発明者】
【氏名】宮村 信
(72)【発明者】
【氏名】辻 幸秀
(72)【発明者】
【氏名】多田 あゆ香
(72)【発明者】
【氏名】白 旭
【審査官】
岩本 勉
(56)【参考文献】
【文献】
国際公開第２０１７／１２６４５１（ＷＯ，Ａ１）
【文献】
国際公開第２０１６／１９４３３２（ＷＯ，Ａ１）
【文献】
特開２０１８−００７１６７（ＪＰ，Ａ）
【文献】
特開２０１７−０３７６８９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２
Ｈ０１Ｌ ４５／００
Ｈ０１Ｌ ４９／００
Ｈ０１Ｌ ２１／８２３９
Ｈ０１Ｌ ２７／１０
Ｇ１１Ｃ １３／００
Ｈ０３Ｋ １９／１７７３６
(57)【特許請求の範囲】
【請求項1】
第１方向に延伸する複数の第１配線と、
第２方向に延伸する複数の第２配線と、
直列に接続された二つの抵抗変化素子を含むユニット素子と、二つの前記抵抗変化素子の共有端子に接続されるセルトランジスタとを含むスイッチセルと、
前記セルトランジスタを介して前記共有端子が接続されるビット線とを有するスイッチセルアレイを備え、
前記第１方向に隣接し合う二つの前記スイッチセルは、
異なる前記第１配線および前記第２配線に接続され、
前記ビット線と、前記ビット線が接続される拡散層とを共有する論理集積回路。
第２方向に延伸する複数の第２配線と、
直列に接続された二つの抵抗変化素子を含むユニット素子と、二つの前記抵抗変化素子の共有端子に接続されるセルトランジスタとを含むスイッチセルと、
前記セルトランジスタを介して前記共有端子が接続されるビット線とを有するスイッチセルアレイを備え、
前記第１方向に隣接し合う二つの前記スイッチセルは、
異なる前記第１配線および前記第２配線に接続され、
前記ビット線と、前記ビット線が接続される拡散層とを共有する論理集積回路。
【請求項2】
前記ユニット素子は、
一端がいずれかの前記第１配線に接続され、
他端がいずれかの前記第２配線に接続され、
前記共有端子が前記セルトランジスタを介していずれかの前記ビット線に接続される請求項１に記載の論理集積回路。
一端がいずれかの前記第１配線に接続され、
他端がいずれかの前記第２配線に接続され、
前記共有端子が前記セルトランジスタを介していずれかの前記ビット線に接続される請求項１に記載の論理集積回路。
【請求項3】
前記スイッチセルアレイは、
前記第１方向に延伸する第１選択線と、
前記第２方向に延伸する第２選択線とを有し、
前記第１方向に隣接し合う二つの前記スイッチセルの前記セルトランジスタのゲートが、異なる前記第２選択線に接続される請求項１または２に記載の論理集積回路。
前記第１方向に延伸する第１選択線と、
前記第２方向に延伸する第２選択線とを有し、
前記第１方向に隣接し合う二つの前記スイッチセルの前記セルトランジスタのゲートが、異なる前記第２選択線に接続される請求項１または２に記載の論理集積回路。
【請求項4】
前記スイッチセルアレイは、
前記第１配線に接続される第１トランジスタと、
前記第２配線に接続される第２トランジスタと、
前記ビット線に接続される第３トランジスタと、
前記第２トランジスタを介して前記第２配線に接続される第１制御線と、
前記第１トランジスタを介して前記第１配線に接続される第２制御線と、
前記第３トランジスタを介して前記ビット線に接続される第３制御線とを有する請求項３に記載の論理集積回路。
前記第１配線に接続される第１トランジスタと、
前記第２配線に接続される第２トランジスタと、
前記ビット線に接続される第３トランジスタと、
前記第２トランジスタを介して前記第２配線に接続される第１制御線と、
前記第１トランジスタを介して前記第１配線に接続される第２制御線と、
前記第３トランジスタを介して前記ビット線に接続される第３制御線とを有する請求項３に記載の論理集積回路。
【請求項5】
前記第１方向に隣接し合う二つの前記スイッチセルに関して、
前記第１トランジスタおよび前記第３トランジスタのゲートが異なる前記第１選択線に接続され、
前記第２トランジスタのゲートが異なる前記第２選択線に接続され、
異なる前記第１配線に接続された前記第１トランジスタを介して異なる前記第１選択線に接続される請求項４に記載の論理集積回路。
前記第１トランジスタおよび前記第３トランジスタのゲートが異なる前記第１選択線に接続され、
前記第２トランジスタのゲートが異なる前記第２選択線に接続され、
異なる前記第１配線に接続された前記第１トランジスタを介して異なる前記第１選択線に接続される請求項４に記載の論理集積回路。
【請求項6】
前記第１方向に隣接し合う二つの前記スイッチセルに関して、
前記第１トランジスタおよび前記第３トランジスタのゲートが共通の前記第１選択線に接続され、
前記第２トランジスタのゲートが異なる前記第２選択線に接続され、
異なる前記第１配線に接続された前記第１トランジスタを介して共通の前記第１選択線に接続される請求項４に記載の論理集積回路。
前記第１トランジスタおよび前記第３トランジスタのゲートが共通の前記第１選択線に接続され、
前記第２トランジスタのゲートが異なる前記第２選択線に接続され、
異なる前記第１配線に接続された前記第１トランジスタを介して共通の前記第１選択線に接続される請求項４に記載の論理集積回路。
【請求項7】
前記第１方向に隣接し合う二つの前記スイッチセルは、
異なる前記第２トランジスタを介して異なる前記第２選択線に接続される請求項４乃至６のいずれか一項に記載の論理集積回路。
異なる前記第２トランジスタを介して異なる前記第２選択線に接続される請求項４乃至６のいずれか一項に記載の論理集積回路。
【請求項8】
前記スイッチセルは、
２つのゲート電極によって構成される前記第２選択線に接続される請求項４乃至７のいずれか一項に記載の論理集積回路。
２つのゲート電極によって構成される前記第２選択線に接続される請求項４乃至７のいずれか一項に記載の論理集積回路。
【請求項9】
所望の論理回路を形成するための構成情報を含む信号が入力される構成用ポートと、
前記構成用ポートから入力される前記構成情報を含む信号に基づいて前記スイッチセルアレイへ信号を出力するとともに、前記スイッチセルアレイのデータの書き込みおよび読み出しを行う構成用回路と、
前記スイッチセルアレイに書き込まれるデータが入力され、前記スイッチセルアレイから読み出されたデータが出力される汎用ポートとを備える請求項１乃至８のいずれか一項に記載の論理集積回路。
前記構成用ポートから入力される前記構成情報を含む信号に基づいて前記スイッチセルアレイへ信号を出力するとともに、前記スイッチセルアレイのデータの書き込みおよび読み出しを行う構成用回路と、
前記スイッチセルアレイに書き込まれるデータが入力され、前記スイッチセルアレイから読み出されたデータが出力される汎用ポートとを備える請求項１乃至８のいずれか一項に記載の論理集積回路。
【請求項10】
所望の論理回路を形成するための構成情報を含む信号が入力される構成用ポートと、
前記構成用ポートから入力される前記構成情報を含む信号に基づいて前記スイッチセルアレイへ信号を出力するとともに、前記スイッチセルアレイのデータの書き込みおよび読み出しを行う構成用回路と、
前記スイッチセルアレイに書き込まれるデータが入力され、前記スイッチセルアレイから読み出されたデータが出力される汎用ポートと、
前記構成用回路からの信号に含まれるアドレスデータに基づいて所望の前記スイッチセルを選択するためのアドレスプリデコード信号を出力する制御回路と、
前記アドレスプリデコード信号に基づいて所望の前記スイッチセルが接続される前記第１選択線を選択し、前記第１制御線を選択するための第１デコード信号を出力する第１選択回路と、
前記第１デコード信号に応じて前記第１制御線に電圧を供給する第１ドライバと、
前記アドレスプリデコード信号に基づいて所望の前記スイッチセルが接続される前記第２選択線を選択し、前記第２制御線を選択するための第２デコード信号を出力する第２選択回路と、
前記第２デコード信号に応じて前記第２制御線に電圧を供給する第２ドライバと、
前記第３制御線を介して前記スイッチセルの抵抗状態をセンスし、読み出した出力データを前記制御回路に出力する読み出し回路とを備える請求項４乃至８のいずれか一項に記載の論理集積回路。
前記構成用ポートから入力される前記構成情報を含む信号に基づいて前記スイッチセルアレイへ信号を出力するとともに、前記スイッチセルアレイのデータの書き込みおよび読み出しを行う構成用回路と、
前記スイッチセルアレイに書き込まれるデータが入力され、前記スイッチセルアレイから読み出されたデータが出力される汎用ポートと、
前記構成用回路からの信号に含まれるアドレスデータに基づいて所望の前記スイッチセルを選択するためのアドレスプリデコード信号を出力する制御回路と、
前記アドレスプリデコード信号に基づいて所望の前記スイッチセルが接続される前記第１選択線を選択し、前記第１制御線を選択するための第１デコード信号を出力する第１選択回路と、
前記第１デコード信号に応じて前記第１制御線に電圧を供給する第１ドライバと、
前記アドレスプリデコード信号に基づいて所望の前記スイッチセルが接続される前記第２選択線を選択し、前記第２制御線を選択するための第２デコード信号を出力する第２選択回路と、
前記第２デコード信号に応じて前記第２制御線に電圧を供給する第２ドライバと、
前記第３制御線を介して前記スイッチセルの抵抗状態をセンスし、読み出した出力データを前記制御回路に出力する読み出し回路とを備える請求項４乃至８のいずれか一項に記載の論理集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗変化スイッチを用いた再構成可能な論理集積回路に関する。【背景技術】
【0002】
ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブル論理集積回路は、論理要素、入出力要素、および接続要素によって構成される。論理要素は、プログラマブルな論理演算機能を提供する。例えば、論理要素としては、組み合わせ回路を実現するルックアップテーブルや、データを保持するフリップフロップ、セレクタによって構成されるロジックブロックが用いられる。入出力要素は、デバイスの外部との間のプログラマブルな入出力機能を提供する。接続要素は、論理要素や入出力要素の間のプログラマブルな接続機能を提供する。ユーザは、複数のロジックブロックを任意に組み合わせることによって、プログラマブル論理集積回路に所望の論理回路を形成できる。所望の論理回路を形成するために必要な情報（構成情報とも呼ぶ）は、プログラマブル論理集積回路が備えるメモリ素子に保存される。例えば、構成情報を記憶するメモリ素子には、ＳＲＡＭ（Static Random Access Memory）セルが用いられる。【0003】
一般に、メモリ素子やロジックブロック同士を変更可能に接続するスイッチは、多数のトランジスタによって構成されるロジックブロックと同層に形成される。スイッチとロジックブロックとを同層に形成すると、面積オーバーヘッドが大きくなる要因となる。面積オーバーヘッドが大きくなると、プログラマブル論理集積回路のチップ面積が大きくなり、製造コストが上昇する。また、メモリ素子やスイッチのレイアウト面積が大きくなると、チップ面積に占めるロジックブロックの割合が低下する。【0004】
特許文献１、特許文献２および非特許文献１には、レイアウト面積の増大を抑制しつつ、製造後のロジックブロック同士の接続を変更可能にするスイッチとして、配線層に形成可能な抵抗変化素子を用いたプログラマブル論理集積回路が開示されている。特許文献１、特許文献２および非特許文献１のプログラマブル論理集積回路は、第１配線層と第２配線層との間に、金属イオンを含有する固体電解質材料を含む抵抗変化素子が配置された構成を有する。抵抗変化素子は、その両端子に対して順方向または逆方向にバイアス電圧を印加することによって抵抗値を変化させることが可能である。抵抗変化素子は、低抵抗状態（オン状態）と高抵抗状態（オフ状態）との抵抗比が１０の５乗以上となる。すなわち、抵抗変化素子は、第１配線と第２配線とを電気的に接続または切断するスイッチとして機能する。【0005】
一般的なプログラマブル論理集積回路における配線の接続および切断には、メモリ素子であるＳＲＡＭセルと、スイッチ機能を備えた１つのトランジスタを有するスイッチセルとが利用される。一方、抵抗変化素子は、メモリ機能とスイッチ機能との両方を備える。そのため、１つの抵抗変化素子でスイッチセルを実現できる。【0006】
特許文献１の半導体装置では、第１配線群と第２配線群との各交点に抵抗変化素子が配置される。そのため、特許文献１の半導体装置によれば、第１配線群の任意の配線と第２配線群の任意の配線とを接続または切断できるクロスバスイッチをコンパクトなサイズで実現できる。その結果、チップ面積が大幅に縮小され、ロジックブロックの使用効率が改善されるため、プログラマブル論理集積回路の性能向上が期待できる。また、抵抗変化素子のオンまたはオフの状態は、プログラマブル論理集積回路に対する電源供給が停止しても保持される。そのため、特許文献１の半導体装置には、電源を投入するたびに構成情報をロードする手間を省くことができるという利点もある。【0007】
図２２は、抵抗変化素子を含むスイッチセルを用いるクロスバ回路の一例を示す概念図である。図２２のクロスバ回路１１０は、複数の第１配線１１１と、複数の第２配線１１２とが交叉する位置にスイッチセル１１３を配置した構成を有する。図２２においては、ＯＮ状態のスイッチセル１１３を黒く塗りつぶし、ＯＦＦ状態のスイッチセル１１３を白抜きで示す。図２２のクロスバ回路１１０は、対角線上のスイッチセル１１３をＯＮ状態にすることによって、クロスバとして結線された状態を示す。【0008】
図２３は、回路面積の縮小を目的としたクロスバ回路の一例を示す概念図である。図２３のクロスバ回路１２０は、複数の第１配線１２１と、複数の第２配線１２２とが交叉する位置の一部にスイッチセル１２３を配置した構成を有する。図２３においては、ＯＮ状態のスイッチセル１２３を黒く塗りつぶし、ＯＦＦ状態のスイッチセル１２３を白抜きで示す。図２３のクロスバ回路１２０は、対角線上のスイッチセル１２３をＯＮ状態にすることによって、クロスバとして結線された状態を示す。【先行技術文献】
【特許文献】
【0009】
【特許文献1】特許第４３５６５４２号公報
【特許文献2】国際公開第２０１２／０４３５０２号
【特許文献3】国際公開第２０１６／０４２７５０号
【特許文献4】特開２０１１−２５８８２９号公報
【非特許文献】
【0010】
【非特許文献1】M. Miyamura et al., “Low-power programmable-logic cell arrays using nonvolatile complementary atom switch”, 15th International symposium on Quality Electronic Design (ISQED), pp.330-334, 2014
【発明の概要】
【発明が解決しようとする課題】
【0011】
図２３のクロスバ回路１２０は、図２２のクロスバ回路１１０に比べて、搭載されるスイッチセル１２３の数が少ない。そのため、図２３のクロスバ回路１２０は、結線パターンの自由度は低下するものの、回路全体においてクロスバ回路１２０が占める面積を縮小できる。しかしながら、図２３のクロスバ回路は、配線やトランジスタのレイアウト上の制約により、スイッチセル数の削減率と同じ程度まで、レイアウト面積の縮小率を達成することは困難であるという課題があった。【0012】
本発明の目的は、上述した課題を解決し、省チップ面積の論理集積回路を提供することにある。【課題を解決するための手段】
【0013】
本発明の一態様の論理集積回路は、第１方向に延伸する複数の第１配線と、第２方向に延伸する複数の第２配線と、直列に接続された二つの抵抗変化素子を含むユニット素子と、二つの抵抗変化素子の共有端子に接続されるセルトランジスタとを含むスイッチセルと、セルトランジスタを介して共有端子が接続されるビット線とを有するスイッチセルアレイを備え、第１方向に隣接し合う二つのスイッチセルは、異なる第１配線および第２配線に接続され、ビット線と、ビット線が接続される拡散層とを共有する。【発明の効果】
【0014】
本発明によれば、省チップ面積の論理集積回路を提供することが可能になる。【図面の簡単な説明】
【0015】
【図1】本発明の第１の実施形態に係る論理集積回路の構成の一例を示す模式図である。
【図2】本発明の第１の実施形態に係る論理集積回路が備えるプログラマブルロジックコアの回路構成を示す模式図である。
【図3】本発明の第１の実施形態に係る論理集積回路が備えるプログラマブルロジックコアに用いられる抵抗変化素子の一例を示す概念図である。
【図4】本発明の第１の実施形態に係る論理集積回路が備えるプログラマブルロジックコアに用いられる抵抗変化素子のセット動作およびリセット動作について説明するための模式図である。
【図5】本発明の第１の実施形態に係る論理集積回路が備えるプログラマブルロジックコアに用いられる抵抗変化スイッチの一例を示す概念図である。
【図6】本発明の第１の実施形態に係る論理集積回路が備えるプログラマブルロジックコアに用いられる抵抗変化スイッチの別の一例を示す概念図である。
【図7】本発明の第１の実施形態に係る論理集積回路のトランジスタ層のスイッチセルアレイの一例を示す模式図である。
【図8】本発明の第１の実施形態に係る論理集積回路の第１配線層のスイッチセルアレイの一例を示す模式図である。
【図9】本発明の第１の実施形態に係る論理集積回路の第２配線層のスイッチセルアレイの一例を示す模式図である。
【図10】本発明の第１の実施形態に係る論理集積回路の第３配線層のスイッチセルアレイの一例を示す模式図である。
【図11】本発明の第２の実施形態に係る論理集積回路が備えるプログラマブルロジックコアの回路構成を示す模式図である。
【図12】第１の関連技術に係る論理集積回路が備えるプログラマブルロジックコアの回路構成を示す模式図である。
【図13】第１の関連技術に係る論理集積回路のトランジスタ層のスイッチセルアレイの一例を示す模式図である。
【図14】第１の関連技術に係る論理集積回路の第１配線層のスイッチセルアレイの一例を示す模式図である。
【図15】第１の関連技術に係る論理集積回路の第２配線層のスイッチセルアレイの一例を示す模式図である。
【図16】第１の関連技術に係る論理集積回路の第３配線層のスイッチセルアレイの一例を示す模式図である。
【図17】第２の関連技術に係る論理集積回路が備えるプログラマブルロジックコアの回路構成を示す模式図である。
【図18】第２の関連技術に係る論理集積回路のトランジスタ層のスイッチセルアレイの一例を示す模式図である。
【図19】第２の関連技術に係る論理集積回路の第１配線層のスイッチセルアレイの一例を示す模式図である。
【図20】第２の関連技術に係る論理集積回路の第２配線層のスイッチセルアレイの一例を示す模式図である。
【図21】第２の関連技術に係る論理集積回路の第３配線層のスイッチセルアレイの一例を示す模式図である。
【図22】抵抗変化素子を含むスイッチセルを用いる一般的なクロスバ回路の一例を示す概念図である。
【図23】抵抗変化素子を含むスイッチセルを用いる一般的なクロスバ回路の別の一例を示す概念図である。
【発明を実施するための形態】
【0016】
以下に、本発明を実施するための形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。なお、以下の実施形態の説明に用いる全図においては、特に理由がない限り、同様箇所には同一符号を付す。また、以下の実施形態において、同様の構成・動作に関しては繰り返しの説明を省略する場合がある。また、図面中の矢印の向きは、一例を示すものであり、信号の向きを限定するものではない。【0017】
（第１の実施形態）（構成）
まず、本発明の第１の実施形態に係る論理集積回路の構成について図面を参照しながら説明する。図１は、本実施形態の論理集積回路１の構成の一例を示す模式図である。図１のように、論理集積回路１は、プログラマブルロジックコア１０、構成用回路２０、構成用ポート３０、および汎用ポート４０を備える。
【0018】
プログラマブルロジックコア１０は、第１方向に延伸する複数の第１配線、第２方向に延伸する複数の第２配線、および複数の抵抗変化スイッチ（スイッチセルとも呼ぶ）を含むスイッチセルアレイを有する。抵抗変化スイッチは、第１配線と第２配線とが交差する位置に配置される。第１配線と第２配線とは、それらが交差する位置に配置された抵抗変化スイッチを介して接続される。【0019】
例えば、抵抗変化スイッチは、直列に接続された二つの抵抗変化素子を含むユニット素子と、二つの抵抗変化素子の共有ノードに接続されるセルトランジスタとを含む。また、プログラマブルロジックコア１０は、セルトランジスタを介して共有ノードが接続されるビット線を有する。ユニット素子は、一端がいずれかの第１配線に接続され、他端がいずれかの第２配線に接続され、共有ノードがセルトランジスタを介していずれかのビット線に接続される。【0020】
例えば、第１方向に隣接し合う二つの抵抗変化スイッチは、異なる第１配線および第２配線に接続される。また、第１方向に隣接し合う二つの抵抗変化スイッチは、ビット線と、ビット線が接続される拡散層とを共有する。【0021】
プログラマブルロジックコア１０は、論理回路の構成情報に基づいて、第１配線と第２配線とが交差する位置に配置された抵抗変化スイッチをＯＮ状態またはＯＦＦ状態にし、配線を接続または非接続することによって論理の構成や再構成が可能になる。プログラマブルロジックコア１０は、汎用ポート４０からの入力データを、構成情報に基づいて構成された論理回路へ入力し、論理演算結果を汎用ポート４０へ出力する。【0022】
構成用回路２０は、構成用ポート３０から入力される構成情報を含む信号を受け、プログラマブルロジックコア１０へ制御信号を出力するとともに、スイッチセルアレイのデータを入出力する。構成用回路２０は、抵抗変化スイッチの書き込み時に、書き込みイネーブル信号ＷＥをハイレベルにすることによって、アドレスＡの抵抗変化スイッチにデータ入力Ｄを書き込む。また、構成用回路２０は、抵抗変化スイッチの読み出し時に、読み出しイネーブル信号ＲＥをハイレベルにすることによって、アドレスＡの抵抗変化スイッチから読み出されたデータ出力Ｑを受け取る。【0023】
構成用ポート３０には、構成情報を含む信号が入力される。構成用ポート３０から入力された構成情報を含む信号は、構成用回路２０に出力される。ただし、構成用ポート３０において入出力される信号は、構成情報を含む信号に限定されない。【0024】
汎用ポート４０には、データが入力される。汎用ポート４０から入力されたデータは、プログラマブルロジックコア１０に出力される。ただし、汎用ポート４０において入出力されるデータに限定は加えない。【0025】
例えば、構成用ポート３０には、所望の論理回路を形成するための構成情報を含む信号が入力される。構成用回路２０には、構成用ポート３０から入力される構成情報を含む信号に基づいて、プログラマブルロジックコア１０に含まれるスイッチセルアレイへ信号を出力するとともに、スイッチセルアレイのデータの書き込みおよび読み出しを行う。汎用ポート４０には、スイッチセルアレイに書き込まれるデータが入力される。また、汎用ポート４０からは、スイッチセルアレイから読み出されたデータが出力される。【0026】
〔プログラマブルロジックコア〕次に、プログラマブルロジックコア１０の回路構成について図面を参照しながら説明する。図２は、プログラマブルロジックコア１０の回路構成を示す模式図である。図２のように、プログラマブルロジックコア１０は、スイッチセルアレイ１１、制御回路１２、カラム選択回路１３、カラムドライバ１４、ロウ選択回路１５、ロウドライバ１６、および読み出し回路１７を有する。また、プログラマブルロジックコア１０は、スイッチセルアレイ１１と組み合わされて所望の論理演算を行うルックアップテーブルやフリップフロップ等の各種の論理回路を含む。ただし、本実施形態においては、論理回路は任意であるため、図２では論理回路を省略する。
【0027】
スイッチセルアレイ１１は、列方向（第１方向とも呼ぶ）に延伸するＮ本（Ｎは２以上の整数）の配線（第１配線とも呼ぶ）と、行方向（第２方向とも呼ぶ）に延伸するＭ本（Ｍは２以上の整数）の配線（第２配線とも呼ぶ）とを有する。図２の例では、スイッチセルアレイ１１は、列方向に延伸する２本の第１配線（ＶＬ０、ＶＬ１）と、行方向に延伸する２本の第２配線（ＨＬ０、ＨＬ１）とを含む。なお、図２においては、スイッチセルアレイ１１が２本ずつの第１配線および第２配線を備える構成例を示すが、第１配線および第２配線の数については限定を加えない。【0028】
また、スイッチセルアレイ１１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）とが交差する部分に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続と非接続とを切り替えるスイッチセル（ＳＣ００、ＳＣ１１）を有する。言い換えると、スイッチセルアレイ１１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との交差位置に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続状態を切り替えるスイッチセル（ＳＣ００、ＳＣ１１）を有する。スイッチセルアレイ１１には、最大でＮ×Ｍ個のスイッチセルを構成できる。図２の例では、スイッチセルアレイ１１は、第１配線と第２配線との交差する各部分に２つのスイッチセル（ＳＣ００、ＳＣ１１）を含む。【0029】
また、スイッチセルアレイ１１は、列方向に延伸するカラム選択線（ＣＳＥＬ０、ＣＳＥＬ１、ＣＳＥＬ＿ＯＲ０１）およびビット線ＢＬ０、行方向に延伸するロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を含む。なお、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ１、ＣＳＥＬ＿ＯＲ０１）を第１選択線、ロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を第２選択線とも呼ぶ。【0030】
また、スイッチセルアレイ１１は、行方向に配置されたトランジスタ（ＮＶ０、ＮＶ１、ＮＢ０）、列方向に配置されたトランジスタ（ＮＨ０、ＮＨ１）を含む。トランジスタ（ＮＶ０、ＮＶ１）は、第１配線（ＶＬ０、ＶＬ１）に接続される。トランジスタ（ＮＨ０、ＮＨ１）は、第２配線（ＨＬ０、ＨＬ１）に接続される。トランジスタＮＢ０は、ビット線ＢＬ０に接続される。なお、トランジスタ（ＮＶ０、ＮＶ１）を第１トランジスタ、トランジスタ（ＮＨ０、ＮＨ１）を第２トランジスタ、トランジスタＮＢ０を第３トランジスタとも呼ぶ。例えば、トランジスタ（ＮＶ０、ＮＶ１）、トランジスタ（ＮＨ０、ＮＨ１）、およびトランジスタＮＢ０は、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）型のトランジスタで構成できる。【0031】
また、スイッチセルアレイ１１は、列方向に延伸する制御線ＰＨ、および行方向に延伸する制御線（ＰＶ、ＰＢ）を含む。制御線ＰＨは、トランジスタ（ＮＨ０、ＮＨ１）を介して第２配線（ＨＬ０、ＨＬ１）に接続される。制御線ＰＶは、トランジスタ（ＮＶ０、ＮＶ１）を介して第１配線（ＶＬ０、ＶＬ１）に接続される。制御線ＰＢは、トランジスタＮＢ０を介してビット線ＢＬ０に接続される。なお、制御線ＰＨを第１制御線、制御線ＰＶを第２制御線、制御線ＰＢを第３制御線とも呼ぶ。【0032】
スイッチセルアレイ１１において、トランジスタ（ＮＶ０、ＮＶ１）およびトランジスタＮＢ０のゲートは、異なるカラム選択線（ＣＳＥＬ０、ＣＳＥＬ１、ＣＳＥＬ＿ＯＲ０１）に接続される。また、スイッチセルアレイ１１において、トランジスタ（ＮＨ０、ＮＨ１）のゲートは、ロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）に接続される。【0033】
スイッチセルＳＣ００は、第１抵抗変化素子Ｕ００、第２抵抗変化素子Ｌ００、セルトランジスタＮ００を含む。スイッチセルＳＣ１１は、第１抵抗変化素子Ｕ１１、第２抵抗変化素子Ｌ１１、セルトランジスタＮ１１を含む。列方向（第１方向）に隣接し合う二つのスイッチセル（ＳＣ００、ＳＣ１１）のセルトランジスタ（Ｎ００、Ｎ１１）のゲートは、異なるロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）に接続される。【0034】
次に、プログラマブルロジックコア１０を構成する回路およびドライバの接続関係について説明する。【0035】
制御回路１２は、アドレスＡ、データ入力Ｄ、書き込みイネーブル信号ＷＥ、および読み出しイネーブル信号ＲＥを入力信号として受け取り、データ出力Ｑを出力する。制御回路１２は、アドレスＡに基づいて、アドレスプリデコード信号Ｓapdをカラム選択回路１３およびロウ選択回路１５へ出力する。【0036】
制御回路１２は、書き込みイネーブル信号ＷＥがハイレベルのとき、入力データを書き込むためのドライバ設定信号Ｓdsをカラムドライバ１４およびロウドライバ１６へ出力する。【0037】
制御回路１２は、読み出しイネーブル信号ＲＥがハイレベルのとき、データを読み出すためのドライバ設定信号Ｓdsをカラムドライバ１４およびロウドライバ１６へ出力するとともに、読み出し回路制御信号Ｓrccを読み出し回路１７へ出力する。そして、制御回路１２は、読み出し回路１７からのデータ出力ＩＱを受け取り、データ出力Ｑを外部出力する。【0038】
カラム選択回路１３（第１選択回路とも呼ぶ）は、アドレスプリデコード信号Ｓapdに基づいて所望のカラム選択線を選択する。また、カラム選択回路１３は、制御線ＰＨを選択するためのデコード信号（第１デコード信号とも呼ぶ）をカラムドライバ１４へ出力する。【0039】
カラムドライバ１４（第１ドライバとも呼ぶ）は、カラム選択回路１３からのデコード信号に応じて、制御線ＰＨを介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。【0040】
ロウ選択回路１５（第２選択回路とも呼ぶ）は、アドレスプリデコード信号Ｓapdに基づいて所望のロウ選択線を選択する。また、ロウ選択回路１５は、制御線ＰＶおよび制御線ＰＢを選択するためのデコード信号（第２デコード信号とも呼ぶ）をロウドライバ１６へ出力する。【0041】
ロウドライバ１６（第２ドライバとも呼ぶ）は、ロウ選択回路１５からのデコード信号に応じて、制御線ＰＶを介して、書き込み電圧または読み出し電圧をスイッチセルへ供給する。また、ロウドライバ１６は、制御線ＰＢを介して、書き込み電圧または読み出し電圧を供給する。【0042】
読み出し回路１７は、制御線ＰＢを介して、スイッチセルの抵抗状態をセンスする。読み出し回路１７は、データ出力ＩＱを制御回路１２に出力する。【0043】
例えば、制御回路１２は、構成用回路２０からの信号に含まれるアドレスＡ（アドレス信号）に基づいて、所望のスイッチセルを選択するためのアドレスプリデコード信号Ｓapdを出力する。カラム選択回路１３（第１選択回路）は、アドレスプリデコード信号Ｓapdに基づいて、所望のスイッチセルが接続されるカラム選択線（第１選択線）を選択し、制御線ＰＨ（第１制御線）を選択するためのデコード信号（第１デコード信号）を出力する。カラムドライバ１４（第１ドライバ）は、カラム選択回路１３（第１選択回路）からのデコード信号（第１デコード信号）に応じて制御線ＰＨ（第１制御線）に電圧を供給する。ロウ選択回路１５（第２選択回路）は、アドレスプリデコード信号Ｓapdに基づいて、所望のスイッチセルが接続されるロウ選択線（第２選択線）を選択し、制御線ＰＶ（第２制御線）を選択するためのデコード信号（第２デコード信号）を出力する。ロウドライバ１６（第２ドライバ）は、ロウ選択回路１５（第２選択回路）からのデコード信号（第２デコード信号）に応じて制御線ＰＶ（第２制御線）に電圧を供給する。読み出し回路１７は、制御線ＰＢ（第３制御線）を介してスイッチセルの抵抗状態をセンスし、読み出した出力データを制御回路１２に出力する。【0044】
次に、スイッチセルアレイ１１の接続関係について説明する。【0045】
第１配線ＶＬ０は、トランジスタＮＶ０を介して制御線ＰＶに接続される。トランジスタＮＶ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。第１配線ＶＬ１は、トランジスタＮＶ１を介して制御線ＰＶに接続される。トランジスタＮＶ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ１）を介して所望のトランジスタ（ＮＶ０、ＮＶ１）を導通させ、所望の第１配線（ＶＬ０、ＶＬ１）と制御線ＰＶとを接続させる。【0046】
第２配線ＨＬ０は、トランジスタＮＨ０を介して制御線ＰＨに接続される。トランジスタＮＨ０のゲートは、ロウ選択線ＲＳＥＬ０に接続される。第２配線ＨＬ１は、トランジスタＮＨ１を介して制御線ＰＨに接続される。トランジスタＮＨ１のゲートは、ロウ選択線ＲＳＥＬ１に接続される。ロウ選択回路１５は、ロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を介して所望のトランジスタ（ＮＨ０、ＮＨ１）を導通させ、所望の第２配線（ＨＬ０、ＨＬ１）と制御線ＰＨとを接続させる。【0047】
ビット線ＢＬ０は、トランジスタＮＢ０を介して制御線ＰＢに接続される。トランジスタＮＢ０のゲートは、カラム選択線ＣＳＥＬ＿ＯＲ０１に接続される。カラム選択回路１３は、カラム選択線ＣＳＥＬ＿ＯＲ０１を介して所望のトランジスタＮＢ０を導通させ、所望のビット線ＢＬ０と制御線ＰＢとを接続させる。【0048】
次に、スイッチセルの接続関係について説明する。ここでは、スイッチセルＳＣ００を例に説明する。スイッチセルＳＣ１１の構成は、スイッチセルＳＣ００と同様であるため、説明は省略する。【0049】
スイッチセルＳＣ００は、第１抵抗変化素子Ｕ００と、第２抵抗変化素子Ｌ００と、セルトランジスタＮ００とを含む。【0050】
第１抵抗変化素子Ｕ００の一方の端子は、第２配線ＨＬ０に接続される。第１抵抗変化素子Ｕ００の他方の端子は、第２抵抗変化素子Ｌ００の一方の端子に接続される。第２抵抗変化素子Ｌ００の一方の端子は、第１抵抗変化素子Ｕ００の他方の端子に接続される。第２抵抗変化素子Ｌ００の他方の端子は、第１配線ＶＬ０に接続される。第１抵抗変化素子Ｕ００の他方の端子と、第２抵抗変化素子Ｌ００の一方の端子とは、共有ノード（共有端子とも呼ぶ）を形成する。共有ノードは、セルトランジスタＮ００のソースもしくはドレインに接続される。【0051】
セルトランジスタＮ００のドレインもしくはソースは、ビット線ＢＬ０に接続される。セルトランジスタＮ００のゲートは、ロウ選択線ＲＳＥＬ０に接続される。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、共有ノードとビット線ＢＬ０とを接続させる。言い換えると、共有ノードは、セルトランジスタＮ００を介してビット線ＢＬ０に接続される。直列に接続された第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とによって構成されるユニット素子は、３端子抵抗変化スイッチとして機能する。【0052】
〔抵抗変化素子〕ここで、第１抵抗変化素子Ｕ００および第２抵抗変化素子Ｌ００の具体的な構成について一例を挙げて説明する。
【0053】
例えば、第１抵抗変化素子Ｕ００および第２抵抗変化素子Ｌ００は、ＣＢＲＡＭ（Conductive Bridge Random Access Memory）に用いられる抵抗変化性不揮発メモリ素子によって実現できる。【0054】
図３は、抵抗変化素子５０の構成例である。図３の抵抗変化素子５０は、活性電極である第１電極５１と、不活性電極である第２電極５２とによって抵抗変化層５３を挟み込んだ構造を有する。例えば、抵抗変化素子５０の抵抗変化層５３は、イオン伝導体を用いた金属架橋型のバイポーラ型抵抗変化素子によって実現できる。【0056】
不活性電極の第２電極５２を接地し、活性電極の第１電極５１に正電圧を印加すると、活性電極である第１電極５１の金属は、金属イオンとなってイオン伝導層である抵抗変化層５３に溶解する。抵抗変化層５３中の金属イオンは、抵抗変化層５３中で金属となって析出する。抵抗変化層５３中に析出した金属は、第１電極５１と第２電極５２とを接続する金属架橋を形成する。この金属架橋によって、第１電極５１と第２電極５２とが接続されて低抵抗状態となる。【0057】
一方、低抵抗状態において、不活性電極である第２電極５２を接地し、活性電極である第１電極５１に負電圧を印加すると、金属架橋が抵抗変化層５３に溶解し、金属架橋の一部が切断される。その結果、第１電極５１と第２電極５２との接続が切断されて高抵抗状態となる。抵抗変化スイッチを高抵抗状態から再び低抵抗状態にするには、再び不活性電極を接地して活性電極である第１電極５１に正電圧を印加すればよい。【0058】
このように、抵抗変化スイッチの抵抗状態を低抵抗状態と高抵抗状態とに切り替えることによって、スイッチのＯＮ状態とＯＦＦ状態とを実現できる。【0059】
なお、図３の構成の抵抗変化スイッチは、金属架橋によって接続される前の段階で、両電極間の抵抗が次第に小さくなったり、電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間が接続して低抵抗状態となる。また、図３の構成の抵抗変化スイッチは、金属架橋による接続が切れる前の段階で、両電極間の抵抗が次第に大きくなったり、電極間の容量が変化したりするなどの過渡的な状態が生じ、最終的に両電極間の接続が切れて高抵抗状態となる。図３の構成の抵抗変化スイッチは、過渡的な状態を用いて、低抵抗状態と高抵抗状態との間の中間状態を設けることもできる。【0060】
また、例えば、第１抵抗変化素子Ｕ００および第２抵抗変化素子Ｌ００は、ＰＲＡＭ（Phase Change Random Access Memory）やＲｅＲＡＭ（Resistance Random Access Memory）などに用いられる抵抗変化素子によって実現できる。【0061】
第１抵抗変化素子Ｕ００および第２抵抗変化素子Ｌ００は、低抵抗状態と高抵抗状態の２つの抵抗状態を有する。ここでは、低抵抗状態をＯＮ状態、高抵抗状態をＯＦＦ状態と定義する。抵抗変化スイッチがＯＮ状態のとき、電圧レベルで与えられる信号は抵抗変化スイッチを通過する。一方、抵抗変化スイッチがＯＦＦ状態のとき、信号は抵抗変化スイッチによって遮断され、抵抗変化スイッチを通過しない。また、第１抵抗変化素子Ｕ００および第２抵抗変化素子Ｌ００の抵抗状態を構成情報の１と０のデータ（各々、データ１、データ０と呼ぶ）と対応付け、低抵抗状態をデータ１、高抵抗状態をデータ０と定義する。【0062】
図５は、図２に示すスイッチセル（ＳＣ００、ＳＣ１１）を実現する３端子抵抗変化スイッチ５００Ａの構成例である。３端子抵抗変化スイッチ５００Ａは、抵抗変化素子５１０Ａおよび抵抗変化素子５２０Ａを有する。抵抗変化素子５１０Ａは、第１電極５１１Ａ、第２電極５１２Ａ、および抵抗変化層５１３Ａを含む。抵抗変化素子５２０Ａは、第１電極５２１Ａ、第２電極５２２Ａ、および抵抗変化層５２３Ａを含む。抵抗変化素子５１０Ａの第１電極５１１Ａと、抵抗変化素子５２０Ａの第１電極５２１Ａとが接続され、共有ノード５０３Ａを形成する。抵抗変化素子５１０Ａの第２電極５１２Ａは、第１端子５０１Ａに接続される。抵抗変化素子５２０Ａの第２電極５２２Ａは、第２端子５０２Ａに接続される。抵抗変化素子５１０Ａと抵抗変化素子５２０Ａとは、共有ノード５０３Ａに対して対称な極性を有する。【0063】
図２のスイッチセルＳＣ００と対応させると、第１抵抗変化素子Ｕ００が抵抗変化素子５１０Ａに相当し、第２抵抗変化素子Ｌ００が抵抗変化素子５２０Ａに相当する。すなわち、図２の構成においては、第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とが共有ノードに対して対称な極性を有する。【0064】
図２の構成において、第１抵抗変化素子Ｕ００の第２電極（第２電極５１２Ａに相当）は、第２配線ＨＬ０に接続される。また、第２抵抗変化素子Ｌ００の第２電極（第２電極５２２Ａに相当）は、第１配線ＶＬ０に接続される。【0065】
スイッチセルＳＣ００は、第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とがＯＮ状態のときにＯＮと定義し、第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とがＯＦＦ状態のときにＯＦＦと定義する。【0066】
図６は、図２に示すスイッチセルＳＣ００を実現する別の３端子抵抗変化スイッチ５００Ｂの構成である。３端子抵抗変化スイッチ５００Ｂは、抵抗変化素子５１０Ｂおよび抵抗変化素子５２０Ｂを有する。抵抗変化素子５１０Ｂは、第１電極５１１Ｂ、第２電極５１２Ｂ、および抵抗変化層５１３Ｂを含む。抵抗変化素子５２０Ｂは、第１電極５２１Ｂ、第２電極５２２Ｂ、および抵抗変化層５２３Ｂを含む。抵抗変化素子５１０Ｂの第２電極５１２Ｂと、抵抗変化素子５２０Ｂの第２電極５２２Ｂとが接続され、共有ノード５０３Ｂを形成する。抵抗変化素子５１０Ｂの第１電極５１１Ｂは、第１端子５０１Ｂに接続される。抵抗変化素子５２０Ｂの第１電極５２１Ｂは、第２端子５０２Ｂに接続される。抵抗変化素子５１０Ｂと抵抗変化素子５２０Ｂとは、共有ノード５０３Ｂに対して対称な極性を有する。【0067】
〔書き込み方法＿セット〕次に、スイッチセルＳＣ００を例示して、スイッチセルの書き込み方法について説明する。以下の例では、図５の構成を有するスイッチセルに関して説明する。なお、図６の構成のスイッチセルでは、抵抗変化スイッチの極性に対応した電圧を設定して、スイッチセルの書き込みを実行すればよい。
【0068】
まず、スイッチセルＳＣ００をＯＦＦからＯＮにセットする例について説明する。【0069】
第１の処理では、第１抵抗変化素子Ｕ００をＯＦＦ状態からＯＮ状態へセットする。具体的には、カラムドライバ１４は、制御線ＰＨに低電圧ＶＬを印加する。ロウドライバ１６は、制御線ＰＢにセット電圧以上の高電圧ＶＨを印加する。そして、ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してトランジスタＮＨ０を導通させ、第２配線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路１３は、カラム選択線ＣＳＥＬ＿ＯＲ０１を介してトランジスタＮＢ０を導通させ、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第１抵抗変化素子Ｕ００の第１電極（共有ノード）に高電圧ＶＨを印加する。その結果、第１抵抗変化素子Ｕ００はＯＮ状態になる。【0070】
なお、ロウドライバ１６は、制御線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。この場合、カラム選択回路１３は、カラム選択線ＣＳＥＬ０を介してトランジスタＮＶ０を導通させ、制御線ＰＶと第１配線ＶＬ０とを接続させる。このとき、第２抵抗変化素子Ｌ００にはセット電圧以下の電圧が印加されるため、第２抵抗変化素子Ｌ００はＯＦＦ状態のまま変化しない。【0071】
第２の処理では、第２抵抗変化素子Ｌ００をＯＦＦ状態からＯＮ状態へセットする。具体的には、ロウドライバ１６は、制御線ＰＶに低電圧ＶＬを印加し、制御線ＰＢにセット電圧以上の高電圧ＶＨを印加する。そして、カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ＿ＯＲ０１）を介してトランジスタ（ＮＶ０、ＮＢ０）を導通させ、第１配線ＶＬ０に低電圧ＶＬを印加し、ビット線ＢＬ０に高電圧ＶＨを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第２抵抗変化素子Ｌ００の第１電極（共有ノード）に高電圧ＶＨを印加する。その結果、第２抵抗変化素子Ｌ００はＯＮ状態になる。【0072】
なお、カラムドライバ１４は、制御線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。この場合、ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してトランジスタＮＨ０を導通させ、制御線ＰＨと第２配線ＨＬ０とを接続させる。このとき、第１抵抗変化素子Ｕ００にはセット電圧以下の電圧が印加されるため、第１抵抗変化素子Ｕ００はＯＮ状態のまま変化しない。【0073】
以上の第１および第２の処理によって、第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とがセットされ、スイッチセルＳＣ００がＯＮになる。【0074】
〔書き込み方法＿リセット〕次に、スイッチセルＳＣ００をＯＮからＯＦＦにリセットする例について説明する。
【0075】
第１の処理では、第１抵抗変化素子Ｕ００をＯＮ状態からＯＦＦ状態へリセットする。具体的には、カラムドライバ１４は、制御線ＰＨにリセット電圧以上の高電圧ＶＨを印加する。ロウドライバ１６は、制御線ＰＢに低電圧ＶＬを印加する。そして、ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してトランジスタＮＨ０を導通させ、第２配線ＨＬ０に高電圧ＶＨを印加する。カラム選択回路１３は、カラム選択線ＣＳＥＬ＿ＯＲ０１を介してトランジスタＮＢ０を導通させ、ビット線ＢＬ０に低電圧ＶＬを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第１抵抗変化素子Ｕ００の第１電極（共有ノード）に低電圧ＶＬを印加する。その結果、第１抵抗変化素子Ｕ００はＯＦＦ状態になる。【0076】
なお、ロウドライバ１６は、制御線ＰＶを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。この場合、カラム選択回路１３は、カラム選択線ＣＳＥＬ０を介してトランジスタＮＶ０を導通させ、制御線ＰＶと第１配線ＶＬ０とを接続させる。第２抵抗変化素子Ｌ００にはリセット電圧以下の電圧が印加されるため、第２抵抗変化素子Ｌ００はＯＮ状態のまま変化しない。【0077】
第２の処理では、第２抵抗変化素子Ｌ００をＯＮ状態からＯＦＦ状態へリセットする。具体的には、ロウドライバ１６は、制御線ＰＶにリセット電圧以上の高電圧ＶＨを印加し、制御線ＰＢに低電圧ＶＬを印加する。そして、カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ＿ＯＲ０１）を介してトランジスタ（ＮＶ０、ＮＢ０）を導通させ、第１配線ＶＬ０に高電圧ＶＨを印加し、ビット線ＢＬ０に低電圧ＶＬを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第２抵抗変化素子Ｌ００の第１電極（共有ノード）に低電圧ＶＬを印加する。その結果、第２抵抗変化素子Ｌ００はＯＦＦ状態になる。【0078】
なお、カラムドライバ１４は、制御線ＰＨを中間電圧（ＶＨ＋ＶＬ）／２やハイインピーダンスにしてもよい。この場合、ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してトランジスタＮＨ０を導通させ、制御線ＰＨと第２配線ＨＬ０とを接続させる。第１抵抗変化素子Ｕ００にはリセット電圧以下の電圧が印加されるため、第１抵抗変化素子Ｕ００はＯＦＦ状態のまま変化しない。【0079】
以上の第１および第２の処理によって、第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とがリセットされ、スイッチセルＳＣ００がＯＦＦになる。【0080】
〔読み出し方法〕次に、スイッチセルの読み出し方法について説明する。ここでは、スイッチセルＳＣ００の状態を読み出す例について説明する。
【0081】
第１の処理では、第１抵抗変化素子Ｕ００の抵抗状態を読み出す。具体的には、カラムドライバ１４は、制御線ＰＨに低電圧ＶＬを印加する。読み出し回路１７は、制御線ＰＢにセンス電圧ＶＳを印加する。ロウドライバ１６は、制御線ＰＶをハイインピーダンスにする。そして、ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してトランジスタＮＨ０を導通させ、第２配線ＨＬ０に低電圧ＶＬを印加する。カラム選択回路１３は、カラム選択線ＣＳＥＬ＿ＯＲ０１を介してトランジスタＮＢ０を導通させ、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第１抵抗変化素子Ｕ００の第１電極（共有ノード）にセンス電圧ＶＳを印加する。その結果、第１抵抗変化素子Ｕ００の抵抗状態に応じて、センス電流が流れる。【0082】
例えば、読み出し回路１７は、センス電流を電圧に変換後、変換後の電圧と基準電圧と比較して、第１抵抗変化素子Ｕ００の抵抗状態を判定する。例えば、読み出し回路１７は、抵抗値が所定の値より小さい場合はデータ１、所定の値より大きい場合はデータ０をデータ出力ＩＱとして出力する。【0083】
第２の処理では、第２抵抗変化素子Ｌ００の抵抗状態を読み出す。具体的には、ロウドライバ１６は、制御線ＰＶに低電圧ＶＬを印加する。読み出し回路１７は、制御線ＰＢにセンス電圧ＶＳを印加する。カラムドライバ１４は、制御線ＰＨをハイインピーダンスにする。そして、カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ＿ＯＲ０１）を介してトランジスタ（ＮＶ０、ＮＢ０）を導通させ、第１配線ＶＬ０に低電圧ＶＬを印加し、ビット線ＢＬ０にセンス電圧ＶＳを印加する。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、第２抵抗変化素子Ｌ００の第１電極（共有ノード）にセンス電圧ＶＳを印加する。その結果、第２抵抗変化素子Ｌ００の抵抗状態に応じて、センス電流が流れる。【0084】
例えば、読み出し回路１７は、センス電流を電圧に変換後、変換後の電圧と基準電圧と比較して、第２抵抗変化素子Ｌ００の抵抗状態を判定する。例えば、読み出し回路１７は、抵抗値が所定の値より小さい場合はデータ１、所定の値より大きい場合はデータ０をデータ出力ＩＱとして出力する。【0085】
制御回路１２は、読み出し回路１７から出力されるデータ出力ＩＱをデータ出力Ｑとして出力する。例えば、制御回路１２は、第１抵抗変化素子Ｕ００から読み出されるデータと、第２抵抗変化素子Ｌ００から読み出されるデータとを比較し、スイッチセルから読み出されたデータのエラー判定を行ってもよい。【0086】
〔トランジスタ層〕次に、本実施形態の論理集積回路１のトランジスタ層のスイッチセルアレイ１１について図面を参照しながら説明する。図７は、論理集積回路１のトランジスタ層のスイッチセルアレイ１１を示す模式図である。図７には、トランジスタ層のスイッチセルアレイ１１がスイッチセルＳＣ００およびスイッチセルＳＣ１１で構成された場合を例示する。スイッチセルアレイ１１は、トランジスタが形成される活性領域を含む。
【0087】
スイッチセルＳＣ００は、拡散層ＤＩＦ０、拡散層ＤＩＦ１、拡散層ＤＩＦ２、ゲート電極Ｇ１、ゲート電極Ｇ２、コンタクトＣＴ０、コンタクトＣＴ１、コンタクトＣＴ２によって構成されるＮ型トランジスタを含む。２つのゲート電極（Ｇ１、Ｇ２）は、ロウ選択線ＲＳＥＬ０として機能し、スイッチセルＳＣ００を選択する際に、高い電圧が印加される。すなわち、スイッチセルＳＣ００は、二つのゲート電極（Ｇ１、Ｇ２）によって構成されるロウ選択線ＲＳＥＬ０に接続される。【0088】
スイッチセルＳＣ１１は、拡散層ＤＩＦ２、拡散層ＤＩＦ３、拡散層ＤＩＦ４、ゲート電極Ｇ３、ゲート電極Ｇ４、コンタクトＣＴ２、コンタクトＣＴ３、コンタクトＣＴ４によって構成されるＮ型トランジスタを含む。２つのゲート電極（Ｇ３、Ｇ４）は、ロウ選択線ＲＳＥＬ１として機能し、スイッチセルＳＣ１１を選択する際に、高い電圧が印加される。すなわち、スイッチセルＳＣ１０は、二つのゲート電極（Ｇ３、Ｇ４）によって構成されるロウ選択線ＲＳＥＬ１に接続される。【0089】
図７のように、スイッチセルアレイ１１においては、スイッチセルＳＣ００とスイッチセルＳＣ１１とが拡散層ＤＩＦ２を共有するため、コンパクトなレイアウトが実現される。【0090】
〔配線層〕次に、本実施形態の論理集積回路１の配線層のスイッチセルアレイ１１について図面を参照しながら説明する。図８〜図１０は、論理集積回路１の配線層のスイッチセルアレイ１１を示す模式図である。図８〜図１０には、配線層のスイッチセルアレイ１１がスイッチセルＳＣ００およびスイッチセルＳＣ１１で構成された場合を例示する。
【0091】
図８は、第１配線層Ｍ１を示す。図８のように、第１配線（ＶＬ０、ＶＬ１）およびビット線ＢＬ０は、第１配線層Ｍ１に形成される。コンタクト（ＣＴ０〜４）は、第１配線層Ｍ１と拡散層（ＤＩＦ０〜４）とを接続する。【0093】
図１０は、第３配線層Ｍ３を示す。ビアＶ２は、第３配線層Ｍ３と第２配線層Ｍ２とを接続する。第１抵抗変化素子（Ｕ００、Ｕ１１）および第２抵抗変化素子（Ｌ００、Ｌ１１）は、第３配線層Ｍ３と第２配線層Ｍ２との間に形成される。【0094】
ビット線ＢＬ０は、スイッチセルＳＣ００およびスイッチセルＳＣ１１に接続される。第１配線ＶＬ０は、スイッチセルＳＣ００に接続される。第１配線ＶＬ１は、スイッチセルＳＣ１１に接続される。第２配線ＨＬ０は、スイッチセルＳＣ００に接続される。第２配線ＨＬ１は、スイッチセルＳＣ１１に接続される。【0095】
スイッチセルＳＣ００において、ビット線ＢＬ０は、コンタクトＣＴ０を介して拡散層ＤＩＦ０に接続され、コンタクトＣＴ２を介して拡散層ＤＩＦ２に接続される。第１配線ＶＬ０は、第２抵抗変化素子Ｌ００の一方の端子に接続される。第２抵抗変化素子Ｌ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。第２配線ＨＬ０は、第１抵抗変化素子Ｕ００の一方の端子に接続される。第１抵抗変化素子Ｕ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。【0096】
以上のように、本実施形態の論理集積回路によれば、異なる第１配線層に接続するスイッチセルがビット線を共有し、列方向に隣接するスイッチセルと拡散層を共有することによってコンパクトなレイアウトを実現できる。【0097】
また、本実施形態の論理集積回路によれば、第１配線に接続する素子数を減らすことができるとともに、異なるカラム選択線を個別に制御できるため、書き込み時や読み出し時に電圧が印加される素子数を削減できる。その結果、本実施形態の論理集積回路によれば、書き込み時の意図しないビットへの誤書き込みを抑制し、読み出し時のスネーク電流を抑制することができるため、信頼性を向上できる。【0098】
すなわち、本実施形態によれば、省チップ面積の論理集積回路を提供することが可能になる。【0099】
（第２の実施形態）次に、本発明の第２の実施形態に係る論理集積回路について図面を参照しながら説明する。本実施形態の論理集積回路は、プログラマブルロジックコアの構成が第１の実施形態とは異なる。なお、以下の図面においては、第１の実施形態の論理集積回路と同様の構成については同じ符号を付す。また、以下の説明においては、第１の実施形態の論理集積回路と同様の構成や機能については説明を省略する。
【0100】
図１１は、本実施形態のプログラマブルロジックコア１０−２の構成の一例を示す模式図である。図１１のように、プログラマブルロジックコア１０−２は、スイッチセルアレイ１１−２、制御回路１２、カラム選択回路１３、カラムドライバ１４、ロウ選択回路１５、ロウドライバ１６、および読み出し回路１７を有する。制御回路１２、カラム選択回路１３、カラムドライバ１４、ロウ選択回路１５、ロウドライバ１６、および読み出し回路１７は、第１の実施形態と同様の構成であるので、それらについての詳細な説明は省略する。【0101】
本実施形態のプログラマブルロジックコア１０−２では、第１の実施形態のプログラマブルロジックコア１０では３本であったカラム選択線（ＣＳＥＬ０、ＣＳＥＬ１、ＣＳＥＬ＿ＯＲ０１）が、１本のカラム選択線ＣＳＥＬ０に統合されている。すなわち、本実施形態のプログラマブルロジックコア１０−２は、第１の実施形態のプログラマブルロジックコア１０よりもカラム選択線（第１選択線）の数が少ない。なお、本実施形態のプログラマブルロジックコア１０−２のその他の構成は、第１の実施形態と同様であるため、重複する部分の説明は省略する。【0102】
スイッチセルアレイ１１−２は、行方向に延伸するＭ本（Ｍは２以上の整数）の線群と、列方向に延伸するＮ本（Ｎは２以上の整数）の線群とを有する。スイッチセルアレイ１１−２は、列方向に延伸する第１配線（ＶＬ０、ＶＬ１）と、行方向に延伸する第２配線（ＨＬ０、ＨＬ１）とを含む。なお、図１１においては、スイッチセルアレイ１１−２が第１配線および第２配線を２本ずつ備える構成例を示すが、第１配線および第２配線の数については限定を加えない。【0103】
また、スイッチセルアレイ１１−２は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）とが交差する部分に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続と非接続とを切り替えるスイッチセル（ＳＣ００、ＳＣ１１）を有する。言い換えると、スイッチセルアレイ１１−２は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との交差位置に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続状態を切り替えるスイッチセル（ＳＣ００、ＳＣ１１）を有する。スイッチセルアレイ１１−２には、最大でＮ×Ｍ個のスイッチセルを構成できる。図１１の例では、スイッチセルアレイ１１−２は、第１配線と第２配線との交差する各部分に２つのスイッチセル（ＳＣ００、ＳＣ１１）を含む。なお、図１１には、スイッチセルが二つの場合を示すが、スイッチセルの数に限定は加えない。【0104】
また、スイッチセルアレイ１１−２は、列方向に延伸するカラム選択線ＣＳＥＬ０およびビット線ＢＬ０、行方向に延伸するロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）とを含む。また、スイッチセルアレイ１１−２は、列方向に延伸する制御線ＰＨ、行方向に延伸する制御線ＰＶ、および制御線ＰＢを含む。さらに、スイッチセルアレイ１１は、行方向に配置されたトランジスタ（ＮＶ０、ＮＶ１、ＮＢ０）、列方向に配置されたトランジスタ（ＮＨ０、ＮＨ１）を含む。【0105】
次に、スイッチセルアレイ１１−２の接続関係について説明する。【0106】
第１配線ＶＬ０は、トランジスタＮＶ０を介して制御線ＰＶに接続される。トランジスタＮＶ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。第１配線ＶＬ１は、トランジスタＮＶ１を介して制御線ＰＶに接続される。トランジスタＮＶ１のゲートは、カラム選択線ＣＳＥＬ０に接続される。カラム選択回路１３は、カラム選択線ＣＳＥＬ０を介して所望のトランジスタ（ＮＶ０、ＮＶ１）を導通させ、所望の第１配線（ＶＬ０、ＶＬ１）と制御線ＰＶとを接続させる。【0107】
ビット線ＢＬ０は、トランジスタＮＢ０を介して制御線ＰＢに接続される。トランジスタＮＢ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。カラム選択回路１３は、カラム選択線ＣＳＥＬ０を介して所望のトランジスタ（ＮＢ０）を導通させ、所望のビット線ＢＬ０と制御線ＰＢとを接続させる。【0108】
すなわち、トランジスタ（ＮＶ０、ＮＶ１、ＮＢ０）のゲートは、カラム選択線ＣＳＥＬ０に共通に接続される。【0109】
第２配線ＨＬ０は、トランジスタＮＨ０を介して制御線ＰＨに接続される。トランジスタＮＨ０のゲートは、ロウ選択線ＲＳＥＬ０に接続される。第２配線ＨＬ１は、トランジスタＮＨ１を介して制御線ＰＨに接続される。トランジスタＮＨ１のゲートは、ロウ選択線ＲＳＥＬ１に接続される。ロウ選択回路１５は、ロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を介して所望のトランジスタ（ＮＨ０、ＮＨ１）を導通させ、所望の第２配線（ＨＬ０、ＨＬ１）と制御線ＰＨとを接続させる。【0110】
列方向（第１方向）に隣接し合う二つのスイッチセル（ＳＣ００、ＳＣ１１）に関して、トランジスタ（ＮＶ０、ＮＶ１）およびトランジスタ（ＮＢ０）のゲートは、共通のカラム選択線ＣＳＥＬ０に接続される。トランジスタ（ＮＨ０、ＮＨ１）のゲートは、異なるロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）に接続される。二つのスイッチセル（ＳＣ００、ＳＣ１１）は、異なる第１配線（ＶＬ０、ＶＬ１）に接続されたトランジスタ（ＮＶ０、ＮＶ１）を介して共通のカラム選択線ＣＳＥＬ０に接続される。【0111】
スイッチセル（ＳＣ００、ＳＣ１１）の書き込みおよび読み出しは、第１の実施形態のＣＳＥＬ＿ＯＲ０１と同様にＣＳＥＬ０を操作することによって、第１の実施形態のスイッチセルアレイ１１−２と同様に実行できる。【0112】
以上のように、本実施形態の論理集積回路では、第１の実施形態では３本であったカラム選択線を一本に統合する。その結果、本実施形態の論理集積回路によれば、配線数が削減されるため、第１の実施形態と比較してチップ面積を削減できる。また、本実施形態の論理集積回路のスイッチセル（ＳＣ００、ＳＣ１１）は、書き込みおよび読み出しする際に、第１配線（ＶＬ０、ＶＬ１）に同等の電圧が印加されるが、ロウ選択線が異なるため、個別にアクセスできる。【0113】
以上のように、本実施形態によれば、第１の実施形態と比較して、さらに省チップ面積の論理集積回路を提供することができる。【0114】
（関連技術）ここで、本発明の各実施形態に係る関連技術の論理集積回路について図面を参照しながら説明する。以下においては、第１および第２の関連技術について説明する。なお、以下の図面においては、本発明の各実施形態の論理集積回路と同様の構成については同じ符号を付す。また、以下の説明においては、本発明の各実施形態の論理集積回路と同様の構成や機能については説明を省略する。
【0115】
〔第１の関連技術〕図１２は、第１の関連技術の論理集積回路のプログラマブルロジックコア２１０の回路構成を示す模式図である。図１２のように、プログラマブルロジックコア２１０は、スイッチセルアレイ２１１、制御回路１２、カラム選択回路１３、カラムドライバ１４、ロウ選択回路１５、ロウドライバ１６、および読み出し回路１７を有する。制御回路１２、カラム選択回路１３、カラムドライバ１４、ロウ選択回路１５、ロウドライバ１６、および読み出し回路１７は、第１の実施形態と同様の構成であるので、それらについての詳細な説明は省略する。
【0116】
スイッチセルアレイ２１１は、行方向に延伸するＭ本（Ｍは２以上の整数）の線群と、列方向に延伸するＮ本（Ｎは２以上の整数）の線群とを有する。スイッチセルアレイ２１１は、列方向に延伸する第１配線（ＶＬ０、ＶＬ１）、行方向に延伸する第２配線（ＨＬ０、ＨＬ１）を含む。なお、図１２には第１配線および第２配線を２本ずつ備える構成を示すが、第１配線および第２配線の数については限定を加えない。【0117】
また、スイッチセルアレイ２１１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）とが交差する部分に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続と非接続とを切り替えるスイッチセルを有する。図１２の例では、スイッチセルアレイ２１１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との交差する各部分に４つのスイッチセル（ＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１）を含む。なお、図１２においては、スイッチセルアレイ２１１が４つのスイッチセルを含む構成例を示すが、スイッチセルの数に限定は加えない。【0118】
また、スイッチセルアレイ２１１は、列方向に延伸するカラム選択線（ＣＳＥＬ０、ＣＳＥＬ１）、行方向に延伸するロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を含む。また、スイッチセルアレイ２１１は、列方向に延伸する制御線ＰＨ、ビット線ＢＬ０、およびビット線ＢＬ１、行方向に延伸する制御線ＰＶおよび制御線ＰＢを含む。さらに、スイッチセルアレイ２１１は、行方向に配置されたトランジスタ（ＮＶ０、ＮＶ１、ＮＢ０、ＮＢ１）、列方向に配置されたトランジスタ（ＮＨ０、ＮＨ１）を含む。【0119】
スイッチセルＳＣ００は、第１抵抗変化素子Ｕ００、第２抵抗変化素子Ｌ００、セルトランジスタＮ００を含む。スイッチセルＳＣ０１は、第１抵抗変化素子Ｕ０１、第２抵抗変化素子Ｌ１０、セルトランジスタＮ０１を含む。スイッチセルＳＣ１０は、第１抵抗変化素子Ｕ１０、第２抵抗変化素子Ｌ１０、セルトランジスタＮ１０を含む。スイッチセルＳＣ１１は、第１抵抗変化素子Ｕ１１、第２抵抗変化素子Ｌ１１、セルトランジスタＮ１１を含む。スイッチセル（ＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１）の構成は、第１の実施形態と同様であるため、詳細な説明は省略する。【0120】
次に、スイッチセルアレイ２１１の接続関係について説明する。【0121】
第１配線ＶＬ０は、トランジスタＮＶ０を介して制御線ＰＶに接続される。トランジスタＮＶ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。第１配線ＶＬ１は、トランジスタＮＶ１を介して制御線ＰＶに接続される。トランジスタＮＶ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ１）を介して所望のトランジスタ（ＮＶ０、ＮＶ１）を導通させ、所望の第１配線（ＶＬ０、ＶＬ１）と制御線ＰＶとを接続する。【0122】
第２配線ＨＬ０は、トランジスタＮＨ０を介して制御線ＰＨに接続される。トランジスタＮＨ０のゲートは、ロウ選択線ＲＳＥＬ０に接続される。第２配線ＨＬ１は、トランジスタＮＨ１を介して制御線ＰＨに接続される。トランジスタＮＨ１のゲートは、ロウ選択線ＲＳＥＬ１に接続される。ロウ選択回路１５は、いずれかのロウ選択線（ＲＳＥＬ０、ＲＳＥＬ１）を介して所望のトランジスタ（ＮＨ０、ＮＨ１）を導通させ、所望の第２配線（ＨＬ０、ＨＬ１）と制御線ＰＨとを接続する。【0123】
ビット線ＢＬ０は、トランジスタＮＢ０を介して制御線ＰＢに接続される。トランジスタＮＢ０のゲートは、カラム選択線ＣＳＥＬ０に接続される。ビット線ＢＬ１は、トランジスタＮＢ１を介して制御線ＰＢに接続される。トランジスタＮＢ１のゲートは、カラム選択線ＣＳＥＬ１に接続される。カラム選択回路１３は、カラム選択線（ＣＳＥＬ０、ＣＳＥＬ１）を用いて、所望のトランジスタ（ＮＢ０、ＮＢ１）を導通させ、所望のビット線（ＢＬ０、ＢＬ１）と制御線ＰＢとを接続する。【0124】
次に、スイッチセル（ＳＣ００、ＳＣ０１、ＳＣ１０、ＳＣ１１）の接続関係について説明する。ここでは、スイッチセルＳＣ００を例に説明する。スイッチセル（ＳＣ０１、ＳＣ１０、ＳＣ１１）の構成は、スイッチセルＳＣ００と同様であるため、説明は省略する。【0125】
第１抵抗変化素子Ｕ００の一方の端子は、第２配線ＨＬ０に接続される。第１抵抗変化素子Ｕ００の他方の端子は、第２抵抗変化素子Ｌ００の一方の端子に接続される。第２抵抗変化素子Ｌ００の一方の端子は、第１抵抗変化素子Ｕ００の他方の端子に接続される。第２抵抗変化素子Ｌ００の他方の端子は、第１配線ＶＬ０に接続される。第１抵抗変化素子Ｕ００の他方の端子と、第２抵抗変化素子Ｌ００の一方の端子とは、共有ノードを形成する。共有ノードは、セルトランジスタＮ００のソースもしくはドレインに接続される。【0126】
セルトランジスタＮ００のドレインもしくはソースは、ビット線ＢＬ０に接続される。セルトランジスタＮ００のゲートは、ロウ選択線ＲＳＥＬ０に接続される。ロウ選択回路１５は、ロウ選択線ＲＳＥＬ０を介してセルトランジスタＮ００を導通させ、共有ノードとビット線ＢＬ０とを接続させる。直列に接続された第１抵抗変化素子Ｕ００と第２抵抗変化素子Ｌ００とによって構成されるユニット素子は、３端子抵抗変化スイッチとして機能する。【0127】
〔トランジスタ層〕次に、第１の関連技術の論理集積回路のトランジスタ層のスイッチセルアレイ２１１について図面を参照しながら説明する。図１３は、トランジスタ層のスイッチセルアレイ２１１を示す模式図である。図１３には、スイッチセルアレイ２１１が２行２列のスイッチセル（ＳＣ００、ＳＣ１０、ＳＣ０１、ＳＣ１１）で構成された場合を例示する。スイッチセルアレイ２１１は、トランジスタが形成される活性領域と、トランジスタを分離する素子分離領域とを有する。
【0128】
スイッチセルＳＣ００は、拡散層ＤＩＦ０、拡散層ＤＩＦ１、拡散層ＤＩＦ２、ゲート電極Ｇ１、ゲート電極Ｇ２、コンタクトＣＴ０、コンタクトＣＴ１、コンタクトＣＴ２によって構成されるＮ型トランジスタを含む。ゲート電極（Ｇ１、Ｇ２）は、ロウ選択線ＲＳＥＬ０として機能し、スイッチセルＳＣ００を選択する際に、高い電圧が印加される。【0129】
スイッチセルＳＣ１０は、拡散層ＤＩＦ２、拡散層ＤＩＦ３、拡散層ＤＩＦ４、ゲート電極Ｇ３、ゲート電極Ｇ４、コンタクトＣＴ２、コンタクトＣＴ３、コンタクトＣＴ４によって構成されるＮ型トランジスタを含む。ゲート電極（Ｇ３、Ｇ４）は、ロウ選択線ＲＳＥＬ１として機能し、スイッチセルＳＣ１０を選択する際に、高い電圧が印加される。【0130】
スイッチセルＳＣ０１は、拡散層ＤＩＦ５、拡散層ＤＩＦ６、拡散層ＤＩＦ７、ゲート電極Ｇ１、ゲート電極Ｇ２、コンタクトＣＴ５、コンタクトＣＴ６、コンタクトＣＴ７によって構成されるＮ型トランジスタを含む。ゲート電極（Ｇ１、Ｇ２）は、ロウ選択線ＲＳＥＬ０として機能し、スイッチセルＳＣ０１を選択する際に、高い電圧が印加される。【0131】
スイッチセルＳＣ１１は、拡散層ＤＩＦ７、拡散層ＤＩＦ８、拡散層ＤＩＦ９、ゲート電極Ｇ３、ゲート電極Ｇ４、コンタクトＣＴ７、コンタクトＣＴ８、コンタクトＣＴ９によって構成されるＮ型トランジスタを含む。ゲート電極（Ｇ３、Ｇ４）は、ロウ選択線ＲＳＥＬ１として機能し、スイッチセルＳＣ１１を選択する際に、高い電圧が印加される。【0132】
〔配線層〕次に、第１の関連技術の論理集積回路の配線層のスイッチセルアレイ２１１について図面を参照しながら説明する。図１４〜図１６は、配線層のスイッチセルアレイ２１１を示す模式図である。図１４〜図１６には、スイッチセルアレイ２１１が２行２列のスイッチセル（ＳＣ００、ＳＣ１０、ＳＣ０１、ＳＣ１１）で構成された場合を例示する。
【0133】
図１４は、第１配線層Ｍ１を示す。図１４のように、第１配線（ＶＬ０、ＶＬ１）およびビット線（ＢＬ０、ＢＬ１）は、第１配線層Ｍ１に形成される。コンタクト（ＣＴ０〜９）は、第１配線層Ｍ１と拡散層（ＤＩＦ０〜９）とを接続する。【0135】
図１６は、第３配線層Ｍ３を示す。ビアＶ２は、第３配線層Ｍ３と第２配線層Ｍ２とを接続する。第１抵抗変化素子（Ｕ００、Ｕ０１、Ｕ１０、Ｕ１１）および第２抵抗変化素子（Ｌ００、Ｌ０１、Ｌ１０、Ｌ１１）は、第３配線層Ｍ３と第２配線層Ｍ２との間に形成される。【0136】
ビット線ＢＬ０は、スイッチセルＳＣ００およびスイッチセルＳＣ１０に接続される。ビット線ＢＬ１は、スイッチセルＳＣ０１およびスイッチセルＳＣ１１に接続される。第１配線ＶＬ０は、スイッチセルＳＣ００およびスイッチセルＳＣ１０に接続される。第１配線ＶＬ１は、スイッチセルＳＣ０１およびスイッチセルＳＣ１１に接続される。第２配線ＨＬ０は、スイッチセルＳＣ００およびスイッチセルＳＣ０１に接続される。第２配線ＨＬ１は、スイッチセルＳＣ１０およびスイッチセルＳＣ１１に接続される。【0137】
スイッチセルＳＣ００において、ビット線ＢＬ０は、コンタクトＣＴ０を介して拡散層ＤＩＦ０に接続され、コンタクトＣＴ２を介して拡散層ＤＩＦ２に接続される。第１配線ＶＬ０は、第２抵抗変化素子Ｌ００の一方の端子に接続される。第２抵抗変化素子Ｌ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。第２配線ＨＬ０は、第１抵抗変化素子Ｕ００の一方の端子に接続される。第１抵抗変化素子Ｕ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。【0138】
〔第２の関連技術〕図１７は、第２の関連技術の論理集積回路のプログラマブルロジックコア２２０の回路構成を示す模式図である。プログラマブルロジックコア２２０の回路構成は、第１の関連技術とはスイッチセルアレイ２２１の構成が異なる。スイッチセルアレイ２２１以外の構成は、第１の関連技術と同様の構成であるので、それらについての詳細な説明は省略する。
【0139】
スイッチセルアレイ２２１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）とが交差する一部分に、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との接続と非接続とを切り替えるスイッチセルを有する。図１７の例では、スイッチセルアレイ２２１は、第１配線（ＶＬ０、ＶＬ１）と第２配線（ＨＬ０、ＨＬ１）との交差する一部分に２つのスイッチセル（ＳＣ００、ＳＣ１１）を含む。なお、図１７においては、スイッチセルアレイ２２１が２つのスイッチセルを含む構成例を示すが、スイッチセルの数に限定は加えない。【0140】
図１８は、トランジスタ層のスイッチセルアレイ２２１を示す模式図である。トランジスタ層のスイッチセルアレイ２２１は、拡散層ＤＩＦ３および拡散層ＤＩＦ６が有効に活用できない領域になっている点で、第１の関連技術のスイッチセルアレイ２１１とは異なる。【0141】
図１９は、第１配線層Ｍ１を示す。図１９のように、第１配線（ＶＬ０、ＶＬ１）およびビット線（ＢＬ０、ＢＬ１）は、第１配線層Ｍ１に形成される。コンタクト（ＣＴ０〜２、４、５、７〜９）は、第１配線層Ｍ１と拡散層（ＤＩＦ０〜２、４、５、７〜９）とを接続する。【0143】
図２１は、第３配線層Ｍ３を示す。ビアＶ２は、第３配線層Ｍ３と第２配線層Ｍ２とを接続する。第１抵抗変化素子（Ｕ００、Ｕ１１）および第２抵抗変化素子（Ｌ００、Ｌ１１）は、第３配線層Ｍ３と第２配線層Ｍ２との間に形成される。【0144】
ビット線ＢＬ０は、スイッチセルＳＣ００に接続される。ビット線ＢＬ１は、スイッチセルＳＣ１１に接続される。第１配線ＶＬ０は、スイッチセルＳＣ００に接続される。第１配線ＶＬ１は、スイッチセルＳＣ１１に接続される。第２配線ＨＬ０は、スイッチセルＳＣ００に接続される。第２配線ＨＬ１は、スイッチセルＳＣ１１に接続される。【0145】
スイッチセルＳＣ００において、ビット線ＢＬ０は、コンタクトＣＴ０を介して拡散層ＤＩＦ０に接続され、コンタクトＣＴ２を介して拡散層ＤＩＦ２に接続される。第１配線ＶＬ０は、第２抵抗変化素子Ｌ００の一方の端子に接続される。第２抵抗変化素子Ｌ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。第２配線ＨＬ０は、第１抵抗変化素子Ｕ００の一方の端子に接続される。第１抵抗変化素子Ｕ００の他方の端子は、第３配線層Ｍ３を介して拡散層ＤＩＦ１に接続され、共有ノードを形成する。【0146】
第２の関連技術の論理集積回路は、第１の関連技術の論理集積回路に比べて搭載するスイッチセルの数が少ない。しかし、第２の関連技術の論理集積回路は、トランジスタのレイアウトの制約によって有効に活用できない領域が生じ、第１の関連技術の論理集積回路とほぼ等しい回路面積になる。また、第２の関連技術の論理集積回路では、隣接し合うスイッチセルが拡散層を共有できない。【0147】
以上のように、本発明の各実施形態の論理集積回路は、関連技術の論理集積回路に比べて、搭載するスイッチセルの数が少ない。また、本発明の各実施形態の論理集積回路は、異なる第１配線に接続するスイッチセルがビット線を共有し、列方向に隣接するスイッチセルと拡散層を共有することによって、コンパクトなレイアウトを実現できる。【0148】
また、本発明の各実施形態の論理集積回路は、関連技術の論理集積回路に比べて、第１配線に接続される素子数が少ない。また、本発明の各実施形態の論理集積回路では、カラム選択線を個別に制御できる。そのため、本発明の各実施形態の論理集積回路では、書き込み時や読み出し時に電圧が印加される素子数を削減できる。その結果、本発明の各実施形態によれば、書き込み時の意図しないビットへの誤書き込みを抑制でき、読み出し時のスネーク電流を抑制できるため、信頼性を向上できる。【0149】
以上のように、本発明の各実施形態によれば、チップ面積の削減と、信頼性の向上とを両立する論理集積回路を提供することができる。【0150】
以上、実施形態を参照して本発明を説明してきたが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【0151】
この出願は、２０１８年１月２５日に出願された日本出願特願２０１８−０１０１１４を基礎とする優先権を主張し、その開示の全てをここに取り込む。【符号の説明】
【0152】
１ 論理集積回路１０ プログラマブルロジックコア
１１ スイッチセルアレイ
１２ 制御回路
１３ カラム選択回路
１４ カラムドライバ
１５ ロウ選択回路
１６ ロウドライバ
１７ 読み出し回路
２０ 構成用回路
３０ 構成用ポート
４０ 汎用ポート
５０ 抵抗変化素子
５１ 第１電極
５２ 第２電極
５３ 抵抗変化層
５００Ａ、５００Ｂ ３端子抵抗変化スイッチ
５１１Ａ、５１１Ｂ 第１電極
５１２Ａ、５１２Ｂ 第２電極
５１３Ａ、５１３Ｂ 抵抗変化層