特許 6945331 アナログ・ディジタル変換器およびミリ波レーダシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6945331

(24)【登録日】2021年9月16日

(45)【発行日】2021年10月6日

(54)【発明の名称】アナログ・ディジタル変換器およびミリ波レーダシステム

(51)【国際特許分類】

   H03M 3/02 20060101AFI20210927BHJP

【ＦＩ】

   H03M3/02

【請求項の数】16

【全頁数】32

(21)【出願番号】特願2017-81903(P2017-81903)

(22)【出願日】2017年4月18日

(65)【公開番号】特開2018-182610(P2018-182610A)

(43)【公開日】2018年11月15日

【審査請求日】2019年10月18日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】大島 俊

(72)【発明者】

【氏名】松井 徹郎

(72)【発明者】

【氏名】深澤 光弥

(72)【発明者】

【氏名】矢野 智比古

【審査官】 吉江 一明

(56)【参考文献】

【文献】 米国特許出願公開第２００７／００６９９３１（ＵＳ，Ａ１）

【文献】 特開２００５−０４９３１０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／００９０９８０（ＵＳ，Ａ１）

【文献】 特開２０１２−０４４３０２（ＪＰ，Ａ）

【文献】 特表２００１−５１７０１４（ＪＰ，Ａ）

【文献】 特開２００７−０２８１０１（ＪＰ，Ａ）

【文献】 Sudhrsan Kanagaraj et al.，An Online Fully-digital Calibration of Leakage Noise in MASH Continuous Time ΔΣ modulators，2011 IEEE international Symposium of Circuits and Systems (ISCAS)，IEEE，2011年，pp.1632-1635

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

ＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ型のアナログ・ディジタル変換器であって、
アナログ回路で構成される第１のアナログ積分器と、前記第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、アナログ信号となる外部入力信号が入力される第１の変調器と、
前記第１の変調器の後段に結合され、第２の量子化器を含む第２の変調器と、
前記第１の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第１の量子化器の出力信号を観測することで前記第１の変調器の伝達関数を探索する第１の適応フィルタと、
前記プローブ信号に応じた前記第２の量子化器の出力信号を観測することで前記第２の変調器の伝達関数を探索する第２の適応フィルタと、
前記第１の適応フィルタの探索結果と前記第２の適応フィルタの探索結果とを用いて前記第１の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第１のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記アナログ・ディジタル変換器は、さらに、前記第１の適応フィルタの探索結果に基づき前記第１のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
アナログ・ディジタル変換器。

【請求項2】

請求項１記載のアナログ・ディジタル変換器において、
前記プローブ信号は、擬似ランダム信号である、
アナログ・ディジタル変換器。

【請求項3】

請求項２記載のアナログ・ディジタル変換器において、
前記プローブ信号は、１ビットの擬似ランダム信号である、
アナログ・ディジタル変換器。

【請求項4】

請求項１記載のアナログ・ディジタル変換器において、
前記プローブ信号は、アナログ信号であり、前記第１の量子化器の入力信号に、第３のアナログ加減算器を介して注入される、
アナログ・ディジタル変換器。

【請求項5】

請求項１記載のアナログ・ディジタル変換器において、
前記プローブ信号は、ディジタル信号であり、前記第１の量子化器の出力信号に、第３のディジタル加減算器を介して注入される、
アナログ・ディジタル変換器。

【請求項6】

請求項１記載のアナログ・ディジタル変換器において、
前記ノイズキャンセル回路は、
前記第１の量子化器の出力信号が入力されるディジタルフィルタであり、前記第２の適応フィルタの探索結果に基づくタップ係数を備える第１のノイズキャンセルフィルタと、
前記第２の量子化器の出力信号が入力されるディジタルフィルタであり、前記第１の適応フィルタの探索結果に基づくタップ係数を備える第２のノイズキャンセルフィルタと、
前記第１のノイズキャンセルフィルタの出力信号と前記第２のノイズキャンセルフィルタの出力信号との差分を算出する第１のディジタル加減算器と、
を有する、
アナログ・ディジタル変換器。

【請求項7】

請求項１記載のアナログ・ディジタル変換器において、
前記第１の適応フィルタは、前記プローブ信号に応じた前記第１の量子化器の出力信号と、前記第１の適応フィルタの出力信号との誤差となる第１の誤差信号に基づき、ＬＭＳ（Least Mean Square）アルゴリズムを用いて自身のタップ係数を探索し、
前記第２の適応フィルタは、前記プローブ信号に応じた前記第２の量子化器の出力信号と、前記第２の適応フィルタの出力信号との誤差となる第２の誤差信号に基づき、ＬＭＳアルゴリズムを用いて自身のタップ係数を探索する、
アナログ・ディジタル変換器。

【請求項8】

請求項７記載のアナログ・ディジタル変換器において、
前記第１の適応フィルタおよび前記第２の適応フィルタのそれぞれは、複数のタップ回路と、前記複数のタップ回路からの出力信号を加算するディジタル加算器とを備え、
前記複数のタップ回路のそれぞれは、
前記第１の誤差信号および前記第２の誤差信号の中の対応する誤差信号と、遅延プローブ信号とを乗算する第１のディジタル乗算器と、
前記第１のディジタル乗算器の乗算結果に所定のステップ係数を乗算した値を積分するディジタル積分器と、
前記遅延プローブ信号と前記ディジタル積分器の積分結果とを乗算し、当該乗算結果を前記ディジタル加算器へ出力する第２のディジタル乗算器と、
を備え、
前記遅延プローブ信号は、前記複数のタップ回路毎に異なり、前記プローブ信号を前記複数のタップ回路毎に異なる次数で遅延させた信号である、
アナログ・ディジタル変換器。

【請求項9】

請求項６記載のアナログ・ディジタル変換器において、さらに、
前記第１のディジタル加減算器の出力信号に前記第１の適応フィルタの探索結果および前記第２の適応フィルタの探索結果を反映させることで、前記アナログ・ディジタル変換器の周波数特性を補正する周波数特性補正回路を有する、
アナログ・ディジタル変換器。

【請求項10】

ＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ型のアナログ・ディジタル変換器であって、
アナログ信号となる外部入力信号が入力され、第１の量子化器を含む第１の変調器と、
前記第１の変調器の後段に結合され、第２の量子化器を含む第２の変調器と、
第１のプローブ信号を生成し、前記第１のプローブ信号を前記第１の変調器に注入するプローブ信号生成回路と、
前記第１のプローブ信号に応じた前記第１の量子化器の出力信号を観測することで前記第１の変調器の伝達関数を探索する第１の適応フィルタと、
前記第２の量子化器の出力信号を観測することで前記第２の変調器の伝達関数を探索する第２の適応フィルタと、
前記第１の適応フィルタの探索結果と前記第２の適応フィルタの探索結果とを用いて前記第１の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第１の変調器は、
アナログ回路で構成される第１のアナログ積分器と、
前記第１のアナログ積分器の出力信号を量子化する前記第１の量子化器と、
前記第１の量子化器の出力信号をアナログ信号に変換する第１のディジタル・アナログ変換回路と、
前記外部入力信号と、前記第１のディジタル・アナログ変換回路の出力信号との差分信号を前記第１のアナログ積分器へ出力する第１のアナログ加減算器と、
を有し、
前記第２の変調器は、
アナログ回路で構成される第２のアナログ積分器と、
前記第２のアナログ積分器の出力信号を量子化する前記第２の量子化器と、
前記第２の量子化器の出力信号をアナログ信号に変換する第２のディジタル・アナログ変換回路と、
前記第１の変調器からの信号であり、前記量子化誤差の成分を含む第１の信号と、前記第２のディジタル・アナログ変換回路の出力信号との差分信号を前記第２のアナログ積分器へ出力する第２のアナログ加減算器と、
を有し、
前記第２のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記アナログ・ディジタル変換器は、さらに、前記第２の適応フィルタの探索結果に基づき前記第２のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
アナログ・ディジタル変換器。

【請求項11】

請求項１０記載のアナログ・ディジタル変換器において、
前記第１のプローブ信号は、前記第１の量子化器の入力信号または出力信号に注入される、
アナログ・ディジタル変換器。

【請求項12】

請求項１０記載のアナログ・ディジタル変換器において、
前記第１のプローブ信号は、前記第１のアナログ加減算器に注入される、
アナログ・ディジタル変換器。

【請求項13】

請求項１０記載のアナログ・ディジタル変換器において、
前記第１のプローブ信号は、前記第１のアナログ加減算器と前記第２のアナログ加減算器とに注入される、
アナログ・ディジタル変換器。

【請求項14】

請求項１０記載のアナログ・ディジタル変換器において、
前記プローブ信号生成回路は、さらに、第２のプローブ信号を生成し、前記第２のプローブ信号を前記第２のアナログ加減算器に注入し、
前記第２の適応フィルタは、前記第２のプローブ信号に応じた前記第２の量子化器の出力信号を観測することで前記第２の変調器の伝達関数を探索する、
アナログ・ディジタル変換器。

【請求項15】

対象物へ送信波を送信し、複数のアンテナで受信した前記対象物からの反射波を前記送信波を用いてダウンコンバートすることで複数のビート信号を生成する高周波ユニットと、
前記複数のビート信号が入力されるロウパスフィルタと、
前記ロウパスフィルタからの前記複数のビート信号を処理するベースバンドユニットと、
を有するミリ波レーダシステムであって、
前記ベースバンドユニットは、前記ロウパスフィルタからの前記複数のビート信号をそれぞれディジタル信号に変換するＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ型の複数のアナログ・ディジタル変換器を備え、
前記複数のアナログ・ディジタル変換器のそれぞれは、
アナログ回路で構成される第１のアナログ積分器と、前記第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、前記複数のビート信号の中の対応するビート信号が入力される第１の変調器と、
前記第１の変調器の後段に結合され、アナログ回路で構成される第２のアナログ積分器と、前記第２のアナログ積分器の出力信号を量子化する第２の量子化器とを含む第２の変調器と、
前記第１の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第１の量子化器の出力信号を観測することで前記第１の変調器の伝達関数を探索する第１の適応フィルタと、
前記プローブ信号に応じた前記第２の量子化器の出力信号を観測することで前記第２の変調器の伝達関数を探索する第２の適応フィルタと、
前記第１の適応フィルタの探索結果と前記第２の適応フィルタの探索結果とを用いて前記第１の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記第１のアナログ積分器または前記第２のアナログ積分器は、可変設定可能な回路パラメータを備え、
前記複数のアナログ・ディジタル変換器のそれぞれは、さらに、前記第１の適応フィルタの探索結果に基づき前記第１のアナログ積分器の前記回路パラメータを制御するか、または、前記第２の適応フィルタの探索結果に基づき前記第２のアナログ積分器の前記回路パラメータを調整する調整回路を有する、
ミリ波レーダシステム。

【請求項16】

請求項１５記載のミリ波レーダシステムにおいて、
前記ノイズキャンセル回路は、
前記第１の量子化器の出力信号が入力されるディジタルフィルタであり、前記第２の適応フィルタの探索結果に基づくタップ係数を備える第１のノイズキャンセルフィルタと、
前記第２の量子化器の出力信号が入力されるディジタルフィルタであり、前記第１の適応フィルタの探索結果に基づくタップ係数を備える第２のノイズキャンセルフィルタと、
前記第１のノイズキャンセルフィルタの出力信号と前記第２のノイズキャンセルフィルタの出力信号との差分を算出する第１のディジタル加減算器と、
を有し、
前記複数のアナログ・ディジタル変換器のそれぞれは、さらに、前記第１のディジタル加減算器の出力信号に前記第１の適応フィルタの探索結果および前記第２の適応フィルタの探索結果を反映させることで、自身の周波数特性を補正する周波数特性補正回路を有する、
ミリ波レーダシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログ・ディジタル変換器およびミリ波レーダシステムに関し、例えば、ＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ（ΣΔ）型のアナログ・ディジタル変換器におけるキャリブレーション技術に関する。

【背景技術】

【0002】

特許文献１には、キャリブレーションフィルタのフィルタ係数を探索するキャリブレーション回路を備えたアナログ・ディジタル変換回路が示される。キャリブレーション回路は、アナログ・ディジタル変換回路のスタートアップ期間で、擬似ランダム信号をアナログ・ディジタル変換回路へ入力し、最終出力を観測しながらフィルタ係数を探索する。

【0003】

非特許文献１には、ΔΣ変調器において、アナログループフィルタの時定数がデジタルノイズキャンセルフィルタと一致するようにキャリブレーションする方式が示される。具体的には、２値パルスを量子化器に注入しながら、最終出力における残留電力をゼロにするためのアナログループフィルタの時定数をＬＭＳ（Least Mean Square）アルゴリズムを用いて探索する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第６９７０１２０号明細書

【非特許文献】

【0005】

【非特許文献1】Yun-Shiang Shu、他４名、“LMS-Based Noise Leakage Calibration of Cascaded Continuous-Time ΔΣ Modulators”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．４５、２０１０年２月、ｐ．３６８−３７９

【発明の概要】

【発明が解決しようとする課題】

【0006】

例えば、車載用途のミリ波レーダシステム等では、高分解能、広信号帯域およびロバストなアナログ・ディジタル変換器（明細書ではＡＤＣと略す）が必要とされる。このような要求を満たすＡＤＣとして、ＭＡＳＨ型（カスケード型）のシグマデルタ（ΣΔ）ＡＤＣ（デルタシグマ（ΔΣ）ＡＤＣとも呼ばれる）が知られている。ただし、ＭＡＳＨ型のΣΔＡＤＣでは、アナログ回路に特性ばらつきが生じると、高分解能化等が図れなくなる。そこで、例えば、特許文献１や非特許文献１のような方式を用いてキャリブレーションを行うことが考えられる。しかし、特許文献１や非特許文献１のような方式では、キャリブレーションが不十分となる恐れがある。

【0007】

後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態によるアナログ・ディジタル変換器は、ＭＡＳＨ型およびシグマデルタ型のアナログ・ディジタル変換器であり、第１および第２の変調器と、プローブ信号生成回路と、第１および第２の適応フィルタと、ノイズキャンセル回路とを有する。第１の変調器は、アナログ回路で構成される第１のアナログ積分器と、前記第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、アナログ信号となる外部入力信号が入力される。第２の変調器は、第１の変調器の後段に結合され、第２の量子化器を含む。プローブ信号生成回路は、第１の変調器にプローブ信号を注入する。第１の適応フィルタは、プローブ信号に応じた第１の量子化器の出力信号を観測することで第１の変調器の伝達関数を探索し、第２の適応フィルタは、プローブ信号に応じた第２の量子化器の出力信号を観測することで第２の変調器の伝達関数を探索する。ノイズキャンセル回路は、第１および第２の適応フィルタの探索結果を用いて第１の量子化器で生じる量子化誤差をキャンセルする。

【発明の効果】

【0009】

前記一実施の形態によれば、高分解能なアナログ・ディジタル変換器が実現可能になる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施の形態１によるミリ波レーダシステムの主要部の構成例を示す概略図である。

【図2】本発明の実施の形態１によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図3】図２におけるアナログ積分器ユニットの構成例を示す回路ブロック図である。

【図4】（ａ）は、図３のアナログ積分器ユニットにおけるアナログ積分器の概略構成例を示す回路図であり、（ｂ）は、（ａ）とは異なるアナログ積分器の概略構成例を示す回路図である。

【図5】図３のアナログ積分器ユニットにおけるアナログ積分器の他の概略構成例を示す回路図である。

【図6】図２におけるアナログ加減算器の構成例を示す回路ブロック図である。

【図7】（ａ）および（ｂ）は、図２における適応フィルタの動作例を示す説明図である。

【図8】図２における適応フィルタの構成例を示すブロック線図である。

【図9】図２のアナログ・ディジタル変換器を変形した概略構成例および動作例を示す回路ブロック図である。

【図10】本発明の実施の形態２によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図11】本発明の実施の形態３によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図12】本発明の実施の形態４によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図13】本発明の実施の形態５によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図14】本発明の実施の形態６によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図15】本発明の実施の形態７によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図16】本発明の実施の形態８によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図17】本発明の実施の形態９によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図18】本発明の実施の形態１０によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【図19】ＭＡＳＨ型シグマデルタＡＤＣの基本構成例および動作例を示す回路ブロック図である。

【図20】図１９のＭＡＳＨ型シグマデルタＡＤＣにおける問題点の一例を示す図である。

【図21】本発明の比較例となるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。

【発明を実施するための形態】

【0011】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

【0012】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

【0014】

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

【0015】

（実施の形態１）
《ミリ波レーダシステムの概略》
図１は、本発明の実施の形態１によるミリ波レーダシステムの主要部の構成例を示す概略図である。図１に示すミリ波レーダシステムは、ベースバンドユニットＢＢＵと、高周波ユニットＲＦＵと、ロウパスフィルタＬＰＦと、送信アンテナＡＮＴｔと、ｎ個（ｎは１以上の整数）の受信アンテナＡＮＴｒ［１］〜ＡＮＴｒ［ｎ］とを備える。高周波ユニットＲＦＵは、高周波帯域での各種信号処理を行い、送信回路として、変調器ＭＯＤ、発振器ＯＳＣおよびパワーアンプＰＡを備え、受信回路として、ｎ個のミキサＭＩＸ［１］〜ＭＩＸ［ｎ］およびｎ個のアンプＩＡ［１］〜ＩＡ［ｎ］を備える。

【0016】

ベースバンドユニットＢＢＵは、例えば、マイクロコントローラ等の１個の半導体チップで構成され、ベースバンドでの各種信号処理を行う。ベースバンドユニットＢＢＵは、ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］と、ＣＰＵ（Central Processing Unit）と、ＲＡＭ（Random Access Memory）と、ディジタル・アナログ変換器ＤＡＣＵと、フラッシュメモリ等の不揮発性メモリＮＶＭとを備える。

【0017】

変調器ＭＯＤおよび発振器ＯＳＣは、ベースバンドユニットＢＢＵからの制御に基づき、周波数変調された送信波（ＦＭ−ＣＷ方式の送信波）や、または、周波数が異なる２個の送信波（２周波ＣＷ方式の送信波）等を生成する。当該送信波は、例えば、６０ＧＨｚ帯や７６ＧＨｚ帯といった周波数を備え、パワーアンプＰＡを介して送信アンテナＡＮＴｔから送信される。

【0018】

一方、送信アンテナＡＮＴｔから送信された送信波は、対象物で反射されたのち、ｎ個の受信アンテナＡＮＴｒ［１］〜ＡＮＴｒ［ｎ］で受信される。ｎ個のミキサＭＩＸ［１］〜ＭＩＸ［ｎ］は、それぞれ、受信アンテナＡＮＴｒ［１］〜ＡＮＴｒ［ｎ］で受信された受信波（反射波）を、発振器ＯＳＣからの送信波を用いてダウンコンバートすることでｎ個のビート信号を出力する。このｎ個のビート信号は、ロウパスフィルタ（アンチエイリアシングフィルタ）ＬＰＦを介してベースバンドユニットＢＢＵのｎ個のアナログ・ディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］にそれぞれ入力される。

【0019】

ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］は、詳細は後述するが、ＭＡＳＨ型およびシグマデルタ（ΣΔ）型の構成を備え、ロウパスフィルタＬＰＦからの複数のビート信号をそれぞれディジタル信号に変換する。ベースバンドユニットＢＢＵは、アナログディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］からのディジタル信号をＣＰＵ等を用いて処理することで、対象物との距離や相対速度等を検出する。

【0020】

このようなミリ波レーダシステムは、自動車や医療装置等を代表に、様々な分野で用いられる。また、レーダとしての性能を向上させるため、ｎ個のアナログ・ディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］は、高分解能（つまり、広ダイナミックレンジ）かつ広信号帯域であることが求められる。このような要求を満たすＡＤＣとして、シグマデルタＡＤＣが知られている。

【0021】

シグマデルタＡＤＣは、オーバーサンプリングを行う動作原理上、サンプリングレート（サンプリング周波数）が高い。このため、ロウパスフィルタ（アンチエイリアシングフィルタ）ＬＰＦの仕様を緩和することが可能となり、ナイキスト型ＡＤＣ（例えば、パイプライン型、逐次比較型、フラッシュ型など）を用いる場合と比べて有益となり得る。シグマデルタＡＤＣでは、離散時間型（例えば、スイッチトキャパシタ型）の積分器や、連続時間型（例えばＲＣ型）の積分器を用いることができる。連続時間型の積分器を用いると、ロウパスフィルタＬＰＦの仕様を更に緩和でき、シグマデルタＡＤＣの広信号帯域化が容易となる場合がある。

【0022】

《アナログ・ディジタル変換器（比較例）の概略および問題点》
図１９は、ＭＡＳＨ型シグマデルタＡＤＣの基本構成例および動作例を示す回路ブロック図である。図１９に示すＭＡＳＨ型シグマデルタＡＤＣは、複数段（ここでは２段）の変調器（シグマデルタ型変調器）ＳＤＭ１’，ＳＤＭ２’と、ノイズキャンセル回路ＮＣＵ’とを備え、アナログ信号となる外部入力信号ＳＩが入力され、ディジタル信号となる外部出力信号ＳＯを出力する。１段目の変調器ＳＤＭ１’は、アナログ加減算器ＡＳ１１と、アナログ積分器ユニットＩＮＴＵ１と、量子化器ＱＴ１と、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２とを備える。

【0023】

量子化器ＱＴ１は、アナログ回路で構成されるアナログ積分器ユニットＩＮＴＵ１の出力信号を量子化する。ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２は、共に、量子化器ＱＴ１の出力信号をアナログ信号に変換する。アナログ加減算器ＡＳ１１は、外部入力信号ＳＩと、ディジタル・アナログ変換回路ＤＡＣ１１の出力信号との差分信号をアナログ積分器ユニットＩＮＴＵ１へ出力する。ここで、量子化器ＱＴ１では、量子化器ＱＴ１で加算されるような形で量子化誤差Ｑ_１が生じる。当該量子化誤差Ｑ_１は、ディジタル・アナログ変換回路ＤＡＣ１２の出力信号とアナログ積分器ユニットＩＮＴＵ１の出力信号との差分信号によって抽出することができる。

【0024】

２段目の変調器ＳＤＭ２’は、アナログ加減算器ＡＳ２１と、アナログ積分器ユニットＩＮＴＵ２と、量子化器ＱＴ２と、ディジタル・アナログ変換回路ＤＡＣ２１とを備える。量子化器ＱＴ２は、アナログ回路で構成されるアナログ積分器ユニットＩＮＴＵ２の出力信号を量子化する。量子化器ＱＴ２でも、量子化器ＱＴ１の場合と同様に量子化誤差Ｑ_２が生じる。ディジタル・アナログ変換回路ＤＡＣ２１は、量子化器ＱＴ２の出力信号をアナログ信号に変換する。アナログ加減算器ＡＳ２１は、前述した変調器ＳＤＭ１’における量子化誤差Ｑ_１の抽出信号と、ディジタル・アナログ変換回路ＤＡＣ２１の出力信号との差分信号をアナログ積分器ユニットＩＮＴＵ２へ出力する。

【0025】

ノイズキャンセル回路ＮＣＵ’は、ノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’と、ディジタル加減算器ＤＡＳ３１とを備える。ノイズキャンセルフィルタＮＣＦ１’は、量子化器ＱＴ１の出力信号Ｓ１１が入力されるディジタルフィルタであり、ノイズキャンセルフィルタＮＣＦ２’は、量子化器ＱＴ２の出力信号Ｓ２１が入力されるディジタルフィルタである。ディジタルフィルタは、例えば、複数のタップ係数によって所望のフィルタ特性を実現するＦＩＲ（Finite Impulse Response）フィルタや、ＩＩＲ（Infinite Impulse Response）フィルタ等である。ディジタル加減算器ＤＡＳ３１は、ノイズキャンセルフィルタＮＣＦ１’の出力信号Ｓ１２とノイズキャンセルフィルタＮＣＦ２’の出力信号Ｓ２２との差分（ここでは“Ｓ１２−Ｓ２２”）を算出し、外部出力信号ＳＯを出力する。

【0026】

ここで、明細書では、伝達関数Ｈ_１Ａ（ｆ）を、“量子化誤差Ｑ_１の印加点から変調器ＳＤＭ１’（量子化器ＱＴ１）の出力信号Ｓ１１までの伝達関数”と定義する。図１９の例では、伝達関数Ｈ_１Ａ（ｆ）は、変調器ＳＤＭ１’の雑音伝達関数（ＮＴＦ：Noise Transfer Function）と一致する。また、伝達関数Ｈ_２Ａ（ｆ）を、“量子化誤差Ｑ_１の印加点から変調器ＳＤＭ２’（量子化器ＱＴ２）の出力信号Ｓ２１までの伝達関数”と定義する。図１９の例では、伝達関数Ｈ_２Ａ（ｆ）は、変調器ＳＤＭ２’の信号伝達関数（ＳＴＦ：Signal Transfer Function）と一致する。

【0027】

変調器ＳＤＭ１’の出力信号Ｓ１１は、“Ｈ_１Ａ（ｆ）・Ｑ_１＋ＳＴＦ１・ＳＩ”（ＳＴＦ１は、変調器ＳＤＭ１’の信号伝達関数）となる。変調器ＳＤＭ２’の出力信号Ｓ２１は、“Ｈ_２Ａ（ｆ）・Ｑ_１＋ＮＴＦ２・Ｑ_２”（ＮＴＦ２は、変調器ＳＤＭ２’の雑音伝達関数）となる。ノイズキャンセルフィルタＮＣＦ１’の伝達関数Ｈ_２Ｄ（ｆ）は、予め伝達関数Ｈ_２Ａ（ｆ）に設定され、ノイズキャンセルフィルタＮＣＦ２’の伝達関数Ｈ_１Ｄ（ｆ）は、予め伝達関数Ｈ_１Ａ（ｆ）に設定される。その結果、ノイズキャンセルフィルタＮＣＦ１’の出力信号Ｓ１２は、“Ｈ_１Ａ（ｆ）・Ｈ_２Ａ（ｆ）・Ｑ_１＋ＳＴＦ１・Ｈ_２Ａ（ｆ）・ＳＩ”となり、ノイズキャンセルフィルタＮＣＦ２’の出力信号Ｓ２２は、“Ｈ_２Ａ（ｆ）・Ｈ_１Ａ（ｆ）・Ｑ_１＋ＮＴＦ２・Ｈ_１Ａ（ｆ）・Ｑ_２”となる。

【0028】

その結果、外部出力信号ＳＯにおいて、外部入力信号ＳＩは、“ＳＴＦ１・Ｈ_２Ａ（ｆ）”の次数分（すなわち、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２のトータル積分次数分）だけ遅延して出力される。また、量子化誤差Ｑ_１は、キャンセルされる。さらに、量子化誤差Ｑ_２は、“ＮＴＦ２・Ｈ_１Ａ（ｆ）”の次数分（トータル積分次数分）のノイズシェーピングによって低減される。

【0029】

例えば、図１のようなミリ波レーダシステム等では、高周波成分の入力ノイズが生じる場合がある。ＭＡＳＨ型シグマデルタＡＤＣは、非ＭＡＳＨ型（単一ループ型）シグマデルタＡＤＣと比べて、外部入力信号ＳＩ中に高周波成分が含まれていても安定に動作できる。すなわち、一般的に、シグマデルタＡＤＣを高分解能化するには、積分器の次数を増やす必要がある。例えば、図１９のＭＡＳＨ型シグマデルタＡＤＣで４次を実現する場合、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２のそれぞれを２次の積分器で構成すればよい。一方、非ＭＡＳＨ型では、単一ループ内に４次の積分器が必要となり、その結果、外部入力信号ＳＩに高周波成分が含まれるとループ動作が不安定になり易い。

【0030】

例えば、４次のＭＡＳＨ型シグマデルタＡＤＣを用いた場合、量子化誤差Ｑ_２は、４次分のノイズシェーピングによって十分に無視できるレベルまで低減される。したがって、ＭＡＳＨ型シグマデルタＡＤＣでは、量子化誤差Ｑ_１をキャンセルできる限り、高分解能化等が図れる。ただし、量子化誤差Ｑ_１のキャンセルが不十分な場合、残留する量子化誤差Ｑ_１により、分解能が低下してしまう。

【0031】

図２０は、図１９のＭＡＳＨ型シグマデルタＡＤＣにおける問題点の一例を示す図である。図２０に示されるように、実際のアナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２では、ある理想状態を基準として各種特性ばらつきが生じ得る。特性ばらつきの要因として、連続時間型の積分器の場合、ＲＣ（抵抗・コンデンサ）素子の製造ばらつき、オペアンプの利得不足、帯域不足等が挙げられる。

【0032】

これにより、図１９の変調器ＳＤＭ１’の出力信号Ｓ１１における“Ｈ_１Ａ（ｆ）・Ｑ_１”は、図２０のように、実際には、“Ｈ_１Ａ＿Ｒ（ｆ）・Ｑ_１”となる。伝達関数Ｈ_１Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ_１Ａ（ｆ）に対する実際の伝達関数である。同様に、図１９の変調器ＳＤＭ２’の出力信号Ｓ２１における“Ｈ_２Ａ（ｆ）・Ｑ_１”は、実際には、図２０のように、“Ｈ_２Ａ＿Ｒ（ｆ）・Ｑ_１”となる。伝達関数Ｈ_２Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ_２Ａ（ｆ）に対する実際の伝達関数である。一方、ノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’の伝達関数Ｈ_２Ｄ（ｆ），Ｈ_１Ｄ（ｆ）は、予め設定された理想的な伝達関数Ｈ_２Ａ（ｆ），Ｈ_１Ａ（ｆ）である。その結果、外部出力信号ＳＯにおける量子化誤差Ｑ_１のキャンセルが不十分となる。

【0033】

図２１は、本発明の比較例となるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図２０で述べたような問題を解決するため、図２１に示されるような方式が考えられる。図２１では、図１９の構成例と比較して、アナログ積分器ユニットＩＮＴＵ１が可変回路パラメータを含むアナログ積分器ユニットＩＮＴＵ１ａに変更され、また、キャリブレーション回路ＣＡＬ’が追加されている。

【0034】

比較例１の方式（方式Ａ）は、実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を調整して、理想状態の伝達関数Ｈ_１Ａ（ｆ），Ｈ_２Ａ（ｆ）に近づける方式である。図２１の例では、実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ）を理想状態の伝達関数Ｈ_１Ａ（ｆ）に近づけるため、アナログ積分器ユニットＩＮＴＵ１ａが設けられる。キャリブレーション回路ＣＡＬ’は、例えば、所定のキャリブレーション期間で外部出力信号ＳＯに残留する量子化誤差Ｑ_１を観測しながら、それが最小となるように、アナログ積分器ユニットＩＮＴＵ１ａ内の回路パラメータ（具体的には、ＲＣの時定数）を調整する。

【0035】

しかし、当該方式Ａの場合、アナログ積分器ユニットＩＮＴＵ１ａ内のオペアンプの特性ばらつきは調整されないため、依然として、外部出力信号ＳＯにおける量子化誤差Ｑ_１のキャンセルは不十分となる。また、同様にして、アナログ積分器ユニットＩＮＴＵ２の調整を行うことも考えられる。ただし、このように１個の観測結果（外部出力信号ＳＯに残留する量子化誤差Ｑ_１）から複数のアナログ積分器ユニットを調整する場合、調整処理が複雑化し、調整精度の低下が生じる恐れや、場合によっては、解を得ること自体が困難となる恐れがある。

【0036】

一方、比較例２の方式（方式Ｂ）は、ノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’の一方（ここではＮＣＦ１’）を固定し、他方（ＮＣＦ２’）を調整する方式である。具体的には、キャリブレーション回路ＣＡＬ’は、例えば、所定のキャリブレーション期間で、外部出力信号ＳＯに残留する量子化誤差Ｑ_１を観測しながら、それが最小となるように、ノイズキャンセルフィルタＮＣＦ２’のタップ係数を調整する。

【0037】

しかし、当該方式Ｂの場合、ノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’の一方のみの調整となるため、依然として、外部出力信号ＳＯにおける量子化誤差Ｑ_１のキャンセルは不十分となる。また、同様にして、ノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’の他方を調整することも考えられるが、方式Ａの場合と同様に、１個の観測結果から２個のノイズキャンセルフィルタの調整を行うと、調整処理が複雑化し、調整精度の低下が生じる恐れや、場合によっては、解を得ること自体が困難となる恐れがある。

【0038】

《アナログ・ディジタル変換器（実施の形態１）の概略》
図２は、本発明の実施の形態１によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図２に示すＭＡＳＨ型シグマデルタＡＤＣは、複数段（ここでは２段）の変調器（シグマデルタ型変調器）ＳＤＭ１，ＳＤＭ２と、ノイズキャンセル回路ＮＣＵとに加えて、キャリブレーション回路を備える。キャリブレーション回路は、プローブ信号生成回路ＸＧと、複数（ここでは２個）の適応フィルタＡＦ１，ＡＦ２と、複数（ここでは２個）のディジタル加減算器ＤＡＳ４１，ＤＡＳ４２とを備える。

【0039】

変調器ＳＤＭ１は、図１９の変調器ＳＤＭ１’と同様に、アナログ加減算器ＡＳ１１と、アナログ積分器ユニットＩＮＴＵ１と、量子化器ＱＴ１と、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２とを備える。これに加えて、変調器ＳＤＭ１は、図１９の変調器ＳＤＭ１’と異なり、量子化器ＱＴ１の入力に挿入されるアナログ加減算器ＡＳ１２と、その入力に結合されるディジタル・アナログ変換回路ＤＡＣ１３とを備える。一方、変調器ＳＤＭ２は、図１９の変調器ＳＤＭ２’と同様であり、アナログ加減算器ＡＳ２１と、アナログ積分器ユニットＩＮＴＵ２と、量子化器ＱＴ２と、ディジタル・アナログ変換回路ＤＡＣ２１とを備える。

【0040】

プローブ信号生成回路ＸＧは、プローブ信号Ｘを生成する。プローブ信号Ｘは、例えば、擬似ランダム信号であり、望ましくは、１ビット（２値）の擬似ランダム信号である。プローブ信号Ｘは、変調器ＳＤＭ１のディジタル・アナログ変換回路ＤＡＣ１３を介してアナログ信号に変換されたのち、量子化器ＱＴ１の入力信号にアナログ加減算器ＡＳ１２を介して注入される。また、プローブ信号Ｘは、ディジタル信号として、適応フィルタＡＦ１，ＡＦ２にも入力される。

【0041】

適応フィルタＡＦ１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１を観測することで、変調器ＳＤＭ１の実際の伝達関数を探索する。具体的には、ディジタル加減算器ＤＡＳ４１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１と、適応フィルタＡＦ１の出力信号Ｓ１３との誤差を算出し、その算出結果となる誤差信号Ｅ１を生成する。適応フィルタＡＦ１は、プローブ信号Ｘと当該誤差信号Ｅ１とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを用いて自身のフィルタ係数（タップ係数）を探索する。

【0042】

この際に、出力信号Ｓ１１は、プローブ信号Ｘの注入箇所と量子化誤差Ｑ_１の印加点が実質的に等しいことから、前述した量子化誤差Ｑ_１に対する実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ）を用いて“Ｈ_１Ａ＿Ｒ（ｆ）・Ｘ”の成分を含む。出力信号Ｓ１３は、“Ｈ_１Ｄ（ｆ）・Ｘ”である。出力信号Ｓ１１には、図１９で述べたように、厳密には、量子化誤差Ｑ_１の成分や、外部入力信号ＳＩの成分も含まれている。ただし、量子化誤差Ｑ_１や外部入力信号ＳＩの成分は、詳細は後述するが、ディジタル加減算器ＤＡＳ４１を介した適応フィルタＡＦ１への入力信号という観点では無視することができる。適応フィルタＡＦ１は、この出力信号Ｓ１１と出力信号Ｓ１３との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ１の伝達関数Ｈ_１Ｄ（ｆ）は、伝達関数Ｈ_１Ａ＿Ｒ（ｆ）に収束する。

【0043】

同様に、適応フィルタＡＦ２は、プローブ信号Ｘに応じた変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号Ｓ２１を観測することで、変調器ＳＤＭ２の実際の伝達関数を探索する。具体的には、ディジタル加減算器ＤＡＳ４２は、プローブ信号Ｘに応じた変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号Ｓ２１と、適応フィルタＡＦ２の出力信号Ｓ２３との誤差を算出し、その算出結果となる誤差信号Ｅ２を生成する。適応フィルタＡＦ２は、プローブ信号Ｘと当該誤差信号Ｅ２とに基づき、ＬＭＳアルゴリズムを用いて自身のフィルタ係数（タップ係数）を探索する。

【0044】

この際に、出力信号Ｓ２１は、プローブ信号Ｘの注入箇所と量子化誤差Ｑ_１の印加点が実質的に等しいことから、前述した量子化誤差Ｑ_１に対する実際の伝達関数Ｈ_２Ａ＿Ｒ（ｆ）を用いて“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ”の成分を含む。出力信号Ｓ２３は、“Ｈ_２Ｄ（ｆ）・Ｘ”である。出力信号Ｓ２１には、図１９で述べたように、厳密には、量子化誤差Ｑ_１の成分や、量子化誤差Ｑ_２の成分も含まれている。ただし、量子化誤差Ｑ_１や量子化誤差Ｑ_２の成分は、詳細は後述するが、ディジタル加減算器ＤＡＳ４２を介した適応フィルタＡＦ２への入力信号という観点では無視することができる。適応フィルタＡＦ２は、この出力信号Ｓ２１と出力信号Ｓ２３との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ２の伝達関数Ｈ_２Ｄ（ｆ）は、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）に収束する。

【0045】

ノイズキャンセル回路ＮＣＵは、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２と、ディジタル加減算器ＤＡＳ３１とを備える。ディジタル加減算器ＤＡＳ３１は、図１９の場合と同様である。ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２も、図１９のノイズキャンセルフィルタＮＣＦ１’，ＮＣＦ２’と同様に、それぞれ、伝達関数Ｈ_２Ｄ（ｆ），Ｈ_１Ｄ（ｆ）を備える。ただし、図１９の場合と異なり、ノイズキャンセルフィルタＮＣＦ１は、適応フィルタＡＦ２の探索結果に基づくタップ係数（すなわち伝達関数Ｈ_２Ａ＿Ｒ（ｆ））を備え、ノイズキャンセルフィルタＮＣＦ２は、適応フィルタＡＦ１の探索結果に基づくタップ係数（すなわち伝達関数Ｈ_１Ａ＿Ｒ（ｆ））を備える。

【0046】

これにより、外部出力信号ＳＯにおいて、量子化誤差Ｑ_１をキャンセルすることが可能になる。また、プローブ信号Ｘも、量子化誤差Ｑ_１と同じ経路で伝送されるため、外部出力信号ＳＯにおいてキャンセルされる。その結果、外部出力信号ＳＯには、図１９で説明したように、外部入力信号ＳＩの成分と、ノイズシェーピングされた量子化誤差Ｑ_２の成分とが含まれることになる。なお、プローブ信号Ｘは、例えば、±０．１といった１ビット（２値）のディジタル信号に定められ、ディジタル・アナログ変換回路ＤＡＣ１３は、基準電圧をＶｒｅｆとして、当該プローブ信号Ｘを“±０．１×Ｖｒｅｆ（Ｖ）”等の電圧信号に変換する。また、プローブ信号Ｘの注入は、図２１の場合と異なり、外部入力信号ＳＩのＡ／Ｄ変換処理と並行して（すなわちバックグラウンドで）行うことも可能である。

【0047】

《アナログ積分器ユニットの詳細》
図３は、図２におけるアナログ積分器ユニットの構成例を示す回路ブロック図である。図３に示すアナログ積分器ユニットＩＮＴＵは、例えば、２個（すなわち２次）のアナログ積分器ＡＩＮＴ１，ＡＩＮＴ２と、アナログ加減算器ＡＳｉ１，ＡＳｉ２と、ディジタル・アナログ変換回路ＤＡＣｉと、複数のアンプ回路（α１，α２，β１）とを備える。アナログ積分器ＡＩＮＴ１には、図２のアナログ加減算器ＡＳ１１（またはＡＳ２１）からの信号が入力される。ディジタル・アナログ変換回路ＤＡＣｉには、図２の出力信号Ｓ１１（または出力信号Ｓ２１）が入力される。

【0048】

アナログ積分器ＡＩＮＴ１の出力信号は、アンプ回路によって所定の係数α１が乗算されたのちアナログ加減算器ＡＳｉ１に入力される。ディジタル・アナログ変換回路ＤＡＣｉの出力信号は、アンプ回路によって所定の係数β１が乗算されたのちアナログ加減算器ＡＳｉ１に入力される。アナログ加減算器ＡＳｉ１は、この２つの入力を加算し、アナログ積分器ＡＩＮＴ２は、アナログ加減算器ＡＳｉ１の加算結果を積分する。

【0049】

アナログ積分器ＡＩＮＴ１の出力信号は、アンプ回路によって所定の係数α２が乗算されたのちアナログ加減算器ＡＳｉ２に入力される。アナログ積分器ＡＩＮＴ２の出力信号は、アナログ加減算器ＡＳｉ２に入力される。アナログ加減算器ＡＳｉ２は、この２つの入力を加算し、その加算結果をアナログ積分器ユニットＩＮＴＵの出力信号として出力する。

【0050】

なお、アナログ加減算器ＡＳｉ２には、加えて、変調器の入力信号（例えば、図２の外部入力信号ＳＩ）がアンプ回路によって所定の係数α３が乗算されたのち入力される場合がある。また、アナログ積分器ユニットは、様々な構成が知られており、特に、図３のような構成に限定されず、各種構成を適用することが可能である。アナログ積分器ユニットＩＮＴＵの次数も、２次に限らず３次以上でもよく、場合によっては１次であってもよい。

【0051】

図４（ａ）は、図３のアナログ積分器ユニットにおけるアナログ積分器の概略構成例を示す回路図であり、図４（ｂ）は、図４（ａ）とは異なるアナログ積分器の概略構成例を示す回路図である。図４（ａ）および図４（ｂ）のアナログ積分器は、連続時間型の積分器となる。図４（ａ）のアナログ積分器ＡＩＮＴ＿Ａは、抵抗Ｒと、コンデンサＣと、オペアンプＯＰＡＭＰとを含むＲＣ型の積分器となっている。実際には、このようなシングルエンド型ではなく、差動型で構成される場合が多い。入力信号Ｖｉは、抵抗Ｒによって電流に変換され、当該電流に伴う電荷は、コンデンサＣに蓄積される。その結果、入力信号Ｖｉの積分結果が出力信号Ｖｏとして得られる。

【0052】

オペアンプＯＰＡＭＰの利得および帯域が共に無限大である場合、当該アナログ積分器ＡＩＮＴ＿Ａは、理想的な積分器となる。ただし、実際のオペアンプＯＰＡＭＰは、有限利得および有限帯域である。また、抵抗ＲやコンデンサＣの特性も、実際には、製造ばらつき等によって理想的な特性からばらつく。その結果、図２０に示したように、実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ_１Ａ（ｆ），Ｈ_２Ａ（ｆ）とは異なる。図２の構成例を用いると、このオペアンプＯＰＡＭＰの有限利得および有限帯域の影響を含めた実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を探索することができる。これにより、オペアンプＯＰＡＭＰの性能に対する要求が緩和され、動作電流の低減（省電力化）等を図れる場合がある。

【0053】

図４（ｂ）のアナログ積分器ＡＩＮＴ＿Ｂは、電流アンプ（ｇｍアンプ）ＯＴＡと、コンデンサＣとを含む電流アンプ型の積分器となっている。実際には、このようなシングルエンド型ではなく、差動型で構成される場合が多い。入力信号Ｖｉは、電流アンプＯＴＡの相互コンダクタンスｇｍに基づき電流に変換され、当該電流に伴う電荷は、コンデンサＣに蓄積される。その結果、入力信号Ｖｉの積分結果が出力信号Ｖｏとして得られる。一般的に、電流アンプ型は、ＲＣ型に比べて電流を減らせるが、線形性が劣る。

【0054】

図５は、図３のアナログ積分器ユニットにおけるアナログ積分器の他の概略構成例を示す回路図である。図５のアナログ積分器ＡＩＮＴ＿Ｃは、スイッチトキャパシタによって構成され、離散時間型の積分器となる。実際には、このようなシングルエンド型ではなく、差動型で構成される場合が多い。当該アナログ積分器ＡＩＮＴ＿Ｃは、サンプリングクロックφ１で制御される２個のスイッチＳＷと、反転サンプリングクロックφ２で制御される２個のスイッチＳＷと、サンプリングコンデンサＣｓと、帰還コンデンサＣｆと、オペアンプＯＰＡＭＰとを備える。入力信号Ｖｉは、サンプリングクロックφ１に応じてサンプリングコンデンサＣｓでサンプリングされ、反転サンプリングクロックφ２で帰還コンデンサＣｆに転送される。その結果、入力信号Ｖｉの積分結果が出力信号Ｖｏとして得られる。

【0055】

オペアンプＯＰＡＭＰの利得が無限大であり、かつ出力信号Ｖｏの過渡応答がサンプリング周期毎に収束すれば、当該アナログ積分器ＡＩＮＴ＿Ｃは、理想的な積分器となる。後者に関しては、例えば、オペアンプＯＰＡＭＰに十分な電流を流すことで保証される。一方、前者に関し、実際のオペアンプＯＰＡＭＰは、有限利得である。その結果、図２０に示したように、実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ_１Ａ（ｆ），Ｈ_２Ａ（ｆ）とは異なる。図２の構成例を用いると、このオペアンプＯＰＡＭＰの有限利得の影響を含めた実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を探索することができる。

【0056】

ここで、図２のＭＡＳＨ型シグマデルタＡＤＣにおいて、適応フィルタＡＦ１，ＡＦ２は、伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）をｚ関数に基づき探索する。アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２に、図５のような離散時間型の積分器を用いた場合、各伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）はｚ関数に基づき定義できるため、適応フィルタＡＦ１，ＡＦ２によって、各伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）そのものを探索することができる。

【0057】

一方、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２に、図４（ａ）および図４（ｂ）のような連続時間型の積分器を用いた場合、各伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）は、厳密には、ラプラス関数（ｓ関数）となる。このため、適応フィルタＡＦ１，ＡＦ２は、当該ラプラス関数をｚ関数に変換した伝達関数を探索することになり、探索結果として、伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）そのものとは若干ズレた伝達関数が得られる場合がある。このような違いはあるが、いずれの積分器を用いた場合でも、伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を適応フィルタＡＦ１，ＡＦ２によって一意に探索できることに変わりはない。

【0058】

《アナログ加減算器の詳細》
図６は、図２におけるアナログ加減算器の構成例を示す回路ブロック図である。図６に示すアナログ加減算器ＡＳは、入力抵抗Ｒｉ１，Ｒｉ２と、帰還抵抗Ｒｆと、オペアンプＯＰＡＭＰとを備える。入力信号（電圧信号）Ｖｉ１，Ｖｉ２は、それぞれ、入力抵抗Ｒｉ１，Ｒｉ２によって電流に変換され、その合計電流が帰還抵抗Ｒｆによって電圧に変換される。その結果、入力信号Ｖｉ１，Ｖｉ２の加算結果が出力信号Ｖｏとして得られる。実際には、このようなシングルエンド型ではなく、差動型で構成される場合が多い。この場合、逆極性の入力信号（−Ｖｉ２等）も存在し、それを用いることで減算を行うことができる。

【0059】

オペアンプＯＰＡＭＰの利得および帯域が共に無限大の場合、当該アナログ加減算器ＡＳは、理想的な加減算器となる。この場合、出力信号Ｖｏは、式（１）となり、入力抵抗Ｒｉ１，Ｒｉ２の抵抗値によって加算の重みが設定される。しかし、オペアンプＯＰＡＭＰは、実際には、有限利得かつ有限帯域である。その結果、図２０の場合と同様に、実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）は、このアナログ加減算器ＡＳによっても理想状態の伝達関数Ｈ_１Ａ（ｆ），Ｈ_２Ａ（ｆ）とは異なる場合がある。図２の構成例を用いると、このアナログ加減算器ＡＳ内のオペアンプＯＰＡＭＰの有限利得および有限帯域の影響を含めた実際の伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を探索することができる。

【0060】

Ｖｏ＝−（Ｒｆ／Ｒｉ１）・Ｖｉ１−（Ｒｆ／Ｒｉ２）・Ｖｉ２ （１）
なお、帰還抵抗Ｒｆを帰還容量に置換すれば、加算と積分を一つのオペアンプＯＰＡＭＰで実現することも可能である。すなわち、このような構成によって、図２のアナログ加減算器ＡＳ１１およびアナログ積分器ユニットＩＮＴＵ１や、アナログ加減算器ＡＳ２１およびアナログ積分器ユニットＩＮＴＵ２を実現することも可能である。また、オペアンプＯＰＡＭＰを用いずに、抵抗素子と容量素子で構成したパッシブな加算器、減算器を用いてもよい。その場合は、利得＜１となるため、他の回路ブロックで利得を補償する必要がある。さらに、スイッチトキャパシタを用いて、離散時間型の加減算器や、離散時間型の加減算器および積分器を構成することも可能である。

【0061】

《適応フィルタの詳細》
図７（ａ）および図７（ｂ）は、図２における適応フィルタの動作例を示す説明図である。図８は、図２における適応フィルタの構成例を示すブロック線図である。図７（ａ）において、適応フィルタＡＦ１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１と、自身の出力信号Ｓ１３との誤差となる誤差信号Ｅ１に基づき、ＬＭＳアルゴリズムを用いて誤差信号Ｅ１がゼロに近づくように自身のフィルタ係数（タップ係数）を探索する。具体的には、変調器ＳＤＭ１のプローブ信号Ｘに応じた出力信号Ｓ１１は、“Ｈ_１Ａ＿Ｒ（ｆ）・Ｘ”となり、伝達関数Ｈ_１Ａ＿Ｒ（ｆ）は、“ａ_０ｚ^−０＋ａ_１ｚ^−１＋ａ_２ｚ^−２＋ａ_３ｚ^−３”で表すことができる。一方、適応フィルタＡＦ１の出力信号Ｓ１３は、“ａ_０^（Ｄ）ｚ^−０＋ａ_１^（Ｄ）ｚ^−１＋ａ_２^（Ｄ）ｚ^−２＋ａ_３^（Ｄ）ｚ^−３”で定められる。適応フィルタＡＦ１は、“ａ_０＝ａ_０^（Ｄ）”，“ａ_１＝ａ_１^（Ｄ）”，“ａ_２＝ａ_２^（Ｄ）”，“ａ_３＝ａ_３^（Ｄ）”となるようなａ_０^（Ｄ），ａ_１^（Ｄ），ａ_２^（Ｄ），ａ_３^（Ｄ）を探索する。

【0062】

同様に、図７（ｂ）において、適応フィルタＡＦ２は、プローブ信号Ｘに応じた変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号Ｓ２１と、自身の出力信号Ｓ２３との誤差となる誤差信号Ｅ２に基づき、ＬＭＳアルゴリズムを用いて誤差信号Ｅ２がゼロに近づくように自身のタップ係数を探索する。具体的には、変調器ＳＤＭ２のプローブ信号Ｘに応じた出力信号Ｓ２１は、“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ”となり、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）は、“ｂ_０ｚ^−０＋ｂ_１ｚ^−１＋ｂ_２ｚ^−２＋ｂ_３ｚ^−３”で表すことができる。一方、適応フィルタＡＦ２の出力信号Ｓ２３は、“ｂ_０^（Ｄ）ｚ^−０＋ｂ_１^（Ｄ）ｚ^−１＋ｂ_２^（Ｄ）ｚ^−２＋ｂ_３^（Ｄ）ｚ^−３”で定められる。適応フィルタＡＦ２は、“ｂ_０＝ｂ_０^（Ｄ）”，“ｂ_１＝ｂ_１^（Ｄ）”，“ｂ_２＝ｂ_２^（Ｄ）”，“ｂ_３＝ｂ_３^（Ｄ）”となるようなｂ_０^（Ｄ），ｂ_１^（Ｄ），ｂ_２^（Ｄ），ｂ_３^（Ｄ）を探索する。

【0063】

図８には、図７（ａ）の適応フィルタＡＦ１の構成例が示される。図７（ｂ）の適応フィルタＡＦ２に関しても同様の構成となる。図８の適応フィルタＡＦ１は、複数（ここでは４個）のタップ回路ＴＰ［０］〜ＴＰ［３］と、当該複数のタップ回路ＴＰ［０］〜ＴＰ［３］の出力信号を加算するディジタル加算器ＡＤＤとを備える。タップ回路ＴＰ［ｋ］（ｋ＝０，１，２，３）は、ディジタル乗算器ＭＵＬ１，ＭＵＬ２と、ディジタル積分器ＤＩＮＴとを備える。

【0064】

ディジタル乗算器ＭＵＬ１は、誤差信号Ｅ１と、遅延プローブ信号Ｘ_ｋとを乗算する。ディジタル積分器ＤＩＮＴは、ディジタル乗算器ＭＵＬ１の乗算結果に所定のステップ係数μ_ｋを乗算した値を積分する。ディジタル乗算器ＭＵＬ２は、遅延プローブ信号Ｘ_ｋとディジタル積分器ＤＩＮＴの積分結果（ａ_ｋ^（Ｄ））とを乗算し、当該乗算結果をディジタル加算器ＡＤＤへ出力する。遅延プローブ信号Ｘ_ｋは、タップ回路ＴＰ［ｋ］毎に異なり、プローブ信号Ｘをタップ回路ＴＰ［ｋ］毎に異なる次数（ｚ^−ｋ）で遅延させた信号である。すなわち、タップ回路ＴＰ［０］，ＴＰ［１］，ＴＰ［２］，ＴＰ［３］の遅延プローブ信号Ｘ_０，Ｘ_１，Ｘ_２，Ｘ_３は、それぞれ、ｚ^−０・Ｘ，ｚ^−１・Ｘ，ｚ^−２・Ｘ，ｚ^−３・Ｘとなる。

【0065】

ここで、タップ回路ＴＰ［０］を例に動作を説明する。他のタップ回路ＴＰ［１］，ＴＰ［２］，ＴＰ［３］に関しても同様である。誤差信号Ｅ１は、式（２）で表される。ディジタル乗算器ＭＵＬ１は、サイクル毎に、式（３）に示されるように、誤算信号Ｅ１と遅延プローブ信号Ｘ_０（＝ｚ^−０・Ｘ）との相関を取ることで、ｚ^−０・Ｘの目標タップ係数ａ_０に対する欠損量（ａ_０−ａ_０^（Ｄ））を算出する。そして、当該欠損量にステップ係数μ_０を乗算することで、タップ係数ａ_０^（Ｄ）を目標タップ係数ａ_０に近づけるための更新量“μ_０（ａ_０−ａ_０^（Ｄ））”が算出される。

【0066】

【数1】

【0067】

【数2】

【0068】

ディジタル積分器ＤＩＮＴは、サイクル毎に当該更新量“μ_０（ａ_０−ａ_０^（Ｄ））”を積分する。その結果、更新量“μ_０（ａ_０−ａ_０^（Ｄ））”は順にゼロに近づいていき、ゼロに収束した時点で、ディジタル積分器ＤＩＮＴからは、目標タップ係数ａ_０に等しい積分結果（すなわちタップ係数ａ_０^（Ｄ））が出力される。他のタップ回路ＴＰ［１］，ＴＰ［２］，ＴＰ［３］も同様に、更新量がゼロに収束した時点で、各ディジタル積分器ＤＩＮＴからは、目標タップ係数ａ_１，ａ_２，ａ_３に等しい積分結果（タップ係数ａ_１^（Ｄ），ａ_２^（Ｄ），ａ_３^（Ｄ））がそれぞれ出力される。図２のノイズキャンセルフィルタＮＣＦ２（例えばＦＩＲフィルタやＩＩＲフィルタ）には、このタップ係数ａ_０^（Ｄ），ａ_１^（Ｄ），ａ_２^（Ｄ），ａ_３^（Ｄ）が反映される。

【0069】

なお、タップ回路ＴＰ［０］における更新量には、式（３）に示されるように、実際には、“ａ_０−ａ_０^（Ｄ）”を除く他の項の値（例えば、“ａ_１−ａ_１^（Ｄ）・ｚ^−１Ｘ・ｚ^−０Ｘ”等）が含まれる。ただし、当該他の項の値に関しては、各遅延プローブ信号（例えば、ｚ^−０Ｘとｚ^−１Ｘ）が互いに無相関であるため、当該他の項の値に関するディジタル積分器ＤＩＮＴの積分結果はゼロとなる。したがって、更新量に対する当該他の項の値の影響は無視することができ、更新量を“μ_０（ａ_０−ａ_０^（Ｄ））”とみなすことができる。式（４）、式（５）、式（６）に示されるように、その他のタップ回路ＴＰ［１］，ＴＰ［２］，ＴＰ［３］における各更新量に関しても同様であり、例えば、タップ回路ＴＰ［１］における更新量は“μ_１（ａ_１−ａ_１^（Ｄ））”とみなすことができる。

【0070】

【数3】

【0071】

【数4】

【0072】

【数5】

【0073】

また、例えば、図７（ａ）における変調器ＳＤＭ１の出力信号Ｓ１１には、実際には、量子化誤差Ｑ_１の成分や、外部入力信号ＳＩの成分も含まれており、これらの成分は、式（２）の誤差信号Ｅ１にも含まれることになる。ただし、プローブ信号Ｘと量子化誤差Ｑ_１は無相関であり、プローブ信号Ｘと外部入力信号ＳＩも無相関である。このため、前述した他の項の値の場合と同様に、当該量子化誤差Ｑ_１の成分や、外部入力信号ＳＩの成分に対するディジタル積分器ＤＩＮＴの積分結果はゼロとなり、更新量に対するこれらの成分の影響も無視することができる。その結果、図２で述べたように、出力信号Ｓ１１における量子化誤差Ｑ_１の成分や外部入力信号ＳＩの成分は、ディジタル加減算器ＤＡＳ４１を介した適応フィルタＡＦ１への入力信号という観点では無視することができる。

【0074】

このように、実施の形態１では、プローブ信号Ｘは、量子化誤差Ｑ_１や外部入力信号ＳＩと無相関な信号であり、各遅延プローブ信号Ｘ_０，Ｘ_１，Ｘ_２，Ｘ_３も互いに無相関な信号であることを前提としている。このため、プローブ信号Ｘは、擬似ランダム信号であることが望ましい。また、様々な周波数成分のプローブ信号Ｘを用いて適応フィルタＡＦ１，ＡＦ２の探索を行う観点からも、プローブ信号Ｘは、擬似ランダム信号であることが望ましい。

【0075】

さらに、プローブ信号Ｘは、より望ましくは、１ビット（２値）の擬似ランダム信号であるとよい。１ビット（２値）の場合、２ビット（４値）以上の場合に比べて、図２のディジタル・アナログ変換回路ＤＡＣ１３の特性ばらつきを小さくすることができる。具体的には、ディジタル・アナログ変換回路ＤＡＣ１３は、例えば、＋Ｘの入力に応じて“＋Ｘ×Ｖｒｅｆ（Ｖ）”を生成し、−Ｘの入力に応じて、“＋Ｘ×Ｖｒｅｆ（Ｖ）”を反転させることで“−Ｘ×Ｖｒｅｆ（Ｖ）”を生成することができるため、±Ｘに応じた電圧振幅を均等に保つことができる。

【0076】

《アナログ・ディジタル変換器（変形例）の概略》
図９は、図２のアナログ・ディジタル変換器を変形した概略構成例および動作例を示す回路ブロック図である。図９に示すアナログ・ディジタル変換器は、図２のアナログ・ディジタル変換器と比較して、ノイズキャンセルフィルタＮＣＦ１の入力信号が誤差信号Ｅ１となっており、ノイズキャンセルフィルタＮＣＦ２の入力が誤差信号Ｅ２となっている。図２の構成例の場合、ノイズキャンセルフィルタＮＣＦ１の入力信号Ｓ１１には、“Ｈ_１Ａ＿Ｒ（ｆ）・Ｘ”の成分が含まれており、ノイズキャンセルフィルタＮＣＦ２の入力信号Ｓ２１には、“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ”の成分が含まれている。これらの成分は、量子化誤差Ｑ_１と同様に、ディジタル加減算器ＤＡＳ３１でキャンセルされることになる。

【0077】

一方、図９の構成例の場合、ノイズキャンセルフィルタＮＣＦ１の入力信号となる誤差信号Ｅ１には、適応フィルタＡＦ１の動作に伴い“Ｈ_１Ａ＿Ｒ（ｆ）・Ｘ”の成分は含まれておらず、ノイズキャンセルフィルタＮＣＦ２の入力信号となる誤差信号Ｅ２にも、適応フィルタＡＦ２の動作に伴い“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ”の成分は含まれていない。ただし、ノイズキャンセルフィルタＮＣＦ１に、直接的または間接的に、変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号（すなわち外部入力信号ＳＩの成分および量子化誤差Ｑ_１の成分）が入力される点に関しては、図２と図９とで違いは無い。同様に、ノイズキャンセルフィルタＮＣＦ２に、直接的または間接的に、変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号（すなわち量子化誤差Ｑ_１の成分および量子化誤差Ｑ_２の成分）が入力される点に関しても、図２と図９とで違いは無い。

【0078】

《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いることで、アナログ積分器等に特性ばらつきが生じた場合であっても量子化誤差Ｑ_１がキャンセルすることが可能になり、高分解能なアナログ・ディジタル変換器が実現可能になる。この際には、図２１に示した比較例の方式と異なり、各変調器ＳＤＭ１，ＳＤＭ２の出力信号をそれぞれ観測することで、１個の観測結果から１個のノイズキャンセルフィルタの調整を行うことができる。その結果、調整処理が簡素化され、解を容易に得ることや、解の精度（言い換えれば適応フィルタＡＦ１，ＡＦ２の探索精度）を高めること等が可能になる。

【0079】

また、アナログ積分器の特性ばらつきに限らず、その他の各種回路の特性ばらつき（例えば、アナログ加減算器の特性ばらつきや、量子化器とディジタル・アナログ変換回路との間の基準電圧ミスマッチに伴う特性ばらつき等）も反映してノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２の調整を行うことができる。さらに、図２１に示した比較例の方式と異なり、外部入力信号ＳＩに対するＡ／Ｄ変換を行いながら、これを並行して（すなわちバックグランドで）、適応フィルタＡＦ１，ＡＦ２の探索動作を行うことが可能である。その結果、例えば、使用環境の変化等に伴い各種回路の特性変動が生じた場合であっても、それを早期にノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２に反映させることができる。これらによっても、高分解能なアナログ・ディジタル変換器が実現可能になる。

【0080】

（実施の形態２）
《アナログディジタル変換器（実施の形態２）の概略》
図１０は、本発明の実施の形態２によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１０に示すＭＡＳＨ型シグマデルタＡＤＣは、図２の構成例と比較して、変調器ＳＤＭ１内のディジタル・アナログ変換回路ＤＡＣ１３およびアナログ加減算器ＡＳ１２がディジタル加減算器ＤＡＳ１２に置き換わっている。これにより、プローブ信号Ｘは、量子化器ＱＴ１の出力信号に、ディジタル加減算器ＤＡＳ１２を介して注入される。すなわち、図２の構成例と図１０の構成例は、プローブ信号Ｘをアナログ信号で注入するかディジタル信号で注入するかの違いとなる。

【0081】

《実施の形態２の主要な効果》
実施の形態２の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。また、図２の構成例と比較して、アナログ加減算器ＡＳ１２が不要となるため、電力を低減でき、かつ、アナログ加減算器ＡＳ１２の利得不足や帯域不足にともなう加算値の誤差がないため、適応フィルタＡＦ１，ＡＦ２による探索精度が良くなる場合がある。ただし、図２の構成例と比較して、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２に特殊な構成が必要とされる場合があり、この観点では、図２の構成例の方が望ましい。

【0082】

具体的には、例えば、量子化器ＱＴ１を３ビット（８値）で構成した場合、量子化器ＱＴ１の出力信号は、−１，−３／４，−１／２，−１／４，０，１／４，１／２，３／４，１のような系列となる。プローブ信号Ｘを±０．１の２値とした場合、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２には、例えば、０．８５（３／４＋０．１）、０．１５（１／４−０．１）のようなディジタル値の入力に対応した構成が必要とされる。なお、プローブ信号Ｘの２値を例えば±１／４等とすれば特殊な構成は不要となる。ただし、このようにプローブ信号Ｘのディジタル値を量子化器ＱＴ１のディジタル値に揃えると、適応フィルタＡＦ１，ＡＦ２による探索の収束性が低下する場合がある。

【0083】

（実施の形態３）
《アナログディジタル変換器（実施の形態３）の概略》
図１１は、本発明の実施の形態３によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１１に示すＭＡＳＨ型シグマデルタＡＤＣは、図２の構成例と比較して、変調器ＳＤＭ２内のアナログ加減算器ＡＳ２１がアナログ加減算器ＡＳ２１ａに置き換わり、変調器ＳＤＭ１内のディジタル・アナログ変換回路ＤＡＣ１２を介したアナログ加減算器ＡＳ２１への信号パスが削除されている。すなわち、変調器ＳＤＭ１から変調器ＳＤＭ２内のアナログ加減算器ＡＳ２１ａへの信号パスは、アナログ積分器ユニットＩＮＴＵ１の出力信号のみとなっている。

【0084】

例えば、図３に示したようなアナログ積分器ユニットＩＮＴＵの内部構成によっては、アナログ積分器ユニットＩＮＴＵ１の出力信号から量子化誤差Ｑ_１の成分を抽出することができる。この場合、アナログ積分器ユニットＩＮＴＵ１の出力信号Ｓ１４には、“Ｈ_ＰＲＥ（ｆ）・Ｑ_１”の成分と、“Ｈ_ＰＲＥ（ｆ）・Ｘ”の成分とが含まれる。伝達関数Ｈ_ＰＲＥ（ｆ）は、“量子化誤差Ｑ_１の印加点からアナログ積分器ユニットＩＮＴＵ１の出力信号Ｓ１４までの伝達関数”である。

【0085】

このような出力信号Ｓ１４に伴い、実施の形態１の場合と異なり、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）は、“Ｈ_ＰＲＥ（ｆ）・ＳＴＦ２”（ＳＴＦ２は、変調器ＳＤＭ２の信号伝達関数）となる。適応フィルタＡＦ２は、この伝達関数Ｈ_２Ａ＿Ｒ（ｆ）を探索する。厳密には、前述したように、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２に図４（ａ）および図４（ｂ）のような連続時間型の積分器を用いるか、図５のような離散時間型の積分器を用いるかによって探索結果に差が生じ得るが、いずれの積分器を用いた場合でも、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）を適応フィルタＡＦ２によって一意に探索できることに変わりはない。

【0086】

《実施の形態３の主要な効果》
実施の形態３の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。また、図２の構成例と比較して、ディジタル・アナログ変換回路ＤＡＣ１２が不要となるため、回路面積の低減等が図れる。さらに、変調器ＳＤＭ２への入力（すなわち回路構成）に柔軟性を持たせることが可能になる。すなわち、変調器ＳＤＭ２への入力は、実施の形態１の場合のような量子化誤差Ｑ_１やプローブ信号Ｘそのものである必要はなく、量子化誤差Ｑ_１やプローブ信号Ｘに何らかの伝達関数Ｈ_ＰＲＥ（ｆ）が乗算された信号であってもよい。

【0087】

このような場合であっても、適応フィルタＡＦ２は、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）を、実施の形態１における変調器ＳＤＭ２の信号伝達関数（ＳＴＦ２）の代わりに“Ｈ_ＰＲＥ（ｆ）・ＳＴＦ２”として探索することができる。なお、実施の形態１の図２の構成例においても、厳密には、変調器ＳＤＭ２の入力は、量子化誤差Ｑ_１やプローブ信号Ｘそのものとならない場合がある。例えば、アナログ積分器ユニットＩＮＴＵ１を連続時間型の積分器とした場合、変調器ＳＤＭ２の入力は、厳密には、量子化器ＱＴ１からの離散的な信号と、アナログ積分器ユニットＩＮＴＵ１からの連続的な信号との差分に伴い、量子化誤差Ｑ_１やプローブ信号Ｘに所定の伝達関数が乗算されたような信号となる。この場合も同様に、適応フィルタＡＦ２は、当該所定の伝達関数を含めて探索することができる。

【0088】

（実施の形態４）
《アナログディジタル変換器（実施の形態４）の概略》
図１２は、本発明の実施の形態４によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１２に示すＭＡＳＨ型シグマデルタＡＤＣは、図２の構成例と比較して、次の３点が異なっている。１点目として、変調器ＳＤＭ１内のアナログ加減算器ＡＳ１１がアナログ加減算器ＡＳ１１ａに置き換えられ、変調器ＳＤＭ２内のアナログ加減算器ＡＳ２１がアナログ加減算器ＡＳ２１ａに置き換えられる。

【0089】

２点目として、アナログ加減算器ＡＳ１２およびディジタル・アナログ変換回路ＤＡＣ１３が削除され、代わりに、プローブ信号Ｘを入力とするディジタル・アナログ変換回路ＤＡＣ１４，ＤＡＣ１５が追加される。ディジタル・アナログ変換回路ＤＡＣ１４の出力信号は、アナログ加減算器ＡＳ１１ａに入力され、ディジタル・アナログ変換回路ＤＡＣ１５の出力信号は、アナログ加減算器ＡＳ２１ａに入力される。３点目として、ディジタル加減算器ＤＡＳ４１がディジタル加減算器ＤＡＳ４１ａに置き換えられる。ディジタル加減算器ＤＡＳ４１ａには、図２の場合と同様の出力信号Ｓ１１，Ｓ１３に加えて、プローブ信号Ｘが入力される。

【0090】

このように、図１２の構成例では、プローブ信号Ｘは、変調器ＳＤＭ１の入力部分となるアナログ加減算器ＡＳ１１ａと、変調器ＳＤＭ２の入力部分となるアナログ加減算器ＡＳ２１ａとに注入される。このような注入箇所に伴い、変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１は、図２の場合と異なり、“｛Ｈ_１Ａ＿Ｒ（ｆ）−１｝・Ｘ”となる。“Ｈ_１Ａ＿Ｒ（ｆ）−１”は、変調器ＳＤＭ１の信号伝達関数（ＳＦＴ１）である。ディジタル加減算器ＤＡＳ４１ａは、この“｛Ｈ_１Ａ＿Ｒ（ｆ）−１｝・Ｘ”にプローブ信号Ｘを加算することで、図２の場合と同様の信号“Ｈ_１Ａ＿Ｒ（ｆ）・Ｘ”を内部で生成する。また、図２の場合と異なり、アナログ加減算器ＡＳ１１ａに注入されたプローブ信号Ｘは、変調器ＳＤＭ２には伝送されないため、ここでは、アナログ加減算器ＡＳ２１ａにもプローブ信号Ｘが注入される。

【0091】

《実施の形態４の主要な効果》
実施の形態４の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。また、プローブ信号Ｘの注入は、別途設けた１ビットのディジタル・アナログ変換回路ＤＡＣ１４，ＤＡＣ１５を介して行われるため、実施の形態２の図１０の場合のように、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２に特殊な構成を用いる必要はなく、元々の構成をそのまま用いることができる。さらに、アナログ加減算器ＡＳ１１ａ，ＡＳ２１ａは、例えば、図６において、入力抵抗（図示しないＲｉ３に相当）を追加することで実現できるため、これに伴う面積オーバヘッドも小さい。ただし、ディジタル・アナログ変換回路ＤＡＣ１４，ＤＡＣ１５と、ディジタル・アナログ変換回路ＤＡＣ１１，ＤＡＣ１２との間に利得ミスマッチがあると、適応フィルタＡＦ１，ＡＦ２による探索精度が低下する恐れがあるため、この観点からは、図１０の構成例の方が望ましい場合がある。

【0092】

（実施の形態５）
《アナログディジタル変換器（実施の形態５）の概略》
図１３は、本発明の実施の形態５によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１３に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態２の図１０の構成例と、実施の形態３の図１１の構成例とを組み合わせたような構成となっている。すなわち、図１０の場合と同様に、プローブ信号Ｘは、量子化器ＱＴ１の出力信号にディジタル加減算器ＤＡＳ１２を介して注入され、図１１の場合と同様に、変調器ＳＤＭ２のアナログ加減算器ＡＳ２１ａには、アナログ積分器ユニットＩＮＴＵ１の出力信号Ｓ１４が入力される。

【0093】

《実施の形態５の主要な効果》
実施の形態５の方式を用いることで、実施の形態２および実施の形態３の場合と同様の効果が得られる。

【0094】

（実施の形態６）
《アナログディジタル変換器（実施の形態６）の概略》
図１４は、本発明の実施の形態６によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１４に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態３の図１１の構成例と、実施の形態４の図１２の構成例とを組み合わせたような構成となっている。すなわち、図１１の場合と同様に、変調器ＳＤＭ２のアナログ加減算器ＡＳ２１ａには、アナログ積分器ユニットＩＮＴＵ１の出力信号Ｓ１４が入力され、図１２の場合と同様に、プローブ信号Ｘは、変調器ＳＤＭ１の入力部分のアナログ加減算器ＡＳ１１ａにディジタル・アナログ変換回路ＤＡＣ１４を介して注入される。この場合、出力信号Ｓ１４には、プローブ信号Ｘの成分が含まれるため、図１２の場合のように、変調器ＳＤＭ２の入力部分のアナログ加減算器ＡＳ２１ａにプローブ信号Ｘを、別途、注入する必要はない。

【0095】

《実施の形態６の主要な効果》
実施の形態６の方式を用いることで、実施の形態３および実施の形態４の場合と同様の効果が得られる。

【0096】

（実施の形態７）
《アナログディジタル変換器（実施の形態７）の概略》
図１５は、本発明の実施の形態７によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１５に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態１の図２の構成例と比較して、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２が、それぞれ、アナログ積分器ユニットＩＮＴＵ１ａ，ＩＮＴＵ２ａに置き換えられ、さらに、調整回路ＰＣＣ１，ＰＣＣ２が追加された構成となっている。

【0097】

アナログ積分器ユニットＩＮＴＵ１ａ，ＩＮＴＵ２ａのそれぞれは、可変設定可能な回路パラメータを備える。具体的には、例えば、図４（ａ）における抵抗Ｒが可変抵抗である構成や、オペアンプＯＰＡＭＰのバイアス電流値が可変である構成等が挙げられる。調整回路ＰＣＣ１は、適応フィルタＡＦ１の探索結果に基づきアナログ積分器ユニットＩＮＴＵ１ａの回路パラメータを調整し、調整回路ＰＣＣ２は、適応フィルタＡＦ２の探索結果に基づきアナログ積分器ユニットＩＮＴＵ２ａの回路パラメータを調整する。

【0098】

例えば、適応フィルタＡＦ１の探索結果となる伝達関数Ｈ_１Ｄ（ｆ）は、図７（ａ）に示したように、タップ係数ａ_ｋ^（Ｄ）（ｋ＝０，１，…）を含む。当該タップ係数ａ_ｋ^（Ｄ）は、アナログ積分器ユニットＩＮＴＵ１を構成するＲＣ時定数、オペアンプの利得および帯域により解析的（数式的）に表現される。このため、調整回路ＰＣＣ１は、タップ係数ａ_ｋ^（Ｄ）の値から、ＲＣ時定数、オペアンプの利得、帯域をデジタル演算により逆算することができ、その結果に基づいて、ＲＣ時定数、オペアンプの利得および帯域を調整する。

【0099】

また、適応フィルタＡＦ１は、調整後に、探索を再度行ってもよい。すなわち、“適応フィルタＡＦ１が伝達関数を探索したのちノイズキャンセルフィルタＮＣＦ２へ反映し、調整回路ＰＣＣ１が適応フィルタＡＦ１の探索結果に基づきアナログ積分器ユニットＩＮＴＵ１の調整を行う”というサイクルを複数回繰り返してもよい。適応フィルタＡＦ２に関しても同様である。なお、ここでは、アナログ積分器ユニットＩＮＴＵ１ａ，ＩＮＴＵ２ａの両方が可変設定可能な回路パラメータを備えたが、いずれか一方が備えるように構成することも可能である。

【0100】

《実施の形態７の主要な効果》
実施の形態７の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。また、アナログ積分器ユニットＩＮＴＵ１ａ，ＩＮＴＵ２ａの特性ばらつきを予め定めた範囲内に収めることが可能になるため、ＡＤＣの周波数特性（すなわち、外部入力信号ＳＩから外部出力信号ＳＯへの伝達関数）を最適に調整することが可能になる。その結果、例えば、図１のミリ波レーダシステムのように、複数のアナログ・ディジタル変換器ＡＤＣ［１］〜ＡＤＣ［ｎ］を備えるシステムにおいて、複数のＡＤＣ間の周波数特性のミスマッチを低減でき、レーダとしての精度の向上等が図れる。なお、各アナログ積分器ユニットＩＮＴＵ１ａ，ＩＮＴＵ２ａの回路パラメータの調整は、図２１の場合のような外部出力信号ＳＯではなく、各変調器ＳＤＭ１，ＳＤＭ２の出力信号を観測することで行われるため、調整の容易化や調整精度の向上等も図れる。

【0101】

（実施の形態８）
《アナログディジタル変換器（実施の形態８）の概略》
図１６は、本発明の実施の形態８によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１６に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態１の図２の構成例と比較して、周波数特性補正回路ＦＳＣが追加されている。周波数特性補正回路ＦＳＣは、ディジタル加減算器ＤＡＳ３１の出力信号に適応フィルタＡＦ１，ＡＦ２の探索結果を反映させることで、ＡＤＣの周波数特性を補正したのちに外部出力信号ＳＯを出力する。

【0102】

例えば、図１６には、ＡＤＣの周波数特性を“１”（すなわちフラットな周波数特性）に補正する場合の動作例が示されている。図１６において、変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１には、図１９でも述べたように、“ＳＴＦ１・ＳＩ”の成分が含まれる。信号伝達関数（ＳＴＦ１）は、“１−Ｈ_１Ａ＿Ｒ（ｆ）”である。これに伴い、ノイズキャンセルフィルタＮＣＦ１の出力信号Ｓ１２は、“Ｈ_{１Ａ２Ａ＿Ｒ}（ｆ）・ＳＩ”（Ｈ_{１Ａ２Ａ＿Ｒ}（ｆ）＝｛１−Ｈ_１Ａ＿Ｒ（ｆ）｝・Ｈ_２Ａ＿Ｒ（ｆ））の成分を含む。ノイズキャンセルフィルタＮＣＦ２の出力信号Ｓ２２には、外部入力信号ＳＩの成分は含まれていない。

【0103】

周波数特性補正回路ＦＳＣは、適応フィルタＡＦ１，ＡＦ２の探索結果から、伝達関数Ｈ_１Ａ＿Ｒ（ｆ），Ｈ_２Ａ＿Ｒ（ｆ）を取得し、ＡＤＣ全体の信号伝達関数となる伝達関数Ｈ_{１Ａ２Ａ＿Ｒ}（ｆ）（＝｛１−Ｈ_１Ａ＿Ｒ（ｆ）｝・Ｈ_２Ａ＿Ｒ（ｆ））の逆関数“１／Ｈ_{１Ａ２Ａ＿Ｒ}（ｆ）”を算出する。周波数特性補正回路ＦＳＣは、ディジタル加減算器ＤＡＳ３１の出力信号に当該逆関数“１／Ｈ_{１Ａ２Ａ＿Ｒ}（ｆ）”を乗算することで、ＡＤＣの周波数特性をフラットに補正する。

【0104】

《実施の形態８の主要な効果》
実施の形態８の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。また、実施の形態７の場合と同様に、複数のＡＤＣ間の周波数特性のミスマッチを低減でき、例えば、ミリ波レーダシステムとしての精度の向上等が図れる。さらに、個々のＡＤＣにおいて、周波数特性の向上（広信号帯域化）が図れる。

【0105】

（実施の形態９）
《アナログディジタル変換器（実施の形態９）の概略》
図１７は、本発明の実施の形態９によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１７に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態１の図２の構成例と比較して、次の３点が異なっている。１点目として、プローブ信号生成回路ＸＧは、プローブ信号Ｘに加えて、別のプローブ信号Ｘ２を生成する。２点目として、変調器ＳＤＭ２内のアナログ加減算器ＡＳ２１はアナログ加減算器ＡＳ２１ｂに置き換えられ、プローブ信号Ｘ２を当該アナログ加減算器ＡＳ２１ｂに注入するディジタル・アナログ変換回路ＤＡＣ２２が追加される。３点目として、ノイズキャンセルフィルタＮＣＦ２には、誤差信号Ｅ２が入力される。

【0106】

このように、変調器ＳＤＭ１，ＳＤＭ２に対して、それぞれ異なるプローブ信号Ｘ，Ｘ２を注入することも可能である。プローブ信号Ｘ２は、例えば、プローブ信号Ｘと同様に１ビットの擬似ランダム信号であるが、プローブ信号Ｘとは異なるＭ系列によって生成され、プローブ信号Ｘとは無相関となる信号である。適応フィルタＡＦ２は、変調器ＳＤＭ２（量子化器ＱＴ２）の出力信号Ｓ２１と自身の出力信号Ｓ２３との誤差信号Ｅ２に基づいて伝達関数Ｈ_２Ａ＿Ｒ（ｆ）を探索する。

【0107】

この際に、図２の場合と異なり、出力信号Ｓ２１には、“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ２”の成分が含まれ、出力信号Ｓ２３には、“Ｈ_２Ｄ（ｆ）・Ｘ２”の成分が含まれる。なお、出力信号Ｓ２１には、実際には、図２の場合と同様に、“Ｈ_２Ａ＿Ｒ（ｆ）・Ｘ”の成分も含まれる。ただし、プローブ信号Ｘとプローブ信号Ｘ２は無相関であり、適応フィルタＡＦ２は、図８におけるプローブ信号Ｘの代わりにプローブ信号Ｘ２を入力として探索を行うため、図８で述べたように、出力信号Ｓ２１におけるプローブ信号Ｘの成分は、適応フィルタＡＦ２への入力として見た場合には無視できる。

【0108】

このような構成を用いると、プローブ信号Ｘ２は、変調器ＳＤＭ２のみに注入されるため、プローブ信号Ｘと異なり、ノイズキャンセル回路ＮＣＵでキャンセルできなくなる。そこで、ノイズキャンセルフィルタＮＣＦ２には、プローブ信号Ｘ２がキャンセルされた信号となる誤差信号Ｅ２が入力される。誤差信号Ｅ２には、量子化誤差Ｑ_１の成分に加えて、図示は省略されているが、量子化誤差Ｑ_２の成分と、プローブ信号Ｘの成分とが含まれている。量子化誤差Ｑ_１の成分とプローブ信号Ｘの成分は、ノイズキャンセル回路ＮＣＵによってキャンセルされる。

【0109】

《実施の形態９の主要な効果》
実施の形態９の方式を用いても、実施の形態１で述べた各種効果と同様の効果が得られる。ただし、適応フィルタＡＦ２の探索精度の観点からは、実施の形態１の方式の方が望ましい場合がある。すなわち、適応フィルタＡＦ２は、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）（すなわち量子化誤差Ｑ_１の印加点から変調器ＳＤＭ２の出力信号Ｓ２１までの伝達関数）を探索する必要があるが、ここでは、変調器ＳＤＭ２の信号伝達関数（ＳＴＦ２）を探索することになる。伝達関数Ｈ_２Ａ＿Ｒ（ｆ）と信号伝達関数（ＳＴＦ２）は、必ずしも一致するとは限らない。例えば、実施の形態３でも述べたように、アナログ積分器ユニットＩＮＴＵ１に図４（ａ）および図４（ｂ）に示したようなアナログ積分器を用いた場合や、図１７の構成を図１１のような構成に変形したような場合には、伝達関数Ｈ_２Ａ＿Ｒ（ｆ）と信号伝達関数（ＳＴＦ２）にズレが生じ得る。

【0110】

（実施の形態１０）
《アナログディジタル変換器（実施の形態１０）の概略》
図１８は、本発明の実施の形態１０によるアナログ・ディジタル変換器の主要部の概略構成例および動作例を示す回路ブロック図である。図１８に示すＭＡＳＨ型シグマデルタＡＤＣは、実施の形態３の図１１の構成例と比較して、変調器ＳＤＭ２がシグマデルタ型変調器の代わりにナイキスト型アナログ・ディジタル変換ユニットＡＤＣＵとなっている。アナログ・ディジタル変換ユニットＡＤＣＵは、量子化器ＱＴ２のみの構成となり、例えば、パイプライン型ＡＤＣ、逐次比較型ＡＤＣ、サイクリック型ＡＤＣ、フラッシュ型ＡＤＣ、または、それらの混合型となるＡＤＣ等である。当該構成は、図１１における２段目の変調器の積分次数が０次である場合のＭＡＳＨ型シグマデルタＡＤＣとも言える。

【0111】

変調器ＳＤＭ１からの出力信号Ｓ１４には、図１１の場合と同様に、“Ｈ_ＰＲＥ（ｆ）・Ｑ_１”の成分と、“Ｈ_ＰＲＥ（ｆ）・Ｘ”の成分とが含まれている。一方、ナイキスト型アナログ・ディジタル変換ユニットＡＤＣＵの伝達関数は“ｚ^−Ｌ”（Ｌは、Ａ／Ｄ変換に要するクロック周期数）となる。適応フィルタＡＦ２は、“ｚ^−Ｌ・Ｈ_ＰＲＥ（ｆ）”を伝達関数Ｈ_２Ａ＿Ｒ（ｆ）として探索を行う。

【0112】

《実施の形態１０の主要な効果》
実施の形態１０の方式を用いても、実施の形態３で述べた各種効果と同様の効果が得られる。また、ナイキスト型アナログ・ディジタル変換ユニットＡＤＣＵのビット数は、シグマデルタ型変調器内の量子化器のビット数よりも大きくできるため、量子化誤差Ｑ_２を低減できる。すなわち、図１１の構成例と比較して、量子化誤差Ｑ_２に対する積分次数が小さくなる（結果としてノイズシェーピング効果が弱まる）代わりに、量子化誤差Ｑ_２自体を低減できる。その結果、ＭＡＳＨ型シグマデルタＡＤＣとしての高分解能化等が図れる。

【0113】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0114】

例えば、ここでは、２段構成のＭＡＳＨ型シグマデルタＡＤＣを例としたが、同様にして、３段以上に拡張することも可能である。

【0115】

《付記》
（１）ＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ型のアナログ・ディジタル変換器の補正方法であって、
前記アナログ・ディジタル変換器は、
アナログ回路で構成される第１のアナログ積分器と、前記第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、アナログ信号となる外部入力信号が入力される第１の変調器と、
前記第１の変調器の後段に結合され、第２の量子化器を含む第２の変調器と、
前記第１の量子化器の出力信号が入力される第１のノイズキャンセルフィルタと、前記第２の量子化器の出力信号が入力される第２のノイズキャンセルフィルタとを用いて前記第１の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有し、
前記補正方法は、
前記第１の変調器にプローブ信号を注入する第１のステップと、
前記プローブ信号に応じた前記第１の量子化器の出力信号を観測することで前記第１の変調器の伝達関数を探索する第２のステップと、
前記プローブ信号に応じた前記第２の量子化器の出力信号を観測することで前記第２の変調器の伝達関数を探索する第３のステップと、
前記第２のステップの探索結果を前記第２のノイズキャンセルフィルタのタップ係数に反映させる第４のステップと、
前記第３のステップの探索結果を前記第１のノイズキャンセルフィルタのタップ係数に反映させる第５のステップと、
を有するアナログ・ディジタル変換器の補正方法。

【0116】

（２）ＭＡＳＨ（Multi stAge Noise SHaping）型およびシグマデルタ型のアナログ・ディジタル変換器であって、
アナログ回路で構成される第１のアナログ積分器と、前記第１のアナログ積分器の出力信号を量子化する第１の量子化器とを含み、アナログ信号となる外部入力信号が入力される第１の変調器と、
前記第１の変調器の後段に結合され、第２の量子化器を含むナイキスト型アナログ・ディジタル変換ユニットと、
前記第１の変調器にプローブ信号を注入するプローブ信号生成回路と、
前記プローブ信号に応じた前記第１の量子化器の出力信号を観測することで前記第１の変調器の伝達関数を探索する第１の適応フィルタと、
前記プローブ信号に応じた前記第２の量子化器の出力信号を観測することで前記ナイキスト型アナログ・ディジタル変換ユニットの伝達関数を探索する第２の適応フィルタと、
前記第１の適応フィルタの探索結果と前記第２の適応フィルタの探索結果とを用いて前記第１の量子化器で生じる量子化誤差をキャンセルするノイズキャンセル回路と、
を有するアナログ・ディジタル変換器。

【符号の説明】

【0117】

ＡＤＣ アナログ・ディジタル変換器
ＡＤＤ ディジタル加算器
ＡＦ 適応フィルタ
ＡＩＮＴ アナログ積分器
ＡＳ アナログ加減算器
ＢＢＵ ベースバンドユニット
ＤＡＣ ディジタル・アナログ変換回路
ＤＡＳ ディジタル加減算器
ＤＩＮＴ ディジタル積分器
Ｅ 誤算信号
ＩＮＴＵ アナログ積分器ユニット
ＬＰＦ ロウパスフィルタ
ＭＵＬ ディジタル乗算器
ＮＣＦ ノイズキャンセルフィルタ
ＮＣＵ ノイズキャンセル回路
ＱＴ 量子化器
ＲＦＵ 高周波ユニット
ＳＤＭ 変調器
ＳＩ 外部入力信号
ＳＯ 外部出力信号
ＴＰ タップ回路
Ｘ プローブ信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】