特許第6947178号(P6947178)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6947178
(24)【登録日】2021年9月21日
(45)【発行日】2021年10月13日
(54)【発明の名称】相補型トランジスタ及び半導体装置
(51)【国際特許分類】
   H01L 21/8238 20060101AFI20210930BHJP
   H01L 27/092 20060101ALI20210930BHJP
   H01L 21/336 20060101ALI20210930BHJP
   H01L 29/78 20060101ALI20210930BHJP
【FI】
   H01L27/092 A
   H01L27/092 C
   H01L29/78 301H
   H01L29/78 301J
【請求項の数】31
【全頁数】47
(21)【出願番号】特願2018-528462(P2018-528462)
(86)(22)【出願日】2017年6月23日
(86)【国際出願番号】JP2017023165
(87)【国際公開番号】WO2018016265
(87)【国際公開日】20180125
【審査請求日】2020年6月5日
(31)【優先権主張番号】特願2016-142699(P2016-142699)
(32)【優先日】2016年7月20日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2017-118682(P2017-118682)
(32)【優先日】2017年6月16日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000002185
【氏名又は名称】ソニーグループ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】特許業務法人酒井国際特許事務所
(74)【代理人】
【識別番号】100094363
【弁理士】
【氏名又は名称】山本 孝久
(74)【代理人】
【識別番号】100118290
【弁理士】
【氏名又は名称】吉井 正明
(72)【発明者】
【氏名】大石 秀俊
(72)【発明者】
【氏名】松本 光市
(72)【発明者】
【氏名】富田 一行
【審査官】 市川 武宜
(56)【参考文献】
【文献】 国際公開第2012/093360(WO,A1)
【文献】 米国特許出願公開第2014/0299944(US,A1)
【文献】 米国特許出願公開第2014/0158989(US,A1)
【文献】 国際公開第2015/033706(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8238
H01L 21/336
H01L 27/092
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
第1制御電極、
第1制御電極の下方に位置し、第1A層と第1B層が積層されて成る第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在し、第1A層から構成された第1A延在層、及び、
第1活性領域の他端から延在し、第1B層から構成された第1B延在層、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置し、第2A層と第2B層が積層されて成る第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在し、第2A層から構成された第2A延在層、及び、
第2活性領域の他端から延在し、第2B層から構成された第2B延在層、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A層及び第1A延在層に相当し、
第1B層は、第1導電型とは異なる第2導電型としての特性を有し、
第1B延在層は、基体に設けられた第1絶縁領域の上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A層及び第2A延在層に相当し、
第2B層は、第1導電型としての特性を有し、
第2B延在層は、基体に設けられた第2絶縁領域の上に設けられている相補型トランジスタ。
【請求項2】
第1B層は、2次元材料又はグラフェンから構成されており、
第2B層は、2次元材料又はグラフェンから構成されている請求項1に記載の相補型トランジスタ。
【請求項3】
2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る請求項2に記載の相補型トランジスタ。
【請求項4】
基体は半導体基板から成り、
第1絶縁領域及び第2絶縁領域は、半導体基板に設けられた素子分離領域から成る請求項1に記載の相補型トランジスタ。
【請求項5】
基体は2次元材料層から成る請求項1に記載の相補型トランジスタ。
【請求項6】
基体は、シリコン又はゲルマニウムから成り、
第1B層は、MoS2、WTe2又はグラフェンから構成されており、
第2B層は、HfTe2から構成されている請求項1に記載の相補型トランジスタ。
【請求項7】
基体は、MoS2から成り、
第1B層は、WTe2から構成されており、
第2B層は、ZrS2、HfS2又はHfSe2から構成されている請求項1に記載の相補型トランジスタ。
【請求項8】
第1表面領域を構成する基体の部分と、第2表面領域を構成する基体の部分とは、異なる材料から構成され、
第1B層及び第1B延在層と、第2B層及び第2B延在層とは、同じ材料から構成されている請求項1に記載の相補型トランジスタ。
【請求項9】
第1表面領域を構成する基体の部分の価電子帯の値と、第1B層及び第1B延在層を構成する材料の伝導帯の値との差は1eV以下であり、
第2表面領域を構成する基体の部分の伝導帯の値と、第2B層及び第2B延在層を構成する材料の価電子帯の値との差は1eV以下である請求項8に記載の相補型トランジスタ。
【請求項10】
第1表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている請求項8に記載の相補型トランジスタ。
【請求項11】
第1表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている請求項8に記載の相補型トランジスタ。
【請求項12】
第1表面領域を構成する基体の部分は、半導体基板に形成された第1半導体層から構成され、
第2表面領域を構成する基体の部分は、半導体基板に形成された第2半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている請求項8に記載の相補型トランジスタ。
【請求項13】
第1表面領域を構成する基体の部分と、第2表面領域を構成する基体の部分とは、異なる材料から構成され、
第1B層及び第1B延在層と、第2B層及び第2B延在層とは、異なる材料から構成されている請求項1に記載の相補型トランジスタ。
【請求項14】
基体の伝導帯の下端のエネルギーの値と第1B層の伝導帯の下端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第1B層の価電子帯の上端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第2B層の伝導帯の下端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第2B層の価電子帯の上端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下である請求項1に記載の相補型トランジスタ。
【請求項15】
第1A層と第1B層との間には第1層間絶縁膜が形成されており、
第2A層と第2B層との間には第2層間絶縁膜が形成されている請求項1に記載の相補型トランジスタ。
【請求項16】
第1制御電極、
第1制御電極の下方に位置する第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在する第1A延在領域、及び、
第1活性領域の他端から延在する第1B延在領域、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置する第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在する第2A延在領域、及び、
第2活性領域の他端から延在する第2B延在領域、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A延在領域に相当し、
第1B延在領域は、第1導電型とは異なる第2導電型としての特性を有し、基体に設けられた第1絶縁領域の上に設けられており、
第1活性領域は、第1絶縁領域上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A延在領域に相当し、
第2B延在領域は、第1導電型としての特性を有し、基体に設けられた第2絶縁領域の上に設けられており、
第2活性領域は、第2絶縁領域上に設けられている相補型トランジスタ。
【請求項17】
第1B延在領域は、2次元材料又はグラフェンから構成されており、
第2B延在領域は、2次元材料又はグラフェンから構成されている請求項16に記載の相補型トランジスタ。
【請求項18】
2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る請求項17に記載の相補型トランジスタ。
【請求項19】
基体は半導体基板から成り、
第1絶縁領域及び第2絶縁領域は、半導体基板に設けられた素子分離領域から成る請求項16に記載の相補型トランジスタ。
【請求項20】
基体は2次元材料層から成る請求項16に記載の相補型トランジスタ。
【請求項21】
基体は、シリコン又はゲルマニウムから成り、
第1B延在領域は、MoS2、WTe2又はグラフェンから構成されており、
第2B延在領域は、HfTe2から構成されている請求項16に記載の相補型トランジスタ。
【請求項22】
基体は、MoS2から成り、
第1B延在領域は、WTe2から構成されており、
第2B延在領域は、ZrS2、HfS2又はHfSe2から構成されている請求項16に記載の相補型トランジスタ。
【請求項23】
第1A延在領域と第2A延在領域とは、異なる材料から構成され、
第1B延在領域と第2B延在領域とは、同じ材料から構成されている請求項16に記載の相補型トランジスタ。
【請求項24】
第1A延在領域を構成する材料の価電子帯の値と、第1B延在領域を構成する材料の伝導帯の値との差は1eV以下であり、
第2A延在領域を構成する材料の伝導帯の値と、第2B延在領域を構成する材料の価電子帯の値との差は1eV以下である請求項23に記載の相補型トランジスタ。
【請求項25】
第1A延在領域は、シリコン半導体基板から構成され、
第2A延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている請求項23に記載の相補型トランジスタ。
【請求項26】
第1A延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第2A延在領域は、シリコン半導体基板から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている請求項23に記載の相補型トランジスタ。
【請求項27】
第1A延在領域は、半導体基板に形成された第1半導体層から構成され、
第2A延在領域は、半導体基板に形成された第2半導体層から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている請求項23に記載の相補型トランジスタ。
【請求項28】
第1A延在領域と第2A延在領域とは、異なる材料から構成され、
第1B延在領域と第2B延在領域とは、異なる材料から構成されている請求項16に記載の相補型トランジスタ。
【請求項29】
基体の伝導帯の下端のエネルギーの値と第1B延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第1B延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第2B延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第2B延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下である請求項16に記載の相補型トランジスタ。
【請求項30】
基体がシリコン半導体基板から成る、請求項1乃至請求項15のいずれか1項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。
【請求項31】
基体がシリコン半導体基板から成る、請求項16乃至請求項29のいずれか1項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、相補型トランジスタ、及び、係る相補型トランジスタを備えた半導体装置に関する。
【背景技術】
【0002】
従来の電界効果トランジスタから構成されたインバータ回路やNAND回路等を構成するCMOS回路においては、pチャネル型電界効果トランジスタとnチャネル型電界効果トランジスタとを並置してレイアウトする。そして、このようなレイアウトを縮小スケーリングすることによって、ゲートの高密度化及び低消費電力化が進められてきた。しかしながら、加工難易度が上がり、製造コストが著しく増加している。
【0003】
低消費電力デバイスとして次世代デバイスの候補の1つにトンネル電界効果トランジスタ(TFET)が挙げられる。ここで、TFETの開発においては、遷移金属ダイカルコゲナイド(TMDC:Transition Metal DiChalcogenides)といった2次元材料(2D材料)が着目を集めている。そして、このようなTFETが、例えば、特開2015−090984号公報から周知である。この特許公開公報に開示された半導体素子は、
第1金属カルコゲナイド系物質を含む第1二次元物質と、第1二次元物質の側面に結合しており、第2金属カルコゲナイド系物質を含む第2二次元物質とを具備し、第1二次元物質と第2二次元物質は化学結合している二次元物質要素を含む半導体層、及び、
半導体層の少なくとも一面に位置する少なくとも1層の非半導体層を含む。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2015−090984号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、TFETから成る相補型トランジスタを想定した場合、pチャネル型電界効果トランジスタに対応するTFETを構成する2次元材料として2種類の2次元材料、nチャネル型電界効果トランジスタに対応するTFETを構成する2次元材料として2種類の2次元材料の合計4種類の2次元材料が必要とされるし、4種類の2次元材料に対して電極を構成する材料が最大、4種類、必要とされる。そのため、TFETから構成された相補型トランジスタの製造プロセスが複雑化し、また、製造コストの増加を招くといった問題がある。
【0006】
従って、本開示の目的は、トランジスタの活性領域等の構成材料の種類削減を図ることができ、また、製造プロセスの簡素化を図り得る構成、構造を有する相補型トランジスタ、及び、係る相補型トランジスタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
上記の目的を達成するための本開示の第1の態様に係る相補型トランジスタは、
第1制御電極、
第1制御電極の下方に位置し、第1A層と第1B層が積層されて成る第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在し、第1A層から構成された第1A延在層、及び、
第1活性領域の他端から延在し、第1B層から構成された第1B延在層、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置し、第2A層と第2B層が積層されて成る第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在し、第2A層から構成された第2A延在層、及び、
第2活性領域の他端から延在し、第2B層から構成された第2B延在層、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A層及び第1A延在層に相当し、
第1B層は、第1導電型とは異なる第2導電型としての特性を有し、
第1B延在層は、基体に設けられた第1絶縁領域の上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A層及び第2A延在層に相当し、
第2B層は、第1導電型としての特性を有し、
第2B延在層は、基体に設けられた第2絶縁領域の上に設けられている。
【0008】
上記の目的を達成するための本開示の第2の態様に係る相補型トランジスタは、
第1制御電極、
第1制御電極の下方に位置する第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在する第1A延在領域、及び、
第1活性領域の他端から延在する第1B延在領域、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置する第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在する第2A延在領域、及び、
第2活性領域の他端から延在する第2B延在領域、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A延在領域に相当し、
第1B延在領域は、第1導電型とは異なる第2導電型としての特性を有し、基体に設けられた第1絶縁領域の上に設けられており、
第1活性領域は、第1絶縁領域上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A延在領域に相当し、
第2B延在領域は、第1導電型としての特性を有し、基体に設けられた第2絶縁領域の上に設けられており、
第2活性領域は、第2絶縁領域上に設けられている。
【0009】
上記の目的を達成するための本開示の第1の態様に係る半導体装置は、基体がシリコン半導体基板から成る本開示の第1の態様に係る相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。また、上記の目的を達成するための本開示の第2の態様に係る半導体装置は、基体がシリコン半導体基板から成る本開示の第2の態様に係る相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。
【発明の効果】
【0010】
本開示の第1の態様に係る相補型トランジスタ、あるいは、本開示の第1の態様に係る半導体装置を構成する本開示の第1の態様に係る相補型トランジスタにあっては、第1A層、第1A延在層、第2A層及び第2A延在層が基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、3種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができるし、製造プロセスの簡素化を図ることができる。また、本開示の第2の態様に係る相補型トランジスタ、あるいは、本開示の第2の態様に係る半導体装置を構成する本開示の第2の態様に係る相補型トランジスタにあっても、第1A延在領域、第2A延在領域は基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、3種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。
【図面の簡単な説明】
【0011】
図1図1は、実施例1の相補型トランジスタの模式的な一部断面図である。
図2図2A及び図2Bは、実施例1の相補型トランジスタの動作状態を模式的に示す図である。
図3図3A及び図3Bは、図2A及び図2Bに引き続き、実施例1の相補型トランジスタの動作状態を模式的に示す図である。
図4図4A及び図4Bは、図3A及び図3Bに引き続き、実施例1の相補型トランジスタの動作状態を模式的に示す図である。
図5図5は、実施例1の相補型トランジスタによって構成されるインバータ回路の等価回路図である。
図6図6A図6B及び図6Cは、実施例1の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図である。
図7図7A図7B及び図7Cは、実施例1の相補型トランジスタにおける、第1トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図8図8A及び図8Bは、実施例2の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図9図9A及び図9Bは、図8Bに引き続き、実施例2の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図10図10は、図9Bに引き続き、実施例2の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図11図11A及び図11Bは、実施例2の第1変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図12図12A及び図12Bは、図11Bに引き続き、実施例2の第1変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図13図13は、図12Bに引き続き、実施例2の第1変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図14図14A及び図14Bは、実施例2の第2変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図15図15は、図14Bに引き続き、実施例2の第2変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図16図16は、実施例4の相補型トランジスタの模式的な一部断面図である。
図17図17A及び図17Bは、実施例4の相補型トランジスタの動作状態を模式的に示す図である。
図18図18A及び図18Bは、図17A及び図17Bに引き続き、実施例4の相補型トランジスタの動作状態を模式的に示す図である。
図19図19A及び図19Bは、図18A及び図18Bに引き続き、実施例4の相補型トランジスタの動作状態を模式的に示す図である。
図20図20A図20B及び図20Cは、実施例4の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図である。
図21図21A図21B及び図21Cは、実施例4の相補型トランジスタにおける、第1トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図22図22A及び図22Bは、実施例5の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図23図23A及び図23Bは、図22Bに引き続き、実施例5の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図24図24は、図23Bに引き続き、実施例5の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図25図25A及び図25Bは、実施例5の第1変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図26図26A及び図26Bは、図25Bに引き続き、実施例5の第1変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図27図27A及び図27Bは、実施例5の第2変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図28図28は、図27Bに引き続き、実施例5の第2変形例の相補型トランジスタの製造方法の概略を説明するためのシリコン半導体基板等の模式的な一部断面図である。
図29図29は、実施例1〜実施例6の相補型トランジスタに基づき形成されるNAND回路の等価回路図である。
図30図30は、実施例1〜実施例6の相補型トランジスタに基づき形成されるNOR回路の等価回路図である。
図31図31は、実施例1〜実施例6の相補型トランジスタに基づき形成される8つのトランジスタから構成されるSRAM回路の等価回路図である。
図32図32は、実施例1の相補型トランジスタの変形例の模式的な一部断面図である。
図33図33は、実施例4の相補型トランジスタの変形例の模式的な一部断面図である。
図34図34A図34B及び図34Cは、実施例1の相補型トランジスタの変形例(所謂Fin形状を有する構造)の模式的な斜視図及び一部断面図であり、図34Dは、実施例4の相補型トランジスタの変形例(所謂Fin形状を有する構造)の模式的な一部断面図である。
図35図35A図35B図35C及び図35Dは、本開示の相補型トランジスタが導通状態/不導通状態となるときの各活性領域におけるエネルギーバンドの変化を模式的に示す図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
1.本開示の第1の態様〜第2の態様に係る相補型トランジスタ及び半導体装置、全般に関する説明
2.実施例1(本開示の第1の態様に係る相補型トランジスタ及び本開示の第1の態様に係る半導体装置)
3.実施例2(実施例1の変形)
4.実施例3(実施例1の別の変形)
5.実施例4(本開示の第2の態様に係る相補型トランジスタ及び本開示の第2の態様に係る半導体装置)
6.実施例5(実施例4の変形)
7.実施例6(実施例4の別の変形)
8.実施例7(本開示の第1の態様〜第2の態様に係る相補型トランジスタの各種適用例)
9.その他
【0013】
〈本開示の第1の態様〜第2の態様に係る相補型トランジスタ及び半導体装置、全般に関する説明〉
本開示の第1の態様に係る相補型トランジスタ、本開示の第2の態様に係る相補型トランジスタ、本開示の第1の態様に係る半導体装置を構成する本開示の第1の態様に係る相補型トランジスタあるいは本開示の第2の態様に係る半導体装置を構成する本開示の第2の態様に係る相補型トランジスタ(以下、これらの相補型トランジスタを、総称して、『本開示の相補型トランジスタ等』と呼ぶ場合がある)において、
第1B層(第1B延在領域)は、2次元材料又はグラフェンから構成されており、
第2B層(第2B延在領域)は、2次元材料又はグラフェンから構成されている形態とすることができる。そして、この場合、2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る形態とすることができる。ここで、2次元材料の厚さとして0.65nm乃至6.5nm、好ましくは、0.65nm乃至2.6nmを例示することができるが、これらの値に限定するものではない。
【0014】
以上に説明した各種好ましい形態を含む本開示の相補型トランジスタ等において、基体は半導体基板から成り、第1絶縁領域及び第2絶縁領域は、半導体基板に設けられた素子分離領域から成る構成とすることができる。あるいは又、基体は2次元材料層から成る構成とすることができる。基体を2次元材料層から成る構成とする場合、基体を、支持材料(例えば、絶縁膜が表面に形成されたシリコン半導体基板等の基板)上に設ければよい。
【0015】
あるいは又、以上に説明した各種好ましい形態を含む本開示の相補型トランジスタ等において、基体はシリコン(Si)又はゲルマニウム(Ge)から成り、第1B層(第1B延在領域)はMoS2、WTe2又はグラフェンから構成されており、第2B層(第2B延在領域)はHfTe2から構成されている構成とすることができる。あるいは又、基体はMoS2から成り、第1B層(第1B延在領域)はWTe2から構成されており、第2B層(第2B延在領域)はZrS2、HfS2又はHfSe2から構成されている構成とすることができる。
【0016】
あるいは又、本開示の第1の態様に係る相補型トランジスタ、本開示の第2の態様に係る相補型トランジスタ、本開示の第1の態様に係る半導体装置を構成する本開示の第1の態様に係る相補型トランジスタあるいは本開示の第2の態様に係る半導体装置を構成する本開示の第2の態様に係る相補型トランジスタ(本開示の相補型トランジスタ等)において、
第1表面領域を構成する基体の部分(第1A延在領域)と、第2表面領域を構成する基体の部分(第2A延在領域)とは、異なる材料から構成され、
第1B層及び第1B延在層(第1B延在領域)と、第2B層及び第2B延在層(第2B延在領域)とは、同じ材料から構成されている形態とすることができる。
【0017】
そして、この場合、
第1表面領域を構成する基体の部分(第1A延在領域を構成する材料)の価電子帯の値[EC(N)]と、第1B層及び第1B延在層を構成する材料(第1B延在領域を構成する材料)の伝導帯の値[EV(2D)]との差は1eV以下であり、
第2表面領域を構成する基体の部分(第2A延在領域を構成する材料)の伝導帯の値[EV(P)]と、第2B層及び第2B延在層を構成する材料(第2B延在領域を構成する材料)の価電子帯の値[EC(2D)]との差は1eV以下である形態とすることができる。即ち、
V(P)−EC(2D)≦1(eV)
V(2D)−EC(N)≦1(eV)
を満足することが好ましいが、これに限定するものではない。
【0018】
更には、これらの場合において、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板に形成された半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、あるいは又、第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、半導体層はゲルマニウム層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層(第1B延在領域及び第2B延在領域)は、MoTe2から成る形態とすることができる。
【0019】
あるいは又、これらの場合において、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板に形成された半導体層から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、あるいは又、第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、半導体層はインジウム砒素層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層(第1B延在領域及び第2B延在領域)は、MoS2から成る形態とすることができる。
【0020】
あるいは又、これらの場合において、
第1表面領域を構成する基体の部分(第1A延在領域)は、半導体基板に形成された第1半導体層から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、半導体基板に形成された第2半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、あるいは又、第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている形態とすることができ、この場合、具体的には、例えば、第1半導体層はインジウム砒素層から成り、第2半導体層はゲルマニウム層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層(第1B延在領域及び第2B延在領域)は、MoS2から成る形態とすることができるし、あるいは又、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、あるいは又、第1B延在領域及び第2B延在領域は、MoTe2から構成されている形態とすることができるし、あるいは又、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、あるいは又、第1B延在領域及び第2B延在領域は、MoS2から構成されている形態とすることができる。
【0021】
尚、シリコン半導体基板に形成された半導体層を構成する材料として、その他、SiGe、SiCを挙げることができるし、また、広くは、III−V族化合物半導体、II−VI族化合物半導体を挙げることができる。シリコン半導体基板における半導体層の形成方法として、エピタキシャル成長法、濃縮法(シリコン半導体基板の半導体層を形成すべき領域の上に半導体層を形成するための半導体材料層を形成し、熱処理(アニール処理)を行うことで、シリコン半導体基板に半導体層を形成する方法)を挙げることができる。シリコン半導体基板に形成された半導体層とシリコン半導体基板との間には、シリコン基板の結晶格子定数と半導体層の結晶格子定数の整合性をとるために、例えば、InP、InAlAs、InGaAs、GaAs、GaSbから成る緩衝層を設けてもよい。但し、緩衝層を構成する材料は、これらに限定するものではない。また、シリコン半導体基板の代わりに、ゲルマニウム半導体基板を用いることもできるし、SOI(Silicon On Insulator)基板等の酸化膜上に半導体層(シリコン層だけでなく、ゲルマニウム層やIII−V族化合物半導体層を含む)を形成した基板を用いることもできる。
【0022】
ここで、III−V族化合物半導体として、GaN系化合物半導体(AlGaN混晶あるいはInAlGaN混晶、InGaN混晶を含む)、InN系化合物半導体、AlN系化合物半導体、InAlGaP系化合物半導体、InAlGaAs系化合物半導体、InGaAs系化合物半導体、InGaAsP系化合物半導体、GaP系化合物半導体、InP系化合物半導体を例示することができ、具体的には、例えば、AlAs、AlAsP、AlAsSb、AlGaAs、AlGaAsP、AlGaAsSb、InAlGaAs、InAlGaP、AlGaN、AlGaP、InAlAs、InAlAsP、InAlGaAs、InAlP、InAlSb、AlN、InAlP、AlSb、GaAs、GaAsP、GaAsSb、InGaAs、InGaAsP、InGaN、InGaP、GaN、GaP、GaSb、InAs、InN、InPを挙げることができる。また、II−VI族化合物半導体として、ZnSe、ZnS、ZnSSe、ZnTe、ZnMgSSe、(Zn,Mg)−(S,Se)、(Zn,Cd)−(S,Se,Te)、(Zn,Mg,Cd)Seを例示することができる。
【0023】
あるいは又、本開示の第1の態様に係る相補型トランジスタ、本開示の第2の態様に係る相補型トランジスタ、本開示の第1の態様に係る半導体装置を構成する本開示の第1の態様に係る相補型トランジスタあるいは本開示の第2の態様に係る半導体装置を構成する本開示の第2の態様に係る相補型トランジスタ(本開示の相補型トランジスタ等)において、
第1表面領域を構成する基体の部分(第1A延在領域)と、第2表面領域を構成する基体の部分(第2A延在領域)とは、異なる材料から構成され、
第1B層及び第1B延在層と、第2B層及び第2B延在層とは、あるいは又、第1B延在領域と第2B延在領域とは、異なる材料から構成されている形態とすることができ、この場合、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B層及び第1B延在層(第1B延在領域)は、MoTe2から構成され、
第2B層及び第2B延在層(第2B延在領域)は、MoS2から構成されている形態とすることができるし、あるいは又、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第1B層及び第1B延在層(第1B延在領域)は、MoTe2から構成され、
第2B層及び第2B延在層(第2B延在領域)は、MoS2から構成されている形態とすることができるし、あるいは又、
第1表面領域を構成する基体の部分(第1A延在領域)は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2表面領域を構成する基体の部分(第2A延在領域)は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B層及び第1B延在層(第1B延在領域)は、MoTe2から構成され、
第2B層及び第2B延在層(第2B延在領域)は、MoS2から構成されている形態とすることができる。
【0024】
あるいは又、本開示の相補型トランジスタ等における上記の各種好ましい形態において、
基体の伝導帯の下端のエネルギーの値EC-subと第1B層(第1B延在領域)の伝導帯の下端のエネルギーの値EC-1Bとの差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値EV-subと第1B層(第1B延在領域)の価電子帯の上端のエネルギーの値EV-1Bとの差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値EC-subと第2B層(第2B延在領域)の伝導帯の下端のエネルギーの値EC-2Bとの差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値EV-subと第2B層(第2B延在領域)の価電子帯の上端のエネルギーの値EV-2Bとの差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下である構成とすることができる。ここで、「第1トランジスタの駆動電圧」とは、第1制御電極と第1A層(第1A延在領域)との間の電位差であり、「第2トランジスタの駆動電圧」とは、第2制御電極と第2A層(第2A延在領域)との間の電位差である。
【0025】
基体を構成する材料 EV(eV) EC(eV)
シリコン 5.17 4.05
ゲルマニウム 4.66 4.00
MoS2 5.86 4.27
2次元材料
MoS2 5.86 4.27
MoSe2 5.23 3.90
MoTe2 4.76 3.83
WS2 5.50 3.96
WSe2 4.87 3.54
WTe2 4.44 3.69
ZrS2 6.79 5.71
ZrSe2 6.15 5.86
ZrTe2 5.69 4.97
HfS2 6.83 5.59
HfSe2 6.17 5.72
HfTe2 5.53 4.91
半導体層を構成する材料
ゲルマニウム 4.66 4.00
InAs 5.35 4.99
【0026】
そして、図35Aに示すように、第1トランジスタがオフ時、
C-1A>EC-1B>EV-1A>EV-1B
を満足し、図35Cに示すように、第2トランジスタがオフ時、
C-2B>EC-2A>EV-2B>EV-2A
を満足し、図35Bに示すように、第1トランジスタがオン時、
C-1A>EV-1A>EC-1B>EV-1B
を満足し、図35Dに示すように、第2トランジスタがオン時、
C-2B>EV-2B>EC-2A>EV-2A
を満足することが好ましい。
【0027】
更には、以上に説明した好ましい形態、構成を含む本開示の第1の態様に係る相補型トランジスタ、本開示の第1の態様に係る半導体装置を構成する相補型トランジスタにおいて、動作の安定性といった観点から、
第1A層と第1B層との間には第1層間絶縁膜(第1境界領域)が形成されており、
第2A層と第2B層との間には第2層間絶縁膜(第2境界領域)が形成されている構成とすることができる。但し、第1層間絶縁膜、第2層間絶縁膜を設けることは必須ではない。後述する第1制御電極、第2制御電極への電圧の印加状態に基づく、第1活性領域におけるエネルギーバンドの状態の変化、第2活性領域におけるエネルギーバンドの状態の変化を達成できれば、第1層間絶縁膜、第2層間絶縁膜を設けることは不要である場合がある。これらの層間絶縁膜は、自然酸化膜から構成される場合もある。また、弱いファンデルワース力を介した積層といった形態もあり得る。具体的には、第1層間絶縁膜、第2層間絶縁膜を構成する材料として、SiO2(自然酸化膜を含む)、SiN、六方晶窒化ホウ素(hBN)、Al23を例示することができるし、第1層間絶縁膜、第2層間絶縁膜の形成方法として、低温酸化法、プラズマCVD法、ALD法を例示することができる。第1層間絶縁膜、第2層間絶縁膜の厚さとして1nm乃至3nmを例示することができる。
【0028】
また、以上に説明した好ましい形態、構成を含む本開示の第2の態様に係る相補型トランジスタ、本開示の第2の態様に係る半導体装置を構成する相補型トランジスタにおいて、第1A延在領域と第1B延在領域との間には第1境界領域(第1活性領域に相当する)が形成されており、第2A延在領域と第2B延在領域との間には第2境界領域(第2活性領域に相当する)が形成されている構成とすることができる。但し、第1境界領域や第2境界領域を設けることは必須ではなく、第1A延在領域の端面と第1B延在領域の端面とが接触しており、接触部が第1活性領域を構成する形態とすることもできるし、第2A延在領域の端面と第2B延在領域の端面とが接触しており、接触部が第2活性領域を構成する形態とすることもできる。
【0029】
本開示の相補型トランジスタ等においては、
第1A電極が第1A延在層(第1A延在領域)に接続されており、
第1B電極が第1B延在層(第1B延在領域)に接続されており、
第2A電極が第2A延在層(第2A延在領域)に接続されており、
第2B電極が第2B延在層(第2B延在領域)に接続されている形態とすることができる。そして、
第2A電極には、第1A電極よりも高い電圧が印加され、
第1制御電極及び第2制御電極に第2の電圧V2が印加されたとき、第1トランジスタは導通状態となり、第2トランジスタは不導通状態となり、
第1制御電極及び第2制御電極に、第2の電圧V2よりも低い第1の電圧V1(<V2)が印加されたとき、第1トランジスタは不導通状態となり、第2トランジスタは導通状態となる形態とすることができる。具体的には、例えば、第2A電極には第2の電圧V2(例えば、Vddボルト>0)が印加され、第1A電極には第1の電圧V1(例えば、0ボルト)が印加される形態とすることができる。
【0030】
本開示の相補型トランジスタ等において、第1トランジスタはnチャネル型FETに相当し、第2トランジスタはpチャネル型FETに相当する。また、第1A延在層、第1A延在領域、第2A延在層、第2A延在領域はFETにおけるドレイン部に相当し、第1B延在層、第1B延在領域、第2B延在層、第2B延在領域はFETにおけるソース部に相当し、第1制御電極、第2制御電極はFETにおけるゲート部に相当する。
【0031】
本開示の第1の態様に係る相補型トランジスタにおいて、第1活性領域と第1制御電極とが重なっているが、第1活性領域の正射影像は、第1制御電極の正射影像に含まれていてもよいし、第1制御電極の正射影像と一致していてもよいし、第1制御電極の正射影像からはみ出していてもよい。同様に、重複領域において、第2活性領域と第2制御電極とが重なっているが、第2活性領域の正射影像は、第2制御電極の正射影像に含まれていてもよいし、第2制御電極の正射影像と一致していてもよいし、第2制御電極の正射影像からはみ出していてもよい。尚、第1制御電極、第2制御電極によって生成される電界が一層均一に加わるといった観点からは、第1活性領域及び第2活性領域の正射影像が、第1制御電極、第2制御電極の正射影像に含まれていることが望ましい。
【0032】
本開示の第2の態様に係る相補型トランジスタにおいて、第1活性領域(第1境界領域)と第1制御電極とが重なっているが、第1活性領域(第1境界領域)の正射影像は、第1制御電極の正射影像に含まれていてもよいし、第1制御電極の正射影像と一致していてもよいし、第1制御電極の正射影像からはみ出していてもよい。同様に、重複領域において、第2活性領域(第2境界領域)と第2制御電極とが重なっているが、第2活性領域(第2境界領域)の正射影像は、第2制御電極の正射影像に含まれていてもよいし、第2制御電極の正射影像と一致していてもよいし、第2制御電極の正射影像からはみ出していてもよい。尚、第1制御電極、第2制御電極によって生成される電界が一層均一に加わるといった観点からは、第1活性領域及び第2活性領域の正射影像が、第1制御電極、第2制御電極の正射影像に含まれていることが望ましい。
【0033】
本開示の相補型トランジスタ等の第1B層(第1B延在領域)、第2B層(第2B延在領域)を構成する材料として、あるいは又、2次元材料層を構成する材料として、前述したとおり、2次元材料を挙げることができるが、広くは、遷移金属カルコゲナイド(TMDC:Transition Metal DiChalcogenide)系材料を挙げることができる。TMDCは、例えば、MX2で表され、遷移金属「M」として、Ti、Zr、Hf、V、Nb、Ta、Mo、W、Tc、Reを挙げることができるし、カルコゲン元素「X」として、O、S、Se、Teを挙げることができる。あるいは又、遷移金属であるCuとカルコゲン元素であるSとの化合物であるCuSを挙げることもできるし、Ga、In、Ge、Sn、Pb等の非遷移金属とカルコゲン元素との化合物(例えば、GaS、GaSe、GaTe、In2Se3、InSnS2、SnSe2、GeSe、SnS2、PbO)とすることもできる。あるいは又、黒リン(Black Phosphorus)を挙げることもできる。
【0034】
第1B層(第1B延在領域)と第2B層(第2B延在領域)を構成する材料を同じとし、第1B層(第1B延在領域)へのドーピング材料と第2B層(第2B延在領域)へのドーピング材料とを異ならせてもよい。ドーピングとして、イオン注入法や化学ドーピング法を挙げることができる。例えば、第1B層(第1B延在領域)を形成するためのドーピング材料として、NMNH(nicotinamide mononucleotide-H)、NADH(nicotinamide adenine dinucleotide-H)、NADPH(nicotinamide adenine dinucleotide phosphate-H)、PEI(polyethylenimine)、カリウムやリチウム等のアルカリ金属を挙げることができる。また、第2B層(第2B延在領域)を形成するためのドーピング材料として、NO2BF4、NOBF4、NO2SbF6等のイオン性液体;HCl、H2PO4、CH3COOH、H2SO4、HNO3等の酸類化合物;ジクロロジシアノキノン、オキソン、ジミリストイルホスファチジルイノシトール、トリフルオロメタンスルホンイミド等の有機化合物;HPtCl4、AuCl3、HAuCl4、トリフルオロメタンスルホン酸銀、AgNO3、H2PdCl6、Pd(OAc)2、Cu(CN)2等を挙げることができる。
【0035】
第1B層(第1B延在領域)、第2B層(第2B延在領域)、2次元材料層の形成方法として、化学的気相成長法(CVD法)、物理的気相成長法(PVD法)以外にも、以下の方法を例示することができる。即ち、
[a]遷移金属カルコゲナイド系材料の前駆体を、絶縁領域上に薄膜状に形成した後、加熱処理する方法。
[b]遷移金属酸化物から成る薄膜を絶縁領域上に形成した後、遷移金属酸化物における遷移金属とカルコゲン元素を含む材料におけるカルコゲンとを反応させる方法。
【0036】
グラフェン(graphene)とは、1原子の厚さのsp2結合炭素原子のシート状物質を指し、炭素原子とその結合から作製された蜂の巣のような六角形格子構造を有する。グラフェン膜にn型やp型の不純物をドーピングするためには、例えば、化学ドーピングを行えばよい。化学ドーピングを行うためには、具体的には、グラフェン膜上にドーパント層を形成すればよい。ドーパント層は、電子受容型(p型)のドーパント層とすることができるし、あるいは又、電子供与型(n型)のドーパント層とすることができる。電子受容型(p型)のドーパント層を構成する材料として、AuCl3、HAuCl4、PtCl4等の塩化物;HNO3、H2SO4、HCl、ニトロメタン等の酸;ホウ素やアルミニウムといったIII族元素;酸素等の電子吸引性分子を挙げることができるし、電子供与型(n型)のドーパント層を構成する材料として、窒素やリンといったV族元素の他に、ピリジン系化合物、窒化物、アルカリ金属類、アルキル基を有する芳香族化合物等の電子供与性分子を挙げることができる。
【0037】
グラフェンは、例えば、以下に説明する製造方法で形成することができる。即ち、ベース材上にグラフェン化触媒を含む膜を成膜する。そして、グラフェン化触媒を含む膜に対して気相炭素供給源を供給すると同時に、気相炭素供給源を熱処理して、グラフェンを生成させる。その後、グラフェンを所定の冷却速度で冷却することで、フィルム状のグラフェンをグラフェン化触媒を含む膜上に形成することができる。グラフェン化触媒として、SiC等の炭素化合物の他、Ni、Co、Fe、Pt、Au、Al、Cr、Cu、Mg、Mn、Mo、Rh、Si、Ta、Ti、W、U、V、及びZrから選択される少なくとも1種類の金属を挙げることができる。また、気相炭素供給源として、例えば、一酸化炭素、メタン、エタン、エチレン、エタノール、アセチレン、プロパン、ブタン、ブタジエン、ペンタン、ペンテン、シクロペンタジエン、ヘキサン、シクロヘキサン、ベンゼン及びトルエンから選択される少なくとも1種類の炭素源を挙げることができる。そして、以上のようにして形成されたフィルム状のグラフェンを、グラフェン化触媒を含む膜から分離することにより、グラフェンを得ることができる。
【0038】
第1制御電極、第2制御電極を構成する材料として、ポリシリコンやポリサイド、金属シリサイド、金属窒化物(例えば、TiN)、アルミニウム(Al)や金(Au)等の金属、グラフェンやITO等を例示することができ、第1制御電極、第2制御電極の形成方法として、真空蒸着法やスパッタリング法を含む各種の物理的気相成長法(PVD法)や、各種の化学的気相成長法(CVD法)を例示することができる。また、第1A電極、第1B電極、第2A電極、第2B電極を構成する材料として、不純物がドーピングされたポリシリコン;アルミニウム;タングステン、Ti、Pt、Pd、Cu、TiW、TiNW、WSi2、MoSi2等の高融点金属や金属シリサイドから成る導電材料を例示することができる。これらの電極の形成方法として、各種のPVD法、CVD法を例示することができる。
【0039】
第1絶縁層、第2絶縁層を構成する材料として、酸化シリコン(SiO2)等のSiOX系材料、SiOF系材料あるいはSiN系材料、SiON系材料の他、比誘電率k(=ε/ε0)が概ね4.0以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料として、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al23)、酸化アルミニウム・ハフニウム(HfAlO2)、酸化シリコン・ハフニウム(HfSiO)、酸化タンタル(Ta25)、酸化イットリウム(Y23)、酸化ランタン(La2O)といった金属酸化物材料や、金属窒化物材料を挙げることができる。あるいは又、HfSiO、HfSiON、ZrSiO、AlSiO、LaSiOといった金属シリケートから成る絶縁材料を例示することもできる。第1絶縁層、第2絶縁層は、1種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、第1絶縁層、第2絶縁層は、単層構成としてもよいし、複数層構成としてもよい。第1絶縁層及び第2絶縁層は、同じ構成とすることが、プロセスの簡素化といった観点から好ましい。第1絶縁層、第2絶縁層の形成方法として、ALD(Atomic Layer Deposition)法、有機金属化学的気相成長法(MOCVD法)を含む各種のCVD法、真空蒸着法やスパッタリング法を含む各種のPVD法を例示することができる。第1絶縁層及び第2絶縁層の形成方法は、同じ方法であり、同時に形成することが、プロセスの簡素化といった観点から好ましい。第1絶縁層、第2絶縁層の厚さとして1nm乃至10nmを例示することができる。
【0040】
本開示の第1の態様〜第2の態様に係る半導体装置を構成する電界効果トランジスタは、従来の電界効果トランジスタと同様とすることができる。
【0041】
本開示の相補型トランジスタによって、インバータ回路や、NAND回路、AND回路、NOR回路、OR回路、XOR回路、NOT回路といった論理回路を構成することができるし、SRAM回路を構成することもできる。
【実施例1】
【0042】
実施例1は、本開示の第1の態様に係る相補型トランジスタ及び本開示の第1の態様に係る半導体装置に関する。実施例1の相補型トランジスタによって、インバータ回路が構成される。実施例1の相補型トランジスタの模式的な一部断面図を図1に示し、実施例1の相補型トランジスタの動作状態を模式的に図2A図2B図3A図3B図4A図4Bに示し、実施例1の相補型トランジスタによって構成されるインバータ回路の等価回路図を図5に示し、実施例1の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図を図6A図6B及び図6Cに示す。尚、図2Aには、第1トランジスタが不導通状態(オフ状態)にある状態を示し、図2Bには、第2トランジスタが導通状態(オン状態)にある状態を示し、図3Aには、第1トランジスタが不導通状態(オフ状態)から導通状態(オン状態)となる状態を示し、図3Bには、第2トランジスタが導通状態(オン状態)から不導通状態(オフ状態)となる状態を示し、図4Aには、第1トランジスタが導通状態(オン状態)にある状態を示し、図4Bには、第2トランジスタが不導通状態(オフ状態)にある状態を示す。また、図5においては、便宜上、電界効果トランジスタの記号を用いて、インバータ回路の等価回路図を示した。
【0043】
実施例1の相補型トランジスタ10は、
第1制御電極30、
第1制御電極30の下方に位置し、第1A層33と第1B層35が積層されて成る第1活性領域32、
第1制御電極30と第1活性領域32との間に設けられた厚さ1nmの酸化ハフニウム(HfO2)から成る第1絶縁層31、
第1活性領域32の一端から延在し、第1A層33から構成された第1A延在層34、及び、
第1活性領域32の他端から延在し、第1B層35から構成された第1B延在層36、
を備えた第1トランジスタTR1、並びに、
第2制御電極40、
第2制御電極40の下方に位置し、第2A層43と第2B層45が積層されて成る第2活性領域42、
第2制御電極40と第2活性領域42との間に設けられた1nmの酸化ハフニウム(HfO2)から成る第2絶縁層41、
第2活性領域42の一端から延在し、第2A層43から構成された第2A延在層44、及び、
第2活性領域42の他端から延在し、第2B層45から構成された第2B延在層46、
を備えた第2トランジスタTR2から成る。但し、膜厚は例示であり、これらの値に限定するものではない。
【0044】
そして、基体に設けられた第1導電型(具体的には、実施例1にあってはn型)を有する第1表面領域201は、第1A層33及び第1A延在層34に相当し、
第1B層35は、第1導電型とは異なる第2導電型としての特性を有し(即ち、第2導電型、具体的には、p型としての挙動を示し、あるいは又、電子受容性を有し)、
第1B延在層36は、基体に設けられた第1絶縁領域211の上に設けられており、
基体に設けられた第2導電型(具体的には、実施例1にあってはp型)を有する第2表面領域202は、第2A層43及び第2A延在層44に相当し、
第2B層45は、第1導電型としての特性を有し(即ち、第1導電型、具体的には、n型としての挙動を示し、あるいは又、電子供与性を有し)、
第2B延在層46は、基体に設けられた第2絶縁領域212の上に設けられている。
【0045】
また、実施例1の半導体装置(半導体デバイス、半導体素子)は、基体がシリコン半導体基板から成る実施例1の相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。電界効果トランジスタは周知の構成、構造を有する。例えば、複数の電界効果トランジスタから成る電界効果トランジスタ群が、複数の相補型トランジスタから成る相補型トランジスタ群を囲んでおり、電界効果トランジスタ群は周辺回路を構成する。あるいは又、相補型トランジスタを前段とし、相補型トランジスタに接続された電界効果トランジスタを後段とし、例えば、所望の物理量や化学量を捉えるセンサを相補型トランジスタに接続し、センサが所望の物理量や化学量を捉えたとき、相補型トランジスタは後段の電界効果トランジスタに信号を送出し、センサからの信号を電界効果トランジスタで増幅するといった構成を採用することができる。後述する実施2〜実施例6においても同様とすることができる。
【0046】
ここで、第1B層35及び第1B延在層36は、2次元材料又はグラフェンから構成されており、第2B層45及び第2B延在層46も、2次元材料又はグラフェンから構成されている。具体的には、2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る。基体は、半導体基板あるいはシリコン(Si)、具体的には、シリコン半導体基板20から成り、第1B層35及び第1B延在層36はWTe2(厚さは、例えば、WTe21原子層分)から構成されており、第2B層45及び第2B延在層46はHfTe2(厚さは、例えば、HfTe21原子層分)から構成されている。また、第1絶縁領域211及び第2絶縁領域212は、シリコン半導体基板20に設けられたSiO2から成る素子分離領域21から構成されている。尚、第1絶縁領域211及び第2絶縁領域212を形成すべき部分に、例えば、イオン注入を行うことで、第1絶縁領域211及び第2絶縁領域212を形成してもよい。
【0047】
第1トランジスタTR1は、更に、第1A延在層34に接続された第1A電極38、及び、第1B延在層36に接続された第1B電極39を備えており、第2トランジスタTR2は、更に、第2A延在層44に接続された第2A電極48、及び、第2B延在層46に接続された第2B電極49を備えている。第1制御電極30及び第2制御電極40は、例えば、TiNから成る。
【0048】
更には、実施例1あるいは後述する実施例2〜実施例6において、
基体(シリコン半導体基板20)の伝導帯の下端のエネルギーの値EC-subと第1B層35(第1B延在領域135)の伝導帯の下端のエネルギーの値EC-1Bとの差の絶対値は、第1トランジスタTR1の駆動電圧で駆動可能なエネルギー差分以下(具体的には、例えば、1.0ボルトであれば、1eV以下)であり、
基体20の価電子帯の上端のエネルギーの値EV-subと第1B層35(第1B延在領域135)の価電子帯の上端のエネルギーの値EV-1Bとの差の絶対値は、第1トランジスタTR1の駆動電圧で駆動可能なエネルギー差分以下であり、
基体20の伝導帯の下端のエネルギーの値EC-subと第2B層45(第2B延在領域145)の伝導帯の下端のエネルギーの値EC-2Bとの差の絶対値は、第2トランジスタTR2の駆動電圧で駆動可能なエネルギー差分以下(具体的には、例えば、1.0ボルトであれば、1eV以下)であり、
基体20の価電子帯の上端のエネルギーの値EV-subと第2B層45(第2B延在領域145)の価電子帯の上端のエネルギーの値EV-2Bとの差の絶対値は、第2トランジスタTR2の駆動電圧で駆動可能なエネルギー差分以下である。
【0049】
また、第1A層33と第1B層35との間には第1層間絶縁膜(第1境界領域)37が形成されており、第2A層43と第2B層45との間には第2層間絶縁膜(第2境界領域)47が形成されている。第1層間絶縁膜(第1境界領域)37、第2層間絶縁膜(第2境界領域)47は、厚さ1nmのHfO2から成る。
【0050】
ここで、実施例1あるいは後述する実施例2〜実施例6の相補型トランジスタにおいて、
第2A電極48,148には、第1A電極38,138よりも高い電圧が印加され、
第1制御電極30,130及び第2制御電極40,140に第2の電圧V2(=Vddボルト)が印加されたとき、第1トランジスタTR1は導通状態となり、第2トランジスタTR2は不導通状態となり、
第1制御電極30,130及び第2制御電極40,140に、第2の電圧V2(=Vddボルト)よりも低い第1の電圧V1(=0ボルト<Vdd)が印加されたとき、第1トランジスタTR1は不導通状態となり、第2トランジスタTR2は導通状態となる。図2A図2B図3A図3B図4A図4B図17A図17B図18A図18B図19A図19Bにおいて、第1制御電極30,130、第2制御電極40,140に印加される電圧をVCEで表す。
【0051】
即ち、実施例1あるいは後述する実施例2〜実施例6の相補型トランジスタにおいて、第2の電圧V2よりも低い第1の電圧V1(=0ボルト)が第1制御電極30,130に印加されたとき、第1トランジスタを構成する第1A層33(第1A延在領域133)には、例えば、第1の電圧V1が印加されており、第1トランジスタTR1における第1A層33(第1A延在領域133)と第1B層35(第1B延在領域135)との間に位置する第1境界領域37,137における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれには変化が生じない(図35A参照)。その結果、第1A層33(第1A延在領域133)から第1B層35(第1B延在領域135)への電子の移動は無く、第1トランジスタTR1は不導通状態となる。一方、第2トランジスタTR2における第2A層43(第2A延在領域143)と第2B層45(第2B延在領域145)との間に位置する第2境界領域47,147における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれは、第2B層45(第2B延在領域145)の価電子帯の上端のエネルギーの値EV-2B及び伝導帯の下端のエネルギーの値EC-2Bのそれぞれに近づく(図35D参照)。その結果、第2B層45(第2B延在領域145)から第2A層43(第2A延在領域143)へとトンネル効果によって電子が移動するので、第2トランジスタTR2は導通状態となり、第2A層43と第2B層45の電位は理想的には等しくなり、第2B電極49,149の電位は第2の電位V2となる。
【0052】
一方、第1の電圧V1よりも高い第2の電圧V2が第1制御電極30,130に印加されたとき、第1トランジスタTR1を構成する第1A層33(第1A延在領域133)には、例えば、第1の電圧V1が印加されており、第1トランジスタTR1における第1A層33(第1A延在領域133)と第1B層35(第1B延在領域135)との間に位置する第1境界領域37,137における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれは、第1B層35(第1B延在領域135)の価電子帯の上端のエネルギーの値EV-1B及び伝導帯の下端のエネルギーの値EC-1Bのそれぞれに近づく(図35B参照)。その結果、第1A層33(第1A延在領域133)から第1B層35(第1B延在領域135)へとトンネル効果によって電子が移動するので、第1トランジスタTR1は導通状態となり、第1A層33(第1A延在領域133)と第1B層35(第1B延在領域135)の電位は理想的には等しくなり、第1B電極39,139の電位は第1の電位V1となる。一方、第2トランジスタTR2において、第2A層43(第2A延在領域143)には、例えば、第2の電圧V2が印加されており、第2制御電極40には第2の電圧V2が印加されるので、第2トランジスタTR2における第2A層43(第2A延在領域143)と第2B層45(第2B延在領域145)との間に位置する第2境界領域47,147における価電子帯の上端のエネルギーの値及び伝導帯の下端のエネルギーの値のそれぞれには変化が生じない(図35C参照)。その結果、第2B層45(第2B延在領域145)から第2A層43(第2A延在領域143)への電子の移動は無く、第2トランジスタTR2は不導通状態となる。
【0053】
重複領域において、第1活性領域32と第1制御電極30とは重なっているが、第1活性領域32の正射影像は、第1制御電極30の正射影像に含まれていてもよいし(図6A参照)、第1制御電極30の正射影像と一致していてもよいし(図6B参照)、第1制御電極30の正射影像からはみ出していてもよい(図6C参照)。同様に、重複領域において、第2活性領域42と第2制御電極40とは重なっているが、第2活性領域42の正射影像は、第2制御電極40の正射影像に含まれていてもよいし(図6A参照)、第2制御電極40の正射影像と一致していてもよいし(図6B参照)、第2制御電極40の正射影像からはみ出していてもよい(図6C参照)。尚、第1制御電極30、第2制御電極40によって生成される電界が一層均一に加わるといった観点からは、第1活性領域32及び第2活性領域42の正射影像が、第1制御電極30、第2制御電極40の正射影像に含まれていることが望ましい。
【0054】
以下、実施例1の相補型トランジスタにおける、例えば、第1トランジスタの製造方法の概略を、図7A図7B及び図7Cを参照して説明する。
【0055】
[工程−100]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21を形成する。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、イオン注入法に基づき、第1導電型(具体的には、n型)を有する第1表面領域201(第1A層33及び第1A延在層34)を形成する(図7A参照)。
【0056】
[工程−110]
次に、シリコン半導体基板20の表面(あるいは、シリコン半導体基板20の表面及び素子分離領域21の上)に第1層間絶縁膜37を形成する。そして、第1層間絶縁膜37及び第1絶縁領域(素子分離領域)211の上に、CVD法に基づきWTe2を形成した後、所望の形状にパターニングすることで、第1B層35及び第1B延在層36を得ることができる(図7B参照)。
【0057】
[工程−120]
次に、全面に第1絶縁層31を形成する。そして、第1絶縁層31上に第1制御電極30を形成する(図7C参照)。その後、全面に、SiO2から成る層間絶縁層22を形成し、第1A延在層34の上方に位置する層間絶縁層22に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層22の頂面に亙り、第1A電極38を形成することができる。一方、第1B延在層36の上方に位置する層間絶縁層22に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層22の頂面に亙り、第1B電極39を形成することができる。
【0058】
第2トランジスタTR2も、実質的に同様の方法で形成することができる。そして、こうして、図1に示した相補型トランジスタを得ることができる。
【0059】
実施例1の相補型トランジスタにおいて、第1A層33、第1A延在層34、第2A層43及び第2A延在層44は基体20の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、3種類(具体的には、例えば、シリコン、WTe2及びHfTe2)でよいし、2次元材料(2D材料)は2種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができるし、製造プロセスの簡素化を図ることができる。
【実施例2】
【0060】
実施例2は、実施例1の変形である。実施例2の相補型トランジスタにあっては、製造途中の実施例2の相補型トランジスタの模式的な一部端面図を図10に示すように、
第1表面領域201を構成する基体の部分(具体的には、第1A層53及び第1A延在層54)と、第2表面領域202を構成する基体の部分(具体的には、第2A層63及び第2A延在層64)とは、異なる材料から構成され、
第1B層35及び第1B延在層36と、第2B層45及び第2B延在層46とは、同じ材料から構成されている(図1も参照)。即ち、実施例2の相補型トランジスタは、1種類の2次元材料(2D材料)、1種類の半導体層及び1種類の半導体基板から構成されるだけであり、相補型トランジスタの活性領域等の構成材料(特に、2次元材料)の種類の一層の削減を図ることができるし、製造プロセスの一層の簡素化を図ることができる。
【0061】
そして、第1表面領域201を構成する基体の部分53,54の価電子帯の値[EC(N)]と、第1B層35及び第1B延在層36を構成する材料の伝導帯の値[EV(2D)]との差は1eV以下であり、
第2表面領域202を構成する基体の部分63,64の伝導帯の値[EV(P)]と、第2B層45及び第2B延在層46を構成する材料の価電子帯の値[EC(2D)]との差は1eV以下である。即ち、
V(P)−EC(2D)≦1(eV)
V(2D)−EC(N)≦1(eV)
を満足する。
【0062】
具体的には、実施例2の相補型トランジスタにあっては、
第1表面領域201を構成する基体の部分53,54は、シリコン半導体基板20から構成され、
第2表面領域202を構成する基体の部分63,64は、シリコン半導体基板20に形成された半導体層(具体的には、ゲルマニウム層)27Aから構成され、
第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46は、同じ2次元材料(具体的には、MoTe2)から構成されている。
【0063】
以下、実施例2の相補型トランジスタの製造方法の概略を、図8A図8B図9A図9B図10を参照して説明する。
【0064】
[工程−200A]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する(図8A参照)。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域をエッチングし、凹部26Aを形成する(図8B参照)。
【0065】
[工程−210A]
次いで、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部26Aを半導体層であるゲルマニウム(Ge)層27Aで埋め込む(図9A参照)。尚、濃縮法に基づきゲルマニウム(Ge)層27Aを形成する場合には凹部26Aの形成は不要である。以下の説明においても同様である。
【0066】
[工程−220A]
そして、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1表面領域201(第1A層53及び第1A延在層54)を形成することができる(図9B参照)。
【0067】
また、第2トランジスタTR2を形成すべきゲルマニウム層27Aの領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたゲルマニウム層27Aに、第2導電型(具体的には、p型)を有する第2表面領域202(第2A層63及び第2A延在層64)を形成することができる(図10参照)。
【0068】
[工程−230A]
その後、実施例1において説明した方法と同様の方法で、但し、第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46を、MoTe2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図1に示したと同様の相補型トランジスタを得ることができる。
【0069】
あるいは又、実施例2の第1変形例にあっては、製造途中の実施例2の第1変形例の相補型トランジスタの模式的な一部端面図を図13に示すように、
第1表面領域201を構成する基体の部分73,74は、シリコン半導体基板に形成された半導体層(具体的には、インジウム砒素(InAs)層)27Bから構成され、
第2表面領域202を構成する基体の部分83,84は、シリコン半導体基板20から構成され、
第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46は、同じ2次元材料(具体的には、MoS2)から構成されている(図1も参照)。
【0070】
以下、実施例2の第1変形例の相補型トランジスタの製造方法の概略を、図11A図11B図12A図12B図13を参照して説明する。
【0071】
[工程−200B]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する(図11A参照)。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の表面領域に、第2導電型(具体的には、p型)を有する第2表面領域202(第2A層83及び第2A延在層84)を形成することができる(図11B参照)。
【0072】
[工程−210B]
次いで、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域をエッチングし、凹部26Bを形成する(図12A参照)。
【0073】
[工程−220B]
その後、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部26Bの底部に、InPから成る緩衝層28Bを形成する(図12B参照)。そして、更に、半導体層としてのInAs層27Bをエピタキシャル成長法に基づき形成した後、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1表面領域201(第1A層73及び第1A延在層74)を形成することができる(図13参照)。
【0074】
[工程−230B]
次に、実施例1において説明した方法と同様の方法で、但し、第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46を、MoS2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図1に示したと同様の相補型トランジスタを得ることができる。
【0075】
あるいは又、実施例2の第2変形例にあっては、製造途中の実施例2の第2変形例の相補型トランジスタの模式的な一部端面図を図15に示すように、
第1表面領域201を構成する基体の部分73,74は、半導体基板20に形成された第1半導体層(具体的には、インジウム砒素(InAs)層)27Bから構成され、
第2表面領域202を構成する基体の部分63,64は、半導体基板20に形成された第2半導体層(具体的には、ゲルマニウム層)27Aから構成され、
第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46は、同じ2次元材料(具体的には、MoS2)から構成されている(実施例1も参照)。
【0076】
以下、実施例2の第2変形例の相補型トランジスタの製造方法の概略を、図14A図14B図15を参照して説明する。
【0077】
[工程−200C]
即ち、実施例2と同様にして、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域をエッチングし、凹部26Aを形成する(図8A図8B参照)。次いで、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部26Aを半導体層であるゲルマニウム(Ge)層27Aで埋め込み(図9A参照)、ゲルマニウム層27Aにイオン注入を施す。これによって、素子分離領域21によって囲まれたゲルマニウム層27Aに、第2導電型(具体的には、p型)を有する第2表面領域202(第2A層63及び第2A延在層64)を形成することができる(図14A参照)。
【0078】
[工程−210C]
次いで、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域をエッチングし、凹部26Bを形成する。
【0079】
[工程−220C]
その後、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部26Bの底部に、InPから成る緩衝層28Bを形成する(図14B参照)。そして、更に、半導体層としてのInAs層27Bをエピタキシャル成長法に基づき形成した後、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1表面領域201(第1A層73及び第1A延在層74)を形成することができる(図15参照)。
【0080】
[工程−230C]
次に、実施例1において説明した方法と同様の方法で、但し、第1B層35及び第1B延在層36、並びに、第2B層45及び第2B延在層46を、MoS2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図1に示したと同様の相補型トランジスタを得ることができる。
【実施例3】
【0081】
実施例3も、実施例1の変形である。実施例3の相補型トランジスタにあっては、
第1表面領域201を構成する基体の部分53,54と、第2表面領域202を構成する基体の部分63,64とは、異なる材料から構成され、
第1B層35及び第1B延在層36と、第2B層45及び第2B延在層46とは、異なる材料から構成されている。
【0082】
具体的には、第1表面領域201を構成する基体の部分53,54は、シリコン半導体基板20から構成され、
第2表面領域202を構成する基体の部分63,64は、シリコン半導体基板20に形成されたゲルマニウム層27Aから構成され、
第1B層35及び第1B延在層36は、MoTe2から構成され、
第2B層45及び第2B延在層46は、MoS2から構成されている。
【0083】
あるいは又、具体的には、第1表面領域201を構成する基体の部分53,54は、シリコン半導体基板20に形成されたインジウム砒素層27Bから構成され、
第2表面領域202を構成する基体の部分63,64は、シリコン半導体基板20から構成され、
第1B層及び第1B延在層(第1B延在領域)は、MoTe2から構成され、
第2B層及び第2B延在層(第2B延在領域)は、MoS2から構成されている形態とすることができる。
【0084】
あるいは又、具体的には、第1表面領域201を構成する基体の部分53,54は、シリコン半導体基板20に形成されたインジウム砒素層27Bから構成され、
第2表面領域202を構成する基体の部分63,64は、シリコン半導体基板20に形成されたゲルマニウム層27Aから構成され、
第1B層及び第1B延在層(第1B延在領域)は、MoTe2から構成され、
第2B層及び第2B延在層(第2B延在領域)は、MoS2から構成されている形態とすることができる。
【0085】
実施例3における第1表面領域201を構成する基体の部分53,54、第2表面領域202を構成する基体の部分63,64の形成方法は、実施例2において説明したと同様の方法とすることができるし、更には、実施例1において説明した方法と同様の方法で、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図1に示したと同様の相補型トランジスタを得ることができる。
【実施例4】
【0086】
実施例4は、本開示の第2の態様に係る相補型トランジスタに関する。実施例4の相補型トランジスタによっても、インバータ回路が構成される。実施例4の相補型トランジスタの模式的な一部断面図を図16に示し、実施例4の相補型トランジスタの動作状態を模式的に図17A図17B図18A図18B図19A図19Bに示し、実施例4の相補型トランジスタにおける活性領域と制御電極の位置関係を示す概念図を図20A図20B及び図20Cに示す。尚、図17Aには、第1トランジスタが不導通状態(オフ状態)にある状態を示し、図17Bには、第2トランジスタが導通状態(オン状態)にある状態を示し、図18Aには、第1トランジスタが不導通状態(オフ状態)から導通状態(オン状態)となる状態を示し、図18Bには、第2トランジスタが導通状態(オン状態)から不導通状態(オフ状態)となる状態を示し、図19Aには、第1トランジスタが導通状態(オン状態)にある状態を示し、図19Bには、第2トランジスタが不導通状態(オフ状態)にある状態を示す。
【0087】
実施例4の相補型トランジスタ110は、
第1制御電極130、
第1制御電極130の下方に位置する第1活性領域132、
第1制御電極130と第1活性領域132との間に設けられた第1絶縁層131、
第1活性領域132の一端から延在する第1A延在領域133、及び、
第1活性領域132の他端から延在する第1B延在領域135、
を備えた第1トランジスタTR1、並びに、
第2制御電極140、
第2制御電極140の下方に位置する第2活性領域142、
第2制御電極140と第2活性領域142との間に設けられた第2絶縁層141、
第2活性領域142の一端から延在する第2A延在領域143、及び、
第2活性領域142の他端から延在する第2B延在領域145、
を備えた第2トランジスタTR2
から成る。
【0088】
そして、基体に設けられた第1導電型(具体的には、実施例4にあってはn型)を有する第1表面領域1201は、第1A延在領域133に相当し、
第1B延在領域135は、第1導電型とは異なる第2導電型としての特性を有し(即ち、第2導電型、具体的には、p型としての挙動を示し、あるいは又、電子受容性を有し)、基体に設けられた第1絶縁領域211の上に設けられており、
第1活性領域132は、第1絶縁領域211の上に設けられており、
基体に設けられた第2導電型(具体的には、実施例4にあってはp型)を有する第2表面領域1202は、第2A延在領域143に相当し、
第2B延在領域145は、第1導電型としての特性を有し(即ち、第1導電型、具体的には、n型としての挙動を示し、あるいは又、電子供与性を有し)、基体に設けられた第2絶縁領域212の上に設けられており、
第2活性領域142は、第2絶縁領域212の上に設けられている。
【0089】
また、実施例4の半導体装置(半導体デバイス、半導体素子)は、基体がシリコン半導体基板から成る実施例4の相補型トランジスタ、及び、シリコン半導体基板に形成された電界効果トランジスタを備えている。
【0090】
第1トランジスタTR1は、更に、第1A延在領域133に接続された第1A電極138、及び、第1B延在領域135に接続された第1B電極139を備えており、第2トランジスタTR2は、第2A延在領域143に接続された第2A電極148、及び、第2B延在領域145に接続された第2B電極149を備えている。ここで、第1B延在領域135は、2次元材料又はグラフェンから構成されており、第2B延在領域145も、2次元材料又はグラフェンから構成されている。具体的には、2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る。基体は、半導体基板あるいはシリコン(Si)、具体的には、シリコン半導体基板20から成り、第1B延在領域135はWTe2(厚さは、例えば、WTe25原子層分)から構成されており、第2B延在領域145はHfTe2(厚さは、例えば、HfTe25原子層分)から構成されている。また、第1絶縁領域211及び第2絶縁領域212は、シリコン半導体基板20に設けられたSiO2から成る素子分離領域21から構成されている。第1制御電極130及び第2制御電極140、第1絶縁層131及び第2絶縁層141、第1A電極138及び第2A電極148、第1B電極139及び第2B電極149、層間絶縁層22は、実施例1に説明したと同様の材料から成る。
【0091】
実施例4の相補型トランジスタにおいて、第1A延在領域133と第1B延在領域135との間には第1境界領域137(第1活性領域132に相当する)が形成されており、第2A延在領域143と第2B延在領域145との間には第2境界領域147(第2活性領域142に相当する)が形成されている。第1境界領域137(第1活性領域132)は、イントリンシックな活性領域であり、具体的には、厚さ3nmのWTe2から成る。また、第2境界領域147(第2活性領域142)も、イントリンシックな活性領域であり、具体的には、厚さ3nmのHfTe2から成る。尚、第1A延在領域133の端面と第1B延在領域135の端面とが接していてもよいし、第2A延在領域143の端面と第2B延在領域145の端面とが接していてもよい。即ち、第1境界領域137や第2境界領域147を設けず、第1A延在領域133の端面と第1B延在領域135の端面との接触部が第1活性領域132を構成し、第2A延在領域143の端面と第2B延在領域145の端面との接触部が第2活性領域142を構成する形態とすることもできる。
【0092】
実施例4の相補型トランジスタの動作は、実施例1の相補型トランジスタの動作と同様とすることができるので、詳細な説明は省略する。
【0093】
実施例4の相補型トランジスタにおいて、第1活性領域132(第1境界領域137)と第1制御電極130とが重なっているが、第1活性領域132(第1境界領域137)の正射影像は、第1制御電極130の正射影像に含まれていてもよいし(図20A参照)、第1制御電極130の正射影像と一致していてもよいし(図20B参照)、第1制御電極130の正射影像からはみ出していてもよい(図20C参照)。同様に、重複領域において、第2活性領域142(第2境界領域147)と第2制御電極140とが重なっているが、第2活性領域142(第2境界領域147)の正射影像は、第2制御電極140の正射影像に含まれていてもよいし(図20A参照)、第2制御電極140の正射影像と一致していてもよいし(図20B参照)、第2制御電極140の正射影像からはみ出していてもよい(図20C参照)。尚、第1制御電極130、第2制御電極140によって生成される電界が一層均一に加わるといった観点からは、第1活性領域132及び第2活性領域142の正射影像が、第1制御電極130、第2制御電極140の正射影像に含まれていることが望ましい。
【0094】
以下、実施例4の相補型トランジスタにおける、例えば、第1トランジスタの製造方法の概略を、図21A図21B及び図21Cを参照して説明する。
【0095】
[工程−400]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21を形成する。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、イオン注入法に基づき、第1導電型(具体的には、n型)を有する第1表面領域1201(第1A延在領域133)を形成する(図21A参照)。
【0096】
[工程−410]
次に、第1絶縁領域(素子分離領域)211の頂面を、若干、除去した後、第1絶縁領域(素子分離領域)211の上に、CVD法に基づきWTe2を形成し、次いで、所望の形状にパターニングすることで、第1B延在領域135、第1境界領域137となる領域を得る。その後、化学ドーピング法に基づき、第1B延在領域135を形成する(図21B参照)。尚、化学ドーピング法を実行する際には、不所望の領域がドーピングされることを防止するためにマスク層を形成すればよい。
【0097】
[工程−420]
次に、全面に第1絶縁層131を形成する。そして、第1絶縁層131上に第1制御電極130を形成する(図21C参照)。その後、全面に層間絶縁層22を形成し、第1A延在領域133の上方に位置する層間絶縁層22に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層22の頂面に亙り、第1A電極138を形成することができる。一方、第1B延在領域135の上方に位置する層間絶縁層22に開口部を形成し、開口部を導電材料で埋め込むことで、層間絶縁層22の頂面に亙り、第1B電極139を形成することができる。
【0098】
第2トランジスタTR2も、実質的に同様の方法で形成することができる。そして、こうして、図16に示した相補型トランジスタを得ることができる。
【0099】
実施例4の相補型トランジスタにあっても、第1A延在領域133、第2A延在領域143は基体の表面領域に形成されているので、相補型トランジスタの活性領域等を構成する材料の種類は、最大、3種類でよいし、2次元材料(2D材料)は2種類でよく、相補型トランジスタの活性領域等の構成材料の種類削減を図ることができる。
【実施例5】
【0100】
実施例5は、実施例4の変形である。実施例5の相補型トランジスタにあっては、製造途中の実施例5の相補型トランジスタの模式的な一部端面図を図24に示すように、
第1A延在領域153と第2A延在領域163とは、異なる材料から構成され、
第1B延在領域135と第2B延在領域145は、同じ材料から構成されている。即ち、実施例5の相補型トランジスタは、1種類の2次元材料(2D材料)、1種類の半導体層及び1種類の半導体基板から構成されるだけであり、相補型トランジスタの活性領域等の構成材料(特に、2次元材料)の種類の一層の削減を図ることができるし、製造プロセスの一層の簡素化を図ることができる。
【0101】
そして、第1A延在領域153を構成する材料の価電子帯の値[EC(N)]と、第1B延在領域135を構成する材料の伝導帯の値[EV(2D)]との差は1eV以下であり、
第2A延在領域135を構成する材料の伝導帯の値[EV(P)]と、第2B延在領域145を構成する材料の価電子帯の値[EC(2D)]との差は1eV以下である。即ち、
V(P)−EC(2D)≦1(eV)
V(2D)−EC(N)≦1(eV)
を満足する。
【0102】
具体的には、
第1A延在領域153は、シリコン半導体基板20から構成され、
第2A延在領域163は、シリコン半導体基板20に形成された半導体層(具体的には、ゲルマニウム層)127Aから構成され、
第1B延在領域135及び第2B延在領域145は、同じ2次元材料(具体的には、MoTe2)から構成されている。
【0103】
以下、実施例5の相補型トランジスタの製造方法の概略を、図22A図22B図23A図23B図24を参照して説明する。
【0104】
[工程−500A]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する(図22A参照)。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域をエッチングし、凹部126Aを形成する(図22B参照)。
【0105】
[工程−510A]
次いで、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部126Aを半導体層であるゲルマニウム(Ge)層127Aで埋め込む(図23A参照)。
【0106】
[工程−520A]
そして、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1表面領域1201(第1A延在領域153)を形成することができる(図23B参照)。
【0107】
また、第2トランジスタTR2を形成すべきゲルマニウム層127Aの領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたゲルマニウム層127Aに、第2導電型(具体的には、p型)を有する第2表面領域1202(第2A延在領域163)を形成することができる(図24参照)。
【0108】
[工程−530A]
その後、実施例4において説明した方法と同様の方法で、但し、第1B延在領域135及び第2B延在領域145を、MoTe2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図16に示したと同様の相補型トランジスタを得ることができる。
【0109】
あるいは又、実施例5の第1変形例にあっては、製造途中の実施例5の第1変形例の相補型トランジスタの模式的な一部端面図を図26Bに示すように、
第1A延在領域173は、シリコン半導体基板20に形成された半導体層(具体的には、インジウム砒素層)127Bから構成され、
第2A延在領域183は、シリコン半導体基板20から構成され、
第1B延在領域135及び第2B延在領域145は、同じ2次元材料(具体的には、MoS2)から構成されている。
【0110】
以下、実施例5の第1変形例の相補型トランジスタの製造方法の概略を、図25A図25B図26A図26Bを参照して説明する。
【0111】
[工程−500B]
即ち、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の表面領域に、第2導電型(具体的には、p型)を有する第2A延在領域183を形成することができる(図25A参照)。
【0112】
[工程−510B]
次いで、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域をエッチングし、凹部126Bを形成する(図25B参照)。
【0113】
[工程−520B]
その後、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部126Bの底部に、InPから成る緩衝層128Bを形成する(図26A参照)。そして、更に、半導体層としてのInAs層127Bをエピタキシャル成長法に基づき形成する。次いで、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1A延在領域173を形成することができる(図26B参照)。
【0114】
[工程−530B]
その後、実施例4において説明した方法と同様の方法で、但し、第1B延在領域135及び第2B延在領域145を、MoS2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図16に示したと同様の相補型トランジスタを得ることができる。
【0115】
あるいは又、実施例5の第2変形例にあっては、製造途中の実施例5の第2変形例の相補型トランジスタの模式的な一部端面図を図28に示すように、
第1A延在領域173は、半導体基板20に形成された第1半導体層(具体的にはインジウム砒素層)127Bから構成され、
第2A延在領域163は、半導体基板20に形成された第2半導体層(具体的には、ゲルマニウム層)127Aから構成され、
第1B延在領域135及び第2B延在領域145は、同じ2次元材料(具体的には、MoS2)から構成されている。
【0116】
以下、実施例5の第2変形例の相補型トランジスタの製造方法の概略を、図27A図27B図28を参照して説明する。
【0117】
[工程−500C]
即ち、実施例5と同様にして、周知の方法に基づき、シリコン半導体基板20に素子分離領域21(211,212)を形成する。そして、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域をエッチングし、凹部126Aを形成する(図22A図22B参照)。次いで、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部126Aを半導体層であるゲルマニウム(Ge)層127Aで埋め込む(図23A参照)。そして、第2トランジスタTR2を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたゲルマニウム層127Aに、第2A延在領域163を形成することができる(図27A参照)。
【0118】
[工程−510C]
次いで、素子分離領域21によって囲まれたシリコン半導体基板20の領域であって、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域をエッチングし、凹部126Bを形成する。
【0119】
[工程−520C]
その後、所望の領域をマスク層(図示せず)で覆い、エピタキシャル成長法に基づき、凹部126Bの底部に、InPから成る緩衝層128Bを形成する(図27B参照)。そして、更に、半導体層としてのInAs層127Bをエピタキシャル成長法に基づき形成する。次いで、第1トランジスタTR1を形成すべきシリコン半導体基板20の領域にイオン注入を施す。これによって、素子分離領域21によって囲まれたシリコン半導体基板20の領域の表面に、第1導電型(具体的には、n型)を有する第1A延在領域173を形成することができる(図28参照)。
【0120】
[工程−530C]
次に、実施例4において説明した方法と同様の方法で、但し、第1B延在領域135及び第2B延在領域145を、MoS2から構成することで、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図16に示したと同様の相補型トランジスタを得ることができる。
【0121】
あるいは又、より具体的には、第1A延在領域173は、シリコン半導体基板20から構成され、
第2A延在領域163は、シリコン半導体基板20に形成されたゲルマニウム層127Aから構成され、
第1B延在領域135及び第2B延在領域145は、MoS2から構成されている。
【0122】
あるいは又、より具体的には、第1A延在領域173は、シリコン半導体基板20に形成されたインジウム砒素層127Bから構成され、
第2A延在領域163は、シリコン半導体基板20から構成され、
第1B延在領域135及び第2B延在領域145は、MoS2から構成されている。
【実施例6】
【0123】
実施例6も、実施例4の変形である。実施例6の相補型トランジスタにあっては、
第1A延在領域と第2A延在領域とは、異なる材料から構成され、
第1B延在領域と第2B延在領域とは、異なる材料から構成されている。
【0124】
具体的には、第1A延在領域153は、シリコン半導体基板20から構成され、
第2A延在領域163は、シリコン半導体基板20に形成されたゲルマニウム層127Aから構成され、
第1B延在領域135は、MoTe2から構成され、
第2B延在領域145は、MoS2から構成されている。
【0125】
あるいは又、具体的には、第1A延在領域173は、シリコン半導体基板20に形成されたインジウム砒素層127Bから構成され、
第2A延在領域163は、シリコン半導体基板20から構成され、
第1B延在領域135は、MoTe2から構成され、
第2B延在領域145は、MoS2から構成されている。
【0126】
あるいは又、具体的には、第1A延在領域173は、シリコン半導体基板20に形成されたインジウム砒素層127Bから構成され、
第2A延在領域163は、シリコン半導体基板20に形成されたゲルマニウム層127Aから構成され、
第1B延在領域135は、MoTe2から構成され、
第2B延在領域145は、MoS2から構成されている。
【0127】
実施例6における第1A延在領域153,173、第2A延在領域163,183の形成方法は、実施例5において説明したと同様の方法とすることができるし、更には、実施例4において説明した方法と同様の方法で、第1トランジスタTR1及び第2トランジスタTR2を得ることができる。こうして、図16に示したと同様の相補型トランジスタを得ることができる。
【実施例7】
【0128】
実施例7は、実施例1〜実施例6の変形であり、実施例1〜実施例6において説明した相補型トランジスタによって構成された論理回路に関する。
【0129】
実施例1〜実施例6の相補型トランジスタに基づき形成されるNAND回路の等価回路図を図29に示す。NAND回路は4つのトランジスタTr1,Tr2,Tr3,Tr4から構成されている。ここで、第1のトランジスタTr1及び第3のトランジスタTr3は、実施例1〜実施例6の相補型トランジスタにおける第2トランジスタTR2から構成されている。また、第2のトランジスタTr2及び第4のトランジスタTr4は、実施例1〜実施例6の相補型トランジスタにおける第1トランジスタTR1から構成されている。
【0130】
実施例1〜実施例6の相補型トランジスタに基づき形成されるNOR回路の等価回路図を図30に示す。NOR回路も4つのトランジスタTr1,Tr2,Tr3,Tr4から構成されている。ここで、第1のトランジスタTr1及び第3のトランジスタTr3は、実施例1〜実施例6の相補型トランジスタにおける第2トランジスタTR2から構成されている。また、第2のトランジスタTr2及び第4のトランジスタTr4は、実施例1〜実施例6の相補型トランジスタにおける第1トランジスタTR1から構成されている。
【0131】
実施例1〜実施例6の相補型トランジスタに基づき形成される8つのトランジスタから構成されるSRAM回路の等価回路図を図31に示す。SRAM回路は、8つのトランジスタTr1,Tr2,Tr3,Tr4,Tr5,Tr6,Tr7,Tr8から構成されている。このSRAM回路の回路構成、それ自体は周知であるので、詳細な説明は省略する。ここで、第1のトランジスタTr1及び第4のトランジスタTr4は、実施例1〜実施例6の相補型トランジスタにおける第2トランジスタTR2から構成されている。また、残りのトランジスタTr2,Tr3,Tr5,Tr6,Tr7,Tr8は、実施例1〜実施例6の相補型トランジスタにおける第1トランジスタTR1から構成されている。
【0132】
以上、本開示の相補型トランジスタ及び半導体装置を好ましい実施例に基づき説明したが、本開示の相補型トランジスタ、半導体装置の構成、構造、構成材料、製造方法等は、実施例に限定されるものではなく、適宜、変更することができる。また、実施例において説明した本開示の相補型トランジスタの各種適用例も例示であり、他の回路例に適用することができることは云うまでもない。即ち、各種回路において、nチャネル型FETを本開示の相補型トランジスタにおける第1トランジスタに置き換えればよいし、pチャネル型FETを本開示の相補型トランジスタにおける第2トランジスタに置き換えればよい。
【0133】
実施例1〜実施例6においては、基体を、シリコン半導体基板から構成したが、図32図33に模式的な一部断面図を示すように、基体24を2次元材料層(例えば、MoS2)から構成することができる。この場合、基体24を、支持材料(例えば、絶縁膜が表面に形成されたシリコン半導体基板等の基板)23の上に設ければよい。基体24と基体24との間には、例えば、SiO2から成る第1絶縁領域251、第2絶縁領域252を形成すればよい。あるいは又、2次元材料層から構成された基体において、第1絶縁領域251、第2絶縁領域252を形成すべき部分に、例えば、イオン注入を行うことで、第1絶縁領域251、第2絶縁領域252を形成してもよい。尚、図32は、実施例1の相補型トランジスタの変形例を示し、図33は、実施例4の相補型トランジスタの変形例を示す。
【0134】
あるいは又、一方のトランジスタを、図32図33に示した構造とし、他方のトランジスタを実施例2〜実施例3、実施例5〜実施例6において説明したトランジスタの構造とすることもできる。
【0135】
あるいは又、基体を、シリコン(Si)の代わりにゲルマニウム(Ge)から構成し、第1B層35(第1B延在領域135)をMoS2、WTe2又はグラフェンから構成し、第2B層45(第2B延在領域145)をHfTe2から構成することもできる。
【0136】
あるいは又、模式的な斜視図を図34Aに示し、図34Aの矢印B−Bに沿った模式的な一部断面図を図34Bに示し、図34Aの矢印C−Cに沿った模式的な一部断面図を図34Cに示すように、実施例1の相補型トランジスタの変形例として、所謂Fin形状を有する構造とすることもできる。また、実施例4の相補型トランジスタの変形例として、所謂Fin形状を有する構造とすることもできる。実施例4の変形例の、図34Aの矢印B−Bに沿った模式的な一部断面図を図34Dに示す。尚、これらの図面においては、相補型トランジスタを構成する第1トランジスタのみを図示した。また、Fin形状を有するトランジスタは、シリコン半導体基板上に形成されているが、シリコン半導体基板の図示は省略した。図34A図34B及び図34Cにおける構成要素の参照番号の下2桁は、実施例1において説明した第1トランジスタにおける構成要素の参照番号の2桁の数字と同じである。また、図34Dにおける構成要素の参照番号の下2桁は、実施例4において説明した第1トランジスタにおける構成要素の参照番号の2桁の数字と同じである。
【0137】
尚、本開示は、以下のような構成を取ることもできる。
[A01]《相補型トランジスタ・・・第1の態様》
第1制御電極、
第1制御電極の下方に位置し、第1A層と第1B層が積層されて成る第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在し、第1A層から構成された第1A延在層、及び、
第1活性領域の他端から延在し、第1B層から構成された第1B延在層、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置し、第2A層と第2B層が積層されて成る第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在し、第2A層から構成された第2A延在層、及び、
第2活性領域の他端から延在し、第2B層から構成された第2B延在層、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A層及び第1A延在層に相当し、
第1B層は、第1導電型とは異なる第2導電型としての特性を有し、
第1B延在層は、基体に設けられた第1絶縁領域の上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A層及び第2A延在層に相当し、
第2B層は、第1導電型としての特性を有し、
第2B延在層は、基体に設けられた第2絶縁領域の上に設けられている相補型トランジスタ。
[A02]第1B層は、2次元材料又はグラフェンから構成されており、
第2B層は、2次元材料又はグラフェンから構成されている[A01]に記載の相補型トランジスタ。
[A03]2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る[A02]に記載の相補型トランジスタ。
[A04]基体は半導体基板から成り、
第1絶縁領域及び第2絶縁領域は、半導体基板に設けられた素子分離領域から成る[A01]乃至[A03]のいずれか1項に記載の相補型トランジスタ。
[A05]基体は2次元材料層から成る[A01]乃至[A03]のいずれか1項に記載の相補型トランジスタ。
[A06]基体は、シリコン又はゲルマニウムから成り、
第1B層は、MoS2、WTe2又はグラフェンから構成されており、
第2B層は、HfTe2から構成されている[A01]乃至[A03]のいずれか1項に記載の相補型トランジスタ。
[A07]基体は、MoS2から成り、
第1B層は、WTe2から構成されており、
第2B層は、ZrS2、HfS2又はHfSe2から構成されている[A01]乃至[A03]のいずれか1項に記載の相補型トランジスタ。
[A08]第1表面領域を構成する基体の部分と、第2表面領域を構成する基体の部分とは、異なる材料から構成され、
第1B層及び第1B延在層と、第2B層及び第2B延在層とは、同じ材料から構成されている[A01]に記載の相補型トランジスタ。
[A09]第1表面領域を構成する基体の部分の価電子帯の値と、第1B層及び第1B延在層を構成する材料の伝導帯の値との差は1eV以下であり、
第2表面領域を構成する基体の部分の伝導帯の値と、第2B層及び第2B延在層を構成する材料の価電子帯の値との差は1eV以下である[A08]に記載の相補型トランジスタ。
[A10]第1表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている[A08]又は[A09]に記載の相補型トランジスタ。
[A11]半導体層はゲルマニウム層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層はMoTe2から成る[A10]に記載の相補型トランジスタ。
[A12]第1表面領域を構成する基体の部分は、シリコン半導体基板に形成された半導体層から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている[A08]又は[A09]に記載の相補型トランジスタ。
[A13]半導体層はインジウム砒素層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層はMoS2から成る[A12]に記載の相補型トランジスタ。
[A14]第1表面領域を構成する基体の部分は、半導体基板に形成された第1半導体層から構成され、
第2表面領域を構成する基体の部分は、半導体基板に形成された第2半導体層から構成され、
第1B層及び第1B延在層、並びに、第2B層及び第2B延在層は、同じ2次元材料から構成されている[A08]又は[A09]に記載の相補型トランジスタ。
[A15]第1半導体層はインジウム砒素層から成り、第2半導体層はゲルマニウム層から成り、第1B層及び第1B延在層並びに第2B層及び第2B延在層はMoS2から成る[A14]に記載の相補型トランジスタ。
[A16]第1表面領域を構成する基体の部分と、第2表面領域を構成する基体の部分とは、異なる材料から構成され、
第1B層及び第1B延在層と、第2B層及び第2B延在層とは、異なる材料から構成されている[A01]に記載の相補型トランジスタ。
[A17]第1表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B層及び第1B延在層は、MoTe2から構成され、
第2B層及び第2B延在層は、MoS2から構成されている[A16]に記載の相補型トランジスタ。
[A18]第1表面領域を構成する基体の部分は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板から構成され、
第1B層及び第1B延在層は、MoTe2から構成され、
第2B層及び第2B延在層は、MoS2から構成されている[A16]に記載の相補型トランジスタ。
[A19]第1表面領域を構成する基体の部分は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2表面領域を構成する基体の部分は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B層及び第1B延在層は、MoTe2から構成され、
第2B層及び第2B延在層は、MoS2から構成されている[A16]に記載の相補型トランジスタ。
[A20]基体の伝導帯の下端のエネルギーの値と第1B層の伝導帯の下端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第1B層の価電子帯の上端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第2B層の伝導帯の下端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第2B層の価電子帯の上端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下である[A01]乃至[A19]のいずれか1項に記載の相補型トランジスタ。
[A21]第1A層と第1B層との間には第1層間絶縁膜が形成されており、
第2A層と第2B層との間には第2層間絶縁膜が形成されている[A01]乃至[A20]のいずれか1項に記載の相補型トランジスタ。
[A22]第1トランジスタは、更に、第1A延在層に接続された第1A電極、及び、第1B延在層に接続された第1B電極を備えており、
第2トランジスタは、更に、第2A延在層に接続された第2A電極、及び、第2B延在層に接続された第2B電極を備えている[A01]乃至[A21]のいずれか1項に記載の相補型トランジスタ。
[B01]
制御電極、
制御電極の下方に位置し、第A層と第B層が積層されて成る活性領域、
制御電極と活性領域との間に設けられた絶縁層、
活性領域の一端から延在し、第A層から構成された第A延在層、及び、
活性領域の他端から延在し、第B層から構成された第B延在層、
を備えたトランジスタであって、
基体に設けられた第1導電型を有する表面領域は、第A層及び第A延在層に相当し、
第B層は、第1導電型とは異なる第2導電型としての特性を有し、
第B延在層は、基体に設けられた絶縁領域の上に設けられているトランジスタ。
[C01]《相補型トランジスタ・・・第2の態様》
第1制御電極、
第1制御電極の下方に位置する第1活性領域、
第1制御電極と第1活性領域との間に設けられた第1絶縁層、
第1活性領域の一端から延在する第1A延在領域、及び、
第1活性領域の他端から延在する第1B延在領域、
を備えた第1トランジスタ、並びに、
第2制御電極、
第2制御電極の下方に位置する第2活性領域、
第2制御電極と第2活性領域との間に設けられた第2絶縁層、
第2活性領域の一端から延在する第2A延在領域、及び、
第2活性領域の他端から延在する第2B延在領域、
を備えた第2トランジスタ、
から成る相補型トランジスタであって、
基体に設けられた第1導電型を有する第1表面領域は、第1A延在領域に相当し、
第1B延在領域は、第1導電型とは異なる第2導電型としての特性を有し、基体に設けられた第1絶縁領域の上に設けられており、
第1活性領域は、第1絶縁領域上に設けられており、
基体に設けられた第2導電型を有する第2表面領域は、第2A延在領域に相当し、
第2B延在領域は、第1導電型としての特性を有し、基体に設けられた第2絶縁領域の上に設けられており、
第2活性領域は、第2絶縁領域上に設けられている相補型トランジスタ。
[C02]第1B延在領域は、2次元材料又はグラフェンから構成されており、
第2B延在領域は、2次元材料又はグラフェンから構成されている[C01]に記載の相補型トランジスタ。
[C03]2次元材料は、MoS2、MoSe2、MoTe2、WS2、WSe2、WTe2、ZrS2、ZrSe2、ZrTe2、HfS2、HfSe2及びHfTe2から成る群から選択された1種類の2次元材料から成る[C02]に記載の相補型トランジスタ。
[C04]基体は半導体基板から成り、
第1絶縁領域及び第2絶縁領域は、半導体基板に設けられた素子分離領域から成る[C01]乃至[C03]のいずれか1項に記載の相補型トランジスタ。
[C05]基体は2次元材料層から成る[C01]乃至[C03]のいずれか1項に記載の相補型トランジスタ。
[C06]基体は、シリコン又はゲルマニウムから成り、
第1B延在領域は、MoS2、WTe2又はグラフェンから構成されており、
第2B延在領域は、HfTe2から構成されている[C01]乃至[C03]のいずれか1項に記載の相補型トランジスタ。
[C07]基体は、MoS2から成り、
第1B延在領域は、WTe2から構成されており、
第2B延在領域は、ZrS2、HfS2又はHfSe2から構成されている[C01]乃至[C03]のいずれか1項に記載の相補型トランジスタ。
[C08]第1A延在領域と第2A延在領域とは、異なる材料から構成され、
第1B延在領域と第2B延在領域とは、同じ材料から構成されている[C01]に記載の相補型トランジスタ。
[C09]第1A延在領域を構成する材料の価電子帯の値と、第1B延在領域を構成する材料の伝導帯の値との差は1eV以下であり、
第2A延在領域を構成する材料の伝導帯の値と、第2B延在領域を構成する材料の価電子帯の値との差は1eV以下である[C08]に記載の相補型トランジスタ。
[C10]第1A延在領域は、シリコン半導体基板から構成され、
第2A延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている[C08]又は[C09]に記載の相補型トランジスタ。
[C11]半導体層はゲルマニウム層から成り、第1B延在領域及び第2B延在領域はMoTe2から成る[C10]に記載の相補型トランジスタ。
[C12]第1A延在領域は、シリコン半導体基板に形成された半導体層から構成され、
第2A延在領域は、シリコン半導体基板から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている[C08]又は[C09]に記載の相補型トランジスタ。
[C13]半導体層はインジウム砒素層から成り、第1B延在領域及び第2B延在領域はMoS2から成る[C12]に記載の相補型トランジスタ。
[C14]第1A延在領域は、半導体基板に形成された第1半導体層から構成され、
第2A延在領域は、半導体基板に形成された第2半導体層から構成され、
第1B延在領域及び第2B延在領域は、同じ2次元材料から構成されている[C08]又は[C09]に記載の相補型トランジスタ。
[C15]第1半導体層はインジウム砒素層から成り、第2半導体層はゲルマニウム層から成り、第1B延在領域及び第2B延在領域はMoS2から成る[C14]に記載の相補型トランジスタ。
[C16]第1A延在領域と第2A延在領域とは、異なる材料から構成され、
第1B延在領域と第2B延在領域とは、異なる材料から構成されている[C01]に記載の相補型トランジスタ。
[C17]第1A延在領域は、シリコン半導体基板から構成され、
第2A延在領域は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B延在領域は、MoTe2から構成され、
第2B延在領域は、MoS2から構成されている[C16]に記載の相補型トランジスタ。
[C18]第1A延在領域は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2A延在領域は、シリコン半導体基板から構成され、
第1B延在領域は、MoTe2から構成され、
第2B延在領域は、MoS2から構成されている[C16]に記載の相補型トランジスタ。
[C19]第1A延在領域は、シリコン半導体基板に形成されたインジウム砒素層から構成され、
第2A延在領域は、シリコン半導体基板に形成されたゲルマニウム層から構成され、
第1B延在領域は、MoTe2から構成され、
第2B延在領域は、MoS2から構成されている[C16]に記載の相補型トランジスタ。
[C20]基体の伝導帯の下端のエネルギーの値と第1B延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第1B延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第1トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の伝導帯の下端のエネルギーの値と第2B延在領域の伝導帯の下端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下であり、
基体の価電子帯の上端のエネルギーの値と第2B延在領域の価電子帯の上端のエネルギーの値との差の絶対値は、第2トランジスタの駆動電圧で駆動可能なエネルギー差分以下である[C01]乃至[C19]のいずれか1項に記載の相補型トランジスタ。
[C21]第1トランジスタは、更に、第1A延在領域に接続された第1A電極、及び、第1B延在領域に接続された第1B電極を備えており、
第2トランジスタは、更に、第2A延在領域に接続された第2A電極、及び、第2B延在領域に接続された第2B電極を備えている[C01]乃至[C20]のいずれか1項に記載の相補型トランジスタ。
[D01]
制御電極、
制御電極の下方に位置する活性領域、
制御電極と活性領域との間に設けられた絶縁層、
活性領域の一端から延在する第A延在領域、及び、
活性領域の他端から延在する第B延在領域、
を備えたトランジスタであって、
基体に設けられた第1導電型を有する表面領域は、第A延在領域に相当し、
第B延在領域は、第1導電型とは異なる第2導電型としての特性を有し、基体に設けられた絶縁領域の上に設けられており、
活性領域は、絶縁領域上に設けられているトランジスタ。
[E01]《半導体装置・・・第1の態様》
基体がシリコン半導体基板から成る、[A01]乃至[A22]のいずれか1項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。
[E02]《半導体装置・・・第2の態様》
基体がシリコン半導体基板から成る、[C01]乃至[C21]のいずれか1項に記載の相補型トランジスタ、及び、
シリコン半導体基板に形成された電界効果トランジスタ、
を備えた半導体装置。

【符号の説明】
【0138】
10,110・・・相補型トランジスタ、20・・・基体(シリコン半導体基板)、201,1201・・・第1表面領域、202,1202・・・第2表面領域、21・・・素子分離領域、211,251・・・第1絶縁領域、212,252・・・第2絶縁領域、22・・・層間絶縁層、23・・・支持材料、24・・・基体、26A,26B,126A,126B・・・凹部、27A,127A・・・半導体層(ゲルマニウム層)、27B,127B・・・半導体層(インジウム砒素層)、28B,128B・・・緩衝層、30,130・・・第1制御電極、31,131・・・第1絶縁層、32,132・・・第1活性領域、33,53,73・・・第1A層、133,153,173・・・第1A延在領域、34,54,74・・・第1A延在層、35・・・第1B層、135・・・第1B延在領域、36・・・第1B延在層、37・・・第1層間絶縁膜(第1境界領域)、137・・・第1境界領域、38,138・・・第1A電極、39,139・・・第1B電極、40,140・・・第2制御電極、41,141・・・第2絶縁層、42,142・・・第2活性領域、43,63,83・・・第2A層、143,163,183・・・第2A延在領域、44,64,84・・・第2A延在層、45・・・第2B層、145・・・第2B延在領域、46・・・第2B延在層、47・・・第2層間絶縁膜(第2境界領域)、147・・・第2境界領域、48,148・・・第2A電極、49,149・・・第2B電極、53,54,73,74・・・第1表面領域を構成する基体の部分、63,64,83,84・・・第2表面領域を構成する基体の部分、TR1・・・第1トランジスタ、TR2・・・第2トランジスタ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
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図28
図29
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図31
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図33
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