特許 6953448 アナログ−デジタル変換器、固体撮像素子、及び、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6953448

(24)【登録日】2021年10月1日

(45)【発行日】2021年10月27日

(54)【発明の名称】アナログ−デジタル変換器、固体撮像素子、及び、電子機器

(51)【国際特許分類】

   H03M 1/08 20060101AFI20211018BHJP

   H03M 3/02 20060101ALI20211018BHJP

   H04N 5/378 20110101ALI20211018BHJP

【ＦＩ】

   H03M1/08 A

   H03M3/02

   H04N5/378

【請求項の数】10

【全頁数】31

(21)【出願番号】特願2018-562905(P2018-562905)

(86)(22)【出願日】2017年11月21日

(86)【国際出願番号】JP2017041840

(87)【国際公開番号】WO2018135125

(87)【国際公開日】20180726

【審査請求日】2020年10月14日

(31)【優先権主張番号】特願2017-5640(P2017-5640)

(32)【優先日】2017年1月17日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100094363

【弁理士】

【氏名又は名称】山本 孝久

(74)【代理人】

【識別番号】100118290

【弁理士】

【氏名又は名称】吉井 正明

(72)【発明者】

【氏名】馬上 崇

【審査官】 及川 尚人

(56)【参考文献】

【文献】 国際公開第２０１５／００４８２９（ＷＯ，Ａ１）

【文献】 国際公開第２０１５／１０７５７５（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２０１５／０２２１６９４（ＵＳ，Ａ１）

【文献】 国際公開第２０１２／１５３３７１（ＷＯ，Ａ１）

【文献】 米国特許第０９４１３３８３（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２００６／０１３９１９２（ＵＳ，Ａ１）

【文献】 STEVEN R. NORSWORTHY, et al.，"Delta-Sigma Data Converters"，米国，IEEE PRESS，1997年，p.353-355

【文献】 湯川彰著，「オ−バサンプリングＡ−Ｄ変換技術」，第１版，日本，日経ＢＰ社，1990年12月25日，p.62-65

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／０８

Ｈ０３Ｍ ３／０２

Ｈ０４Ｎ ５／３７８

(57)【特許請求の範囲】

【請求項1】

アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有し、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
アナログ−デジタル変換器。

【請求項2】

アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が１段目の積分器の入力端に固定的に接続される、
アナログ−デジタル変換器。

【請求項3】

第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子を有し、
第１のカレントステアリング型デジタル−アナログ変換部の第１のスイッチ素子を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する、
請求項２に記載のアナログ−デジタル変換器。

【請求項4】

光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有し、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
固体撮像素子。

【請求項5】

第２のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
請求項４に記載の固体撮像素子。

【請求項6】

画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
請求項４に記載の固体撮像素子。

【請求項7】

光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が１段目の積分器の入力端に固定的に接続される、
固体撮像素子。

【請求項8】

第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子を有し、
第１のカレントステアリング型デジタル−アナログ変換部の第１のスイッチ素子を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する、
請求項７に記載の固体撮像素子。

【請求項9】

光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有し、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有し、
制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
固体撮像素子を有する電子機器。

【請求項10】

光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続され、
第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられており、
積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラムノイズが小さい方の出力端が１段目の積分器の入力端に固定的に接続される、
固体撮像素子を有する電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アナログ−デジタル変換器、固体撮像素子、及び、電子機器に関する。

【背景技術】

【0002】

アナログ−デジタル変換器（ＡＤ変換器）の一つとして、例えばΔΣアナログ−デジタル変換器が知られている（例えば、特許文献１参照）。ΔΣアナログ−デジタル変換器のうち、連続時間型のΔΣアナログ−デジタル変換器において、フィードバックループ中のカレントステアリング型デジタル−アナログ変換部（ＤＡ変換部）の電流源からは、稀に低周波ノイズが発生する場合がある。そして、複数次のΔΣアナログ−デジタル変換器において、１段目の積分器に接続されるカレントステアリング型デジタル−アナログ変換部の電流源の低周波ノイズは、ΔΣ変調によるノイズ低減効果を受けずにそのままアナログ−デジタル変換器の出力に乗ってしまう。

【0003】

低周波ノイズのうち、特にランダムテレグラフノイズが大きいトランジスタは、多数のサンプルの中の特定のサンプルで稀に出現する場合がある。このランダムテレグラフノイズは、ΔΣアナログ−デジタル変換器を例えばＣＭＯＳイメージセンサのカラム処理部のアナログ−デジタル変換器として用いた場合には、縦筋状のランダムノイズとなって画質を悪化させる一因となる。但し、ランダムテレグラフノイズによる問題は、ΔΣアナログ−デジタル変換器をＣＭＯＳイメージセンサに用いる場合に限られるものではない。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２−１６５０８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ランダムテレグラフノイズは、微細化されたトランジスタで観測されるランダムノイズの一種である。従って、ランダムテレグラフノイズを低減する方策として、フィードバックループに設けられるカレントステアリング型デジタル−アナログ変換部の電流源を構成するトランジスタ（以下、「電流源トランジスタ」と記述する場合がある）の面積を大きくするのが一般的である。しかし、電流源トランジスタの面積を大きくすると、アナログ−デジタル変換器の面積が増大することになる。

【0006】

他の方策として、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタのゲートで発生するノイズ電圧から出力電流への変換ゲインを減らすために、電流源トランジスタの相互コンダクタンスｇ_mが小さめになるように動作点の設計を行う方策を挙げることができる。しかし、この場合、その方策の結果として、電流源トランジスタのオーバードライブ電圧が高めになってしまうため、ΔΣアナログ−デジタル変換器のダイナミックレンジや積分器の許容信号振幅を圧迫しやすくなる。

【0007】

本開示は、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタの面積を大きくしたり、相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりすることなく、ランダムテレグラフノイズを低減できるアナログ−デジタル変換器を提供することを目的とする。本開示は更に、当該アナログ−デジタル変換器を用いる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記の目的を達成するための本開示のアナログ−デジタル変換器は、
アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される。

【0009】

上記の目的を達成するための本開示の固体撮像素子は、
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器として上記の構成のアナログ−デジタル変換器を用いる。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。

【0010】

上記の構成のアナログ−デジタル変換器において、第１のカレントステアリング型デジタル−アナログ変換部の他に第２のカレントステアリング型デジタル−アナログ変換部を備える場合、その両方の電流源が発生するランダムテレグラフノイズが共に悪くなる確率は飛躍的に小さい。何故なら、ランダムテレグラフノイズが顕著に大きいトランジスタは稀にしか出現しないからである。そこで、積分回路部の入力端に対し、電流源が発生するランダムテレグラフノイズが小さい方のカレントステアリング型デジタル−アナログ変換部の出力端を接続する、あるいは、両方のカレントステアリング型デジタル−アナログ変換部の出力端を交互に接続する。これにより、ランダムテレグラフノイズが大きい方のカレントステアリング型デジタル−アナログ変換部の出力端を積分回路部の入力端に接続する場合に比べて、ランダムテレグラフノイズを低減できる。

【発明の効果】

【0011】

本開示によれば、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタの面積を大きくしたり、相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりすることなく、ランダムテレグラフノイズを低減できる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。

【図面の簡単な説明】

【0012】

【図1】図１は、実施例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図2】図２は、実施例１に係る連続時間型のΔΣアナログ−デジタル変換器における各部の信号のタイミング波形図である。

【図3】図３は、第１の接続モードのときの積分回路部に対する第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部の接続状態を示す回路図である。

【図4】図４は、第２の接続モードのときの積分回路部に対する第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部の接続状態を示す回路図である。

【図5】図５は、従来例に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図6】図６は、実施例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図7】図７は、実施例２に係る連続時間型のΔΣアナログ−デジタル変換器における各部の信号のタイミング波形図である。

【図8】図８は、実施例３に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図9】図９は、実施例４に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図10】図１０は、実施例５に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図11】図１１は、実施例６に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図12】図１２は、本開示の固体撮像素子の一例であるＣＭＯＳイメージセンサの基本的なシステム構成を示す概略構成図である。

【図13】図１３は、実施例７に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を示す回路図である。

【図14】図１４は、積層構造のＣＭＯＳイメージセンサの構成の概略を示す分解斜視図である。

【図15】図１５は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。

【発明を実施するための形態】

【0013】

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明
２．本開示のアナログ−デジタル変換器
２−１．実施例１（２次のΔΣアナログ−デジタル変換器の例）
２−２．実施例２（実施例１の変形例：制御回路部の回路構成が異なる例）
２−３．実施例３（実施例２の変形例：１段目の積分器のタイプが異なる例）
２−４．実施例４（第２のカレントステアリング型デジタル−アナログ変換部を予備として持つ例）
２−５．実施例５（実施例４の変形例）
２−６．実施例６（３次のΔΣアナログ−デジタル変換器の例）
２−７．変形例
３．本開示の固体撮像素子（ＣＭＯＳイメージセンサの例）
３−１．基本的なシステム構成
３−２．実施例７（隣接する画素列のアナログ−デジタル変換器に属するカレントステアリング型デジタル−アナログ変換部を用いる例）
３−３．積層構造
４．本開示の電子機器（撮像装置の例）
５．本開示がとることができる構成

【0014】

＜本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明＞
本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第２のカレントステアリング型デジタル−アナログ変換部について、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている形態とすることができる。

【0015】

上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、積分回路部について、縦続接続された少なくとも２つの積分器から成る構成とすることができる。このとき、第１のカレントステアリング型デジタル−アナログ変換部が、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、第２のカレントステアリング型デジタル−アナログ変換部が、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であることが好ましい。

【0016】

更に、上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第１のカレントステアリング型デジタル−アナログ変換部について、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有する構成とすることができる。また、第２のカレントステアリング型デジタル−アナログ変換部について、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有する構成とすることができる。

【0017】

更に、上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第１の接続モード及び第２の接続モードの切替え制御を行う制御回路部を有する構成とすることができる。第１の接続モードは、第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続するモードである。第２の接続モードは、第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続するモードである。

【0018】

更に、上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、制御回路部について、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う構成とすることができる。

【0019】

更に、上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第２のカレントステアリング型デジタル−アナログ変換部について、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に複数設けられている構成とすることができる。このとき、第１のカレントステアリング型デジタル−アナログ変換部及び複数の第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが最も小さいデジタル−アナログ変換部の出力端が積分回路部の入力端に接続されることが好ましい。また、第１のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する構成とすることができる。

【0020】

更に、上述した好ましい構成、形態を含む本開示のアナログ−デジタル変換器、固体撮像素子、及び、電子機器にあっては、第２のカレントステアリング型デジタル−アナログ変換部について、第１のカレントステアリング型デジタル−アナログ変換部が設けられたアナログ−デジタル変換器に隣接するアナログ−デジタル変換器内に設けられている形態とすることができる。

【0021】

あるいは又、上述した好ましい構成、形態を含む本開示の固体撮像素子にあっては、第２のカレントステアリング型デジタル−アナログ変換部について、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている形態とすることができる。アナログ−デジタル変換器は、画素列毎に設けられる場合の他、複数の画素列を単位として設けられ、複数の画素列間で時分割で用いられる場合がある。従って、アナログ−デジタル変換器が例えば画素列毎に設けられている場合は、第２のカレントステアリング型デジタル−アナログ変換部として、隣接する画素列のアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を用いることが好ましい。

【0022】

更に、上述した好ましい構成、形態を含む本開示の固体撮像素子にあっては、画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、所謂、積層構造の構成とすることができる。

【0023】

＜本開示のアナログ−デジタル変換器＞
本開示のアナログ−デジタル変換器（ＡＤ変換器）は、フィードバックループ中にカレントステアリング型デジタル−アナログ変換部（ＤＡ変換部）を有する連続時間型のΔΣアナログ−デジタル変換器である。本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器は、カレントステアリング型デジタル−アナログ変換部の電流源の低周波ノイズのうち、特に、ΔΣ変調によるノイズ低減効果を受けずにそのままアナログ−デジタル変換器の出力に乗ってしまうランダムテレグラフノイズを低減するためになされたものである。

【0024】

より具体的には、本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器は、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタの面積を大きくしたり、電流源トランジスタの相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりすることなく、ランダムテレグラフノイズの低減を実現する。以下に、ランダムテレグラフノイズの低減を実現するための、本実施形態に係る連続時間型のΔΣアナログ−デジタル変換器の具体的な実施例について説明する。

【0025】

［実施例１］
実施例１は、２次のΔΣアナログ−デジタル変換器の例である。実施例１に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図１に示す。

【0026】

図１に示すように、実施例１に係る連続時間型のΔΣアナログ−デジタル変換器１は、積分回路部１０、量子化回路部２０、第１のカレントステアリング型デジタル−アナログ変換部３０、第２のカレントステアリング型デジタル−アナログ変換部４０、及び、制御回路部５０を備える構成となっている。第１のカレントステアリング型デジタル−アナログ変換部３０、及び、第２のカレントステアリング型デジタル−アナログ変換部４０は、ΔΣアナログ−デジタル変換器１のフィードバックループ中に設けられている。

【0027】

積分回路部１０は、縦続接続された２つの積分器、即ち、１段目の積分器１１及び２段目の積分器１２を有し、アナログ入力信号ＩＮの値とフィードバック値との差分を積分する。１段目の積分器１１は、当該積分器１１の入力端Ｎ₁と基準電位点（例えば、ＧＮＤ）との間に接続された容量素子Ｃ₁によって構成されている。２段目の積分器１２は、電圧を電流に変換するｇ_mアンプ１２１を有し、当該ｇ_mアンプ１２１の出力端（積分器１２の入力端）Ｎ₂と基準電位点（例えば、ＧＮＤ）との間に接続された容量素子Ｃ₂によって構成されている。

【0028】

量子化回路部２０は、例えば比較器２１から構成されており、クロック信号ＣＬＫに同期して、積分回路部１０の出力を基準電圧Ｖ_refと比較することによって積分回路部１０の出力を量子化し、１ビットのデジタル信号ＯＵＴとして出力する。この１ビットのデジタル信号ＯＵＴは、次段の不図示の低域通過フィルタ（デジタルフィルタ）により、必要となる周波数帯域以外の成分が取り除かれてデジタル信号に変換される。

【0029】

第１のカレントステアリング型デジタル−アナログ変換部３０は、量子化回路部２０の出力に応じてフィードバック値を生成し、１段目の積分器１１に供給する。具体的には、第１のカレントステアリング型デジタル−アナログ変換部３０は、電流源Ｉ₁及び４つのスイッチ素子３１〜３４から成る差動スイッチ回路によって構成されている。

【0030】

４つのスイッチ素子３１〜３４の各一端は、電流源Ｉ₁の入力端に共通に接続されている。第１のスイッチ素子としてのスイッチ素子３１の他端は、配線Ｌ₁を通して１段目の積分器１１の入力端Ｎ₁に電気的に接続されている。第２のスイッチ素子としてのスイッチ素子３２の他端は、配線Ｌ₂を通して２段目の積分器１２の入力端Ｎ₂に電気的に接続されている。

【0031】

スイッチ素子３３，３４は互いに直列接続され、トランジスタ３５を介して電源Ｖ_ddのノードに接続されている。トランジスタ３５は、所定のバイアス電圧がゲートに印加されることによって負荷素子として機能する。

【0032】

第２のカレントステアリング型デジタル−アナログ変換部４０は、第１のカレントステアリング型デジタル−アナログ変換部３０と同じΔΣアナログ−デジタル変換器１内に設けられており、量子化回路部２０の出力に応じてフィードバック値を生成し、２段目の積分器１２に供給する。具体的には、第２のカレントステアリング型デジタル−アナログ変換部４０は、電流源Ｉ₂及び４つのスイッチ素子４１〜４４から成る差動スイッチ回路によって構成されている。

【0033】

４つのスイッチ素子４１〜４４の各一端は、電流源Ｉ₂の入力端に共通に接続されている。第３のスイッチ素子としてのスイッチ素子４１の他端は、配線Ｌ₃を通して２段目の積分器１２の入力端Ｎ₂に電気的に接続されている。第４のスイッチ素子としてのスイッチ素子４２の他端は、配線Ｌ₄を通して１段目の積分器１１の入力端Ｎ₁に電気的に接続されている。

【0034】

スイッチ素子４３，４４は、互いに直列接続され、トランジスタ４５を介して電源Ｖ_ddのノードに接続されている。トランジスタ４５は、所定のバイアス電圧がゲートに印加されることによって負荷素子として機能する。

【0035】

制御回路部５０は、量子化回路部２０の動作に同期して、第１のカレントステアリング型デジタル−アナログ変換部３０の４つのスイッチ素子３１〜３４、及び、第２のカレントステアリング型デジタル−アナログ変換部４０の４つのスイッチ素子４１〜４４の接続モードの切替え制御を行う。具体的には、制御回路部５０は、２つのＤ型フリップフロップ５１，５２、２つのインバータ回路５３，５４、及び、２つのＮＯＲ回路５５，５６によって構成されている。

【0036】

フリップフロップ５１は、Ｑ出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３２、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４２の切替え制御信号ＳＷ_gate2とする。また、フリップフロップ５１は、Ｑ出力の反転出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３４、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４４の切替え制御信号ＳＷ_gateyとする。

【0037】

フリップフロップ５２は、Ｑ出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３１、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４１の切替え制御信号ＳＷ_gate1とする。また、フリップフロップ５２は、Ｑ出力の反転出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３３、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４３の切替え制御信号ＳＷ_gatexとする。

【0038】

インバータ回路５３は、比較器２１の出力信号を極性反転して、２つのＮＯＲ回路５５，５６の各一方の入力とする。インバータ回路５４は、比較器２１の動作の基準となるクロック信号ＣＬＫの１／２分周（２倍の周期）のクロック信号ＣＬＫ_div2を極性反転する。ＮＯＲ回路５５は、インバータ回路５４で極性反転されたクロック信号ＣＬＫ_div2を他方の入力とする。ＮＯＲ回路５６は、クロック信号ＣＬＫ_div2を直接他方の入力とする。

【0039】

ＮＯＲ回路５５の出力は、フリップフロップ５１のＤ入力となる。ＮＯＲ回路５６の出力は、フリップフロップ５２のＤ入力となる。フリップフロップ５１及びフリップフロップ５２は、比較器２１の動作の基準となるクロック信号ＣＬＫの逆相のクロック信号をクロック入力としている。

【0040】

上記の回路構成の制御回路部５０は、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０における第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部２０の動作に同期して交互に行う。

【0041】

ここで、第１の接続モードは、第１のカレントステアリング型デジタル−アナログ変換部３０の出力端を、スイッチ素子３１を介して１段目の積分器１１に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部４０の出力端を、スイッチ素子４１を介して２段目の積分器１２に接続する接続モードである。第１の接続モードへの切替えは、切替え制御信号ＳＷ_gate1による制御の下に実行される。

【0042】

第２の接続モードは、第１のカレントステアリング型デジタル−アナログ変換部３０の出力端を、スイッチ素子３２を介して２段目の積分器１２に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部４０の出力端を、スイッチ素子４２を介して１段目の積分器１１に接続する接続モードである。第２の接続モードへの切替えは、切替え制御信号ＳＷ_gate2による制御の下に実行される。

【0043】

実施例１に係る連続時間型のΔΣアナログ−デジタル変換器における各部の信号のタイミング波形図を図２に示す。図２には、比較器２１の動作の基準となるクロック信号ＣＬＫ、比較器２１の出力、クロック信号ＣＬＫの１／２分周のクロック信号ＣＬＫ_div2、第１の接続モードへの切替え制御信号ＳＷ_gate1、及び、第２の接続モードへの切替え制御信号ＳＷ_gate2のタイミング波形を示している。

【0044】

制御回路部５０は、クロック信号ＣＬＫ_div2が高（Ｈ）レベルの状態では、切替え制御信号ＳＷ_gate1によって第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３１及び第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４１を、比較器２１の出力信号に応じてオン（閉）又はオフ（開）状態にする。また、切替え制御信号ＳＷ_gate2によって第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３２及び第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４２をオフ（開）状態にする。

【0045】

この接続モード、即ち、クロック信号ＣＬＫ_div2が高レベル（論理“１”）のときの接続モードが第１の接続モードである。第１の接続モードで比較器２１の出力が高（Ｈ）のときの積分回路部１０に対する第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０の接続状態を図３に示す。

【0046】

制御回路部５０は、クロック信号ＣＬＫ_div2が低（Ｌ）レベルの状態では、切替え制御信号ＳＷ_gate2によって第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３２及び第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４２を、比較器２１の出力信号に応じてオン状態又はオフ状態にする。また、切替え制御信号ＳＷ_gate1によって第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３１及び第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４１をオフ状態にする。

【0047】

この接続モード、即ち、クロック信号ＣＬＫ_div2が低レベル（論理“０”）のときの接続モードが第２の接続モードである。第２の接続モードで比較器２１の出力が低（Ｌ）のときの積分回路部１０に対する第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０の接続状態を図４に示す。

【0048】

上述したように、実施例１に係る連続時間型のΔΣアナログ−デジタル変換器１では、１段目の積分器１１及び２段目の積分器１２に対する、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０の接続状態が、量子化回路部２０の動作に同期して交互に行われる。そして、第１のカレントステアリング型デジタル−アナログ変換部３０又は第２のカレントステアリング型デジタル−アナログ変換部４０から与えられるフィードバック値は、１段目の積分器１１の入力端Ｎ₁に入力される段階で、アナログ入力信号の値との差分がとられることになる。

【0049】

因みに、従来例に係る連続時間型のΔΣアナログ−デジタル変換器にあっては、第１の接続モードの接続状態に固定された状態にある。従来例に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図５に示す。従来例のように、１段目の積分器１１及び２段目の積分器１２に対する、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０の接続状態が固定の場合、１段目の積分器１１に接続される第１のカレントステアリング型デジタル−アナログ変換部３０の電流源Ｉ₁の低周波ノイズ、特にランダムテレグラフノイズが、ΔΣ変調によるノイズ低減効果を受けずにそのまま出力ＯＵＴに乗ってしまう。

【0050】

ところで、ランダムテレグラフノイズが顕著に大きいトランジスタは稀にしか出現しないため、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０がある場合に、その両方の電流源Ｉ₁，Ｉ₂のランダムテレグラフノイズが共に悪くなる確率は飛躍的に小さくなる。

【0051】

ΔΣアナログ−デジタル変換器において、フィードバックループの内側のデジタル−アナログ変換部、即ち、２段目の積分器１２以降に接続されるデジタル−アナログ変換部から発生する低周波ノイズは、ΔΣ変調によって大きく減衰されるために殆どノイズ性能に影響を及ぼさないことが知られている。

【0052】

実施例１に係るΔΣアナログ−デジタル変換器１は、この点に鑑みてなされたものであり、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０のフィードバック値の出力先をフィードバックの度に切り替えながら使うようにしている。

【0053】

これにより、ΔΣアナログ−デジタル変換器１の１段目の積分器１１に接続される第１のカレントステアリング型デジタル−アナログ変換部３０の電流源Ｉ₁のランダムテレグラフノイズが顕著に大きかった場合に、ΔΣアナログ−デジタル変換器１の出力ＯＵＴに現れるランダムテレグラフノイズをほぼ半減させることができる。より具体的には、第１のカレントステアリング型デジタル−アナログ変換部３０が２段目の積分器１２に接続されることで、電流源Ｉ₁のランダムテレグラフノイズがΔΣ変調によって大きく減衰されるため、出力ＯＵＴに現れるランダムテレグラフノイズがほぼ半減する。

【0054】

尚、元々２段目の積分器１２以降に接続されていた第２のカレントステアリング型デジタル−アナログ変換部４０の電流源Ｉ₂のランダムテレグラフノイズが顕著に大きかった場合には、その半分のランダムテレグラフノイズが１段目の積分器１１にも入ってしまうことになる。この場合、ΔΣアナログ−デジタル変換器１の出力ＯＵＴに現れるランダムテレグラフノイズは増えてしまうことになる。しかし、ある大きさのランダムテレグラフノイズの出現確率は、ランダムテレグラフノイズの大きさが半分になると２桁程度大きくなることから、これは実使用上問題にならない。

【0055】

上述したように、実施例１に係るΔΣアナログ−デジタル変換器１によれば、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタの面積を大きくしたり、電流源トランジスタ相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりしなくても、ランダムテレグラフノイズを低減することができる。その結果、歩留りを向上できる。

【0056】

ランダムテレグラフノイズの低減対策としては、電流源トランジスタの面積を大きくすることが一般的である。この場合、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタがΔΣアナログ−デジタル変換器全体のサイズに影響するほどの大きさになることがある。これに対し、実施例１に係るΔΣアナログ−デジタル変換器１によれば、ランダムノイズの低減分を電流源トランジスタのサイズ縮小に充てることができるため、アナログ−デジタル変換器のサイズの縮小化に寄与できる。

【0057】

また、ランダムノイズの低減分を電流源トランジスタのオーバードライブ電圧の低減に充てることもできる。これにより、その分アナログ−デジタル変換器１の入力ダイナミックレンジや積分回路部１０の許容信号振幅を大きくできるために、ＳＮ比の向上、入力信号に対する出力信号の線形性の向上、及び、低電源電圧設計の容易性といったメリットも生じる。

【0058】

尚、実施例１では、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０のフィードバック値の出力先をフィードバックの度に切り替えるとしたが、この制御形態に限られるものではない。すなわち、フィードバック値の出力先を片方に固定して、いずれの接続状態の方がランダムテレグラフノイズが小さくなるかをあらかじめ調べておく。そして、ランダムテレグラフノイズが小さくなる接続状態に固定とする。これにより、実使用時において更にランダムテレグラフノイズを低減できる。この固定接続状態とする場合には、クロック信号ＣＬＫ_div2を高レベルか低レベルのどちらかに固定して、図３の接続状態か、図４の接続状態かのどちらかランダムテレグラフノイズが少ない方の接続状態に固定することによって実現できる。

【0059】

［実施例２］
実施例２は、実施例１の変形例であり、制御回路部５０の回路構成が実施例１と異なっている。実施例２に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図６に示し、実施例２に係る連続時間型のΔΣアナログ−デジタル変換器における各部の信号のタイミング波形を図７に示す。

【0060】

図６に示すように、制御回路部５０は、１つのＤ型フリップフロップ５１、２つのインバータ回路５３，５４、１つのバッファ回路５７、及び、２つのＮＯＲ回路５８，５９によって構成されている。フリップフロップ５１は、バッファ回路５７を経た比較器２１の出力信号をＤ入力とし、比較器２１の動作の基準となるクロック信号ＣＬＫの逆相のクロック信号をクロック入力としている。インバータ回路５３は、フリップフロップ５１のＱ出力を極性反転し、第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３３、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４３の切替え制御信号ＳＷ_gatexとする。

【0061】

ＮＯＲ回路５８は、クロック信号ＣＬＫの１／２分周のクロック信号ＣＬＫ_div2及びフリップフロップ５１のＱ出力の反転出力を２入力とし、その出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３２、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４２の切替え制御信号ＳＷ_gate2とする。ＮＯＲ回路５９は、フリップフロップ５１のＱ出力の反転出力及びインバータ回路５４を経たクロック信号ＣＬＫ_div2を２入力とし、その出力を第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ素子３１、及び、第２のカレントステアリング型デジタル−アナログ変換部４０のスイッチ素子４１の切替え制御信号ＳＷ_gate1とする。

【0062】

上記の回路構成の制御回路部５０を有する実施例２に係るΔΣアナログ−デジタル変換器１においても、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０のフィードバック値の出力先をフィードバックの度に切り替えながら使うことになる。従って、実施例１の場合と同様に、電流源トランジスタの面積を大きくしたり、電流源トランジスタの相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりしなくても、ランダムテレグラフノイズを低減することができる。

【0063】

尚、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０において、負荷側のスイッチ素子が、実施例１では２つであるのに対し、実施例２では１つとなっているが、回路動作上、特に違いはない。

【0064】

［実施例３］
実施例３は、実施例２の変形例であり、１段目の積分器１１のタイプが実施例２と異なっている。実施例３に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図８に示す。

【0065】

図８に示すように、１段目の積分器１１は、演算増幅器１１１を用いた回路構成となっている。演算増幅器１１１の反転（−）入力端には、抵抗素子Ｒ₁を介してアナログ信号が入力され、非反転（＋）入力端には、基準電圧Ｖ_refが入力される。また、演算増幅器１１１の反転入力端と出力端との間には容量素子Ｃ₁が接続されている。

【0066】

上記の回路構成の１段目の積分器１１において、第１のカレントステアリング型デジタル−アナログ変換部３０又は第２のカレントステアリング型デジタル−アナログ変換部４０から与えられるフィードバック値は、演算増幅器１１１の反転入力端に入力される段階で、アナログ入力信号の値との差分がとられることになる。演算増幅器１１１を用いることで、より安定して積分波形を得ることができる。

【0067】

１段目の積分器１１以外の構成については、図６に示す実施例２に係るΔΣアナログ−デジタル変換器１と同じである。従って、実施例３に係る連続時間型のΔΣアナログ−デジタル変換器１においても、実施例１及び実施例２の場合と同様に、電流源トランジスタの面積を大きくしたり、電流源トランジスタ相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりしなくても、ランダムテレグラフノイズを低減することができる。

【0068】

［実施例４］
実施例４は、１段目の積分器１１に対してのみカレントステアリング型デジタル−アナログ変換部を備える２次のΔΣアナログ−デジタル変換器１において、第２のカレントステアリング型デジタル−アナログ変換部４０を、第１のカレントステアリング型デジタル−アナログ変換部３０の予備として持つ例である。実施例４に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図９に示す。

【0069】

実施例４に係るΔΣアナログ−デジタル変換器１は、フィードバックループ中にカレントステアリング型デジタル−アナログ変換部を１つ（第１のカレントステアリング型デジタル−アナログ変換部３０）しか持たないタイプのアナログ−デジタル変換器である。この場合、２段目の積分器１２にフィードバック値を与えるカレントステアリング型デジタル−アナログ変換部が存在しないため、２段目の積分器１２は、入力端Ｎ₂と基準電位点（例えば、ＧＮＤ）との間に、抵抗素子Ｒ₂及び容量素子Ｃ₂が直列に接続された回路構成となる。

【0070】

実施例４に係るΔΣアナログ−デジタル変換器１では、第２のカレントステアリング型デジタル−アナログ変換部４０を、２段目の積分器１２にフィードバック値を与えるデジタル−アナログ変換部として用いるのではなく、あくまで第１のカレントステアリング型デジタル−アナログ変換部３０の予備として備える。そして、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０のうち、ランダムテレグラフノイズが小さい方の出力端を１段目の積分器１１の入力端Ｎ₁に固定的に接続する。

【0071】

第１のカレントステアリング型デジタル−アナログ変換部３０は、電流源Ｉ₁にバイアス電圧Ｂｉａｓを選択的に与えるスイッチ素子３７、及び、電流源Ｉ₁のバイアス電圧Ｂｉａｓの入力端を選択的に接地するスイッチ素子３８を有している。第２のカレントステアリング型デジタル−アナログ変換部４０も同様の機能を持つスイッチ素子４７，４８を有している。

【0072】

そして、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０のうち、ランダムテレグラフノイズが小さい方のスイッチ素子３７／４７をオン（閉）状態にする。これにより、バイアス電圧Ｂｉａｓが与えられ、電流源Ｉ₁／Ｉ₂が活性化する。

【0073】

実施例４に係るΔΣアナログ−デジタル変換器１では、使用しない方のカレントステアリング型デジタル−アナログ変換部３０／４０については、スイッチ素子３８／４８をオン（閉）状態にし、電流源Ｉ₁／Ｉ₂のバイアス電圧Ｂｉａｓの入力端を接地する（低レベルに落とす）ようにしている。これにより、使用しない方のカレントステアリング型デジタル−アナログ変換部３０／４０の電流源Ｉ₁／Ｉ₂が非活性化となり、電流源Ｉ₁／Ｉ₂に無駄にバイアス電流が流れることはない。

【0074】

ここでは、第２のカレントステアリング型デジタル−アナログ変換部４０を１つ用意するとしたが、１つに限られるものではなく、複数用意するようにしてもよい。この場合、第１のカレントステアリング型デジタル−アナログ変換部３０及び複数の第２のカレントステアリング型デジタル−アナログ変換部４０のうち、ランダムテレグラフノイズが最も小さいデジタル−アナログ変換部の出力端を１段目の積分器１１の入力端Ｎ₁に固定的に接続することになる。

【0075】

上記の構成の実施例４に係るΔΣアナログ−デジタル変換器１によれば、ランダムテレグラフノイズが小さいデジタル−アナログ変換部を１段目の積分器１１の入力端Ｎ₁に固定的に接続することで、ランダムテレグラフノイズが大きいデジタル−アナログ変換部を接続する場合よりも、ランダムテレグラフノイズを低減できる。尚、フィードバックループ中にカレントステアリング型デジタル−アナログ変換部を１つしか持たないタイプのΔΣアナログ−デジタル変換器１において、第２のカレントステアリング型デジタル−アナログ変換部４０を予備として備えることで、予備として備えない場合よりも面積が大きくなる。しかし、ΔΣアナログ−デジタル変換器全体を予備として備える場合に比べて、ΔΣアナログ−デジタル変換器１の面積を小さくできる。

【0076】

［実施例５］
実施例５は、実施例４の変形例である。実施例５に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成を図１０に示す。実施例５に係るΔΣアナログ−デジタル変換器１では、予備として備える第２のカレントステアリング型デジタル−アナログ変換部４０が、スイッチ回路部分（スイッチ素子４１，４３等）を持たず、電流源Ｉ₂及びスイッチ素子４７，４８から成る回路構成となっている。

【0077】

すなわち、実施例５に係るΔΣアナログ−デジタル変換器１は、第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０で共用する構成となっている。

【0078】

上記の構成の実施例５に係るΔΣアナログ−デジタル変換器１においても、実施例４の場合と同様の作用、効果を得ることができる。また、第１のカレントステアリング型デジタル−アナログ変換部３０のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０で兼用することにより、実施例４の場合よりも面積を小さくできるメリットがある。

【0079】

［実施例６］
実施例６は、３次のΔΣアナログ−デジタル変換器の例である。実施例６に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図１１に示す。

【0080】

実施例６に係るΔΣアナログ−デジタル変換器１において、１段目の積分器１１及び２段目の積分器１２は、実施例１の場合と同じ回路構成となっている。但し、この回路構成に限られるものではなく、例えば１段目の積分器１１について、実施例３のように、演算増幅器１１１を用いた回路構成であってもよい。３段目の積分器１３は、ｇ_mアンプ１３１を有し、当該ｇ_mアンプ１３１の出力端と基準電位点（例えば、ＧＮＤ）との間に直列に接続された抵抗素子Ｒ₃及び容量素子Ｃ₃によって構成されている。

【0081】

積分回路部１０以外の構成、即ち、量子化回路部２０、第１のカレントステアリング型デジタル−アナログ変換部３０、第２のカレントステアリング型デジタル−アナログ変換部４０、及び、制御回路部５０の構成は、実施例１又は実施例２の場合と基本的に同じである。従って、実施例６に係るΔΣアナログ−デジタル変換器１においても、実施例１の場合と同様に、電流源トランジスタの面積を大きくしたり、電流源トランジスタ相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりしなくても、ランダムテレグラフノイズを低減することができる。

【0082】

尚、実施例６に係るΔΣアナログ−デジタル変換器１に対しても、実施例４や実施例５の技術を適用することができる。

【0083】

［変形例］
以上では、第１のカレントステアリング型デジタル−アナログ変換部３０と同じΔΣアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いる場合を例に挙げて説明したが、これに限られるものではない。すなわち、第１のカレントステアリング型デジタル−アナログ変換部３０が設けられたΔΣアナログ−デジタル変換器に隣接するΔΣアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いるようにしてもよい。その具体例については、実施例７として、後で詳細に説明する。

【0084】

以上説明した実施例１乃至実施例６に係る連続時間型のΔΣアナログ−デジタル変換器１は、ＣＭＯＳイメージセンサ等の固体撮像素子において、単位画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器として用いることができる。但し、固体撮像素子への適用に限られるものではなく、実施例１乃至実施例６に係る連続時間型のΔΣアナログ−デジタル変換器１は、通信機の受信装置の信号処理システムやオーディオシステムなどの種々の分野において用いることができる。以下では、固体撮像素子に適用する場合を例に挙げて説明する。

【0085】

＜本開示の固体撮像素子＞
［基本的なシステム構成］
図１２は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。ここでは、固体撮像素子として、Ｘ−Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳイメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

【0086】

本例に係るＣＭＯＳイメージセンサ６０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部６１、及び、当該画素アレイ部６１と同じ半導体基板上に集積された周辺回路部を有する構成となっている。周辺回路部は、例えば、垂直駆動部６２、カラム処理部６３、水平駆動部６４、及び、システム制御部６５によって構成されている。

【0087】

ＣＭＯＳイメージセンサ６０は更に、信号処理部６８及びデータ格納部６９を備えている。信号処理部６８及びデータ格納部６９については、ＣＭＯＳイメージセンサ６０と同じ基板上に搭載しても構わないし、ＣＭＯＳイメージセンサ６０とは別の基板上に配置するようにしても構わない。また、信号処理部６８及びデータ格納部６９の各処理については、ＣＭＯＳイメージセンサ６０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。

【0088】

画素アレイ部６１は、光電変換を行うことで、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を含む単位画素（以下、単に「画素」と記述する場合がある）７０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（所謂、水平方向）を言い、列方向とは画素列の画素の配列方向（所謂、垂直方向）を言う。

【0089】

画素アレイ部６１において、行列状の画素配列に対し、画素行毎に画素駆動線６６（６６₁〜６６_m）が行方向に沿って配線され、画素列毎に垂直信号線６７（６７₁〜６７_n）が列方向に沿って配線されている。画素駆動線６６は、画素から信号を読み出す際の駆動を行うための、後述する駆動信号を伝送する。図１２では、画素駆動線６６について１本の配線として示しているが、１本に限られるものではない。画素駆動線６６の一端は、垂直駆動部６２の各行に対応した出力端に接続されている。

【0090】

垂直駆動部６２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部６１の各画素７０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部６２は、当該垂直駆動部６２を制御するシステム制御部６５と共に、画素アレイ部６１の各画素７０を駆動する駆動部を構成している。この垂直駆動部６２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

【0091】

読出し走査系は、単位画素７０から信号を読み出すために、画素アレイ部６１の単位画素７０を行単位で順に選択走査する。単位画素７０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

【0092】

この掃出し走査系による掃出し走査により、読出し行の単位画素７０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

【0093】

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素７０における光電荷の露光期間となる。

【0094】

垂直駆動部６２によって選択走査された画素行の各画素７０から出力される信号は、画素列毎に垂直信号線６７の各々を通してカラム処理部６３に入力される。

【0095】

カラム処理部６３は、画素アレイ部６１の画素列毎に、あるいは複数の画素列を単位として、選択行の各画素７０から垂直信号線６７を通して出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器（ＡＤ変換器）６３１を有している。カラム処理部６３は、ＡＤ変換処理以外に、ノイズ除去処理などの信号処理を行う構成とすることができる。ノイズ除去処理としては、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を例示することができる。例えば、ＣＤＳ処理により、リセットノイズや画素７０内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去することができる。

【0096】

水平駆動部６４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部６３の１つの画素列、あるいは複数の画素列に対応する単位回路を順番に選択走査する。この水平駆動部６４による選択走査により、カラム処理部６３において単位回路毎にＡＤ変換等の信号処理が施された画素信号が順番に出力される。

【0097】

システム制御部６５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部６２、カラム処理部６３、及び、水平駆動部６４などの駆動制御を行う。

【0098】

信号処理部６８は、少なくとも演算処理機能を有し、カラム処理部６３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部６９は、信号処理部６８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

【0099】

上記の構成のＣＭＯＳイメージセンサ６０において、カラム処理部６３に、画素アレイ部６１の画素列毎に、あるいは複数の画素列を単位として設けられるアナログ−デジタル変換器６３１として、先述した実施例１乃至実施例６に係るΔΣアナログ−デジタル変換器１を用いることができる。実施例１乃至実施例６に係るΔΣアナログ−デジタル変換器１は、カレントステアリング型デジタル−アナログ変換部の電流源トランジスタの面積を大きくしたり、電流源トランジスタの相互コンダクタンスｇ_mが小さめになるように動作点設計を行ったりしなくても、ランダムテレグラフノイズを低減できる。

【0100】

ＣＭＯＳイメージセンサ６０にあっては、ランダムテレグラフノイズは、縦筋状のランダムノイズとなって画質を悪化させる一因となる。これに対し、カラム処理部６３のアナログ−デジタル変換器６３１として、実施例１乃至実施例６に係るΔΣアナログ−デジタル変換器１を用いることで、アナログ−デジタル変換器６３１で発生するランダムテレグラフノイズを低減できるため、画質の向上を図ることができる。

【0101】

また、ランダムテレグラフノイズの低減分を電流源トランジスタの縮小に充てることができるため、アナログ−デジタル変換器６３１を縮小化できる。これにより、カラム処理部６３の縮小化、ひいては、ＣＭＯＳイメージセンサ６０のチップサイズの縮小化に寄与できる。

【0102】

ところで、先述したように、第１のカレントステアリング型デジタル−アナログ変換部３０が設けられたΔΣアナログ−デジタル変換器に隣接するΔΣアナログ−デジタル変換器内に設けられているデジタル−アナログ変換部を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いることができる。その一具体例について、実施例７として以下に説明する。

【0103】

［実施例７］
実施例７は、第２のカレントステアリング型デジタル−アナログ変換部４０として、隣接する画素列のアナログ−デジタル変換器６３１に属するカレントステアリング型デジタル−アナログ変換部を用いる例である。実施例７に係る連続時間型のΔΣアナログ−デジタル変換器の回路構成の概略を図１３に示す。

【0104】

ここでは、カラム処理部６３において、例えば、アナログ−デジタル変換器６３１が画素アレイ部６１の画素列毎に１対１の対応関係をもって配置されている場合を例に挙げて説明する。尚、図１３には、図面の簡素化のために、ある画素列ｉと、当該画素列ｉに隣接する画素列ｉ＋１の２つの画素列に対応する２つのアナログ−デジタル変換器６３１_{_i}，６３１_{_i+1}を図示している。

【0105】

画素列ｉのアナログ−デジタル変換器６３１_{_i}は、隣接する画素列ｉ＋１のアナログ−デジタル変換器６３１_{_i+1}に属する第１のカレントステアリング型デジタル−アナログ変換部３０を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いるようにしている。そして、画素列ｉのアナログ−デジタル変換器６３１_{_i}では、制御回路部５０による制御の下に、自身に属する第１のカレントステアリング型デジタル−アナログ変換部３０、及び、隣接するアナログ−デジタル変換器６３１_{_i+1}に属する第１のカレントステアリング型デジタル−アナログ変換部３０のフィードバック値の出力先をフィードバックの度に切り替えるようにしている。

【0106】

画素列ｉ＋１のアナログ−デジタル変換器６３１_{_i+1}はその逆である。すなわち、アナログ−デジタル変換器６３１_{_i+1}は、隣接する画素列ｉのアナログ−デジタル変換器６３１_{_i}に属する第１のカレントステアリング型デジタル−アナログ変換部３０を第２のカレントステアリング型デジタル−アナログ変換部４０として用いている。そして、画素列ｉ＋１のアナログ−デジタル変換器６３１_{_i+1}では、制御回路部５０による制御の下に、自身に属する第１のカレントステアリング型デジタル−アナログ変換部３０、及び、隣接するアナログ−デジタル変換器６３１_{_i}に属する第１のカレントステアリング型デジタル−アナログ変換部３０のフィードバック値の出力先をフィードバックの度に切り替えるようにしている。

【0107】

上記の構成の実施例７に係るΔΣアナログ−デジタル変換器において、隣接する画素列のアナログ−デジタル変換器６３１_{_i}，６３１_{_i+1}のどちらかの電流源のランダムテレグラフノイズが顕著に大きかった場合を考える。この場合、実施例７によれば、半減したランダムテレグラフノイズが２つの画素列分のアナログ−デジタル変換器６３１_{_i}，６３１_{_i+1}にまたがって出力されることにより、ランダムテレグラフノイズに起因する画質の劣化が目立たなくなるため、撮像画像の画質を向上できる。

【0108】

尚、実施例７では、元々フィードバックループ中にカレントステアリング型デジタル−アナログ変換部を１つ（第１のカレントステアリング型デジタル−アナログ変換部３０）しか持たないタイプのΔΣアナログ−デジタル変換器に適用した場合を例に挙げて説明したが、これに限られるものではない。すなわち、実施例１などの場合のように、第１のカレントステアリング型デジタル−アナログ変換部３０及び第２のカレントステアリング型デジタル−アナログ変換部４０を持つタイプのΔΣアナログ−デジタル変換器にも適用可能である。

【0109】

また、原理的には、実施例１乃至実施例６の同じ画素列のアナログ−デジタル変換器６３１内での切替えと、実施例７の隣接する画素列のアナログ−デジタル変換器６３１間での切替えとを組み合わせた形態をとることも可能である。

【0110】

また、実施例７では、アナログ−デジタル変換器６３１が画素列毎に配置されている場合において、隣接する画素列のアナログ−デジタル変換器に属するカレントステアリング型デジタル−アナログ変換部を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いる場合を例に挙げたが、これに限られるものではない。具体的には、アナログ−デジタル変換器６３１が複数の画素列を単位として設けられる場合があり、この場合には、カラム処理部６３内において隣接するアナログ−デジタル変換器に属するカレントステアリング型デジタル−アナログ変換部を、第２のカレントステアリング型デジタル−アナログ変換部４０として用いることになる。

【0111】

尚、上述したＣＭＯＳイメージセンサ６０のシステム構成は、一例であって、これに限られるものではない。例えば、データ格納部６９をカラム処理部６３の後段に配置し、カラム処理部６３から出力される画素信号を、データ格納部６９を経由して信号処理部６８に供給するシステム構成であってもよい。あるいは又、カラム処理部６３に対してデータ格納部６９及び信号処理部６８を並列的に設けるシステム構成であってもよい。

【0112】

［積層構造］
また、上記のＣＭＯＳイメージセンサ６０では、画素アレイ部６１と同じ半導体基板上に、アナログ−デジタル変換器６３１を含むカラム処理部６３や、信号処理部６８などの周辺回路部を形成した、所謂、平置構造のＣＭＯＳイメージセンサを例に挙げて説明したが、平置構造のＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、複数の半導体基板が互いに積層されて成る、所謂、積層構造のＣＭＯＳイメージセンサにも適用することができる。積層構造の一具体例としては、例えば図１４に示すように、画素アレイ部６１が形成された半導体基板８１と、アナログ−デジタル変換器６３１を含むカラム処理部６３や、信号処理部６８、データ格納部６９等の周辺回路部が形成された半導体基板８２とが積層されて成る積層構造を例示することができる。

【0113】

この積層構造のＣＭＯＳイメージセンサ６０によれば、１層目の半導体基板８１として画素アレイ部６１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体基板８１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体基板８１には画素の作成に適したプロセスを適用でき、２層目の半導体基板８２には回路の作成に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ６０の製造に当たって、プロセスの最適化を図ることができるメリットもある。

【0114】

尚、ここでは、２層の積層構造を例示したが、２層に限られるものではなく、３層以上の積層構造であってもよい。

【0115】

＜本開示の電子機器＞
上述した本開示の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。

【0116】

［撮像装置］
図１５は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１５に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

【0117】

撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。

【0118】

フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。

【0119】

操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

【0120】

上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係るＣＭＯＳイメージセンサ６０を用いることができる。本開示に係るＣＭＯＳイメージセンサ６０は、ランダムテレグラフノイズを低減できるため画質を向上できる。従って、撮像部１０２として、本開示に係るＣＭＯＳイメージセンサ６０を用いることで、撮像画像の高画質化を図ることができる。

【0121】

また、本開示に係るＣＭＯＳイメージセンサ６０は、ランダムテレグラフノイズの低減分を電流源トランジスタの縮小に充てることができるため、アナログ−デジタル変換器６３１の縮小化に伴ってカラム処理部６３、ひいては、ＣＭＯＳイメージセンサ６０のチップサイズを縮小化できる。従って、撮像部１０２として、本開示に係るＣＭＯＳイメージセンサ６０を用いることで、撮像部１０２を含む撮像光学系系の小型化に寄与できる。

【0122】

＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．アナログ−デジタル変換器≫
［Ａ−１］アナログ入力信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
アナログ−デジタル変換器。
［Ａ−２］第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記［Ａ−１］に記載のアナログ−デジタル変換器。
［Ａ−３］積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記［Ａ−２］に記載のアナログ−デジタル変換器。
［Ａ−４］第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有する、
上記［Ａ−３］に記載のアナログ−デジタル変換器。
［Ａ−５］第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有する、
上記［Ａ−４］に記載のアナログ−デジタル変換器。
［Ａ−６］制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記［Ａ−５］に記載のアナログ−デジタル変換器。
［Ａ−７］第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記［Ａ−２］に記載のアナログ−デジタル変換器。
［Ａ−８］第１のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する、
上記［Ａ−７］に記載のアナログ−デジタル変換器。
［Ａ−９］第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部が設けられたアナログ−デジタル変換器に隣接するアナログ−デジタル変換器内に設けられている、
上記［Ａ−１］に記載のアナログ−デジタル変換器。
≪Ｂ．固体撮像素子≫
［Ｂ−１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
固体撮像素子。
［Ｂ−２］第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記［Ｂ−１］に記載の固体撮像素子。
［Ｂ−３］積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記［Ｂ−２］に記載の固体撮像素子。
［Ｂ−４］第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有する、
上記［Ｂ−３］に記載の固体撮像素子。
［Ｂ−５］第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有する、
上記［Ｂ−４］に記載の固体撮像素子。
［Ｂ−６］制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記［Ｂ−５］に記載の固体撮像素子。
［Ｂ−７］第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記［Ｂ−４］に記載の固体撮像素子。
［Ｂ−８］第１のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する、
上記［Ｂ−７］に記載の固体撮像素子。
［Ｂ−９］第２のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
上記［Ｂ−１］に記載の固体撮像素子。
［Ｂ−１０］画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
上記［Ｂ−１］乃至上記［Ｂ−９］のいずれかに記載の固体撮像素子。
≪Ｃ．電子機器≫
［Ｃ−１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ−デジタル変換器を含むカラム処理部を備え、
アナログ−デジタル変換器は、
アナログ画素信号の値とフィードバック値との差分を積分する積分回路部、
積分回路部の出力をデジタル値に変換する量子化回路部、
量子化回路部の出力に応じてフィードバック値を生成する第１のカレントステアリング型デジタル−アナログ変換部、及び、
第１のカレントステアリング型デジタル−アナログ変換部と異なる第２のカレントステアリング型デジタル−アナログ変換部を備え、
第１のカレントステアリング型デジタル−アナログ変換部の出力端、又は、第２のカレントステアリング型デジタル−アナログ変換部の出力端が積分回路部の入力端に接続される、
固体撮像素子を有する電子機器。
［Ｃ−２］第２のカレントステアリング型デジタル−アナログ変換部は、第１のカレントステアリング型デジタル−アナログ変換部と同じアナログ−デジタル変換器内に設けられている、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−３］積分回路部は、縦続接続された少なくとも２つの積分器から成り、
第１のカレントステアリング型デジタル−アナログ変換部は、積分回路部の１段目の積分器にフィードバック値を与えるデジタル−アナログ変換部であり、
第２のカレントステアリング型デジタル−アナログ変換部は、積分回路部の２段目の積分器にフィードバック値を与えるデジタル−アナログ変換部である、
上記［Ｃ−２］に記載の電子機器。
［Ｃ−４］第１のカレントステアリング型デジタル−アナログ変換部は、その出力端を１段目の積分器に選択的に接続する第１のスイッチ素子、及び、２段目の積分器に選択的に接続する第２のスイッチ素子を有し、
第２のカレントステアリング型デジタル−アナログ変換部は、その出力端を２段目の積分器に選択的に接続する第３のスイッチ素子、及び、１段目の積分器に選択的に接続する第４のスイッチ素子を有する、
上記［Ｃ−３］に記載の電子機器。
［Ｃ−５］第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第１のスイッチ素子を介して１段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第３のスイッチ素子を介して２段目の積分器に接続する第１の接続モード、及び、
第１のカレントステアリング型デジタル−アナログ変換部の出力端を、第２のスイッチ素子を介して２段目の積分器に接続するとともに、第２のカレントステアリング型デジタル−アナログ変換部の出力端を、第４のスイッチ素子を介して１段目の積分器に接続する第２の接続モードの切替え制御を行う制御回路部を有する、
上記［Ｃ−４］に記載の電子機器。
［Ｃ−６］制御回路部は、第１の接続モード及び第２の接続モードの切替え制御を、量子化回路部の量子化動作に同期して交互に行う、
上記［Ｃ−５］に記載の電子機器。
［Ｃ−７］第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部のうち、ランダムテレグラフノイズが小さい方の出力端が積分回路部の入力端に固定的に接続される、
上記［Ｃ−４］に記載の電子機器。
［Ｃ−８］第１のカレントステアリング型デジタル−アナログ変換部のスイッチ回路部分を、第１のカレントステアリング型デジタル−アナログ変換部及び第２のカレントステアリング型デジタル−アナログ変換部で共用する、
上記［Ｃ−７］に記載の電子機器。
［Ｃ−９］第２のカレントステアリング型デジタル−アナログ変換部は、カラム処理部において隣接するアナログ−デジタル変換器内に設けられている、
上記［Ｃ−１］に記載の電子機器。
［Ｃ−１０］画素アレイ部が形成された半導体基板と、アナログ−デジタル変換器を含むカラム処理部が形成された半導体基板とが積層されて成る、
上記［Ｃ−１］乃至上記［Ｃ−９］のいずれかに記載の電子機器。

【符号の説明】

【0123】

１・・・連続時間型のΔΣアナログ−デジタル変換器、１０・・・積分回路部、１１・・・１段目の積分器、１２・・・２段目の積分器、１３・・・３段目の積分器、２０・・・量子化回路部、２１・・・比較器、３０・・・第１のカレントステアリング型デジタル−アナログ変換部、３１・・・第１のスイッチ素子、３２・・・第２のスイッチ素子、４０・・・第２のカレントステアリング型デジタル−アナログ変換部、４１・・・第３のスイッチ素子、４２・・・第４のスイッチ素子、５０・・・制御回路部、６０・・・ＣＭＯＳイメージセンサ、６１・・・画素アレイ部、６２・・・垂直駆動部、６３・・・カラム処理部、６４・・・水平駆動部、６５・・・システム制御部、６６（６６₁〜６６_m）・・・画素駆動線、６７（６７₁〜１７_n）・・・垂直信号線、６８・・・信号処理部、６９・・・データ格納部、７０・・・単位画素、Ｉ₁・・・第１のカレントステアリング型デジタル−アナログ変換部の電流源、Ｉ₂・・・第２のカレントステアリング型デジタル−アナログ変換部の電流源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】