特許 6956619 電流生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6956619

(24)【登録日】2021年10月7日

(45)【発行日】2021年11月2日

(54)【発明の名称】電流生成回路

(51)【国際特許分類】

   G05F 3/24 20060101AFI20211021BHJP

【ＦＩ】

   G05F3/24 A

【請求項の数】4

【全頁数】8

(21)【出願番号】特願2017-239343(P2017-239343)

(22)【出願日】2017年12月14日

(65)【公開番号】特開2019-106094(P2019-106094A)

(43)【公開日】2019年6月27日

【審査請求日】2020年11月10日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】杉浦 正一

(72)【発明者】

【氏名】五十嵐 敦史

(72)【発明者】

【氏名】大塚 直央

【審査官】 東 昌秋

(56)【参考文献】

【文献】 特開２０１３−８９０３８（ＪＰ，Ａ）

【文献】 特開２００７−２００２３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ ３／００−３／３０

(57)【特許請求の範囲】

【請求項1】

ゲートに第一のバイアス電圧が入力される第一のトランジスタと、前記第一のトランジスタのソースに接続された第一の抵抗とを備え、前記第一のトランジスタのソース電圧と前記第一の抵抗の抵抗値に基づく第一の電流を出力する電流源回路と、
電圧入力端子を有し、ゲートに第二のバイアス電圧が入力される第二のトランジスタと、前記第二のトランジスタのソースに接続され、ゲートに前記電圧入力端子の電圧が入力される第三のトランジスタとを備え、前記第二のトランジスタのソース電圧と前記第三のトランジスタの抵抗値に基づく第二の電流を出力する電流制御回路と、
前記第一の抵抗と同じ種類の抵抗体で構成した第二の抵抗と、前記第二の抵抗と直列に接続され、ゲートとドレインが短絡された第四のトランジスタとを備え、前記第一の電流と前記第二の電流とが流れることによって前記電圧入力端子に入力される電圧である制御電圧を発生するインピーダンス回路とを備え、
前記第二の電流に基づく電流を出力することを特徴とする電流生成回路。

【請求項2】

前記第四のトランジスタをＰＮ接合素子としたことを特徴とする請求項１に記載の電流生成回路。

【請求項3】

前記第一のバイアス電圧は前記第一のトランジスタが弱反転動作する電圧であることを特徴とする請求項１または２に記載の電流生成回路。

【請求項4】

前記第二のバイアス電圧は前記第二のトランジスタが弱反転動作する電圧であることを特徴とする請求項１または２に記載の電流生成回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電流生成回路に関する。

【背景技術】

【0002】

図６に、従来の電流生成回路６００の回路図を示す。

【0003】

従来の電流生成回路６００は、誤差増幅回路６１と、電圧源６２と、抵抗６３と、ＮＭＯＳトランジスタ６４と、ＰＭＯＳトランジスタ６５、６６とを備え、これらが図示のように接続されて構成されている。

【0004】

誤差増幅回路６１は、電圧源６２の電圧と抵抗６３に電流Ｉが流れることによって発生するノードＡの電圧とが等しくなるように、ＮＭＯＳトランジスタ６４のゲート電圧を制御する。ＰＭＯＳトランジスタ６５、６６で構成されるカレントミラー回路は、電流Ｉから所望の電流Ｉｏｕｔを生成して、出力端子６７から出力する。

【0005】

以上のような電流生成回路６００は、抵抗６３に流れる電流Ｉをフィードバック制御するようにしたので、電流Ｉｏｕｔは動作温度変化、トランジスタの閾値電圧ばらつき等があっても常に一定にすることが出来る（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００６−１８６６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上記のような従来の電流生成回路６００では、抵抗６３の抵抗値に基づく電流を生成するため、電流Ｉｏｕｔは抵抗値ばらつきの影響を大きく受けてしまうといった課題があった。

【0008】

本発明は、以上のような課題を解決するためになされたものであり、抵抗値ばらつきの影響を抑えた安定した電流を生成することが可能な電流生成回路を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の電流生成回路は、ゲートに第一のバイアス電圧が入力される第一のトランジスタと、前記第一のトランジスタのソースに接続された第一の抵抗とを備え、前記第一のトランジスタのソース電圧と前記第一の抵抗の抵抗値に基づく第一の電流を出力する電流源回路と、電圧入力端子を有し、ゲートに第二のバイアス電圧が入力される第二のトランジスタと、前記第二のトランジスタのソースに接続され、ゲートに前記電圧入力端子の電圧が入力される第三のトランジスタとを備え、前記第二のトランジスタのソース電圧と前記第三のトランジスタの抵抗値に基づく第二の電流を出力する電流制御回路と、前記第一の抵抗と同じ種類の抵抗体で構成した第二の抵抗と、前記第二の抵抗と直列に接続され、ゲートとドレインが短絡された第四のトランジスタとを備え、前記第一の電流と前記第二の電流とが流れることによって前記電圧入力端子に入力される電圧である制御電圧を発生するインピーダンス回路とを備え、前記第二の電流に基づく電流を出力することを特徴とする。

【発明の効果】

【0010】

本発明の電流生成回路によれば、電流源回路と電流制御回路とインピーダンス回路とを備え、電流源回路の第一の電流と電流制御回路の第二の電流をインピーダンス回路に流し発生する制御電圧を電流制御回路に帰還するようにしたので、抵抗値ばらつきの影響を抑えた安定した電流を生成することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態の電流生成回路を示す回路図である。

【図2】本実施形態の電流源回路の他の例を示す回路図である。

【図3】本実施形態の電流源回路の他の例を示す回路図である。

【図4】本実施形態の電流源回路の他の例を示す回路図である。

【図5】本実施形態の電流源回路の他の例を示す回路図である。

【図6】従来の電流生成回路を示すの回路図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態について、図面を参照して説明する。

【0013】

図１は、本発明の実施形態の電流生成回路１００の回路図である。

【0014】

本実施形態の電流生成回路１００は、電流源回路１０、電流制御回路２０、インピーダンス回路３０と、出力トランジスタ４１と、出力端子４２とを備えている。

【0015】

電流源回路１０は、ＮＭＯＳトランジスタ１１と、電圧源１２と、抵抗１３と、ＰＭＯＳトランジスタ１４及び１５とを備えている。電圧源１２は、ＮＭＯＳトランジスタ１１のゲートにバイアス電圧Ｖｂａを与える。ＰＭＯＳトランジスタ１４及び１５は、カレントミラー回路を構成する。

【0016】

上記のように構成した電流源回路１０は、ＮＭＯＳトランジスタ１１のソース電圧をＶＡ、抵抗１３の抵抗値をＲ１とすれば、ＶＡ／Ｒ１に比例した電流Ｉ１を出力する。

【0017】

電流制御回路２０は、ＮＭＯＳトランジスタ２１及び２３と、電圧源２２と、ＰＭＯＳトランジスタ２４及び２５と、電圧入力端子Ｖｉｎとを備えている。電圧源２２は、ＮＭＯＳトランジスタ２１のゲートにバイアス電圧Ｖｂｂを与える。電圧入力端子Ｖｉｎの電圧（制御電圧Ｖｃという）は、ＮＭＯＳトランジスタ２３ゲートに入力され、そのオン抵抗値Ｒｏｎを制御する。ＰＭＯＳトランジスタ２４及び２５は、カレントミラー回路を構成する。

【0018】

上記のように構成した電流制御回路２０は、ＮＭＯＳトランジスタ２１のソース電圧をＶＢ、ＮＭＯＳトランジスタ２３のオン抵抗値をＲｏｎとすれば、ＶＢ／Ｒｏｎに比例した電流Ｉ２を出力する。また、ＮＭＯＳトランジスタ２３のオン抵抗値をＲｏｎは、電圧入力端子Ｖｉｎに入力される電圧によって制御される。

【0019】

インピーダンス回路３０は、ＮＭＯＳトランジスタ３１と、抵抗３２とを備えている。インピーダンス回路３０は、抵抗３２の抵抗値Ｒ２と、飽和接続されたＮＭＯＳトランジスタ３１のインピーダンスに基づき、流入される電流を電圧に変換する。ここで、抵抗３２は、抵抗１３と同種の抵抗で構成されている。

【0020】

次に、本実施形態の電流生成回路１００の動作について説明する。

【0021】

電流源回路１０は、ＶＡ／Ｒ１に比例した、即ち抵抗１３の抵抗値ばらつきの影響を受けた電流Ｉ１を出力する。

【0022】

インピーダンス回路３０は、電流Ｉ１が入力されると、抵抗３２に抵抗値ばらつきに拠らない電圧が発生し、ＮＭＯＳトランジスタ３１に抵抗１３の抵抗値ばらつきの影響を受けた電圧が発生する。従って、抵抗１３と抵抗３２の抵抗値が所望の抵抗値に対して高い場合には、電流Ｉ１が小さくなるので、インピーダンス回路３０に発生する制御電圧Ｖｃは低くなる。

【0023】

電流制御回路２０は、ＶＢ／Ｒｏｎに比例した電流Ｉ２を出力する。電流Ｉ２は、電圧入力端子Ｖｉｎに入力される電圧が変化しないと仮定すると、抵抗１３の抵抗値ばらつきの影響を受けない電流である。

【0024】

インピーダンス回路３０は、電流Ｉ２が入力されると、抵抗３２に抵抗値ばらつきの影響を受けた電圧が発生し、ＮＭＯＳトランジスタ３１に抵抗値ばらつきに拠らない電圧が発生する。従って、抵抗１３と抵抗３２の抵抗値が所望の抵抗値に対して高い場合には、インピーダンス回路３０に発生する制御電圧Ｖｃは高くなる。

【0025】

ここで、電流Ｉ１がインピーダンス回路３０に流れることによって、即ち抵抗１３とＮＭＯＳトランジスタ３１の関係によって制御電圧Ｖｃが低くなり、電流Ｉ２がインピーダンス回路３０に流れることによって、即ちＮＭＯＳトランジスタ２３と抵抗３２の関係によって制御電圧Ｖｃが高くなるので、これらの影響が相殺されて電流Ｉ２は安定した一定の電流となる。

【0026】

従って電流生成回路１００は、例えば、電流Ｉ２を出力するカレントミラー回路を構成するトランジスタ２５と並列に接続した出力トランジスタであるトランジスタ４１を備えることで、出力端子４２から安定した一定の出力電流Ｉｏｕｔを出力することが可能になる。

【0027】

以上、説明したように、電流生成回路１００は、電流源回路１０と電流制御回路２０とインピーダンス回路３０を備えたので、抵抗ばらつきの影響を抑えた安定した電流を生成することが可能になる。

【0028】

なお、電圧ＶＡを出力するトランジスタ１１は、弱反転動作状態で動作させることにより、たとえトランジスタ１１の電流が変化したとしてもゲート・ソース間電圧が変化し難くので、電圧ＶＡは変化し難くなる、という効果がある。また、電圧ＶＢを出力するトランジスタ２１についても同様である。

【0029】

以上説明した電流源回路１０と電流制御回路２０とインピーダンス回路３０は、一例を示すものであり、発明の趣旨を逸脱しない範囲において種々の変更や組み合わせが可能である。

【0030】

図２は、本実施形態の電流源回路１０の他の例を示す回路図である。図２の電流源回路１０は、ＮＭＯＳトランジスタ１１のゲートにバイアス電圧Ｖｂａを与える電圧源１２の代わりに、ゲートがＮＭＯＳトランジスタ１１のソースに接続されたＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に定電流を流す定電流源１７とを備えて構成した。このように構成した電流源回路１０は、電圧ＶＡがＮＭＯＳトランジスタ１６のゲート・ソース間電圧によって決定されるので、ＮＭＯＳトランジスタ１６の閾値電圧でも電流Ｉ１の大きさを調整することが可能である。

【0031】

また、図３に示すように、電流源１７の代わりに、ＰＭＯＳトランジスタ１４とカレントミラー回路を構成するＰＭＯＳトランジスタ１８で構成しても良く、また、電流源１７とＰＭＯＳトランジスタ１８とで構成しても良い。

【0032】

図４は、本実施形態の電流源回路１０の他の例を示す回路図である。図４の電流源回路１０は、電圧源１２の代わりに、ゲートとドレインが接続されたＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に定電流を流す定電流源１７とを備えて構成した。このように構成した電流源回路１０は、電圧ＶＡがＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１６のゲート・ソース間電圧の差に基づいて決定されるので、電圧ＶＡがＮＭＯＳトランジスタ１１の閾値電圧ばらつきの影響を受けない、という効果がある。また、図３のように電流源１７はＰＭＯＳトランジスタで構成しても、両方で構成しても良い。

【0033】

また、図５の電流源回路１０のように、互いのゲートとドレインを接続したＮＭＯＳトランジスタ１８及び１９を備えて、電圧ＶＡがＮＭＯＳトランジスタ１１、１６、１８及び１９のゲート・ソース間電圧の差または和に基づいて決定される構成としても良い。このように構成した電流源回路１０は、電圧ＶＡが図４の電流源回路１０よりも高くすることが出来るので、これによっても電流Ｉ１の大きさを調整することが可能である。

【0034】

また、上記において電流源回路１０の回路例を図２から図５で示したが、電流制御回路２０も同様な構成をとることが可能であり、それらを自由に組み合わせて用いてもよい。

【0035】

また、電流源回路１０において、電圧ＶＡを得る回路として、図６の誤差増幅回路を用いた負帰還回路としても良い。

【0036】

また、上記実施形態においては、インピーダンス回路３０は飽和接続されたＮＭＯＳトランジスタ３１を備えた例として説明したが、ダイオードなどＰＮ接合素子であっても良い。

【符号の説明】

【0037】

１００ 電流発生回路
１０ 電流源回路
２０ 電流制御回路
３０ インピーダンス回路
１２、２２ 電圧源
１７ 電流源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】