特許 6961086 高電子移動度トランジスタ及び高電子移動度トランジスタを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6961086

(24)【登録日】2021年10月14日

(45)【発行日】2021年11月5日

(54)【発明の名称】高電子移動度トランジスタ及び高電子移動度トランジスタを製造する方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20211025BHJP

   H01L 29/778 20060101ALI20211025BHJP

   H01L 29/812 20060101ALI20211025BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/80 F

【請求項の数】12

【全頁数】14

(21)【出願番号】特願2020-528357(P2020-528357)

(86)(22)【出願日】2018年8月20日

(65)【公表番号】特表2021-504955(P2021-504955A)

(43)【公表日】2021年2月15日

(86)【国際出願番号】JP2018031463

(87)【国際公開番号】WO2019163163

(87)【国際公開日】20190829

【審査請求日】2020年5月22日

(31)【優先権主張番号】15/900,867

(32)【優先日】2018年2月21日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100110423

【弁理士】

【氏名又は名称】曾我 道治

(74)【代理人】

【識別番号】100111648

【弁理士】

【氏名又は名称】梶並 順

(74)【代理人】

【識別番号】100122437

【弁理士】

【氏名又は名称】大宅 一宏

(74)【代理人】

【識別番号】100147566

【弁理士】

【氏名又は名称】上田 俊一

(74)【代理人】

【識別番号】100161171

【弁理士】

【氏名又は名称】吉田 潤一郎

(72)【発明者】

【氏名】テオ、クーン・フー

(72)【発明者】

【氏名】チョウドリー、ナディム

【審査官】 棚田 一也

(56)【参考文献】

【文献】 米国特許出願公開第２０１６／０１２６３４０（ＵＳ，Ａ１）

【文献】 特表２０１８−５１１１６９（ＪＰ，Ａ）

【文献】 特開２０１７−０７３５２５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／７７８

(57)【特許請求の範囲】

【請求項1】

高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有するものと、
を備える、ＨＥＭＴ。

【請求項2】

前記ゲート電極と前記チャネル半導体構造体との間に配置された誘電体の層、を更に備える、請求項１に記載のＨＥＭＴ。

【請求項3】

前記踏面は同一の幅を有する、請求項１に記載のＨＥＭＴ。

【請求項4】

前記踏面は異なる幅を有する、請求項１に記載のＨＥＭＴ。

【請求項5】

前記蹴込部は同一の高さを有する、請求項１に記載のＨＥＭＴ。

【請求項6】

前記蹴込部は異なる高さを有する、請求項１に記載のＨＥＭＴ。

【請求項7】

前記ソース電極と前記ゲート電極との間の距離は、前記ゲート電極と前記ドレイン電極との間の距離より小さい、請求項１に記載のＨＥＭＴ。

【請求項8】

前記チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、及び窒化アルミニウム（ＡｌＮ）のうちの１つ又は組合せを含む、請求項１に記載のＨＥＭＴ。

【請求項9】

ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）および窒化インジウムガリウム（ＩｎＧａＮ）のうちの１つ又は組み合わせを含む、請求項１に記載のＨＥＭＴ。

【請求項10】

高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有するものと、
を含む、方法。

【請求項11】

前記ソース電極、前記ドレイン電極、および前記ゲート電極は、電子ビーム物理蒸着（ＥＢＰＶＤ）、ジュール蒸発、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して形成される、請求項１０に記載の方法。

【請求項12】

前記チャネル半導体構造体は、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積のうちの１つ又は組合せを使用して作製される、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、包括的には、高周波応用のための高電子移動度トランジスタ等の半導体デバイスに関する。

【背景技術】

【0002】

半導体デバイスにおいて、ケイ素（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）等の材料は広く応用されてきた。しかしながら、これらの比較的よく知られている半導体材料は、バンドギャップが比較的小さく（例えば、室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）及び／又は絶縁破壊電圧が比較的小さいため、より高出力及び／又は高周波応用にはそれほど適していない可能性がある。

【0003】

Ｓｉ及びＧａＡｓによって提示される難題を考慮して、高出力、高温及び／又は高周波応用並びにデバイスに対する関心は、炭化ケイ素（室温でα−ＳｉＣの場合は２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、室温でＧａＮの場合は３．３６ｅＶ）等の広バンドギャップ半導体材料に向かった。これらの材料は、通常、ガリウムヒ素及びケイ素と比較して、より高い絶縁破壊電界強度及びより高い電子飽和速度を有する。

【0004】

高出力及び／又は高周波応用に対して特に関心のあるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、それは、或る特定の場合では、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。これらのデバイスは、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合に２次元電子ガス（２ＤＥＧ）が形成されるため、多くの環境下で動作上の利点を提供することができ、そこでは、バンドギャップの小さい材料ほど高い電子親和力を有する。２ＤＥＧは、アンドープの（「意図的にドープされていない」）、バンドギャップのより小さい材料における蓄積層であり、例えば１０^１３ｃｍ^−２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体において発生する電子は２ＤＥＧに移動し、それにより、イオン化不純物散乱が低減するため高電子移動度が可能になる。

【0005】

高キャリア濃度及び高キャリア移動度のこの組合せにより、ＨＥＭＴに対して非常に大きい相互コンダクタンスを与えることができ、高周波応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に比較して強力な性能上の利点を提供することができる。

【0006】

窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造される高電子移動度トランジスタには、上述した高い絶縁破壊電界、それらの広いバンドギャップ、大きい伝導帯オフセット及び／又は高い飽和電子ドリフト速度を含む材料特性の組合せにより、大量のＲＦ電力を発生させる可能性がある。ＲＦトランジスタに対する最も重要な性能指標の１つは線形性である。線形性の高いトランジスタは、低雑音増幅器（ＬＮＡ）又は電力増幅器（ＰＡ）で使用される場合、消費する電力が相対的に低い。したがって、高い線形性とより高い電力密度とを有するトランジスタを設計することが望まれる。

【発明の概要】

【発明が解決しようとする課題】

【0007】

いくつかの実施の形態は、トランジスタの電圧に対してｇ_ｍ３値を低減させることによってトランジスタの線形性を改善することができるという認識に基づく。具体的には、ｇ_ｍ３に対する大きさが低いほど、線形性が高くなる。いくつかの実施の形態は、ｇ_ｍ３の値は閾値電圧の周囲でゼロに近いという認識に基づく。しかしながら、ゼロに近いｇ_ｍ３の値を有する閾値電圧の領域は、通常、非常に小さく、こうした小さいゲート電圧範囲においてトランジスタを動作させることを略非現実的にする。

【0008】

いくつかの実施の形態は、異なる閾値電圧を有する複数のキャリアチャネルを有する一方で、それらの全てのチャネルが同じゲート電圧によって動作するように、半導体デバイスを製造することができる、という認識に基づく。さらに、閾値電圧は、１つのこうしたチャネルのｇ_ｍ３が別のチャネルのｇ_ｍ３を破壊的に干渉し、互いを打ち消すように、設計することができる。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、広範囲のゲート電圧に対してゼロに近いｇ_ｍ３を提供することができる。このｇ_ｍ３の破壊的干渉の現象を、本明細書では「導関数重ね合わせ（Derivative Superposition）」と呼ぶ。

【0009】

いくつかの実施の形態は、導関数重ね合わせは、層のスタックを含むチャネル半導体構造体によって達成することができ、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成する、という別の認識に基づく。例えば、層のスタックは、第１の層と、スタックにおいて第１の層の下に配置された第２の層とを含む。第１の層の分極の大きさは、第２の層の分極の大きさより大きいように選択される。さらに、半導体構造体の階段状輪郭を形成するように、第１の層の幅は第２の層の幅より小さいように選択される。

【0010】

それらの実施の形態において、各チャネルの幅は変化し、チャネルの各々に対する閾値電圧は、チャネル幅の関数である。これは、このマルチチャネルピラミッドデバイスが、重なり合って垂直に積み重ねられた複数のチャネルを有し、各チャネルは異なる閾値電圧を有し、全てのチャネルが同じゲート電圧によって動作する、ということを意味する。閾値電圧は、１つのこうしたチャネルのｇ_ｍ３が別のチャネルのｇ_ｍ３を破壊的に干渉し、少なくとも一部には互いを打ち消すように設計される。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、導関数重ね合わせを用いてより広範囲のゲート電圧に対してゼロに近いｇ_ｍ３を提供することができる。

【課題を解決するための手段】

【0011】

したがって、１つの実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、チャネル半導体構造体と、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するソース半導体構造体と、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、ドレイン半導体構造体と、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有する、ゲート電極と、
を備える、ＨＥＭＴを開示する。

【0012】

別の実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、準備することと、
前記チャネル半導体構造体をエッチングして前記トランジスタの活性領域を画定することと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供する、形成することと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、形成することと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有する、形成することと、
を含む、方法を開示する。

【図面の簡単な説明】

【0013】

【図1A】１つの実施の形態による半導体デバイスの３次元概略図である。

【図1B】いくつかの実施の形態によるデバイスの幅に沿ったチャネルの中央における断面図である。

【図1C】いくつかの実施の形態によりエピ層及びそれらの相対的な配置の選択に使用される異なるＩＩＩ−Ｎ材料に対する自発分極の値の例を列挙する表である。

【図1D】１つの実施の形態による半導体デバイスの動作を模擬する回路接続を示す図である。

【図2A】いくつかの実施の形態による異なるフィン幅を有する複数のチャネルにより、いくつかの実施の形態による半導体デバイスの線形性がいかに改善されるかを例示するプロットである。

【図2B】いくつかの実施の形態による異なるフィン幅を有する複数のチャネルにより、いくつかの実施の形態による半導体デバイスの線形性がいかに改善されるかを例示するプロットである。

【図3】単一チャネルを備えたＨＥＭＴに対するｇ_ｍ対Ｖ_ｇｓ曲線と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するｇ_ｍ対Ｖ_ｇｓ曲線とを示すプロットである。

【図4】単一チャネルを備えたＨＥＭＴに対するｇ_ｍ３対Ｖ_ｇｓ特性と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するｇ_ｍ３対Ｖ_ｇｓ曲線とを示すプロットである。

【図5】単一チャネルを備えたＨＥＭＴに対するＩ_ＤＳ対Ｖ_ｇｓ特性と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するＩ_ＤＳ対Ｖ_ｇｓ曲線とを示すプロットである。

【図6】１つの実施の形態によるＨＥＭＴのソース電極、ゲート電極及びドレイン電極の相対的な配置を示す図である。

【図7】いくつかの実施の形態による半導体デバイスを製造する方法のブロック図である。

【発明を実施するための形態】

【0014】

図１Ａは、１つの実施の形態による半導体デバイスの３Ｄ概略図を示す。半導体デバイスは、ソース電極１１０と、ドレイン電極１２０と、外部電源に電気的に接続するゲート電極１３０とを含む。ソース電極の真下の半導体領域はソース領域１４０と呼び、ドレイン電極の真下の半導体領域はドレイン領域１５０と呼び、ゲート電極の真下の半導体領域はチャネル領域１６０と呼ぶ。ここでは、チャネル領域は、複数のヘテロ構造を含み、複数のヘテロ構造は複数の２ＤＥＧチャネルを形成するようになっている。同じゲート電極を備えたこれらの垂直に積み重ねられた複数のチャネルの導電率を変調するためにチャネル領域に、複数の踏面及び蹴込部を含むピラミッド状構造体が形成されている。

【0015】

このように、図１Ａの半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）である。ＨＥＭＴのチャネル領域１６０は、層のスタックを含むチャネル半導体構造体によって形成されており、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合に複数のキャリアチャネルを形成する。ソース領域１４０は、高濃度にドープされた半導体材料を含むソース半導体構造体によって形成され、ソース半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにキャリアを提供する。同様に、ドレイン領域１５０は、高濃度にドープされた半導体材料を含むドレイン半導体構造体によって形成され、ドレイン半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにおけるキャリアを受け取る。

【0016】

図１ＡのＨＥＭＴでは、ソース電極１１０は、ソース半導体構造体１４０の上に配置されて、各キャリアチャネルと電気的に接触し、ドレイン電極１２０は、ドレイン半導体構造体の上に配置されて、各キャリアチャネルと電気的に接触する。ゲート電極１３０は、ＨＥＭＴの長さに沿ってソース電極とドレイン電極との間に配置されて、キャリアチャネルの導電率を変調する。

【0017】

様々な実施の形態において、チャネル半導体構造体は、チャネル半導体構造体の階段状輪郭を形成する異なる幅の層のスタックを含む。そのために、ゲート電極１３０もまた、チャネル半導体構造体の階段形状をたどる踏面及び蹴込部を有する階段形状を有する。

【0018】

図１Ｂは、１つの実施の形態による半導体デバイスのチャネル半導体構造体によって形成されたチャネル領域の断面を示す。異なる実施態様では、チャネル半導体構造体は、層のスタック、例えば、第１の層と、スタックにおいて第１の層の下に配置された第２の層とを含む。第１の層の分極の大きさは第２の層の分極の大きさより大きく、半導体構造体の階段状輪郭を形成するように、第１の層の幅は第２の層の幅より小さい。

【0019】

この例では、チャネル領域は３つのヘテロ構造、すなわち、層１０１と層１０２との間に形成された第１のヘテロ構造、層１０２と層１０３との間に形成された第２のヘテロ構造、及び層１０３と層１０４との間に形成された第３のヘテロ構造を含む。各ヘテロ構造界面は、２ＤＥＧ（２次元電子ガス）チャネル１９９、１８８及び１７７を形成する。異なる実施の形態は、Ｎ＋１個の異なるＩＩＩ−Ｎ層とともにＮ個の２ＤＥＧチャネルを有することができる。異なる実施の形態では、ＩＩＩ−Ｎ層の全てが、層の自発分極の大きさがその層の真下の層の分極の大きさより高いという条件を満たす。

【0020】

図１Ｃは、いくつかの実施の形態によりエピ層及びそれらの相対的な配置の選択のために使用される異なるＩＩＩ−Ｎ材料に対する自発分極の値の例を列挙する表１９０を示す。例えば、通常、Ｇａ面ＩＩＩ−Ｎ材料の分極は負である。異なる自発分極の２つのＩＩＩ−Ｎ材料が重なり合って成長する場合、自発分極電荷の絶対値に応じて、界面に２ＤＥＧ（２次元電子ガス）チャネル又は２ＤＨＧ（２次元正孔ガス）チャネルのいずれかが形成される。上部で成長したＩＩＩ−Ｎ材料が、すぐ下の材料より高い自発分極の絶対値を有する場合、２ＤＥＧが生じ、状況が反対である場合、代わりに２ＤＨＧが生じる。三元半導体の分極は、ヴェガード則１９１によって見つけることができる。

【0021】

いくつかの実施の形態では、各チャネルの幅は変化し、チャネルの各々に対する閾値電圧はチャネル幅の関数である。これは、いくつかの実施の形態によるＨＥＭＴが、重なり合って垂直に積み重ねられた複数のチャネルを有し、各チャネルが異なる閾値電圧を有し、チャネルの全てが同じゲート電圧によって動作する、ということを意味する。特定のキャリアチャネルの閾値電圧は、チャネルにおける２ＤＥＧ濃度によって決まる（通常、キャリア濃度が上昇することにより、閾値電圧ははるかに負の領域まで移動する）とともに、チャネルのフィン幅によって決まる（フィン幅が低減することにより、閾値電圧は正の領域に向かって移動する）。

【0022】

図１Ａ及び図１Ｂの例示的なデバイスは、１７７、１８８及び１９９と符号が付されている３つの２ＤＥＧチャネルを含む。これらのチャネルの各々の幅は異なり、したがって、いくつかの実施の形態によりトランジスタの線形性を改善するために使用される閾値電圧の変動に寄与する。上述したように、ＩＩＩ−Ｎ層の各々は、上部の層がその真下の層より高い分極の絶対値を有するように選択される。こうした選択により、２ＤＥＧチャネル１７７、１８８及び１９９が異なるキャリア濃度を有することが確実になる。２ＤＥＧキャリア濃度の変動は、閾値電圧変動にも寄与する。したがって、回路の観点から、図１Ａ及び図１Ｂに描くトランジスタ構造体は、各々が異なる閾値電圧を有するが同じゲート電圧によって動作する、３つの異なるトランジスタの並列の組合せとみなすことができる。

【0023】

図１Ｄはこうした回路接続を示し、トランジスタＴ１７７、Ｔ１８８及びＴ１９９が、２ＤＥＧキャリアチャネル１７７、１８８及び１９９によってそれぞれ形成されたトランジスタを表す。

【0024】

閾値電圧は、１つのこうしたチャネルのｇ_ｍ３が別のチャネルのｇ_ｍ３を破壊的に干渉し、互いを打ち消すように、設計されている。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、非常に高範囲のゲート電圧に対してゼロに近いｇ_ｍ３を提供することができる。このｇ_ｍ３の破壊的干渉の現象を、本明細書では「導関数重ね合わせ」と呼ぶ。

【0025】

いくつかの実施態様では、チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む。さらに又は代替的に、ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含む。

【0026】

いくつかの実施態様では、半導体デバイスは、ゲート電極１３０とチャネル領域１６０を形成するチャネル半導体構造体との間に配置された、誘電体の層１０７を含む。１つの実施の形態では、領域１０７の材料としては、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_ｘＮ_ｙ）、酸化窒化ケイ素水素（silicon oxide nitride hydrogen）（Ｓｉ_ｘＯ_ｙＮ_ｚＨ_ｗ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）を挙げることができるが、それらに限定されない。誘電体領域層１０７は、パッシベーション層として形成することができる。さらに又は代替的に、いくつかの実施態様では、半導体デバイスは、半導体デバイスに機械的安定性を提供するように、バッファー層１０５及び基板１０６を含む。

【0027】

図２Ａ及び図２Ｂは、チャネル領域にピラミッド形状を有する垂直に積み重ねられたマルチチャネルＨＥＭＴにより、半導体デバイスの線形性がいかに改善されるかを例示するプロットを示す。ｇ_ｍ３は、以下の式によって数学的に定義され、

【0028】

【数1】

【0029】

任意のトランジスタの線形性の顕著な特徴である。ｇ_ｍ３の大きさが低いほど、線形性は高くなる。

【0030】

図２Ａは、トランジスタのｇ_ｍ３対Ｖ_ｇｓゲート電圧のプロットを示す。この曲線で留意すべきことは、いかなるｇ_ｍ３曲線も、２０１と符号が付されている１つの正の領域（陰影付けされている）と、２０２と符号が付されている１つの負の領域（陰影付けされていない）とを有する、ということである。正の領域から負の領域への移行は、閾値電圧の周囲で発生する。この図において２０３と符号が付されている領域は、ゼロに近いｇ_ｍ３値を有するため、動作に対して理想的な領域である。しかしながら、問題は、Ｖ_ｇｓ軸に沿ったこの領域の広がりが非常に小さく、こうした小さいゲート電圧範囲でトランジスタを動作させることを略不可能にするということである。

【0031】

図２Ｂは、図１Ｂにそれぞれ示す２つの垂直に積み重ねられたチャネル１９９及び１８８に対するｇ_ｍ３対Ｖ_ｇｓプロット２１０及び２２０を示す。ここでは、チャネルの（各チャネルの幅の関数である）閾値電圧は、チャネル１９９のｇ_ｍ３曲線の負の領域がチャネル１８８のｇ_ｍ３曲線の正の領域とオーバーラップするように（正：in such a way）設計されている。したがって、これらの２つの垂直に積み重ねられたチャネルのみを有するトランジスタは、２３０と符号が付されている曲線のようなｇ_ｍ３曲線を有することになる。留意すべき１つのことは、ｇ_ｍ３値がゼロ又はゼロに近いゲート電圧領域が強化されているということである。この種のｇ_ｍ３の破壊的干渉を「導関数重ね合わせ」と呼ぶ。

【0032】

図３は、従来の単一チャネルＨＥＭＴに対するｇ_ｍ対Ｖ_ｇｓ曲線（３２０と符号が付されている）と、いくつかの実施の形態による、２ＤＥＧチャネルの各々に対して異なる閾値電圧を促進するようにピラミッド形状を有する垂直に積み重ねられたマルチチャネルを備えるＨＥＭＴに対する、ｇ_ｍ対Ｖ_ｇｓ曲線（３１０と符号が付されている）とを示す。いくつかの実施の形態は、トランジスタの線形性が、ゲート電圧に対する相互コンダクタンスの上昇によって決まるという認識に基づく。相互コンダクタンスが徐々に増大することにより高い線形性がもたらされ、一方で、相互コンダクタンスが急速に増大することにより、線形性が低くなる。この図に示すように、いくつかの実施の形態の原理を採用するトランジスタの相互コンダクタンス３１０は、相互コンダクタンスと比較して低速に上昇する。この例では、３つの異なるチャネルのみが使用されている。しかしながら、より多くの垂直に積み重ねられたチャネルにより、更に高い線形性がもたらされる。さらに、いくつかの実施の形態のデバイスのピークｇ_ｍは、従来のＨＥＭＴのピークｇ_ｍより高い値を有し、これは、そのいくつかの実施の形態のデバイスの複数のチャネルに起因する可能性がある。

【0033】

図４は、従来のＨＥＭＴのｇ_ｍ３対Ｖ_ｇｓ特性４２０とともに、いくつかの実施の形態によるトランジスタのｇ_ｍ３対Ｖ_ｇｓ特性４１０のプロットを示す。上述したように、ｇ_ｍ３は、デバイスの線形性の指標であり、高い線形性は低いｇ_ｍ３を指す。理想的な線形トランジスタは、ゼロに非常に近いｇ_ｍ３を有するべきである。この例から、いくつかの実施の形態によるトランジスタのｇ_ｍ３は、従来のＨＥＭＴのｇ_ｍ３より小さいことが極めて明白である。

【0034】

図５は、従来のＨＥＭＴのＩ_ＤＳ対Ｖ_ｇｓ特性５２０とともに、いくつかの実施の形態によるトランジスタのＩ_ＤＳ対Ｖ_ｇｓ特性５１０のプロットを示す。ここで留意すべき５１０の２つの特有の特徴は、以下の通りである。すなわち、（ｉ）相対的に低いゲート電圧では、５１０におけるドレイン電流は５２０と比較して低速に上昇し、上述したように、トランジスタ性能においてより高い線形性をもたらし、（ｉｉ）ピークドレイン電流値は５２０より５１０の方が高く、これは、複数のチャネルが同じ印加電圧によって動作しているためである。いくつかの実施の形態のデバイスは、ソース端子及びドレイン端子において並列に接続された複数のトランジスタを有する複合トランジスタとみなすことができ、それらのゲート端子は互いに結合されている。

【0035】

図６は、ソース電極、ゲート電極及びドレイン電極の相対的な配置を示す、１つの実施の形態によるデバイスの上面図を示す。この実施の形態では、ソースとゲートとの間の距離Ｌ_ＳＤは、ゲートとドレインとの間の距離Ｌ_ＧＤより小さい。いくつかの実施態様では、Ｌ_ＳＤが大きいことによりソース抵抗が増大し、それにより、デバイスの線形性が低減するため、Ｌ_ＳＤは可能な限り小さくなければならない。しかしながら、カットオフ周波数を低減させる寄生容量を増大させるため、Ｌ_ＳＤはそれほど小さくすることができない。ほとんどの応用では、Ｌ_ＳＤは５００ｎｍ未満である。Ｌ_ＧＤは、デバイスの絶縁破壊電圧によって決まる。絶縁破壊電圧を高くするためには、Ｌ_ＧＤが大きい必要がある。Ｌ_ＧＤはまた、チャネルを形成するために使用される半導体の材料特性によって決まり、広バンドギャップ材料は、比較的小さいＬ_ＧＤでより高い絶縁破壊電圧を与える。例えば、デバイスの絶縁破壊電圧がＶ_ＢＲである場合、ＧａＮ系デバイスの

【0036】

【数2】

【0037】

である。いかなるＲＦトランジスタの絶縁破壊電圧も、最大ＲＦ出力電力

【0038】

【数3】

【0039】

と直接関係がある。したがって、絶縁破壊電圧が高いことにより、より高い出力電力が得られる。

【0040】

図７は、いくつかの実施の形態による半導体デバイスを製造する方法のブロック図を示す。本方法は、基板を準備すること（７１０）と、少なくとも２つのヘテロ構造を備えた半導体構造体を作製すること（７２０）とを含む。ヘテロ構造の材料は、ヘテロ構造の各々の界面に２ＤＥＧチャネルが形成されるように選択される。いくつかの実施の形態によれば、限定されないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）及びプラズマ促進化学気相成長（ＰＥＣＶＤ）並びにマイクロ波プラズマ堆積システムを含む、様々な方法を、これらのヘテロ構造半導体層の成長及び形成に適合させることができる。

【0041】

本方法は、次いで、ウェットエッチング又はドライエッチングによりトランジスタの活性領域を画定すること（７３０）を含む。

【0042】

本方法は、ソース半導体領域及びドレイン半導体領域の形成７４０を更に含み、この形成は、ソース領域及びドレイン領域からヘテロ構造を選択的にエッチングすることと、その後のソース領域及びドレイン領域における適切な半導体の選択的な堆積とによって行うことができる。

【0043】

さらに、方法はまた、チャネル領域におけるピラミッド構造体の形成７５０も含み、この形成は、ドライエッチング法及びウェットエッチング法のうちの一方又は組合せによって行うことができる。

【0044】

さらに、本方法はまた、電子ビーム蒸着、ジュール蒸発（joule evaporation）、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して、キャリアチャネルに電気的に接続するためのソース電極及びドレイン電極の形成７６０も含む。そして、真空又はＮ２環境において、サンプルを、８００℃を超えて焼きなましてオーミック接触を形成する。

【0045】

さらに、方法はまた、チャネル領域からゲート金属を絶縁するためのゲート誘電体の堆積７７０も含み、これにより、ゲート漏れが低減し、トランジスタのＲＦ性能が向上する。その後、リソグラフィ→金属蒸着→リフトオフ、及び金属蒸着→リソグラフィ→エッチングのうちの１つ又は組合せを用いることによって、ゲート金属蒸着が行われる。

【0046】

ここで、リソグラフィは、限定されないが、フォトリソグラフィ、電子ビームリソグラフィを含み、これらを使用して実施することができる。金属蒸着は、電子ビーム蒸着、ジュール蒸発、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して行うことができる。

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】